TWI536578B - 半導體裝置、顯示裝置、與半導體裝置之製造方法 - Google Patents

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Description

半導體裝置、顯示裝置、與半導體裝置之製造方法
本發明係關於一種包括薄膜電晶體之半導體裝置、顯示裝置、與包括薄膜電晶體之半導體裝置之製造方法。
主動矩陣型液晶顯示裝置通常包括：基板(以下稱為「TFT基板」)，其針對每個像素而形成有薄膜電晶體(Thin Film Transistor；以下亦稱為「TFT」)作為開關元件；對向基板，其形成有對向電極及彩色濾光片等；液晶層，其設於TFT基板與對向基板之間；及一對電極，其用於向液晶層施加電壓。
於主動矩陣型液晶顯示裝置中根據其用途提出各種動作模式並予以採用。作為動作模式，可列舉扭轉向列(Twisted Nematic，TN)模式、垂直配向(Vertical Alignment，VA)模式、共平面切換(In-Plane-Switching，IPS)模式及邊緣電場切換(Fringe Field Switching，FFS)模式等。
其中，TN模式或VA模式係藉由夾隔液晶層而配置之一對電極向液晶分子施加電場的縱向電場方式模式。IPS模式或FFS模式係於一基板上設置一對電極，並沿與基板面平行之方向(橫向)向液晶分子施加電場的橫向電場方式模式。於橫向電場方式中，液晶分子不會自基板上升，因此具有相較於縱向電場方式可實現更廣視角之優點。
於橫向電場方式之動作模式中的IPS模式之液晶顯示裝置中，藉由金屬膜之圖案化而於TFT基板上形成一對梳齒 電極。因此，存在透過率及開口率降低之問題。相對於此，於FFS模式之液晶顯示裝置中，藉由使形成於TFT基板上之電極透明化而可改善開口率及透過率。
FFS模式之液晶顯示裝置例如揭示於專利文獻1及專利文獻2等中。
於該等顯示裝置之TFT基板上，在TFT之上方介隔絕緣膜而設有共通電極及像素電極。於該等電極中之位於液晶層側之電極(例如像素電極)上形成有狹縫狀之開口。藉此，生成由自像素電極伸出並通過液晶層進而通過狹縫狀之開口而伸出至共通電極之電力線表示的電場。該電場相對於液晶層具有橫向之成分。其結果，可向橫向之電場施加液晶層。
另一方面，近年來，提出使用氧化物半導體代替矽半導體而形成TFT之活性層的技術。此種TFT稱為「氧化物半導體TFT」。氧化物半導體具有較非晶矽更高之移動度。因此，氧化物半導體TFT可較非晶矽TFT而更高速地動作。例如於專利文獻3中揭示有使用氧化物半導體TFT作為開關元件之主動矩陣型液晶顯示裝置。
先行技術文獻 專利文獻
專利文獻1：日本專利特開2008-32899號公報
專利文獻2：日本專利特開2002-182230號公報
專利文獻3：日本專利特開2010-230744號公報
如以FFS模式之液晶顯示裝置中所使用之TFT基板為代表所示，於TFT上，若在具有2層電極之TFT基板上，如上所述，分別使用透明導電膜而形成2層電極，則較用於IPS模式之液晶顯示裝置中之TFT基板，可提高開口率及透過率。又，由於藉由使用氧化物半導體TFT可縮小TFT基板中之電晶體部之尺寸，故可進而改善透過率。
然而，根據液晶顯示裝置之用途之擴大或要求規格，要求TFT基板更高精細化及高透過率化。
本發明係鑒於上述情況而完成者，其目的在於提高TFT基板等半導體裝置或使用此種半導體裝置之液晶顯示裝置之透過率且實現高精細化。
本發明之實施形態之半導體裝置包括基板以及保持於上述基板上之薄膜電晶體、閘極配線層及源極配線層，上述閘極配線層包括閘極配線及上述薄膜電晶體之閘極電極，上述源極配線層包括源極配線以及上述薄膜電晶體之源極電極及汲極電極，上述薄膜電晶體包括：上述閘極電極、形成於上述閘極電極上之閘極絕緣層、形成於上述閘極絕緣層上之半導體層、上述源極電極、及上述汲極電極；該半導體裝置進而包括：形成於上述源極電極及上述汲極電極上且包括至少與上述汲極電極之表面接觸之第1絕緣層的層間絕緣層；形成於上述層間絕緣層上且具有第1開口部之第1透明導電層；形成於上述第1透明導電層上且覆蓋 上述第1透明導電層之上述第1開口部側之側面的介電層；及於上述介電層上上以介隔上述介電層與上述第1透明導電層之至少一部分重疊之方式而形成的第2透明導電層；並且上述介電層具有第2開口部，上述第1絕緣層具有第3開口部，上述層間絕緣層及上述介電層具有第1接觸孔，上述第1接觸孔之側壁包括上述第2開口部之側面及上述第3開口部之側面，上述第3開口部之側面之至少一部分與上述第2開口部之側面整合，上述第2透明導電層於上述第1接觸孔內與上述汲極電極接觸，藉此，形成使上述第2透明導電層與上述汲極電極接觸之接觸部，於自上述基板之法線方向觀察時，上述接觸部之至少一部分與上述閘極配線層重疊。
於某實施形態中，上述半導體層為氧化物半導體層。
上述氧化物半導體層亦可為IGZO層。
於某實施形態中，於自上述基板之法線方向觀察時，整個上述接觸部與上述閘極配線層重疊。
於某實施形態中，上述層間絕緣層進而具有位於上述第1絕緣層與上述第1透明導電層之間的第2絕緣層，上述第1絕緣層為無機絕緣層，且上述第2絕緣層為有機絕緣層。
於某實施形態中，上述第2絕緣層具有第4開口部，於自上述基板之法線方向觀察時，上述第2開口部之輪廓之至少一部分位於上述第4開口部之輪廓內側，並且上述第2絕緣層之上述第4開口部之側面之至少一部分係由上述介電層覆蓋。
於某實施形態中，當自上述基板之法線方向觀察時，上述第2開口部之整個輪廓位於上述第4開口部之輪廓內側。
於某實施形態中，上述半導體裝置進而具有形成於上述基板上之第1連接部，上述閘極配線層包括第1下部導電層，上述源極配線層包括與上述第1下部導電層接觸地形成之第1上部導電層，上述第1連接部包括：上述第1下部導電層、上述第1上部導電層、延設於上述第1上部導電層上之上述層間絕緣層及上述介電層、形成於上述介電層上且由與上述第2透明導電層相同之導電膜形成的上部透明連接層、以及形成於上述層間絕緣層與上述介電層之間且由與上述第1透明導電層相同之導電膜形成的下部透明連接層；並且上述層間絕緣層及上述介電層具有第2接觸孔，上述上部透明連接層於上述第2接觸孔內與上述第1上部導電層之一部分接觸，上述介電層具有第3接觸孔，上述上部透明連接層於上述第3接觸孔內與上述下部透明連接層之一部分接觸。
於某實施形態中，上述介電層具有第5開口部，上述第1絕緣層具有第6開口部，並且上述第2接觸孔之側壁包括上述第5開口部之側面及上述第6開口部之側面，上述第6開口部之側面之至少一部分與上述第5開口部之側面整合。
於某實施形態中，上述半導體裝置進而包括形成於上述基板上之端子部，上述閘極配線層包括第2下部導電層，上述源極配線層包括與上述第2下部導電層接觸地形成之第2上部導電層，上述端子部包括：上述第2下部導電層、 上述第2上部導電層、延設於上述第2上部導電層上之上述第1絕緣層及上述介電層、以及形成於上述介電層上且由與上述第2透明導電層相同之導電膜形成的外部連接層；並且上述第1絕緣層及上述介電層具有第4接觸孔，於上述第4接觸孔之側壁，上述第1絕緣層及上述介電層之側面整合，上述外部連接層於上述第4接觸孔內與上述第2上部導電層之一部分接觸。
本發明之另一實施形態之半導體裝置包括基板以及保持於上述基板上之薄膜電晶體、閘極配線層、源極配線層及端子部，上述閘極配線層包括閘極配線、上述薄膜電晶體之閘極電極及上述端子部之第2下部導電層，上述源極配線層包括：源極配線、上述薄膜電晶體之源極電極及汲極電極、以及與上述第2下部導電層接觸地形成之第2上部導電層；上述薄膜電晶體包括：上述閘極電極、形成於上述閘極電極上之閘極絕緣層、形成於上述閘極絕緣層上之半導體層、上述源極電極、及上述汲極電極；該半導體裝置進而包括：形成於上述源極電極及上述汲極電極上且包括至少與上述汲極電極之表面接觸之第1絕緣層的層間絕緣層；形成於上述層間絕緣層上且具有第1開口部之第1透明導電層；形成於上述第1透明導電層上且覆蓋上述第1透明導電層之上述第1開口部側之側面的介電層；及於上述介電層上以介隔上述介電層而與上述第1透明導電層之至少一部分重疊之方式而形成的第2透明導電層；並且上述介電層具有第2開口部，上述第1絕緣層具有第3開口部，上 述層間絕緣層及上述介電層具有第1接觸孔，上述第1接觸孔之側壁包括上述第2開口部之側面及上述第3開口部之側面，上述第3開口部之側面之至少一部分與上述第2開口部之側面整合，上述第2透明導電層於上述第1接觸孔內與上述汲極電極接觸，藉此，形成使上述第2透明導電層與上述汲極電極接觸之接觸部，於自上述基板之法線方向觀察時，上述接觸部之至少一部分與上述閘極配線層重疊，上述端子部包括：上述第2下部導電層；上述第2上部導電層；延設於上述第2上部導電層上之上述第1絕緣層及上述介電層；以及形成於上述介電層上且由與上述第2透明導電層相同之導電膜形成的外部連接層；上述第1絕緣層及上述介電層具有第4接觸孔，於上述第4接觸孔之側壁，上述第1絕緣層及上述介電層之側面整合，上述外部連接層於上述第4接觸孔內與上述第2上部導電層之一部分接觸。
於某實施形態中，進而包括保護層，該保護層係於上述半導體層與上述源極及汲極電極之間與上述半導體層之至少作為通道區域之部分接觸地形成。
於某實施形態中，當自上述基板之法線方向觀察時，上述接觸部之至少一部分與上述閘極配線或上述閘極電極重疊。
本發明之實施形態之顯示裝置包括：上述半導體裝置；對向基板，其配置為與上述半導體裝置相對向；及液晶層，其配置於上述對向基板與上述半導體裝置之間；並且具有配置為矩陣狀之複數個像素，上述第2透明導電層針 對每個像素而分離，且作為像素電極發揮功能。
於某實施形態中，上述第1透明導電層占各像素之大致整體。
於某實施形態中，上述第2透明導電層於像素內具有狹縫狀之複數個開口部，並且上述第1透明導電層存在於至少上述複數個開口部之下方，且作為共通電極發揮功能。
本發明之實施形態之半導體裝置之製造方法係製造包括薄膜電晶體之半導體裝置之方法，該半導體裝置之製造方法包括如下步驟：(A)於基板上形成薄膜電晶體之步驟，於該步驟中形成：閘極配線層，其包括閘極配線及閘極電極；閘極絕緣層，其形成於上述閘極電極上；半導體層，其形成於上述閘極絕緣層上；以及源極配線層，其包括源極電極及汲極電極；(B)形成覆蓋上述薄膜電晶體之層間絕緣層之步驟，上述層間絕緣層包括至少與上述汲極電極接觸之第1絕緣層；(C)於上述層間絕緣層上形成具有第1開口部之第1透明導電層之步驟；(D)於上述第1透明導電層上及上述第1開口部內形成介電層之步驟；(E)藉由同時蝕刻上述介電層及上述第1絕緣層而形成將上述汲極電極之一部分露出的第1接觸孔之步驟，上述第1開口部之側面係藉由上述介電層覆蓋且未露出於上述第1接觸孔之側壁；(F)於上述介電層上及上述第1接觸孔內形成於上述第1接觸孔內與上述汲極電極接觸之第2透明導電層之步驟；並且於自上述基板之法線方向觀察時，上述第1接觸孔內之使上述汲極電極與上述第2透明導電層接觸之接觸部之 至少一部分與上述閘極配線層重疊。
於某實施形態中，上述層間絕緣層包括上述第1絕緣層及第2絕緣層，上述步驟(B)包括如下步驟：使用無機絕緣膜形成上述第1絕緣層之步驟、使用有機絕緣膜於上述第1絕緣層上形成上述第2絕緣層之步驟、以及於上述第2絕緣層上形成第4開口部之步驟；於上述步驟(D)中，上述介電層形成於上述第1透明導電層上、上述第1開口部內及上述第4開口部內，於上述步驟(E)中，上述蝕刻係於上述介電層及上述第1絕緣層受到蝕刻且上述第2絕緣層不受蝕刻之條件下進行。
於某實施形態中，上述半導體層為氧化物半導體層。
上述氧化物半導體層亦可為IGZO層。
根據本發明之實施形態，一種半導體裝置，其包括：TFT；形成於TFT上之第1透明導電層；及介隔介電層而形成於第1透明導電層上之第2透明導電層；由於可縮小用於連接TFT之汲極電極與第2透明導電層之接觸部，故可實現更高精細之半導體裝置。又，藉由將上述接觸部之至少一部分配置為於自基板之法線方向觀察時與閘極配線層重疊，可提高開口率，從而可實現高透過率化。進而，若使用氧化物半導體層作為TFT之活性層，則可抑制因閘極-汲極間電容(Cgd)增大引起引入電壓(pull-in voltage)增大，從而可很快地對充分大之像素電容進行充電。再者，於本發明之某實施形態中，與專利文獻3之教示相反，藉由增 大CCS而降低引入電壓。
又，根據本發明之實施形態，可無需增加掩膜張數且有效地製造如上所述之半導體裝置。
以下，一面參照圖式，一面說明本發明之實施形態之半導體裝置、顯示裝置、與半導體裝置之製造方法。但是，本發明之範圍並不限定於以下實施形態。
(實施形態1)
本發明之半導體裝置之實施形態1係使用於主動矩陣型液晶顯示裝置中之TFT基板。以下，以使用於FFS模式之顯示裝置中之TFT基板為例進行說明。再者，本實施形態之半導體裝置只要於基板上具有TFT及2層透明導電層即可，廣泛包括其他動作模式之液晶顯示裝置、液晶顯示裝置以外之各種顯示裝置或電子機器等所使用之TFT基板。
圖1係示意性地表示本實施形態之半導體裝置(TFT基板)100之平面結構之一例的圖。半導體裝置100具有：顯示區域(工作區域)120，其有助於顯示；及周邊區域(邊框區域)110，其位於顯示區域120之外側。
於顯示區域120中形成有複數條閘極配線G及複數條源極配線S，由該等配線包圍之各區域為「像素」。如圖所示，複數個像素配置為矩陣狀。各像素形成有像素電極(未圖示)。雖未圖示，但於各像素中，在複數條源極配線S與複數條閘極配線G之各交點附近，形成有作為主動元件之薄膜電晶體(TFT)。各TFT藉由接觸部而與像素電極電性連 接。於本說明書中，將形成TFT及接觸部之區域稱為「電晶體形成區域101R」。又，於本實施形態中，在像素電極之下方設置有介隔介電層(絕緣層)而與像素電極相對向之共通電極(未圖示)。共通電極上施加有共通信號(COM信號)。
於周邊區域110中形成有用於將閘極配線G或源極配線S與外部配線進行電性連接之端子部102。又，亦可於各源極配線S與端子部102之間形成S-G連接部(自源極配線S向閘極配線G之連結切換部)103，該S-G連接部103用於連接於由與閘極配線G相同之導電膜形成之連接配線。於該情形時，該連接配線於端子部102與外部配線連接。於本說明書中，將形成複數個端子部102之區域稱為「端子部形成區域102R」，將形成S-G連接部103之區域稱為「S-G連接部形成區域103R」。
又，於圖示之例中，在周邊區域110中形成有：COM信號用配線SCOM、GCOM，其用於向共通電極施加COM信號；COM-G連接部(未圖示)，其連接共通電極與COM信號用配線GCOM；及COM-S連接部(未圖示)，其連接共通電極與COM信號用配線SCOM。此處，COM信號用配線SCOM、GCOM係以包圍顯示區域120之方式設為環狀，但COM信號用配線SCOM、GCOM之平面形狀並無特別限定。
於該例中，與源極配線11平行地延伸之COM信號用配線SCOM係由與源極配線11相同之導電膜形成，與閘極配線3平行地延伸之COM信號用配線GCOM係由與閘極配線3相同 之導電膜形成。該等COM信號用配線SCOM、GCOM例如於周邊區域110中，在顯示區域120之各角部附近互相電性連接。再者，用於形成COM信號用配線之導電膜並不限定於上述導電膜。亦可由與閘極配線3相同之導電膜、或與源極配線11相同之導電膜形成全部COM信號用配線。
用於連接COM信號用配線GCOM與共通電極之COM-G連接部亦可於周邊區域110中，以不與S-G連接部103重疊之方式配置在相鄰接之源極配線S之間。於本說明書中，將形成COM-G連接部之區域稱為「COM-G連接部形成區域104R」。
雖未圖示，於周邊區域110中，亦可配置用於連接COM信號用配線SCOM與共通電極之COM-S連接部。
再者，根據應用半導體裝置100之顯示裝置之動作模式不同，對向電極亦可不為共通電極。於該情形時，亦可不於周邊區域110形成COM信號用配線及COM-G連接部。又，於將半導體裝置100應用於縱電場驅動方式動作模式之顯示裝置中之情形時等，亦可不使配置為介隔介電層而與像素電極相對向之透明導電層作為電極發揮功能。
<電晶體形成區域101R>
本實施形態之半導體裝置100針對每個像素具有TFT 101及連接TFT 101與像素電極之接觸部105。於本實施形態中，接觸部105亦設於電晶體形成區域101R中。
圖2(a)及(b)分別係本實施形態中之TFT 101及接觸部105之俯視圖及剖面圖。再者，於圖2(b)所示之剖面圖中，相 對於基板1傾斜之面(錐形部等)係由階梯狀之線表示，但實際上其為平滑之傾斜面。本申請案之其他剖面圖亦相同。
於電晶體形成區域101R中形成有：TFT 101；覆蓋TFT 101之絕緣層14；配置於絕緣層14之上方之第1透明導電層15；及，介隔介電層(絕緣層)17配置於第1透明導電層15上之第2透明導電層19a。於本說明書中，將形成於第1透明導電層15與TFT 101之間之絕緣層14稱為「層間絕緣層」，將形成於第1透明導電層15與第2透明導電層19a之間且與該等導電層15、19a形成電容之絕緣層稱為「介電層」。本實施形態中之層間絕緣層14包括形成為與TFT 101之汲極電極接觸之第1絕緣層12、及形成於其上之第2絕緣層13。
TFT 101包括：閘極電極3a；形成於閘極電極3a上之閘極絕緣層5；形成於閘極絕緣層5上之半導體層7a；以及以與半導體層7a接觸之方式形成之源極電極11s及汲極電極11d。於自基板1之法線方向觀察時，半導體層7a中之至少作為通道區域之部分係以介隔閘極絕緣層5與閘極電極3a重疊之方式配置。
閘極電極3a係使用與閘極配線3相同之導電膜與閘極配線3形成為一體。於本說明書中，將使用與閘極配線3相同之導電膜形成之層統稱為「閘極配線層」。因此，閘極配線層包括閘極配線3及閘極電極3a。閘極配線3包括作為TFT 101之閘極發揮功能之部分，該部分為上述閘極電極3a。又，於本說明書中，有時將閘極電極3a與閘極配線3形成為一體之圖案稱為「閘極配線3」。於自基板1之法線 方向觀察閘極配線3時，閘極配線3具有延特定方向延伸之部分、及自該部分起沿與上述特定方向不同之方向延伸之延出部分，並且延出部分亦可作為閘極電極3a發揮功能。或者，於自基板1之法線方向觀察時，閘極配線3具有以一定寬度沿特定方向延伸之複數個直線部分，並且各直線部分之一部分與TFT 101之通道區域重疊，亦可作為閘極電極3a發揮功能。
源極電極11s及汲極電極11d係由與源極配線11相同之導電膜形成。於本說明書中，將使用與源極配線11相同之導電膜形成之層統稱為「源極配線層」。因此，源極配線層包括源極配線11、源極電極11s及汲極電極11d。源極電極11s與源極配線11電性連接。此處，源極電極11s與源極配線11形成為一體。源極配線11具有沿特定方向延伸之部分、及自該部分起沿與上述特定方向不同之方向延伸之延出部分，延出部分亦可作為源極電極11s發揮功能。
層間絕緣層14及介電層17具有到達至TFT 101之汲極電極11d之表面之(露出汲極電極11d之)接觸孔CH1。汲極電極11d與第2透明導電層19a在接觸孔CH1內接觸，形成接觸部105。再者，於本說明書中，「接觸部105」並非指全部接觸孔，而係表示TFT 101之汲極電極11d與第2透明導電層19a接觸之部分。
再者，如圖所示，閘極絕緣層5亦可具有第1閘極絕緣層5A與其上所形成之第2閘極絕緣層5B之積層結構。又，亦能以覆蓋半導體層7a中之至少作為通道區域之區域之方式 形成有保護層9。源極及汲極電極11s、11d亦可分別在設於保護層9上之開口部內與半導體層7a接觸。
層間絕緣層14中之位於TFT 101側之第1絕緣層12例如為無機絕緣層，以與汲極電極11d之一部分接觸之方式形成。絕緣層12作為鈍化層發揮功能。形成於第1絕緣層12上之第2絕緣層13亦可為有機絕緣膜。再者，於圖示之例中，層間絕緣層14具有雙層結構，亦可為僅包括第1絕緣層12之單層結構，還可為3層以上之積層結構。
第1透明導電層15例如作為共通電極發揮功能。第1透明導電層15具有開口部15p。於自基板1之法線方向觀察時，接觸孔CH1係配置於開口部15p之內部。第1透明導電層15之開口部15p側之側面藉由介電層17覆蓋，於接觸孔CH1之側壁未露出。於該例中，第1透明導電層15於各像素中占其大致整體。第1透明導電層15之外緣亦可與各像素之外緣(於各像素中透過可見光之區域之外緣)大致整合。第1透明導電層15較佳為於像素內不具有用於形成接觸部105之開口部以外之開口部。
第2透明導電層19a例如作為像素電極發揮功能。於該例中，第2透明導電層19a針對每個像素而分離。又，具有狹縫狀之複數個開口部。
於自基板1之法線方向觀察時，第2透明導電層19a之至少一部分係以介隔介電層17與第1透明導電層15重疊之方式配置。因此，於該等導電層15、19a之重疊部分形成電容。該電容可具有作為顯示裝置中之輔助電容之功能。第 2透明導電層19a於接觸孔CH1內之接觸部105與TFT 101之汲極電極11d接觸。
於自基板1之法線方向觀察時，接觸部105之至少一部分係以與閘極配線層(此處為閘極配線3或閘極電極3a)重疊之方式配置。
此處，使用圖2(a)，說明接觸部105及接觸孔CH1之形狀。於圖2(a)中，分別利用線15p、17p、13p表示第1透明導電層15、介電層17及第2絕緣層13之開口部之輪廓之一例。
再者，於本說明書中，當形成於各層上之開口部之側面並不與基板1垂直，而係開口部之大小根據深度變化之情形時(例如具有錐形形狀之情形時)，將開口部變為最小之深度處之輪廓作為「開口部之輪廓」。因此，於圖2(a)中，例如第2絕緣層13之開口部13p之輪廓為第2絕緣層13之底面(第2絕緣層13與第1絕緣層12之界面)處之輪廓。
開口部17p、13p均配置於第1透明導電層15之開口部15p之內部。因此，第1透明導電層15未露出於接觸孔CH1之側壁，於接觸部105，僅第2透明導電層19a與汲極電極11d電性連接。開口部17p、13p係以至少一部分重疊之方式配置。該等開口部17p、13p之重疊部分相當於與汲極電極11d接觸之第1絕緣層12之開口部12p。於本實施形態中，係以介電層17之開口部17p之輪廓之至少一部分位於第2絕緣層13之開口部13p之輪廓內部之方式配置開口部17p、13p。於圖示之例中，介電層17之開口部17p與第2絕緣層 13之開口部13p部分重疊，開口部17p之輪廓左側之邊之一部分位於開口部13p之輪廓內部。
如下所述，藉由同時蝕刻介電層17與第1絕緣層12而形成有接觸孔CH1。因此，第1絕緣層12之開口部12p側之側面(以下有時簡稱為「開口部之側面」)之至少一部分與介電層17之開口部17p側之側面整合(圖2(b)所示之接觸孔CH1之左側側壁)。再者，於本說明書中，2個以上之不同層之「側面整合」不僅包括該等層之側面於垂直方向為同一平面之情形，亦包括該等層之側面連續地構成錐形形狀等之傾斜面之情形。此種構成可藉由使用同一掩膜蝕刻該等層等而獲得。
介電層17及第1絕緣層12之蝕刻亦可於構成層間絕緣層14之其他絕緣層(此處為第2絕緣層13)不受蝕刻之條件下進行。例如於使用有機絕緣膜作為第2絕緣層13之情形時，亦可在第2絕緣層13形成開口部13p之後，將第2絕緣層13作為抗蝕掩膜而進行介電層17及第1絕緣層12之蝕刻。藉此，第1絕緣層12之開口部12p側之側面之一部分與第2絕緣層13之開口部13p側之側面整合(圖2(b)所示之接觸孔CH1之右側側壁)。再者，以下將會敍述，根據第2絕緣層13之開口部13p與介電層17之開口部17p之配置關係不同，有時第1絕緣層12之開口部12p之整個側面與介電層17之開口部17p之側面整合，或與第2絕緣層13之開口部13p之側面整合。
此種接觸部105例如係利用如下方法形成。首先，於基 板1上形成TFT 101。繼而，以覆蓋TFT 101之方式，形成至少與TFT 101之汲極電極11d接觸之第1絕緣層12。繼而，於第1絕緣層12上形成具有開口部15p之第1透明導電層15。然後，於第1透明導電層15上及開口部15p內形成介電層17。繼而，於開口部15p內，同時蝕刻介電層17及第1絕緣層12從而形成接觸孔CH1，露出汲極電極11d之表面。繼而，於介電層17上及接觸孔CH1內，以與汲極電極11d之表面接觸之方式，形成第2透明導電層19a。再者，如圖示之例般，亦可於形成第1絕緣層12之後且於形成第1透明導電層15之前，例如使用有機絕緣膜形成第2絕緣層13。接觸部105之更具體之製造步驟將於以下敍述。
本實施形態中之接觸部105由於具有上述構成，故根據本實施形態可獲得如下優點。
(1)接觸部105之縮小化
根據先前之構成(例如專利文獻2所揭示之構成)，需要分別形成連接汲極電極與共通電極之接觸部及連接共通電極與像素電極之接觸部，存在無法減小接觸部所需之面積之問題。又，若欲於1個接觸孔內經由共通電極將汲極電極連接於像素電極，則需於接觸孔內配置2層透明導電層，從而接觸孔所需之面積增大。
相對於此，根據本實施形態，於接觸孔CH1內未露出第1透明導電層15，可於接觸孔CH1內使第2透明導電層19a與汲極電極11d直接接觸。因此，可實現更有效之佈局，較先前可縮小接觸孔CH1及接觸部105。其結果，可實現 更高精細之TFT基板。
(2)接觸部105之配置所實現之高透過率化
於專利文獻1~3所揭示之結構中，於自基板之法線方向觀察時，連接汲極電極與像素電極之接觸部係配置於像素內之透過光之區域內，不與閘極配線重疊(例如專利文獻1之圖12、專利文獻2之圖1及專利文獻3之圖5等)。因此，像素之開口率(透過率)因接觸部而降低。
相對於此，於本實施形態中，於自基板1之法線方向觀察時，連接TFT 101之汲極電極11d與第2透明導電層19a之接觸部105係以與閘極配線層(例如閘極配線3或閘極電極3a)重疊之方式配置。因此，較先前可抑制接觸部105引起之開口率之降低，從而可獲得能實現高透過率化且更高精細之TFT基板。再者，接觸部105亦可不與閘極配線3重疊。於該情形時，若接觸部105之至少一部分與構成閘極配線層之其他部分重疊，則亦可獲得此種效果。但是，接觸部105較佳為以與閘極配線3或閘極電極3a重疊之方式配置，更佳為以與閘極配線3中之沿特定方向延伸之直線部分重疊之方式配置。
於本實施形態中，由於如在上述(1)中說明般可減小接觸部105之面積，故可不增大閘極配線3之寬度而以與閘極配線3重疊之方式配置整個接觸部105。藉此，可更有效地提高透過率，且可實現進一步之高精細化。
進而，於欲形成接觸部105之區域中，較佳為將汲極電極11d之寬度設定為充分小於閘極配線3之寬度，且以與閘 極配線3重疊之方式配置整個汲極電極11d。例如，亦能以於圖2(a)所示之俯視圖中閘極電極3a之邊緣與汲極電極11d之邊緣之距離為2 μm以上之方式設定各者之電極圖案。藉此，可抑制汲極電極11d引起之透過率之降低。並且可將對齊不良引起之Cgd之變動抑制為較小，因此可提高液晶顯示裝置之可靠性。
(3)汲極電極11d之表面保護
如上所述，於本實施形態中，於第1透明導電層15之開口部15p內形成接觸部105。因此，如上所述，可於利用第1絕緣層12覆蓋汲極電極11d之表面之狀態下實施步驟至形成介電層17為止，並於形成第2透明導電層19a之前，同時蝕刻介電層17及第1絕緣層12從而露出汲極電極11d。若使用此種製程，則無需於露出汲極電極11d之狀態下進行複數個步驟，可抑制於汲極電極11d之表面產生之製程損壞。其結果，可形成電阻更低且穩定之接觸部105。
(4)透明輔助電容所實現之高透過率化
於本實施形態中，第2透明導電層19a之至少一部分係以介隔介電層17與第1透明導電層15重疊之方式配置，形成電容。該電容作為輔助電容發揮功能。藉由適當調整介電層17之材料、厚度及形成電容之部分之面積等，可獲得具有所需電容之輔助電容。因此，無需於像素內例如利用與源極配線相同之金屬膜等另外形成輔助電容。因此，可抑制使用金屬膜形成輔助電容所引起之開口率之降低。
於本實施形態中，用作TFT 101之活性層之半導體層7a 雖無特別限定，但較佳為例如In-Ga-Zn-O系之非晶氧化物半導體層(IGZO層)等氧化物半導體層。由於氧化物半導體具有較非晶矽半導體高之移動度，故可減小TFT 101之尺寸。並且，若於本實施形態之半導體裝置中應用氧化物半導體TFT，則具有如下優點。
於本實施形態中，係以與閘極配線層(此處為閘極配線3)重疊之方式配置接觸部105，像素之開口率提高。因此，Cgd大於先前。通常，Cgd相對於像素電容之比：Cgd/[Cgd+(CLC+CCS)]係以抑制為未達特定值之方式設計，因此像素電容(CLC+CCS)亦需要以Cgd增大之程度增加。然而會產生即便可增大像素電容而非晶矽TFT亦無法以先前之幀頻進行寫入之問題。如此一來，於先前之使用非晶矽TFT之半導體裝置中，以與閘極配線重疊之方式配置接觸部之構成無法與顯示裝置要求之其他特性併存，故並不實用，從而未採用此種構成。
相對於此，於本實施形態中，係利用由上述第1及第2透明導電層15、19a以及介電層17構成之輔助電容而增大CCS。再者，由於導電層15、19a均透明，故即便形成此種輔助電容亦不會使透過率降低。因此，可增加像素電容，故可將Cgd相對於像素電容之上述比抑制為充分小。進而，若於本實施形態中應用氧化物半導體TFT，則即便像素電容增加，由於氧化物半導體之移動度較高，故亦能以與先前同等之幀頻進行寫入。因此，一面可維持寫入速度並將Cgd/[Cgd+(CLC+CCS)]抑制為充分小，一面能以相當於 接觸部105之面積之程度提高開口率。
於將本實施形態之半導體裝置100應用於FFS模式之顯示裝置中之情形時，第2透明導電層19a針對每個像素而分離，作為像素電極發揮功能。各第2透明導電層19a(像素電極)較佳為具有複數個狹縫狀之開口部。另一方面，第1透明導電層15若配置於至少像素電極之狹縫狀開口部之下方，則可作為像素電極之對向電極發揮功能，向液晶分子施加橫電場。較佳為第1透明導電層15以於各像素中占未形成有閘極配線3或源極配線11等之金屬膜的區域(透過光之區域)之大致整體之方式形成。於本實施形態中，第1透明導電層15占大致整個像素(不包括用於形成接觸部105之開口部15p)。藉此，可增大第1透明導電層15中之與第2透明導電層19a重疊之部分之面積，因此可增加輔助電容之面積。又，若第1透明導電層15占大致整個像素，則可獲得如下優點：來自形成於較第1透明導電層15之下方之電極(或配線)的電場可藉由第1透明導電層15遮蔽。第1透明導電層15相對於像素之佔有面積較佳為例如80%以上。
再者，本實施形態之半導體裝置100亦可應用於FFS模式以外之動作模式之顯示裝置中。例如為了應用於VA模式等縱電場驅動方式之顯示裝置中，並使第2透明導電層19a作為像素電極發揮功能，且於像素內形成透明輔助電容，而亦可於像素電極與TFT 101之間形成介電層17及第1透明導電層15。
<COM-G連接部形成區域104R>
圖3(a)及(b)分別係表示本實施形態中之COM-G連接部形成區域104R之一部分之俯視圖及剖面圖。
在形成於COM-G連接部形成區域104R中之各COM-G連接部104，經由上部透明連接層19cg連接下部導電層3cg、與例如用同於作為共通電極之第1透明導電層15之導電膜形成的下部透明連接層15cg。下部導電層3cg亦可用構成閘極配線層之、即與閘極配線3相同之導電膜形成。上部透明連接層19cg例如亦可由與作為像素電極之第2透明導電層19a相同之導電膜形成。
說明具體結構。COM-G連接部104具有用於連接下部導電層3cg與上部透明連接層19cg之Pix-G連接部、及用於連接上部透明連接層19cg與下部透明連接層15cg之COM-Pix連接部。
COM-G連接部104包括：形成於基板1上之下部導電層3cg；以覆蓋下部導電層3cg之方式延設之閘極絕緣層5及保護層9；在設於閘極絕緣層5及保護層9上之開口部9u內與下部導電層3cg接觸之上部導電層11cg；以覆蓋上部導電層11cg之方式延設之層間絕緣層14及介電層17；由與第1透明導電層相同之透明導電膜形成於層間絕緣層14與介電層17之間之下部透明連接層15cg；以及由與第2透明導電層19a相同之透明導電膜形成於介電層17上之上部透明連接層19cg。上部透明連接層19cg在形成於層間絕緣層14及介電層17上之接觸孔CH2內與上部導電層11cg接觸(Pix-G連接部)。於形成該Pix-G連接部之區域未形成有下部透 明連接層15cg。又，上部透明連接層19cg在形成於介電層17上之開口部(接觸孔)17v內與下部透明連接層15cg接觸(COM-Pix連接部)。
如此一來，於COM-G連接部104，上部導電層11cg不與下部透明連接層15cg直接接觸，而係經由上部透明連接層19cg連接。藉此，即便於如上述般利用同時蝕刻第1絕緣層12及介電層17之製程而形成TFT 101之情形時，亦可確保下部導電層3cg與下部透明連接層15cg之電性連接。再者，根據該構成，相較於下部導電層3cg與下部透明連接層15cg直接接觸之構成，COM-G連接部104所需之面積以COM-Pix連接部之程度增大。
於本實施形態中，下部透明連接層15cg與作為共通電極之第1透明導電層15連接。例如下部透明連接層15cg與第1透明導電層15形成為一體。下部導電層3cg可為COM信號用配線GCOM(圖1)之一部分，亦可與COM信號用配線GCOM連接。因此，第1透明導電層15經由COM-G連接部104與COM信號用配線GCOM電性連接。再者，COM信號用配線GCOM藉由端子部102與外部配線連接，自外部向其輸入特定之COM信號。
設於閘極絕緣層5及保護層9上之開口部9u亦可藉由同時蝕刻閘極絕緣層5及保護層9而形成。於該情形時，閘極絕緣層5及保護層9之開口部9u側之側面整合。又，較佳為於開口部9u之周緣且下部導電層3cg與上部導電層11cg之間存在該等絕緣層5、9。再者，於圖示之例中，上部導電層 11cg係以與下部導電層3cg之上表面及端面接觸之方式配置，但如下所述，上部導電層11cg亦可僅在下部導電層3cg之上表面接觸。
接觸孔CH2與上述之用於形成接觸部105之接觸孔CH1相同，可藉由一併蝕刻介電層17及第1絕緣層12而形成。介電層17之開口部17u、第2絕緣層13之開口部13u及第1絕緣層12之開口部12u之形狀或配置亦可與上述接觸部105中之各層之開口部之形狀或配置相同。例如開口部17u之輪廓之至少一部分係配置於開口部13u之內部。藉此，於接觸孔CH2之側壁，第1絕緣層12之開口部12u之側面之至少一部分與介電層17之開口部17u之側面整合。
<S-G連接部形成區域103R>
圖4(a)及(b)分別係表示本實施形態中之S-G連接部形成區域103R之一部分之俯視圖及剖面圖。
形成於S-G連接部形成區域103R中之各S-G連接部103包括：形成於基板1上之下部導電層3sg；以覆蓋下部導電層3sg之方式延設之閘極絕緣層5及保護層9；在設於該等絕緣層5、9上之開口部9r內與下部導電層3sg接觸之上部導電層11sg；以及以覆蓋上部導電層11sg之方式延設之層間絕緣層12、13及介電層17。
本實施形態中之S-G連接部103具有下部導電層3sg與上部導電層11sg直接接觸之結構。因此，相較於例如經由像素電極所使用之透明導電膜等其他導電層連接下部導電層3sg與上部導電層11sg之結構，可形成尺寸較小且電阻較 低之S-G連接部103。
下部導電層3sg例如由與閘極配線3相同之導電膜形成。上部導電層11sg例如由與源極配線11相同之導電膜形成。換言之，閘極配線層包括下部導電層3sg，源極配線層包括上部導電層11sg。於本實施形態中，上部導電層11sg與源極配線11連接，且下部導電層3sg與端子部(源極端子部)102之下部導電層3t連接。藉此，可經由S-G連接部103將源極配線11連接於端子部102。
設於閘極絕緣層5及保護層9上之開口部9r亦可藉由同時蝕刻閘極絕緣層5及保護層9而形成。於該情形時，閘極絕緣層5及保護層9之開口部9r側之側面整合。
於S-G連接部103中，較佳為在開口部9r之周緣且下部導電層3sg與上部導電層11sg之間存在絕緣層(此處為閘極絕緣層5及保護層9)。於圖示之例中，上部導電層11sg係以與下部導電層3sg之上表面及端面接觸之方式配置，但如下所述，上部導電層11sg亦可僅在下部導電層3sg之上表面接觸。
根據本實施形態中之S-G連接部103，可使金屬彼此之間(下部導電層3sg及上部導電層11sg)直接接觸，因此相較於例如經由透明導電膜連接該等金屬之情形，可將S-G連接部103之電阻抑制為較低。又，由於可減小S-G連接部103之尺寸，故有助於進一步之高精細化。
<端子部形成區域102R>
圖5(a)及(b)分別係表示本實施形態中之端子部形成區域 102R之一部分之俯視圖及剖面圖。
形成於端子部形成區域102R中之各端子部102包括：形成於基板1上之下部導電層3t；以覆蓋下部導電層3t之方式延設之閘極絕緣層5及保護層9；在設於閘極絕緣層5及保護層9上之開口部9q內與下部導電層3t接觸之上部導電層11t；以覆蓋上部導電層11t之方式延設之第1絕緣層12及介電層17；以及在設於第1絕緣層12及介電層17上之開口部17q內與上部導電層11t接觸之外部連接層19t。於端子部102中，可經由上部導電層11t確保外部連接層19t與下部導電層3t之電性連接。
於圖示之例中，下部導電層3t例如由與閘極配線3相同之導電膜形成。下部導電層3t亦可與閘極配線3連接(閘極端子部)。或者亦可經由S-G連接部與源極配線11連接(源極端子部)。上部導電層11t例如由與源極配線11相同之導電膜形成。外部連接層19t亦可由與第2透明導電層19相同之導電膜形成。
閘極絕緣層5及保護層9之開口部9q亦可藉由同時蝕刻閘極絕緣層5及保護層9而形成。於該情形時，閘極絕緣層5及保護層9之開口部9q側之側面整合。
第1絕緣層12及介電層17之開口部17q較佳為藉由同時蝕刻介電層17及第1絕緣層12而形成。於該情形時，介電層17及第1絕緣層12之開口部17q側之側面整合。
於端子部102中，較佳為在開口部9q之周緣且下部導電層3t與上部導電層11t之間存在絕緣層(此處為閘極絕緣層5 及保護層9)。同樣，較佳為於開口部13q之周緣且上部導電層11t與外部連接層19t之間存在絕緣層(此處為第1絕緣層12及介電層17)。藉由此種構成，可實現冗餘結構，因此可形成可靠性較高之端子部102。
<液晶顯示裝置之構成>
此處，對使用本實施形態之半導體裝置100的液晶顯示裝置之構成進行說明。圖24係例示本實施形態之液晶顯示裝置1000之示意性剖面圖。
如圖24所示，液晶顯示裝置1000包括：夾隔液晶層930而互相對向之TFT基板100(與實施形態1之半導體裝置100對應)及對向基板900；配置於TFT基板100及對向基板900之各者之外側之偏光板910及920；以及將顯示用光朝向TFT基板100出射之背光單元940。於TFT基板100中，第2透明導電層19a針對每個像素而隔開，作為像素電極發揮功能。各像素電極設有狹縫(未圖示)。第1透明導電層15介隔介電層17存在於至少像素電極之狹縫之下方，作為共通電極發揮功能。
雖未圖示，於TFT基板100之周邊區域配置有驅動複數條掃描線(閘極總線)之掃描線驅動電路、及驅動複數條信號線(資料總線)之信號線驅動電路。掃描線驅動電路及信號線驅動電路與配置於TFT基板100之外部之控制電路連接。根據控制電路之控制，自掃描線驅動電路將切換TFT之接通-切斷之掃描信號供給至複數條掃描線，並自信號線驅動電路將顯示信號(施加至作為像素電極之第2透明導 電層19a之電壓)供給至複數條信號線。又，一面參照圖1，一面如上述般經由COM信號用配線將COM信號供給至作為共通電極之第1透明導電層15。
對向基板900包括彩色濾光片950。於三原色顯示之情形時，彩色濾光片950包括分別對應於像素而配置之R(紅色)濾光片、G(綠色)濾光片及B(藍色)濾光片。
於液晶顯示裝置1000中，根據供給至TFT基板100之作為共通電極之第1透明導電層15與作為像素電極之第2透明導電層19a之間的電位差，針對每個像素對液晶層930之液晶分子進行配向並顯示。
<半導體裝置100之製造方法>
以下，一面參照圖式，一面說明本實施形態之半導體裝置100之製造方法之一例。
此處，以一面參照圖2~圖5一面於基板1上同時形成具有上述構成之TFT 101、接觸部105、端子部102、S-G連接部103及COM-G連接部104的方法為例進行說明。再者，本實施形態之製造方法並不限定於以下說明之例。又，TFT 101、接觸部105、端子部102、S-G連接部103及COM-G連接部104之各者之構成亦可適當變更。
圖6係表示本實施形態之半導體裝置100之製造方法之流程之圖。於該例中，在步驟1~8中分別使用掩膜，使用共8張掩膜。
圖7~圖9係表示於電晶體形成區域101R中形成TFT 101及接觸部105之步驟之圖，各圖之(a1)~(a8)係剖面圖， (b1)~(b8)係俯視圖。各圖之(a1)~(a8)係表示沿相對應之俯視圖(b1)~(b8)之A-A'線之剖面。
圖10~圖12係表示於端子部形成區域102R中形成端子部102之步驟之圖，各圖之(a1)~(a8)係剖面圖，(b1)~(b8)係俯視圖。各圖之(a1)~(a8)係表示沿相對應之俯視圖(b1)~(b8)之B-B'線之剖面。
圖13~圖15係表示於S-G連接部形成區域103R中形成S-G連接部103之步驟之圖，各圖之(a1)~(a8)係剖面圖，(b1)~(b8)係俯視圖。各圖之(a1)~(a8)係表示沿相對應之俯視圖(b1)~(b8)之C-C'線之剖面。
圖16~圖18係表示於COM-G連接部形成區域104R中形成COM-G連接部104之步驟之圖，各圖之(a1)~(a8)係剖面圖，(b1)~(b8)係俯視圖。各圖之(a1)~(a8)係表示沿相對應之俯視圖(b1)~(b8)之D-D'線之剖面。
再者，圖7~圖18之(a1)及(b1)與圖6所示之步驟1對應。同樣，圖7~圖18之(a2)~(a8)及(b2)~(b8)分別與步驟2~8對應。
步驟1：閘極配線形成步驟(圖7、圖10、圖13及圖16之(a1)、(b1))
首先，於基板1上形成未圖示之閘極配線用金屬膜(厚度：例如50 nm以上且500 nm以下)。閘極配線用金屬膜係藉由濺鍍法等形成於基板1上。
繼而，藉由將閘極配線用金屬膜圖案化而形成包括閘極配線3之閘極配線層。此時，如圖7(a1)、(b1)所示，於電 晶體形成區域101R中，藉由閘極配線用金屬膜之圖案化將TFT 101之閘極電極3a與閘極配線3形成為一體。於該例中，閘極配線3之一部分為閘極電極3a。同樣，於端子部形成區域102R中形成端子部102之下部導電層3t(圖10(a1)、(b1))，於S-G連接部形成區域103R中形成S-G連接部103之下部導電層3sg(圖13(a1)、(b1))，於COM-G連接部形成區域104R中形成COM-G連接部104之下部導電層3cg(圖16(a1)、(b1))。
作為基板1，例如可使用玻璃基板、矽基板及具有耐熱性之塑膠基板(樹脂基板)等。
閘極配線用金屬膜之材料並無特別限定。可適當使用包含鋁(Al)、鎢(W)、鉬(Mo)、鉭(Ta)、鉻(Cr)、鈦(Ti)、銅(Cu)等金屬或其合金或者其金屬氮化物之膜。又，亦可使用將該等複數個膜積層而得之積層膜。此處係使用包含Cu(銅)/Ti(鈦)之積層膜。作為上層之Cu層之厚度例如為300 nm，作為下層之Ti層之厚度例如為30 nm。圖案化係藉由如下方法進行：藉由公知之光微影法於形成抗蝕掩膜(未圖示)之後將未由抗蝕掩膜覆蓋之部分之閘極配線用金屬膜除去。於圖案化之後，除去抗蝕掩膜。
步驟2：閘極絕緣層及半導體層之形成步驟(圖7、圖10、圖13、圖16之(a2)、(b2))
繼而，如圖7、圖10、圖13及圖16之(a2)、(b2)所示，以覆蓋閘極電極3a、下部導電層3t、3sg、3cg之方式於基板1上形成閘極絕緣層5。然後，藉由於閘極絕緣層5上形成半 導體膜並將其圖案化而形成半導體層7a。半導體層7a於電晶體形成區域101R中係以至少一部分與閘極電極3a(此處閘極電極3a為閘極配線3之一部分)重疊之方式配置。於自基板1之法線方向觀察時，半導體層7a亦可配置為其整體介隔閘極絕緣層5與閘極配線層重疊，較佳為與閘極配線3重疊。如圖所示，於端子部、S-G連接部及COM-G連接部形成區域102R、103R、104R中亦可除去半導體膜。
作為閘極絕緣層5，可適當使用氧化矽(SiOx)層、氮化矽(SiNx)層、氧氮化矽(SiOxNy；x>y)層、氮氧化矽(SiNxOy；x>y)層等。閘極絕緣層5可為單層，亦可具有積層結構。例如，亦可於基板側(下層)為了防止來自基板1之雜質等擴散而形成氮化矽層、氮氧化矽層等，並於其上之層(上層)為了確保絕緣性而形成氧化矽層、氧氮化矽層等。此處，形成將第1閘極絕緣層5A作為下層且將第2閘極絕緣層5B作為上層之雙層結構之閘極絕緣層5。第1閘極絕緣層5A例如亦可係厚度為300 nm之SiNx膜，第2閘極絕緣層5B例如亦可係厚度為50 nm之SiO2膜。該等絕緣層5A、5B例如使用CVD法形成。
再者，於使用氧化物半導體層作為半導體層7a之情形時，當使用積層膜形成閘極絕緣層5時，閘極絕緣層5之最上層(即與半導體層接觸之層)較佳為包含氧之層(例如SiO2等氧化物層)。藉此，當於氧化物半導體層上產生氧缺陷之情形時，可藉由氧化物層中所包含之氧來恢復氧缺陷，因此可有效地減少氧化物半導體層之氧缺陷。
半導體層7a並無特別限定，亦可為非晶矽半導體層或多晶矽半導體層。於本實施形態中，係形成氧化物半導體層作為半導體層7a。例如使用濺鍍法，於閘極絕緣層5上形成厚度為30 nm以上且200 nm以下之氧化物半導體膜(未圖示)。氧化物半導體膜例如為以1：1：1之比率包含In、Ga及Zn之In-Ga-Zn-O系非晶氧化物半導體膜(IGZO膜)。此處，形成厚度例如為50 nm之IGZO膜作為氧化物半導體膜。然後，藉由光微影法，進行氧化物半導體膜之圖案化，獲得半導體層7a。半導體層7a係以介隔閘極絕緣層5與閘極電極3a重疊之方式配置。
再者，IGZO膜中之In、Ga及Zn之比率並不限定於上述比率，而可適當選擇。IGZO可為非晶，亦可為結晶質。作為結晶質IGZO膜，較佳為c軸與膜面大致垂直地配向之結晶質IGZO膜。此種IGZO膜之結晶結構例如揭示於日本專利特開2012-134475號公報中。於本說明書中引用日本專利特開2012-134475號公報之全部揭示內容以作為參考。又，亦可使用其他氧化物半導體膜代替IGZO膜形成半導體層7a。其他氧化物半導體膜亦可為InGaO3(ZnO)5、氧化鎂鋅(MgxZn1-xO)或氧化鎘鋅(CdxZn1-xO)、氧化鎘(CdO)等。
步驟3：保護層及閘極絕緣層之蝕刻步驟(圖7、圖10、圖13、圖16之(a3)、(b3))
繼而，如圖7、圖10、圖13及圖16之(a3)、(b3)所示，於半導體層7a及閘極絕緣層5上形成保護層(厚度：例如30 nm以上且200 nm以下)9。繼而，使用抗蝕掩膜(未圖示)， 進行保護層9及閘極絕緣層5之蝕刻。此時，以保護層9及閘極絕緣層5受蝕刻且半導體層7a不受蝕刻之方式，根據各層之材料選擇蝕刻條件。此處所謂之蝕刻條件，於使用乾式蝕刻之情形時，包括蝕刻氣體之種類、基板1之溫度、腔室內之真空度等。又，於使用濕式蝕刻之情形時，包括蝕刻液之種類或蝕刻時間等。
藉此，如圖7(a3)及(b3)所示，於電晶體形成區域101R中，在保護層9上形成開口部9p，該開口部9p將半導體層7a中之作為通道區域之區域之兩側分別露出。於該蝕刻中，半導體層7a作為蝕刻終止層發揮功能。再者，保護層9只要係以覆蓋至少作為通道區域之區域之方式進行圖案化即可。保護層9中之位於通道區域上之部分作為通道保護膜發揮功能。例如，可在後續之源極汲極分離步驟中減少於半導體層7a上產生之蝕刻損壞，因此可抑制TFT特性之劣化。
另一方面，如圖10(a3)及(b3)所示，於端子部形成區域102R中一併蝕刻保護層9及閘極絕緣層5之結果(GI/ES同時蝕刻)為：在保護層9及閘極絕緣層5上形成將下部導電層3t露出之開口部9q。同樣，如圖13及圖16之(a3)、(b3)所示，於S-G連接部及COM-G連接部形成區域103R、104R中，亦在保護層9及閘極絕緣層5上形成將下部導電層3sg、3cg之表面分別露出之開口部9r、9u。於圖示之例中，開口部9r、9u係以將下部導電層3sg、3cg之上表面及端部側面之一部分露出之方式形成。
保護層9亦可為氧化矽膜、氮化矽膜、氧氮化矽膜或其等之積層膜。此處，藉由CVD法形成厚度例如為100 nm之氧化矽膜(SiO2膜)作為保護層9。
再者，根據半導體層7a之種類等，亦可不形成保護層9。但是，尤其係半導體層7a若為氧化物半導體層，則較佳為形成保護層9。藉此，可減少於氧化物半導體層上產生之製程損壞。作為保護層9，較佳為使用SiOx膜(包含SiO2膜)等氧化物膜。由於當在氧化物半導體層上產生有氧缺陷之情形時，可藉由氧化物膜中所包含之氧來恢復氧缺陷，故可更有效地減少氧化物半導體層之氧缺陷。此處，係使用厚度例如為100 nm之SiO2膜作為保護層9。
步驟4：源極汲極形成步驟(圖8、圖11、圖14、圖17之(a4)、(b4))
繼而，如圖8、圖11、圖14及圖17之(a4)、(b4)所示，於保護層9上及開口部9p、9q、9r、9u內，形成源極配線用金屬膜(厚度：例如50 nm以上且500 nm以下)11。源極配線用金屬膜例如藉由濺鍍法等形成。
繼而，藉由將源極配線用金屬膜圖案化而形成源極配線(未圖示)。此時，如圖8(a4)、(b4)所示，於電晶體形成區域101R中用源極配線用金屬膜形成源極電極11s及汲極電極11d。源極電極11s及汲極電極11d分別於開口部9p內與半導體層7a連接。如此獲得TFT 101。
又，於端子部形成區域102R中用源極配線用金屬膜形成在開口部9q內與下部導電層3t接觸之上部導電層11t(圖 11(a4)、(b4))。同樣，於S-G連接部形成區域103R中形成在開口部9r內與下部導電層3sg接觸之上部導電層11sg(圖14(a4)、(b4))。於COM-G連接部形成區域104R中形成在開口部9u內與下部導電層3cg接觸之上部導電層11cg(圖17(a4)、(b4))。
源極配線用金屬膜之材料並無特別限定，可適當使用包含鋁(Al)、鎢(W)、鉬(Mo)、鉭(Ta)、銅(Cu)、鉻(Cr)、鈦(Ti)等金屬或其合金或者其金屬氮化物之膜。此處，例如使用將厚度為30 nm之Ti層作為下層且將厚度為300 nm之Cu層作為上層之積層膜。
步驟5：層間絕緣層形成步驟(圖8、圖11、圖14、圖17之(a5)、(b5))
繼而，如圖8、圖11、圖14及圖17之(a5)、(b5)所示，以覆蓋TFT 101及上部導電層11t、11sg、11cg之方式依序形成第1絕緣層12及第2絕緣層13。於本實施形態中，例如藉由CVD法形成無機絕緣層(鈍化膜)作為第1絕緣層12。繼而，於第1絕緣層12上例如形成有機絕緣層作為第2絕緣層13。然後，進行第2絕緣層13之圖案化。
藉此，如圖8(a5)、(b5)所示，於電晶體形成區域101R中，在第2絕緣層13中之位於汲極電極11d上方之部分形成將第1絕緣層12露出之開口部13p。又，於端子部形成區域102R中，除去第2絕緣層13。其結果，上部導電層11t僅由第1絕緣層12覆蓋(圖11(a5)、(b5))。於S-G連接部形成區域103R中，上部導電層11sg由第1及第2絕緣層12、13兩者覆 蓋(圖14(a5)、(b5))。於COM-G連接部形成區域104R中，在第2絕緣層13中之位於上部導電層11cg上方之部分形成將第1絕緣層12露出之開口部13u(圖17(a5)、(b5))。
作為第1絕緣層12，可適當使用氧化矽(SiOx)膜、氮化矽(SiNx)膜、氧氮化矽(SiOxNy；x>y)膜、氮氧化矽(SiNxOy；x>y)膜等。再者，進而亦可使用具有其他膜質之絕緣性材料。第2絕緣層13較佳為包含有機材料之層，例如亦可為正型感光性樹脂膜。於本實施形態中，使用厚度例如為200 nm之SiO2膜作為第1絕緣層12，使用厚度例如為2000 nm之正型感光性樹脂膜作為第2絕緣層13。
再者，該等絕緣層12、13之材料並不限定於上述材料。只要以能使第1絕緣層12不受蝕刻且第2絕緣層13受蝕刻之方式選擇各絕緣層12、13之材料及蝕刻條件即可。因此，第2絕緣層13例如亦可為無機絕緣層。
步驟6：第1透明導電層形成步驟(圖8、圖11、圖14及圖17之(a6)、(b6))
繼而，例如藉由濺鍍法於絕緣層13上及開口部13p、13u內形成透明導電膜(未圖示)，並將其圖案化。圖案化可使用公知之光微影法。
如圖8(a6)、(b6)所示，於電晶體形成區域101R中，藉由透明導電膜之圖案化除去透明導電膜中之位於開口部13p內及開口部13p之周緣之部分。再者，於圖8(a6)中，附上圖案表示除去之部分。於其他圖式中，有時亦同樣附上圖案表示除去之部分。如此般形成具有開口部15p之第1透明 導電層15。第1透明導電層15之開口部15p側之端部位於絕緣層13之上表面上。換言之，於自基板1之法線方向觀察時，絕緣層13之開口部13p係配置於第1透明導電層15之開口部15p之內部。
再者，雖然根據圖8(b6)難以得知，但於本實施形態中，第1透明導電層15係形成為占像素內之開口部15p以外之大致整個部分。
又，於端子部形成區域102R及S-G連接部形成區域103R中，除去透明導電膜(圖11及圖14之(a6)、(b6))。
於COM-G連接部形成區域104R中，如圖17(a6)、(b6)所示，用透明導電膜形成下部透明連接層15cg。至少除去透明導電膜中之位於開口部13u內及開口部13u之周緣之部分，下部透明連接層15cg之端部位於第2絕緣層13之上表面上。換言之，於自基板1之法線方向觀察時，第2絕緣層13之開口部13u係配置於未形成有下部透明連接層15cg之區域內。下部透明連接層15cg亦可與作為共通電極之第1透明導電層15形成為一體。
作為用於形成第1透明導電層15及下部透明連接層15cg之透明導電膜，例如可使用ITO(氧化銦錫)膜(厚度：50 nm以上且200 nm以下)、IZO膜或ZnO膜(氧化鋅膜)等。此處，使用厚度例如為100 nm之ITO膜作為透明導電膜。
步驟7：介電層形成步驟(圖9、圖12、圖15、圖18之(a7)、(b7))
繼而，以覆蓋基板1之整個表面之方式例如藉由CVD法 形成介電層17。繼而，於介電層17上形成抗蝕掩膜(未圖示)，進行介電層17及第1絕緣層12之蝕刻。此時，以介電層17及第1絕緣層12受蝕刻且第2絕緣層13不受蝕刻之方式，根據各絕緣層之材料選擇蝕刻條件。
藉此，如圖9(a7)、(b7)所示，於電晶體形成區域101R中，在第1透明導電層15上及開口部13p內形成介電層17。介電層17係以覆蓋第1透明導電層15之開口部15p側之端部(側面)之方式形成。繼而，同時蝕刻介電層17中之位於汲極電極11d上之部分、及第1絕緣層12中之位於汲極電極11d上且未由第2絕緣層13覆蓋之部分。於該步驟中，係一併蝕刻2層鈍化膜(絕緣層12、17)，因此有時亦將本蝕刻步驟稱為「PAS1/PAS2同時蝕刻」。PAS1/PAS2同時蝕刻之結果為：於介電層17、第1及第2絕緣層12、13上形成將汲極電極11d之表面露出之接觸孔CH1。於接觸孔CH1之側壁，第1絕緣層12之側面與介電層17及第2絕緣層13中之位於更內側之側面整合。
於該例中，於自基板1之法線方向觀察時，介電層17之開口部17p位於第1透明導電層15之開口部15p之內部，且配置為與開口部13p部分性地重疊。於該等開口部13p、15p之重疊部分露出汲極電極11d。第1絕緣層12之側面之一部分與介電層17整合，其他部分與第2絕緣層13整合。
又，如圖12(a7)及(b7)所示，於端子部形成區域102R中，同時蝕刻介電層17及第1絕緣層12(PAS1/PAS2同時蝕刻)，形成將上部導電層11t之表面露出之開口部17q(接觸 孔)。於開口部17q之側壁，第1絕緣層12之側面與介電層17之側面整合。
如圖15(a7)及(b7)所示，於S-G連接部形成區域103R中，在絕緣層13上形成介電層17。
如圖18(a7)及(b7)所示，於COM-G連接部形成區域104R中，首先，在第2絕緣層13及下部透明連接層15cg上以及開口部13u內形成介電層17。然後，藉由蝕刻除去介電層17中之位於下部透明連接層15cg上之部分、及位於上部導電層11cg上之部分。此時，第1絕緣層12中之位於上部導電層11cg上且未由絕緣層13覆蓋之部分亦同時得以蝕刻(PAS1/PAS2同時蝕刻)。藉此獲得形成於介電層17上且將下部透明連接層15cg之表面露出之開口部17v(接觸孔)、及形成於介電層17及絕緣層12、13上且將上部導電層11cg之表面露出之接觸孔CH2。接觸孔CH2亦與用於形成接觸部105之接觸孔CH1相同，在接觸孔CH2之側壁，第1絕緣層12之側面與介電層17及第2絕緣層13中之位於更內側之側面整合。
於該例中，於自基板1之法線方向觀察時，介電層17之開口部17u係以與第2絕緣層13之開口部13u部分性地重疊之方式而配置。於該等開口部13u、17u之重疊部分露出上部導電層11cg。於接觸孔CH2之側壁，第1絕緣層12之側面之一部分與介電層17整合，其他部分與絕緣層13整合。
作為介電層17，並無特別限定，例如可適當使用氧化矽(SiOx)膜、氮化矽(SiNx)膜、氧氮化矽(SiOxNy；x>y) 膜、氮氧化矽(SiNxOy；x>y)膜等。於本實施形態中，由於介電層17亦用作構成輔助電容之電容絕緣膜，故為了獲得特定之電容CCS，較佳為適當選擇介電層17之材料或厚度。作為介電層17之材料，自介電常數及絕緣性之觀點出發，可較佳地使用SiNx。介電層17之厚度例如為150 nm以上且400 nm以下。若為150 nm以上，則可更確實地確保絕緣性。另一方面，若為400 nm以下，則可更確實地獲得所需電容。於本實施形態中，例如使用厚度為300 nm之SiNx膜作為介電層17。
步驟8：第2透明導電層形成步驟(圖9、圖12、圖15、圖18之(a8)、(b8))
繼而，於介電層17上，在接觸孔CH1、CH2內及開口部17q、17v內例如藉由濺鍍法形成透明導電膜(未圖示)並將其圖案化。圖案化可使用公知之光微影法。
藉此，如圖9(a8)、(b8)所示，於電晶體形成區域101R中形成第2透明導電層19a。第2透明導電層19a於接觸孔CH1內與汲極電極11d接觸。又，第2透明導電層19a之至少一部分係以介隔介電層17與第1透明導電層15重疊之方式配置。再者，於本實施形態中，第2透明導電層19a於FFS模式之顯示裝置中作為像素電極發揮功能。於該情形時，如圖9(b8)所示，於各像素中，亦可在第2透明導電層19a中之不與閘極配線3重疊之部分形成複數個狹縫。
如圖12(a8)及(b8)所示，於端子部形成區域102R中用透明導電膜形成端子部102之外部連接層19t。外部連接層19t 於開口部17q內與上部導電層11t連接。
如圖18(a8)及(b8)所示，於COM-G連接部形成區域104R中用透明導電膜形成上部透明連接層19cg。上部透明連接層19cg具有覆蓋接觸孔CH2及開口部17v之兩者之圖案。因此，於接觸孔CH2內與上部導電層11cg接觸，且於開口部17v內中與下部透明連接層15cg接觸。藉此，可經由上部透明連接層19cg及上部導電層11cg將下部透明連接層15cg連接於下部導電層3cg。
作為用於形成第2透明導電層19a及上部透明連接層19cg之透明導電膜，例如可使用ITO(氧化銦錫)膜(厚度：50 nm以上且150 nm以下)、IZO膜或ZnO膜(氧化鋅膜)等。此處，使用厚度例如為100 nm之ITO膜作為透明導電膜。
<半導體裝置100之變形例> ‧接觸部105之變化
半導體裝置100中之接觸部105、端子部102、S-G連接部103及COM-G連接部104之構成並不限定於上述構成，可適當變形。以下，說明各部分之變形例。再者，以下所示之變形例均可按照圖6所示之流程製造。
圖19及圖20分別係表示接觸部105(2)及105(3)之圖，各圖之(a)係剖面圖，(b)係俯視圖。
該等變形例之接觸部105(2)、105(3)與圖2所示之例相同，均可藉由於形成作為像素電極之第2透明導電層19a之前一併蝕刻介電層17及絕緣層12之步驟形成。因此，可抑制於汲極電極11d之表面產生之製程損壞。
於圖19所示之接觸部105(2)中，如根據圖19(b)之俯視圖可知，於自基板1之法線方向觀察時，以在介電層17之開口部17p之內部配置絕緣層13之開口部13p之方式形成有各開口部13p、17p。因此，如圖19(a)所示，接觸孔CH1(2)之側壁係由絕緣層12、13及介電層17構成。於接觸孔CH1(2)之側壁，第1絕緣層12之側面與第2絕緣層13之側面整合。
於此種構成中，可減小形成在通道附近之第2絕緣層13之開口部13p之尺寸。因此，可抑制自開口部13p侵入水分等而使得TFT 101之特性變化。但是存在如下之虞：第2絕緣層13中之藉由介電層17之開口部17p而露出之部分易於在形成接觸孔CH1(2)時受到蝕刻損壞，從而產生表面粗糙等。又，介電層17之圖案邊緣(開口部17p之端部)因作為基底之第2絕緣層13之蝕刻損壞而較難以高精度控制為錐形形狀。存在該情況會引起連接電阻值提高之虞。
於圖20所示之接觸部105(3)中，如根據圖20(b)之俯視圖可知，於自基板1之法線方向觀察時，以於第2絕緣層13之開口部13p之輪廓之內部配置介電層17之整個開口部17p之方式形成有各開口部13p、17p。因此，如圖20(a)所示，接觸孔CH1(3)之側壁係由第1絕緣層12及介電層17構成。第2絕緣層13未於接觸孔CH1(3)之側壁露出。又，於接觸孔CH1(3)之側壁，第1絕緣層12之側面與介電層17之側面整合。
於此種構成中，藉由一併蝕刻介電層17及第1絕緣層12之步驟(PAS1/PAS2同時蝕刻)可穩定地形成接觸孔CH1(3) 之錐形形狀。因此，可更確實地將連接電阻值抑制為較低。另一方面，由於形成在通道附近之第2絕緣層13之開口部13p之尺寸增大，故存在自開口部13p侵入水分等而使得TFT 101之特性變化之虞。
再者，於一面參照圖2(a)及(b)一面在以上敍述之構成中，於自基板1之法線方向觀察時，以介電層17之開口部17p之輪廓與絕緣層13之開口部13p之輪廓於2點處交叉之方式形成有各開口部13p、17p。
於此種構成中，可獲得上述變形例之接觸部105(2)、(3)之兩者之優點。即，由於可相對減小形成在通道附近之第2絕緣層13之開口部13p之尺寸，故可抑制水分等侵入。又，由於藉由一併蝕刻介電層17及第1絕緣層12可穩定地形成接觸孔CH1之錐形形狀，故可將連接電阻抑制為較小。進而，相較於接觸部105(2)、105(3)，可減小接觸部105之佔有尺寸。但是存在如下之虞：藉由接觸孔CH1而露出之汲極電極11d之面積因第2絕緣層13與介電層17之圖案偏離而減小，從而電阻值惡化。
如此一來，圖2、圖19及圖20所示之接觸部105、105(2)、105(3)之構成各具優點。可根據半導體裝置100之用途或尺寸適當選擇何種構成。
‧COM-G連接部104之變化及COM-S連接部
圖21(a)係例示COM-G連接部104之變化之俯視圖。又，圖21(b)係例示COM-S連接部之俯視圖。又，圖21(c)所示之COM-G連接部104(2)與圖3所示之COM-G連接部104相 同。
圖21(a)及(c)所示之COM-G連接部104(1)及104(2)均構成為連接下部透明連接層15cg、與用同於閘極配線3之導電膜形成之COM信號用配線GCOM(圖1)。另一方面，圖21(b)所示之COM-S連接部104'構成為連接下部透明連接層15cg、與用同於源極配線11之導電膜形成之COM信號用配線SCOM(圖1)。換言之，閘極配線層包括COM信號用配線GCOM，源極配線層包括COM信號用配線SCOM。
該等COM-G連接部104(1)、104(2)及COM-S連接部104'均具有如下結構：利用上部透明連接層19cg將用閘極配線用金屬膜形成之下部導電層3cg或用源極配線用金屬膜形成之上部導電層11cg與下部透明連接層15cg電性連接。又，可藉由於形成上部透明連接層19cg之前一併蝕刻介電層17及絕緣層12之步驟而形成。
圖21(a)所示之COM-G連接部104(1)於周邊區域中，例如於自基板之法線方向觀察時，係配置在相鄰接之源極配線11之間。於該例中，COM-G連接部104(1)係形成於顯示區域120與端子部(源極端子部)102之間。
COM-G連接部104(1)於自基板1之法線方向觀察時，具有分為如下3部分之佈局：用於連接下部導電層3cg與上部導電層11cg之連接部(G-S連接部)；用於連接上部導電層11cg與上部透明連接層19cg之連接部(S-Pix連接部)；及連接上部透明連接層19cg與下部透明連接層15cg之連接部(Pix-COM連接部)。下部導電層3cg例如可為圖1所示之 COM信號用配線GCOM。於G-S連接部，下部導電層3cg與上部導電層11cg在形成於閘極絕緣層5及保護層9上之開口部9u內連接。於S-Pix連接部，上部導電層11cg與上部透明連接層19cg在絕緣層12、13之開口部13u及介電層17之開口部17u內連接。於該例中，第2絕緣層13之開口部13u係配置於介電層17之開口部17u之內部。因此，如一面參照圖19一面於以上敍述般，接觸孔之側壁係由絕緣層12、13及介電層17構成，於接觸孔之側壁，第1絕緣層12之側面與第2絕緣層13之側面整合。於Pix-COM連接部，上部透明連接層19cg與下部透明連接層15cg於介電層17之開口部17v內連接。
根據此種構成，可防止形成介電層17時之光阻較深地堆積至設於閘極絕緣層5及保護層9上之開口部9u之凹部。其結果，具有易於進行曝光及解像之優點。另一方面，由於具有分為3部分之佈局，故COM-G連接部104(1)之佔有面積增大。因此，難以應用於周邊區域110之尺寸並不充裕之情形。
圖21(c)所示之COM-G連接部104(2)亦形成於例如顯示區域120與端子部(源極端子部)102之間。於該例中，係將G-S連接部與S-Pix連接部重疊而形成1個連接部(G-Pix連接部)。因此，具有分為G-Pix連接部及Pix-COM連接部之2部分之佈局。因此，相較於圖21(a)所示之COM-G連接部104(1)，可於佈局上實現縮小化。又，亦可將介電層17之開口部17u、17v合併形成1個開口部，藉此，亦可實現進 一步之縮小化。然而，形成介電層17時之光阻會較深地堆積至設於絕緣層5及保護層9上之開口部9u之凹部，其結果，存在難以進行曝光及解像之虞。該情況可能成為曝光節拍惡化之原因。
圖21(b)所示之COM-S連接部104'例如形成於顯示區域120與端子部(閘極端子部)102之間。
COM-S連接部104'於自基板1之法線方向觀察時，具有分為如下2部分之佈局：連接上部導電層11cg與上部透明連接層19cg之連接部(S-Pix連接部)；及連接上部透明連接層19cg與下部透明連接層15cg之連接部(Pix-COM連接部)。上部導電層11cg例如可為圖1所示之COM信號用配線SCOM。於S-Pix連接部，上部導電層11cg與上部透明連接層19cg在絕緣層12之開口部、絕緣層13之開口部13u及介電層17之開口部17u內連接。於該例中，絕緣層13之開口部13u係以與介電層17之開口部17u交叉之方式配置。因此，絕緣層12之開口部係形成於該等開口部13u、17u之重疊部分。因此，於接觸孔之側壁，絕緣層12之側面之一部分與絕緣層13之側面整合，其他部分與介電層17之側面整合。於Pix-COM連接部，上部透明連接層19cg與下部透明連接層15cg在介電層17之開口部17v內連接。
如此一來，於COM-S連接部104'，與COM-G連接部104(1)相同，可防止形成介電層17時之光阻較深地堆積至設於絕緣層5及保護層9上之開口部9u之凹部。並且，由於亦可不形成G-S連接部，故較COM-G連接部104(1)可實現 縮小化。但是，周邊區域之配線結構存在制限。例如，COM信號用配線之至少一部分需要由與源極配線11相同之導電膜形成(亦可於COM-S、G連接部形成區域以外之區域中自COM信號用配線GCOM改變連結)，並且與形成COM-S連接部104'之COM信號用配線SCOM交叉之其他信號配線均需要由與閘極配線3相同之導電膜形成(與源極配線11為同一層之其他信號配線亦可僅於形成COM-S連接部104'之區域內與閘極配線3在同一層內切換)。
‧S-G連接部103之變化
圖22(a)及(b)分別係例示S-G連接部103之變化之俯視圖。其中，圖22(a)所示之S-G連接部103(1)與圖4所示之S-G連接部103相同。
於圖22(a)所示之S-G連接部103(1)，在閘極絕緣層5及保護層9上以將下部導電層3sg之上表面及側面(端面)露出之方式形成開口部9r。因此，除了下部導電層3sg之上表面之外，側面亦有助於與上部導電層11sg之連接。相對於此，於圖22(b)所示之S-G連接部103(2)，在閘極絕緣層5及保護層9上以下部導電層3sg之上表面露出而側面(端面)不露出之方式形成開口部9r。因此，僅下部導電層3sg之上表面有助於與上部導電層11sg之連接。
S-G連接部103(1)例如可較佳地應用於使用積層膜形成閘極配線3及下部導電層3sg之情形。於此種情形時，在作為積層膜最下層之金屬膜中通常使用耐氧化或腐蝕且連接穩定性優異之材料。因此，藉由以露出下部導電層3sg之 側面之方式形成開口部9r，可確保下部導電層3sg之最下層金屬膜與上部導電層11sg之連接路徑。因此，可形成低電阻且穩定之連接部。但是，根據S-G連接部所要求之電阻值不同，為了確保下部導電層3sg與上部導電層11sg之接觸面積，需要設法將下部導電層3sg之周緣長度(邊緣周長)增大等。因此，S-G連接部之尺寸增大，有時不利於佈局。
S-G連接部103(2)相較於上述S-G連接部103(1)，可增大下部導電層3sg與上部導電層11sg之接觸面積，因此可減小S-G連接部之尺寸。若於構成下部導電層3sg(即閘極配線層)之表面之材料包含連接穩定性優異之材料之情形時應用該構成，則尤其有利。
‧端子部102之變化
圖23(a)~(e)分別係例示端子部102之變化之俯視圖。其中，圖23(c)所示之端子部102(3)與圖5所示之端子部102相同。
該等端子部例如配置於自顯示區域引繞至端子部為止之配線(引繞配線)上。
圖23(a)及(b)所示之端子部102(1)、102(2)雖然配置下部導電層3t之引繞配線之延伸方向不同，但具有相同之構成。端子部102(1)、102(2)設於由與閘極配線3相同之導電膜形成之引繞配線3L上。因此，例如若應用於閘極信號側之端子部(閘極端子部)，則無需進行閘極配線層至源極配線層之金屬變更，可進一步減小端子部之面積。例如若於 閘極信號側之周邊區域之尺寸並不充裕之情形時應用該等構成，則尤其有利。另一方面，於應用於源極信號側之端子部(源極端子部)之情形時，需要進行至少1次金屬變更，從而存在端子部之面積增大之虞。
圖23(c)所示之端子部102(3)由閘極配線層及源極配線層形成，且配置於互相重合之2層引繞配線3L、11L上。因此，相較於使用1層引繞配線之情形，可於端子部與顯示區域間減小引繞配線之電阻。又，此種引繞配線由於具有冗餘結構，故可抑制斷線。但是，為了形成此種2層引繞配線，需要於顯示區域附近之至少1處設置S-G連接部。因此，於佈局上，為了形成引繞配線而需要確保S-G連接部區域。又，於引繞配線間之漏電成為問題之情形時，其發生概率可能為2倍。
圖23(d)及(e)所示之端子部102(4)、102(5)係設於由與源極配線11相同之導電膜形成之引繞配線11L上。可僅於端子墊部形成用閘極配線層形成之導電層3t(端子部102(4))，亦可不形成此種導電層(端子部102(5))。若將此種端子部102(4)、102(5)例如應用於源極信號側之端子部(源極端子部)，則無需進行金屬變更，可進一步減小端子部之面積。例如若於源極信號側之周邊區域之尺寸並不充裕之情形時應用該等構成，則尤其有利。另一方面，於應用於閘極信號側之端子部(閘極端子部)之情形時，需要進行至少1次金屬變更，從而存在端子部之面積增大之虞。
產業上之可利用性
本發明之實施形態可廣泛應用於在基板上包括薄膜電晶體及2層透明導電層之半導體裝置中。尤其可較佳地應用於主動矩陣基板等具有薄膜電晶體之半導體裝置及具有此種半導體裝置之顯示裝置中。
1‧‧‧基板
3‧‧‧閘極配線
3a‧‧‧閘極電極
3cg‧‧‧下部導電層
3sg‧‧‧下部導電層
3t‧‧‧下部導電層
5‧‧‧閘極絕緣層
5A‧‧‧第1閘極絕緣層
5B‧‧‧第2閘極絕緣層
7a‧‧‧半導體層
9‧‧‧保護層
9p‧‧‧開口部
11‧‧‧源極配線
11d‧‧‧汲極電極
11s‧‧‧源極電極
11sg‧‧‧上部導電層
11t‧‧‧上部導電層
11cg‧‧‧上部導電層
12‧‧‧第1絕緣層
12p‧‧‧開口部
13‧‧‧第2絕緣層
13p‧‧‧開口部
14‧‧‧層間絕緣層
15‧‧‧第1透明導電層
15p‧‧‧開口部
17‧‧‧介電層
17p‧‧‧開口部
19a‧‧‧第2透明導電層
100‧‧‧半導體裝置
101‧‧‧TFT
101R‧‧‧電晶體形成區域
102‧‧‧端子部
103‧‧‧S-G連接部
104‧‧‧COM-G連接部
104'‧‧‧COM-S連接部
105‧‧‧接觸部
1000‧‧‧液晶顯示裝置
CH1‧‧‧接觸孔
圖1係示意性地表示本發明之實施形態之半導體裝置(TFT基板)100之平面結構之一例的圖。
圖2(a)及(b)分別係本發明之實施形態中之TFT 101及接觸部105之俯視圖及剖面圖。
圖3(a)及(b)分別係表示本發明之實施形態中之COM-G連接部形成區域104R之一部分的俯視圖及剖面圖。
圖4(a)及(b)分別係表示本發明之實施形態中之S-G連接部形成區域103R之一部分的俯視圖及剖面圖。
圖5(a)及(b)分別係表示本發明之實施形態中之端子部形成區域102R之一部分的俯視圖及剖面圖。
圖6係表示半導體裝置100之製造方法之流程之圖。
圖7係表示於電晶體形成區域101R中形成TFT 101及接觸部105之步驟之圖，(a1)~(a3)係剖面圖，(b1)~(b3)係俯視圖。
圖8係表示於電晶體形成區域101R中形成TFT 101及接觸部105之步驟之圖，(a4)~(a6)係剖面圖，(b4)~(b6)係俯視圖。
圖9係表示於電晶體形成區域101R中形成TFT 101及接觸部105之步驟之圖，(a7)及(a8)係剖面圖，(b7)及(b8)係俯 視圖。
圖10係表示於端子部形成區域102R中形成端子部102之步驟之圖，(a1)~(a3)係剖面圖，(b1)~(b3)係俯視圖。
圖11係表示於端子部形成區域102R中形成端子部102之步驟之圖，(a4)~(a6)係剖面圖，(b4)~(b6)係俯視圖。
圖12係表示於端子部形成區域102R中形成端子部102之步驟之圖，(a7)及(a8)係剖面圖，(b7)及(b8)係俯視圖。
圖13係表示於S-G連接部形成區域103R中形成S-G連接部103之步驟之圖，(a1)~(a3)係剖面圖，(b1)~(b3)係俯視圖。
圖14係表示於S-G連接部形成區域103R中形成S-G連接部103之步驟之圖，(a4)~(a6)係剖面圖，(b4)~(b6)係俯視圖。
圖15係於表示S-G連接部形成區域103R中形成S-G連接部103之步驟之圖，(a7)及(a8)係剖面圖，(b7)及(b8)係俯視圖。
圖16係表示於COM-G連接部形成區域104R中形成COM-G連接部104之步驟之圖，(a1)~(a3)係剖面圖，(b1)~(b3)係俯視圖。
圖17係表示於COM-G連接部形成區域104R中形成COM-G連接部104之步驟之圖，(a4)~(a6)係剖面圖，(b4)~(b6)係俯視圖。
圖18係表示於COM-G連接部形成區域104R中形成COM-G連接部104之步驟之圖，(a7)及(a8)係剖面圖，(b7)及(b8) 係俯視圖。
圖19(a)及(b)分別係變形例之接觸部105(2)之剖面圖及俯視圖。
圖20(a)及(b)分別係變形例之接觸部105(3)之剖面圖及俯視圖。
圖21係例示COM-G連接部之變化及COM-S連接部之俯視圖，(a)及(c)分別係表示COM-G連接部104(1)及104(2)，(b)係表示COM-S連接部。
圖22係例示S-G連接部之變化之俯視圖，(a)及(b)分別係表示S-G連接部103(1)及103(2)。
圖23係例示端子部之變化之俯視圖，(a)~(e)分別係表示端子部102(1)~102(5)。
圖24係例示本發明之實施形態之液晶顯示裝置1000之示意性剖面圖。
1‧‧‧基板
3‧‧‧閘極配線
3a‧‧‧閘極電極
5‧‧‧閘極絕緣層
5A‧‧‧第1閘極絕緣層
5B‧‧‧第2閘極絕緣層
7a‧‧‧半導體層
9‧‧‧保護層
9p‧‧‧開口部
11‧‧‧源極配線
11d‧‧‧汲極電極
11s‧‧‧源極電極
12‧‧‧第1絕緣層
12p‧‧‧開口部
13‧‧‧第2絕緣層
13p‧‧‧開口部
14‧‧‧層間絕緣層
15‧‧‧第1透明導電層
15p‧‧‧開口部
17‧‧‧介電層
17p‧‧‧開口部
19a‧‧‧第2透明導電層
101‧‧‧TFT
101R‧‧‧電晶體形成區域
105‧‧‧接觸部
CH1‧‧‧接觸孔

Claims (19)

  1. 一種半導體裝置，其包括基板以及保持於上述基板之薄膜電晶體、閘極配線層及源極配線層，上述閘極配線層包括閘極配線及上述薄膜電晶體之閘極電極，上述源極配線層包括源極配線以及上述薄膜電晶體之源極電極及汲極電極，上述薄膜電晶體包括：上述閘極電極、形成於上述閘極電極上之閘極絕緣層、形成於上述閘極絕緣層上之半導體層、上述源極電極、及上述汲極電極；該半導體裝置進而包括：形成於上述源極電極及上述汲極電極上且包括至少與上述汲極電極之表面接觸之第1絕緣層的層間絕緣層；形成於上述層間絕緣層上且具有第1開口部之第1透明導電層；形成於上述第1透明導電層上且覆蓋上述第1透明導電層之上述第1開口部側之側面的介電層；及於上述介電層上以介隔上述介電層與上述第1透明導電層之至少一部分重疊之方式而形成的第2透明導電層；並且上述層間絕緣層進而包含位於上第1絕緣層與上述第1透明導電層之間的第2絕緣層，且上述第1絕緣層是無機絕緣層，上述第2絕緣層是有機絕緣層；上述介電層具有第2開口部，上述第1絕緣層具有第3 開口部，上述第2絕緣層具有第4開口部；上述層間絕緣層及上述介電層具有第1接觸孔，上述第1接觸孔之側壁包括：上述第2開口部之側面、上述第3開口部之側面及上述第4開口部之側面，且包含：上述第2開口部之側面與上述第3開口部之側面整合之第1側壁部分、及上述第4開口部之側面與上述第3開口部之側面整合之第2側壁部分，上述第2透明導電層於上述第1接觸孔內與上述汲極電極接觸，藉此，形成有上述第2透明導電層與上述汲極電極接觸之接觸部，於自上述基板之法線方向觀察時，上述接觸部之至少一部分與上述閘極配線層重疊。
  2. 如請求項1之半導體裝置，其中自上述基板之法線方向觀察時，上述介電層之上述第2開口部之輪廓與上述第2絕緣層之上述第4開口部之輪廓係於2點交叉。
  3. 一種半導體裝置，其包括基板以及保持於上述基板之薄膜電晶體、閘極配線層及第1連接部，上述閘極配線層包括：閘極配線、上述薄膜電晶體之閘極電極及第1下部導電層，上述源極配線層包括：源極配線、上述薄膜電晶體之源極電極及汲極電極、及與上述第1下部導電層接觸而形成之第1上部導電層；上述薄膜電晶體包括：上述閘極電極、形成於上述閘極電極上之閘極絕緣層、形成於上述閘極絕緣層上之半 導體層、上述源極電極、及上述汲極電極；該半導體裝置進而包括：形成於上述源極電極及上述汲極電極上且包括至少與上述汲極電極之表面接觸之第1絕緣層的層間絕緣層；形成於上述層間絕緣層上且具有第1開口部之第1透明導電層；形成於上述第1透明導電層上且覆蓋上述第1透明導電層之上述第1開口部側之側面的介電層；及於上述介電層上以介隔上述介電層與上述第1透明導電層之至少一部分重疊之方式而形成的第2透明導電層；並且上述介電層具有第2開口部，上述第1絕緣層具有第3開口部，上述層間絕緣層及上述介電層具有第1接觸孔，上述第1接觸孔之側壁包括上述第2開口部之側面及上述第3開口部之側面，上述第3開口部之側面之至少一部分與上述第2開口部之側面整合，上述第2透明導電層於上述第1接觸孔內與上述汲極電極接觸，藉此，形成有上述第2透明導電層與上述汲極電極接觸之接觸部，於自上述基板之法線方向觀察時，上述接觸部之至少一部分與上述閘極配線層重疊，上述第1連接部包括：上述第1下部導電層、上述第1上部導電層、延設於上述第1上部導電層上之上述層間 絕緣層及上述介電層、形成於上述介電層上且由與上述第2透明導電層相同之導電膜形成的上部透明連接層、以及形成於上述層間絕緣層與上述介電層之間且由與上述第1透明導電層相同之導電膜形成的下部透明連接層；上述層間絕緣層及上述介電層具有第2接觸孔，上述上部透明連接層於上述第2接觸孔內與上述第1上部導電層之一部分接觸，並且上述介電層具有第3接觸孔，上述上部透明連接層於上述第3接觸孔內與上述下部透明連接層之一部分接觸。
  4. 如請求項3之半導體裝置，其中上述介電層具有第5開口部，上述第1絕緣層具有第6開口部，並且上述第2接觸孔之側壁包括上述第5開口部之側面及上述第6開口部之側面，上述第6開口部之側面之至少一部分與上述第5開口部之側面整合。
  5. 如請求項1至4中任一項之半導體裝置，其進而包括形成於上述基板上之端子部，上述閘極配線層包括第2下部導電層，上述源極配線層包括與上述第2下部導電層接觸地形成之第2上部導電層，上述端子部包括：上述第2下部導電層、上述第2上部導電層、延設於上述第2上部導電層上之上述第1絕緣層及上述介電層、以及形成於上述介電層上且由與上述第 2透明導電層相同之導電膜形成的外部連接層；上述第1絕緣層及上述介電層具有第4接觸孔，於上述第4接觸孔之側壁，上述第1絕緣層及上述介電層之側面整合，並且上述外部連接層於上述第4接觸孔內與上述第2上部導電層之一部分接觸。
  6. 一種半導體裝置，其包括基板以及保持於上述基板上之薄膜電晶體、閘極配線層、源極配線層及端子部，上述閘極配線層包括閘極配線、上述薄膜電晶體之閘極電極及上述端子部之第2下部導電層，上述源極配線層包括：源極配線、上述薄膜電晶體之源極電極及汲極電極、以及與上述第2下部導電層接觸地形成之第2上部導電層；上述薄膜電晶體包括：上述閘極電極、形成於上述閘極電極上之閘極絕緣層、形成於上述閘極絕緣層上之半導體層、上述源極電極、及上述汲極電極；該半導體裝置進而包括：形成於上述源極電極及上述汲極電極上且包括至少與上述汲極電極之表面接觸之第1絕緣層的層間絕緣層；形成於上述層間絕緣層上且具有第1開口部之第1透明導電層；形成於上述第1透明導電層上且覆蓋上述第1透明導電層之上述第1開口部側之側面的介電層；及於上述介電層上以介隔上述介電層而與上述第1透明 導電層之至少一部分重疊之方式而形成的第2透明導電層；並且上述介電層具有第2開口部，上述第1絕緣層具有第3開口部，上述層間絕緣層及上述介電層具有第1接觸孔，上述第1接觸孔之側壁包括上述第2開口部之側面及上述第3開口部之側面，上述第3開口部之側面之至少一部分與上述第2開口部之側面整合，上述第2透明導電層於上述第1接觸孔內與上述汲極電極接觸，藉此，形成有上述第2透明導電層與上述汲極電極接觸之接觸部，於自上述基板之法線方向觀察時，上述接觸部之至少一部分與上述閘極配線層重疊，上述端子部包括：上述第2下部導電層、上述第2上部導電層、延設於上述第2上部導電層上之上述第1絕緣層及上述介電層、以及形成於上述介電層上且由與上述第2透明導電層相同之導電膜形成的外部連接層；上述第1絕緣層及上述介電層具有第4接觸孔，於上述第4接觸孔之側壁，上述第1絕緣層及上述介電層之側面整合，上述外部連接層於上述第4接觸孔內與上述第2上部導電層之一部分接觸。
  7. 如請求項1、3、6之任一項之半導體裝置，其中上述半導體層為氧化物半導體層。
  8. 如請求項1、3、6之任一項之半導體裝置，其中於自上述基板之法線方向觀察時，整個上述接觸部與上述閘極配線層重疊。
  9. 如請求項1、3、6中任一項之半導體裝置，其進而包括保護層，該保護層係於上述半導體層與上述源極及汲極電極之間與上述半導體層之至少作為通道區域之部分接觸地形成。
  10. 如請求項1、3、6中任一項之半導體裝置，其中於自上述基板之法線方向觀察時，上述接觸部之至少一部分與上述閘極配線或上述閘極電極重疊。
  11. 如請求項7之半導體裝置，其中上述氧化物半導體層為IGZO層。
  12. 如請求項11之半導體裝置，其中上述IGZO層係結晶質。
  13. 一種顯示裝置，其包括：如請求項1至12中任一項之半導體裝置；對向基板，其配置為與上述半導體裝置相對向；及液晶層，其配置於上述對向基板與上述半導體裝置之間；並且具有配置為矩陣狀之複數個像素，上述第2透明導電層針對每個像素而分離，且作為像素電極發揮功能。
  14. 如請求項13之顯示裝置，其中上述第1透明導電層占各像素之大致整體。
  15. 如請求項13或14之顯示裝置，其中上述第2透明導電層 於像素內具有狹縫狀之複數個開口部，並且上述第1透明導電層存在於至少上述複數個開口部之下方，且作為共通電極發揮功能。
  16. 一種半導體裝置之製造方法，其係製造包括薄膜電晶體之半導體裝置之方法，該半導體裝置之製造方法包括如下步驟：(A)於基板上形成薄膜電晶體之步驟，於該步驟中形成：閘極配線層，其包括閘極配線及閘極電極；閘極絕緣層，其形成於上述閘極電極上；半導體層，其形成於上述閘極絕緣層上；以及源極配線層，其包括源極電極及汲極電極；(B)形成覆蓋上述薄膜電晶體之層間絕緣層之步驟，上述層間絕緣層包括：至少與上述汲極電極接觸之第1絕緣層及第2絕緣層，且該步驟包含：使用無機絕緣膜而形成上述第1絕緣層之步驟，於上述第1絕緣層上，使用有機絕緣膜而形成上述第2絕緣層之步驟，於上述第2絕緣層，形成將上述第1絕緣層之一部分露出的第4開口部之步驟；(C)於上述層間絕緣層上形成具有第1開口部之第1透明導電層之步驟；(D)於上述第1透明導電層上、上述第1開口部內及上述第4開口部內形成介電層之步驟；(E)在上述介電層及上述第1絕緣層被蝕刻，且上述 第2絕緣層未被蝕刻的條件下，同時蝕刻上述介電層及上述第1絕緣層，藉此分別於上述介電層形成第2開口部，於上述第1絕緣層形成第3開口部，藉而形成將上述汲極電極之一部分露出的第1接觸孔之步驟，其中上述第1接觸孔之側壁係包括：上述第2開口部之側面、上述第3開口部之側面及上述第4開口部之側面，且包含：上述第2開口部之側面與上述第3開口部之側面整合之第1側壁部分、及上述第4開口部與上述第3開口部整合之第2側壁部分，上述第1開口部之側面係由上述介電層覆蓋且未露出於上述第1接觸孔之側壁；及(F)於上述介電層上及上述第1接觸孔內，形成於上述第1接觸孔內與上述汲極電極接觸之第2透明導電層之步驟；並且於自上述基板之法線方向觀察時，上述第1接觸孔內之上述汲極電極與上述第2透明導電層接觸的接觸部之至少一部分與上述閘極配線層重疊。
  17. 如請求項16之半導體裝置之製造方法，其中上述半導體層為氧化物半導體層。
  18. 如請求項17之半導體裝置之製造方法，其中上述氧化物半導體層為IGZO層。
  19. 如請求項18之半導體裝置之製造方法，其中上述IGZO層係結晶質。
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