KR102009305B1 - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

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Abstract

특성이 다른 트랜지스터, 구체적으로는 동특성(온 특성이나 주파수 특성(f 특성이라 불린다))이 뛰어난 트랜지스터와, 오프 전류가 억제된 트랜지스터를 동일 기판 상에 갖는 반도체 장치를 제공하는 것을 하나의 과제로 한다. 또한, 이 반도체 장치를 간편한 방법으로 제작하는 방법을 제공하는 것을 하나의 과제로 한다.
진성 또는 실질적으로 진성이며, 표면에 결정 영역을 포함하는 산화물 반도체층을 트랜지스터에 이용한다. 진성 또는 실질적으로 진성인 반도체는 산화물 반도체 내에서 전자 공여체(도너)가 되는 불순물을 제거하고, 실리콘 반도체보다 에너지 갭이 큰 것을 이용한다. 그 산화물 반도체층의 상하에 절연막을 사이에 두고 배치한 한 쌍의 도전막의 전위를 제어하고, 그 산화물 반도체층에 형성하는 채널의 위치를 변경함으로써 트랜지스터의 전기 특성을 제어할 수 있다.

Description

반도체 장치 및 반도체 장치의 제작 방법{Semiconductor device and manufacturing method thereof}
본 발명은 트랜지스터를 이용한 반도체 장치에 관한 것이다.
아울러, 본 명세서 내에 있어서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 반도체 소자 및 회로, 반도체 소자 및 회로를 갖는 전기광학장치, 및 전자기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 상에 형성된 반도체 박막을 이용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 트랜지스터는 액정 TV로 대표되는 반도체 장치에 이용되고 있다. 트랜지스터에 적용 가능한 반도체 박막으로서 실리콘계 반도체 재료가 알려져 있으나, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다.
트랜지스터는 주로 아몰퍼스 실리콘 또는 다결정 실리콘 등의 반도체 재료를 이용하여 제작된다. 아몰퍼스 실리콘을 이용한 트랜지스터는 전계효과 이동도가 낮긴 하지만 유리 기판의 대면적화에 대응할 수 있고, 한편, 다결정 실리콘을 이용한 트랜지스터는 전계효과 이동도가 높긴 하지만 레이저 어닐 등의 결정화 공정이 필요하고, 유리 기판의 대면적화에 반드시 적합한 것은 아니라고 하는 특성을 갖고 있다.
산화물 반도체의 재료로서는 산화 아연 또는 산화 아연을 성분으로 하는 것이 알려져 있다. 그리고, 전자 캐리어 농도가 1018/㎤ 미만인 비정질 산화물(산화물 반도체)로 이루어지는 것으로 형성된 박막 트랜지스터가 개시되어 있다(특허문헌 1 내지 3).
또한, 액정표시장치로 대표되는 액티브 매트릭스형 반도체 장치에 있어서는, 화면 사이즈가 대각 60인치 이상으로 대형화되는 경향에 있으며, 또한, 대각 120인치 이상의 화면 사이즈도 목표로 하여 개발이 행해지고 있다. 아울러, 화면의 해상도도 하이비전 화질(HD, 1366×768), 풀 하이비전 화질(FHD, 1920×1080)로 고정밀화의 경향에 있고, 해상도가 3840×2048 또는 4096×2160이라고 하는 이른바 4K 디지털 시네마용 표시장치의 개발도 서두르고 있다.
표시장치의 고정밀화에 따라 필요하게 되는 화소수가 현저하게 증가하고 있다. 그 결과, 한 화소당 기입 시간이 짧아지고, 트랜지스터에는 동작 특성의 속도, 높은 온 전류 등이 요구되고 있다. 반면에 최근의 에너지 고갈 문제도 있어, 소비전력이 억제된 표시장치가 요구되고 있다. 그러므로, 트랜지스터에 대해서도, 오프 전류가 낮고 쓸데없는 누설 전류가 억제된 것이 요구되고 있다.
일본특허공개 제2006-165527호 공보 일본특허공개 제2006-165528호 공보 일본특허공개 제2006-165529호 공보
산화물 반도체를 이용한 트랜지스터는 아몰퍼스 실리콘을 이용한 트랜지스터에 비해 전계효과 이동도가 우수하지만, 다결정 실리콘을 이용한 트랜지스터에 비하면 뒤떨어지므로, 더욱더 향상이 요구되고 있다.
또한, 산화물 반도체는 형성 공정에 있어서 화학양론적 조성으로부터의 차이가 발생하게 된다. 예를 들어, 산소의 과부족에 의해 산화물 반도체의 전기 전도도가 변화된다. 또한, 산화물 반도체의 박막 형성중에 혼입되는 수소가 산소(O)-수소(H) 결합을 형성하여 전자 공여체(도너)가 되어 전기 전도도를 변화시키는 요인이 된다. 나아가 O-H 결합은 극성을 가지므로, 산화물 반도체에 의해 제작되는 트랜지스터와 같은 능동 디바이스에 대해 특성의 변동 요인이 된다.
전자 캐리어 농도가 1018/㎤ 미만이라고 해도 산화물 반도체에 있어서는 실질적으로는 n형이며, 상기 특허문헌에 개시되는 트랜지스터의 온·오프 비는 103 밖에 되지 않는다. 이러한 트랜지스터의 온·오프 비가 낮은 이유는 오프 전류가 높음에 따른 것이다.
본 발명은 이러한 기술적 배경 하에서 이루어진 것이다. 따라서, 그 목적은 특성이 다른 트랜지스터, 구체적으로는 동특성(온 특성이나 주파수 특성(f 특성이라 불린다))이 뛰어난 트랜지스터와, 오프 전류가 억제된 트랜지스터를 동일 기판 상에 갖는 반도체 장치를 제공하는 것을 하나의 과제로 한다. 또한, 이 반도체 장치를 간편한 방법으로 제작하는 방법을 제공하는 것을 하나의 과제로 한다.
상기 목적을 달성하기 위해서, 본 발명은 진성 또는 실질적으로 진성이며, 표면에 결정 영역을 포함하는 산화물 반도체층에 착안했다. 진성 또는 실질적으로 진성인 반도체는 산화물 반도체 내에서 전자 공여체(도너)가 되는 불순물을 제거하고, 실리콘 반도체보다 에너지 갭이 큰 것을 이용할 수 있다. 그리고, 그 산화물 반도체층의 상하에 절연막을 사이에 두고 배치한 한 쌍의 도전막의 전위를 제어하여, 그 산화물 반도체층에 형성하는 채널의 위치를 변경함으로써, 트랜지스터의 전기 특성을 제어할 수 있다.
본 발명의 일 형태는 동일 기판 상에 동특성이 뛰어난 트랜지스터와, 안정된 전기적 특성을 나타내는(예를 들어, 오프 전류가 극히 저감되어 있는) 트랜지스터를 갖는 반도체 장치이다. 구체적으로는 산화물 반도체 내에서 전자 공여체(도너)가 되는 불순물을 제거하고, 실리콘 반도체보다 에너지 갭이 큰 산화물 반도체를 이용함으로써, 진성 또는 실질적으로 진성으로, 표면에 결정 영역을 포함하는 산화물 반도체층을 이용하고, 그 산화물 반도체층의 상하에 절연막을 사이에 두고 도전막이 배치된 구성을 갖는 트랜지스터를 동일 기판 상에 복수 갖는 반도체 장치이다.
즉, 본 발명의 일 양태는 제 1 전극층과, 제 1 전극층 상에 제 1 절연막과, 제 1 절연막 상에 표면에 결정 영역을 포함하는 산화물 반도체층과, 제 1 전극층 상에서 산화물 반도체층에 접하고, 단부가 제 1 전극층과 중첩하는 제 2 전극층 및 제 3 전극층과, 제 2 전극층, 제 3 전극층 및 산화물 반도체층과 접하는 산화물 절연막을 포함하는 제 2 절연막과, 제 2 절연막 상에 제 1 전극층 및 산화물 반도체층과 중첩하는 제 4 전극층을 갖는 반도체 장치이다. 또한, 상기 반도체 장치는 상기 산화물 반도체층에 이용하는 산화물 반도체의 에너지 갭이 2eV 이상인 트랜지스터를 복수 갖는다.
또한, 본 발명의 일 양태는 디플리션형 트랜지스터와 인핸스먼트형 트랜지스터를 포함하는 상기 반도체 장치를 구비하는 인버터 회로이다.
또한, 본 발명의 일 양태는 화소부와 상기 화소부를 구동하는 구동회로부를 갖는 상기한 반도체 장치를 구비하는 표시장치이다.
또한, 본 발명의 일 양태는 상기 반도체 장치에 있어서, 적어도 하나의 트랜지스터는 제 1 전극층을 주된 게이트 전극으로서 이용하고, 다른 트랜지스터는 제 4 전극층을 주된 게이트 전극으로서 이용하는 구동 방법이다.
또한, 본 발명의 일 양태는 상기 인버터 회로에 있어서, 디플리션형 트랜지스터는 제 4 전극층을 주된 게이트 전극으로서 이용하고, 인핸스먼트 트랜지스터는 제 4 전극층을 주된 게이트 전극으로서 이용하는 구동 방법이다.
또한, 본 발명의 일 양태는 상기 표시장치에 있어서, 화소부가 갖는 적어도 하나의 트랜지스터는 제 1 전극층을 주된 게이트 전극으로서 이용하고, 구동회로부가 갖는 적어도 하나의 트랜지스터는 제 4 전극층을 주된 게이트 전극으로서 이용하는 구동 방법이다.
또한, 본 발명의 일 양태는 제 1 전극층을 형성하고, 제 1 전극층 상에 제 1 절연막을 형성하고, 제 1 절연막 상에 산화물 반도체층을 형성하고, 산화물 반도체층을 탈수 또는 탈수소화 처리하여 표면에 결정 영역을 형성하고, 제 1 전극층 상에서 산화물 반도체층에 접하고, 단부가 제 1 전극층과 중첩하는 제 2 전극층 및 제 3 전극층을 형성하고, 제 2 전극층, 제 3 전극층 및 산화물 반도체층과 접하는 산화물 절연막을 포함하는 제 2 절연막을 형성하고, 제 2 절연막 상에 제 1 전극층 및 산화물 반도체층과 중첩하는 제 4 전극층을 형성하는 반도체 장치의 제작 방법이다. 또한, 상기 반도체 장치는 상기 산화물 반도체층에 이용하는 산화물 반도체의 에너지 갭이 2eV 이상인 트랜지스터를 동일 기판 상에 복수 갖는다.
아울러, 본 명세서에서 EL층은 발광소자의 한 쌍의 전극 사이에 마련된 층을 나타내는 것으로 한다. 따라서, 전극 사이에 마련된 발광 물질인 유기 화합물을 포함하는 발광층은 EL층의 일 양태이다.
또한, 본 명세서에서 발광장치는 화상 표시 디바이스, 발광 디바이스 또는 광원(조명 장치 포함)을 가리킨다. 또한, 발광장치에 커넥터, 예를 들어 FPC(Flexible　printed　circuit) 또는 TAB(Tape　Automated　Bonding) 테이프 또는 TCP(Tape　Carrier　Package)가 부착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 마련된 모듈, 또는 발광소자가 형성된 기판에 COG(Chip　On　Glass) 방식에 의해 IC(집적회로)가 직접 실장된 모듈도 모두 발광장치에 포함하는 것으로 한다.
본 발명의 일 형태에 따르면, 산화물 반도체층이 갖는 결정 영역을 채널 형성 영역으로 함으로써, 반도체 장치가 갖는 회로의 동작을 고속화할 수 있다. 또한, 고순도화된 산화물 반도체를 이용한 트랜지스터로 회로를 구성함으로써, 반도체 장치가 갖는 회로의 동작을 안정화시킬 수 있다. 또한, 오프 전류가 1×10-13A 이하로 저감되어 있으므로, 반도체 장치가 갖는 유지 용량 소자의 삭감 또는 소형화가 가능하다. 또한, 특성이 다른 트랜지스터를 동일 기판 상에 갖는 반도체 장치를 제공할 수 있다. 또한, 이 반도체 장치를 간편한 방법으로 제작할 수 있다.
도 1(A) 내지 도 1(E)는 실시형태에 따른 반도체 장치의 제작 방법을 설명하는 도이다.
도 2(A) 및 도 2(B)는 실시형태에 따른 반도체 장치를 설명하는 도이다.
도 3(A) 내지 도 3(C)는 실시형태에 따른 인버터 회로를 설명하는 도이다.
도 4(A) 내지 도 4(C)는 실시형태에 따른 시프트 레지스터를 설명하는 도이다.
도 5(A) 및 도 5(B)는 실시형태에 따른 펄스 출력 회로를 설명하는 도이다.
도 6(A) 내지 도 6(D)는 실시형태에 따른 펄스 출력 회로를 설명하는 도이다.
도 7(A) 내지 도 7(D)는 실시형태에 따른 펄스 출력 회로를 설명하는 도이다.
도 8(A) 및 도 8(B)는 실시형태에 따른 타이밍 차트이다.
도 9(A) 및 도 9(B)는 실시형태에 따른 표시장치의 블록도이다.
도 10(A) 및 도 10(B)는 실시형태에 따른 표시장치의 구동회로를 설명하는 도이다.
도 11(A1) 및 도 11(A2)는 본 발명의 일 양태를 설명하는 단면도 및 평면도이다.
도 12는 본 발명의 일 양태를 설명하는 단면도이다.
도 13은 본 발명의 일 양태를 설명하는 단면도이다.
도 14는 반도체 장치의 화소 등가회로를 설명하는 도이다.
도 15(A) 내지 도 15(C)는 본 발명의 일 양태를 설명하는 단면도이다.
도 16(A) 및 도 16(B)는 본 발명의 일 양태를 설명하는 단면도 및 평면도이다.
도 17(A) 및 도 17(B)는 전자 페이퍼의 사용 형태의 예를 설명하는 도이다.
도 18은 전자서적의 일례를 나타내는 외관도이다.
도 19(A) 및 도 19(B)는 텔레비전 장치 및 디지털 포토 프레임의 예를 나타내는 외관도이다.
도 20(A) 및 도 20(B)는 게임기의 예를 나타내는 외관도이다.
도 21(A) 및 도 21(B)는 휴대전화기의 일례를 나타내는 외관도이다.
도 22(A1), 도 22(A2), 22(B1) 및 도 22(B2)는 실시형태에 따른 표시장치의 단자부를 설명하는 도이다.
도 23은 산화물 반도체를 이용한 역스태거형 트랜지스터의 종단면도이다.
도 24(A)는 도 23에 나타낸 A-A' 단면에 있어서의 에너지 밴드도(모식도)로서 소스와 드레인 사이의 전압을 등전위(VD=0)로 한 경우, 도 24(B)는 소스에 대해 드레인에 양의 전위(VD>0)를 인가한 경우의 밴드도이다.
도 25는 게이트 전압이 0V인 경우의 도 23에 있어서의 B-B' 사이에서의 에너지 밴드도(모식도)이다.
도 26(A)는 도 23의 B-B' 사이에서의 에너지 밴드도(모식도)로서, 게이트(GE1)에 양의 전위(VG＞0)가 인가된 경우, 도 26(B)는 게이트(GE1)에 음 전위(VG＜0)가 인가된 경우의 밴드도이다.
도 27은 진공 준위와 금속의 일함수(φM), 산화물 반도체의 전자 친화력(χ)의 관계를 나타내는 도이다.
이하에서는 본 발명의 실시형태에 대해서 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않으며, 그 형태 및 상세를 다양하게 변경할 수 있음은 당업자라면 용이하게 이해될 것이다. 또한, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 아울러, 본 명세서 내의 도면에 있어서 동일 부분 또는 동일한 기능을 갖는 부분에는 동일한 부호를 부여하고, 그 설명은 생략한다.
(실시형태 1)
본 실시형태에서는 반도체 장치 및 반도체 장치의 제작 방법의 일 형태로서 표시장치의 회로를 갖는 기판 및 회로를 갖는 기판의 제작 방법의 일 형태를 도 1(A) 내지 도 1(E)를 이용하여 설명한다.
도 1(E)에 표시장치의 회로를 갖는 기판 상에 제작된 복수의 트랜지스터의 단면 구조의 일례를 도시한다. 도 1(E)에 도시하는 트랜지스터(440A, 440B)는 산화물 반도체층의 채널 형성 영역의 상하에 절연막을 사이에 두고 한 쌍의 전극층을 배치하는 4 단자구조의 하나이다. 또한, 산화물 반도체층의 채널 형성 영역의 상하에 절연막을 사이에 두고 한 쌍의 전극층을 배치하는 소위 듀얼 게이트 구조의 트랜지스터는 본 실시형태의 4 단자구조의 일 양태이다. 또한, 트랜지스터(440B)를 표시장치의 화소에 적용하고, 트랜지스터(440A)를 화소부의 주변에 배치된 구동회로의 일부에 적용하는 경우에 대해서 설명한다.
트랜지스터(440A)는 절연 표면을 갖는 기판(400) 상에 제 1 전극층(421a), 제 1 절연층(402), 결정 영역(405a)을 포함하는 산화물 반도체층(404a), 제 2 전극층(455a) 및 제 3 전극층(455b)을 포함한다. 또한, 트랜지스터(440A)를 덮고, 결정 영역(405a)에 접하는 제 2 절연층(428)이 마련되고, 제 2 절연층(428)을 사이에 두고 채널 형성 영역 상측에 중첩되는 제 4 전극층(422a)을 갖는다. 제 1 전극층(421a)과 결정 영역(405a)을 포함하는 산화물 반도체층(404a)은 제 1 절연층(402)을 사이에 두고 중첩되어 있다. 또한, 제 2 전극층(455a) 및 제 3 전극층(455b)의 일부가 산화물 반도체층(404a)의 상측에 중첩되어 형성되어 있다.
트랜지스터(440B)는 절연 표면을 갖는 기판(400) 상에 제 1 전극층(421b), 제 1 절연층(402), 결정 영역(405b)을 포함하는 산화물 반도체층(404b), 제 2 전극층(455c) 및 제 3 전극층(455d)을 포함한다. 또한, 트랜지스터(440B)를 덮고, 결정 영역(405b)에 접하는 제 2 절연층(428)이 마련되고, 제 2 절연층(428)을 사이에 두고 채널 형성 영역 상측에 중첩되는 제 4 전극층(422b)을 갖는다. 제 1 전극층(421b)과 결정 영역(405b)을 포함하는 산화물 반도체층(404b)은 제 1 절연층(402)을 사이에 두고 중첩되어 있다. 또한, 제 2 전극층(455c) 및 제 3 전극층(455d)의 일부가 산화물 반도체층(404b)의 상측에 중첩되어 형성되어 있다.
트랜지스터(440A) 및 트랜지스터(440B)는 듀얼 게이트 구조를 갖는다. 듀얼 게이트 구조의 트랜지스터에서는, 산화물 반도체층의 상하에 절연막을 사이에 두고 배치된 전극층 중 어느 한쪽, 또는 양쪽 모두를 게이트 전극층으로서 이용할 수 있다. 또한, 제 2 전극층 및 제 3 전극층은 소스 전극층 및 드레인 전극층으로서 기능한다.
본 실시형태에서는, 트랜지스터(440A)의 제 4 전극층(422a)을 그 트랜지스터의 주된 게이트 전극으로서 이용한다. 따라서, 산화물 반도체층(404a)의 제 2 전극층(455a)과 접하는 영역과, 산화물 반도체층(404a)의 제 3 전극층(455b)과 접하는 영역 사이에 마련되고, 제 2 절연층(428)과 접하면서 또한 제 4 전극층(422a)과 중첩되는 영역에 채널이 형성된다.
또한, 본 명세서에 있어서, 산화물 반도체층의 상하에 절연막을 사이에 두고 배치된 제 1 전극층과 제 4 전극층에 대해, 제 1 전극층의 전위가 제 4 전극층의 전위 이상인 경우 제 1 전극층을 주된 게이트 전극이라 하고, 제 4 전극층의 전위가 제 1 전극층의 전위 이상인 경우 제 4 전극층을 주된 게이트 전극이라 한다. 또한, 제 1 전극층과 제 4 전극층 중 어느 한쪽은 GND, 0V 또는 플로팅 상태일 수도 있다.
또한, 트랜지스터(440B)의 제 1 전극층(421b)을 그 트랜지스터의 주된 게이트 전극으로서 이용한다. 따라서, 산화물 반도체층(404b)의 제 2 전극층(455c)과 접하는 영역과, 산화물 반도체층(404b)의 제 3 전극층(455d)과 접하는 영역 사이에 마련되고, 제 1 절연층(402)과 접하면서 또한 제 1 전극층(421b)과 중첩되는 영역에 채널이 형성된다.
아울러, 트랜지스터(440B)는 제 1 전극층(421b), 제 2 전극층(455c), 제 3 전극층(455d) 및 제 4 전극층(422b)에 투광성을 갖는 도전막을 이용함으로써, 투광성을 갖는 트랜지스터로 할 수 있다. 투광성을 갖는 트랜지스터를 표시장치의 화소에 적용하면 화소의 개구율을 향상시킬 수 있다.
또한, 투광성을 갖는 도전막으로서는, 가시광에 대해 투광성을 갖는 도전재료, 예를 들어 In-Sn-O계, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 산화물 도전재료를 적용할 수 있고, 스퍼터링법을 이용하는 경우는 SiO2를 2중량% 이상 10중량% 이하 포함하는 타겟을 이용하여 성막을 수행하고, 투광성을 갖는 도전막에 SiOx(X＞0)를 포함시켜 비정질 상태로 하는 것이 좋다.
트랜지스터(440A)의 제 1 전극층(421a), 제 2 전극층(455a), 제 3 전극층(455b) 및 제 4 전극층(422a)으로서는 Ti, Mo, W, Al, Cr, Cu, Ta로부터 선택된 원소를 주성분으로 하는 막을 단막으로, 또는 그들의 적층막으로 형성할 수 있다. 특히, 산화물 반도체층과 전기적으로 접속하는 제 2 전극층(455b) 및 제 3 전극층(455b)은 산소 친화성이 높은 금속을 포함하는 재료가 바람직하다.
산화물 반도체층으로서는, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계나, 3원계 금속 산화물인 In-Ga-Zn-O계, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계나, 2원계 금속 산화물인 In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, Zn-Mg-O계, Sn-Mg-O계, In-Mg-O계나, 1원계 금속 산화물인 In-O계, Sn-O계, Zn-O계 등의 산화물 반도체막을 이용할 수 있다. 또한, 상기 산화물 반도체층에 SiO2를 포함할 수도 있다.
또한, 산화물 반도체층으로서는 InMO3(ZnO)m(m＞0)으로 표기되는 박막을 이용할 수 있다. 여기서, M은 Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어 M으로서 Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등이 있다. InMO3(ZnO)m(m＞0)으로 표기되는 구조의 산화물 반도체층 중, M으로서 Ga를 포함하는 구조의 산화물 반도체를 상기한 In-Ga-Zn-O계 산화물 반도체라 부르고, 그 박막을 In-Ga-Zn-O계 막으로도 부르는 것으로 한다.
또한, 산화물 반도체층에는 RTA(Rapid　Thermal　Anneal: 래피드 써멀 어닐)법 등으로 고온 단시간의 탈수 또는 탈수소화 처리를 한 것을 이용한다. 이 가열 공정에 의해, 산화물 반도체층의 표층부는 입자 사이즈가 1㎚ 이상 20㎚ 이하의 소위 나노크리스탈(나노 결정이라고도 표기함)로 구성된 결정 영역을 갖게 되며, 그 외의 부분은 비정질, 또는 비정질 영역 내에 미결정이 점재한 비정질과 미결정의 혼합물이 된다. 또한, 나노 결정의 크기는 일례에 지나지 않으며, 발명이 상기 수치 범위에 한정하여 해석되는 것은 아니다.
이와 같은 구성을 한 산화물 반도체층을 이용함으로써, 표층부는 나노 결정으로 구성된 치밀한 결정 영역이 존재하기 때문에, 표층부로부터의 수분의 재침입이나 산소의 탈리에 의한 n형화를 방지할 수 있다. 그 결과, n형화에 의해 영향을 받는 전기 특성의 열화, 구체적으로는 오프 전류의 상승을 막을 수 있다.
산화물 반도체층의 표층부의 결정 영역은 산화물 반도체층의 표면에 대해 대략 수직인 방향으로 c축(c-axis) 배향한 결정립을 갖는다. 예를 들어, In-Ga-Zn-O계의 산화물 반도체 재료를 이용하는 경우에는 결정 영역은 In2Ga2ZnO7 결정립의 c축이 산화물 반도체층의 표면에 대해 대략 수직인 방향으로 배향한 것이 된다. In2Ga2ZnO7의 c축이 기판 평면(또는, 산화물 반도체층 표면)에 대해 수직인 방향이 되도록 나노 결정을 배열시킴으로써, 트랜지스터에 있어서의 전류의 방향이 In2Ga2ZnO7의 b축 방향(또는 a축 방향)이 된다.
아울러, 결정 영역은 결정립 이외의 것을 포함하고 있을 수도 있다. 또한, 결정립의 결정 구조도 상기에 한정되지 않으며, 다른 결정 구조의 결정립을 포함하고 있을 수도 있다. 예를 들어, In-Ga-Zn-O계의 산화물 반도체 재료를 이용하는 경우에는 In2Ga2ZnO7의 결정립에 부가하여, InGaZnO4의 결정립 등을 포함하고 있을 수도 있다.
이하, 도 1(A) 내지 도 1(E)를 이용하여 동일 기판 상에 트랜지스터(440A) 및 트랜지스터(440B)를 제작하는 공정을 설명한다.
우선, 절연 표면을 갖는 기판(400) 상에 도전막을 형성한 후, 제 1 포토리소그래피 공정에 의해 제 1 전극층(421a) 및 제 1 전극층(421b)을 형성한다. 이때 단선 방지를 위해서 적어도 제 1 전극층(421a) 및 제 1 전극층(421b)의 단부에 테이퍼 형상이 형성되도록 에칭하는 것이 바람직하다.
또한, 레지스트 마스크를 잉크젯법으로 형성할 수도 있다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에 제조 비용을 절감할 수 있다. 물론, 제 1 포토리소그래피 공정뿐만 아니라, 다른 포토리소그래피 공정에도 적용할 수 있다.
또한, 기판(400)으로서는, 바륨 붕규산 유리, 알루미노 붕규산 유리, 또는 알루미노 실리케이트 유리 등, 퓨전법이나 플로트법으로 제작되는 무알칼리 유리 기판, 세라믹 기판 외에 본 제작 공정의 처리 온도에 견딜 수 있는 내열성을 갖는 플라스틱 기판 등을 이용할 수 있다. 또한, 스테인리스 합금 등의 금속 기판의 표면에 절연막을 마련한 기판을 적용할 수도 있다.
아울러, 상기의 유리 기판 대신에, 세라믹 기판, 석영 기판, 사파이어 기판 등의 절연체로 이루어지는 기판을 이용할 수도 있다. 그 외에도 결정화 유리 기판 등을 이용할 수 있다.
제 1 전극층(421a) 및 제 1 전극층(421b)은 알루미늄, 구리, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등의 금속재료, 또는 이들 금속재료를 주성분으로 하는 합금 재료, 또는 이들 금속재료를 성분으로 하는 질화물을 이용하여, 단층 또는 적층으로 형성할 수 있다. 바람직하게는 알루미늄이나 구리 등의 저저항 금속재료를 이용하여 형성하는 것이 유효하지만, 내열성이나 부식성의 문제로 인해 고융점 금속재료와 조합하여 이용하는 것이 바람직하다. 고융점 금속재료로서는 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등을 이용할 수 있다.
이때, 일부의 전극층이나 배선층에 투광성을 갖는 도전층을 이용하여 개구율을 향상시킬 수도 있다. 투광성을 갖는 도전층으로서는, 예를 들어, 산화 인듐, 산화 인듐 산화 주석 합금, 산화 인듐 산화 아연 합금, 산화 아연, 산화 아연 알루미늄, 산질화 아연 알루미늄, 또는 산화 아연 갈륨 등을 포함하는 산화물 도전층을 이용할 수 있다.
또한, 제 1 전극층(421a), 제 1 전극층(421b)을 서로 다른 재료로 형성할 수도 있다. 예를 들어, 화소부의 개구율을 향상시키는 목적으로, 제 1 전극층(421b)을 가시광에 대한 투광성을 갖는 도전층으로 형성하고, 배선 저항을 억제하는 목적으로, 구동회로부의 제 1 전극층(421a)에 금속을 주성분으로 하는 도전막, 예를 들어 티타늄, 몰리브덴, 텅스텐, 알루미늄, 크롬, 구리, 탄탈로부터 선택된 원소를 주성분으로 하는 막을 단막으로, 또는 그들의 적층막을 이용하여 형성할 수도 있다.
또한, 하지막이 되는 절연층을 기판(400)과 제 1 전극층(421a) 및 제 1 전극층(421b)의 사이에 마련할 수도 있다. 하지막은 기판(400)으로부터의 불순물 원소의 확산을 방지하는 기능이 있으며, 질화 규소막, 산화 규소막, 질화 산화 규소막, 또는 산화 질화 규소막으로부터 선택된 하나, 또는 복수의 막에 의한 적층 구조에 의해 형성할 수 있다.
이어서, 제 1 전극층(421a) 및 제 1 전극층(421b) 상에 제 1 절연층(402)을 형성한다. 제 1 절연층(402)은 산화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 질화 실리콘층, 산화 알루미늄층, 산화 탄탈층 등의 단층막 또는 적층막을 이용할 수 있다. 또한, 막 두께를 50㎚ 이상 250㎚ 이하로 하고, CVD법이나 스퍼터링법 등으로 형성한다. 또한, 제 1 절연층(402)은 산화물 반도체층과 접하는 측에 산화물 절연층을 갖는 구성이 바람직하다.
아울러, 본 실시형태에서 이용하는 불순물을 제거함으로써 i형화 또는 실질적으로 i형화된 산화물 반도체(고순도화된 산화물 반도체)는 계면 준위, 계면 전하에 대해 극히 민감하기 때문에 절연막과의 계면은 중요하다. 그러므로 고순도화된 산화물 반도체에 접하는 절연막은 고품질화가 요구된다.
예를 들어, μ파(2.45GHz)를 이용한 고밀도 플라즈마 CVD는 치밀하고 절연 내압이 높은 고품질인 절연막을 형성할 수 있으므로 바람직하다. 고순도화된 산화물 반도체와 고품질 게이트 절연막이 밀접함으로써, 계면 준위를 저감시켜 계면 특성을 양호한 것으로 할 수 있기 때문이다.
또한, 고밀도 플라즈마 CVD 장치에 의해 얻어진 절연막은 일정한 두께의 막 형성이 가능하므로 단차 피복성이 뛰어나다. 또한, 고밀도 플라즈마 CVD 장치에 의해 얻어지는 절연막은 얇은 막의 두께를 정밀하게 제어할 수 있다.
물론, 게이트 절연막으로서 양질의 절연막을 형성할 수 있는 것이면, 스퍼터링법이나 플라즈마 CVD법 등 다른 성막 방법을 적용할 수 있다. 또한, 성막 후의 열처리에 의해 게이트 절연막의 막질, 산화물 반도체와의 계면 특성이 개질되는 절연막일 수도 있다. 어떠한 경우든, 게이트 절연막으로서의 막질이 양호함은 물론, 산화물 반도체와의 계면 준위 밀도를 저감시켜 양호한 계면을 형성할 수 있는 것이면 된다.
제 1 절연층(402)의 형성은 고밀도 플라즈마 CVD 장치에 의해 수행한다. 여기서는, 고밀도 플라즈마 CVD 장치는 1×1011/㎤ 이상의 플라즈마 밀도를 달성할 수 있는 장치를 가리키고 있다. 예를 들어, 3㎾~6㎾의 마이크로파 전력을 인가하여 플라즈마를 발생시켜 절연막의 성막을 수행한다.
챔버에 재료 가스로서 모노실란 가스(SiH4)와 아산화 질소(N2O)와 희가스를 도입하고, 10Pa~30Pa의 압력하에서 고밀도 플라즈마를 발생시켜 유리 등의 절연 표면을 갖는 기판 상에 절연막을 형성한다. 그 후, 모노실란 가스의 공급을 정지하고, 대기에 노출시키지 않고 아산화 질소(N2O)와 희가스를 도입하여 절연막 표면에 플라즈마 처리를 수행할 수도 있다. 적어도 아산화 질소(N2O)와 희가스를 도입하여 절연막 표면에 수행되는 플라즈마 처리는 절연막의 성막보다 후에 수행한다. 상기 프로세스 순서를 거친 절연막은 막 두께가 얇고, 예를 들어 100㎚ 미만이어도 신뢰성을 확보할 수 있는 절연막이다.
제 1 절연층(402)을 형성할 때 챔버에 도입하는 모노실란 가스(SiH4)와 아산화 질소(N2O)의 유량비는 1:10~1:200의 범위로 한다. 또한, 챔버에 도입하는 희가스로서는 헬륨, 아르곤, 크립톤, 크세논 등을 이용할 수 있으나, 그 중에서도 저렴한 아르곤을 이용하는 것이 바람직하다.
또한, 고밀도 플라즈마 장치에 의해 얻어진 절연막은 일정한 두께의 막 형성이 가능하므로 단차 피복성이 뛰어나다. 또한, 고밀도 플라즈마 장치에 의해 얻어지는 절연막은 얇은 막의 두께를 정밀하게 제어할 수 있다.
상기 프로세스 순서를 거친 절연막은 종래의 평행 평판형의 PCVD 장치로 얻어지는 절연막과는 크게 다르며, 같은 에천트를 이용하여 에칭 속도를 비교한 경우, 평행 평판형의 PCVD 장치로 얻어지는 절연막의 10% 이상 또는 20% 이상 늦어, 고밀도 플라즈마 장치로 얻어지는 절연막은 치밀한 막이라고 할 수 있다.
또한, 제 1 절연층(402)으로서 유기 실란 가스를 이용한 CVD법에 의해 산화 실리콘층을 형성하는 것도 가능하다. 유기 실란 가스로는 규산 에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸 사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 이용할 수 있다.
또한, 제 1 절연층(402)으로서 알루미늄, 이트륨, 또는 하프늄의 산화물, 질화물, 산화 질화물, 또는 질화 산화물의 1종 또는 그들의 화합물을 적어도 2종 이상 포함하는 화합물을 이용할 수도 있다.
아울러, 본 명세서에서 산화 질화물은 그 조성으로서 질소 원자보다 산소 원자의 수가 많은 물질을 가리키며, 질화 산화물은 그 조성으로서 산소 원자보다 질소 원자의 수가 많은 물질을 가리킨다. 예를 들어, 산화 질화 실리콘막은 그 조성으로서 질소 원자보다 산소 원자의 수가 많고, 러더포드 후방 산란법(RBS: Rutherford　Backscattering　Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen　Forward　Scattering)을 이용하여 측정했을 경우, 농도 범위로서 산소가 50원자% 이상 70원자% 이하, 질소가 0.5원자% 이상 15원자% 이하, 실리콘이 25원자% 이상 35원자% 이하, 수소가 0.1원자% 이상 10원자% 이하의 범위로 포함되는 것을 말한다. 또한, 질화 산화 실리콘막은 그 조성으로서 산소 원자보다 질소 원자의 수가 많고, RBS 및 HFS를 이용하여 측정했을 경우, 농도 범위로서 산소가 5원자% 이상 30원자% 이하, 질소가 20원자% 이상 55원자% 이하, 실리콘이 25원자% 이상 35원자% 이하, 수소가 10원자% 이상 30원자% 이하의 범위로 포함되는 것을 말한다. 단, 산화 질화 실리콘 또는 질화 산화 실리콘을 구성하는 원자의 합계를 100원자%로 했을 때, 질소, 산소, 실리콘 및 수소의 함유 비율이 상기의 범위 내에 포함되게 한다.
이어서, 제 1 절연층(402) 상에 막 두께 5㎚ 이상 200㎚ 이하, 바람직하게는 10㎚ 이상 20㎚ 이하의 산화물 반도체막(403)을 형성한다(도 1(A)).
또한, 산화물 반도체막(403)을 성막하기 전에 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 수행하여, 제 1 절연층(402)의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 역스퍼터링이란, 타겟 측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판 측에 RF 전원을 이용하여 전압을 인가해 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 이용할 수도 있다. 또한, 아르곤 분위기에 산소, N2O 등을 부가한 분위기로 수행할 수도 있다. 또한, 아르곤 분위기에 Cl2, CF4 등을 부가한 분위기로 수행할 수도 있다. 역스퍼터링 처리 후 대기에 노출시키지 않고 산화물 반도체막을 성막함으로써, 제 1 절연층(402)과 산화물 반도체막(403)의 계면에 먼지나 수분이 부착되는 것을 방지할 수 있다.
산화물 반도체막은, 앞서 예로 든 4원계 금속 산화물인 In-Sn-Ga-Zn-O계나, 3원계 금속 산화물인 In-Ga-Zn-O계, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계나, 2원계 금속 산화물인 In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, Zn-Mg-O계, Sn-Mg-O계, In-Mg-O계나, 1원계 금속 산화물인 In-O계, Sn-O계, Zn-O계 등의 산화물 반도체막을 이용할 수 있다. 또한, 상기 산화물 반도체막 내에 SiO2를 포함할 수도 있다. 또한, 산화물 반도체막은 앞서 예로 든 InMO3(ZnO)m(m＞0)으로 표기되는 박막을 이용할 수 있다.
또한, 산화물 반도체막은 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소 혼합 분위기하에서 스퍼터링법에 의해 형성할 수 있다. 또한, 스퍼터링법을 이용하는 경우, SiO2를 2중량% 이상 10중량% 이하 포함하는 타겟을 이용하여 성막을 수행하고, 산화물 반도체막에 결정화를 저해하는 SiOx(X＞0)를 포함시킬 수도 있다.
여기서는 In, Ga 및 Zn을 포함하는 산화물 반도체 성막용 타겟(조성비로서 In2O3:Ga2O3:ZnO=1:1:1 [mol수비], 또는 In2O3:Ga2O3:ZnO=1:1:2 [mol수비])을 이용하여, 기판과 타겟 사이의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전원 0.5㎾, 산소(산소 유량 비율 100%) 분위기하에서 성막한다. 또한, 펄스 직류(DC) 전원을 이용하면 성막 시에 발생하는 분상 물질(파티클, 먼지라고도 함)을 경감할 수 있고, 막 두께 분포도 균일해지므로 바람직하다. 본 실시형태에서는 산화물 반도체막으로서 In-Ga-Zn-O계 산화물 반도체 성막용 타겟을 이용하여 스퍼터링법에 의해 막 두께 15㎚의 In-Ga-Zn-O계 막을 성막한다.
이 경우에 있어서, 처리실 내의 잔류 수분을 제거하면서 산화물 반도체막을 성막하는 것이 바람직하다. 산화물 반도체막에 수소, 수산기 또는 수분이 포함되지 않도록 하기 위함이다.
또한, 산화물 반도체막을 제 1 절연층(402) 상에 연속 성막하는 것이 바람직하다. 여기서 이용하는 멀티 챔버형의 스퍼터링 장치는 규소 또는 산화 규소(인공 석영) 타겟과, 산화물 반도체막용 타겟을 구비하고 있고, 적어도 산화물 반도체막용 타겟을 마련한 성막실은 배기 수단으로서 크라이오 펌프를 갖고 있다. 또한, 크라이오 펌프 대신에 터보 분자 펌프를 이용하고, 이 터보 분자 펌프의 흡기구 상에 수분 등을 흡착시킬 수 있도록 콜드 트랩을 마련하는 구성으로 할 수도 있다.
크라이오 펌프를 이용하여 배기한 성막실은 예를 들어, 수소 원자나, H2O 등 수소 원자를 포함하는 화합물이나, 탄소 원자나, 탄소 원자를 포함하는 화합물 등이 배기되므로, 이 성막실에서 성막한 산화물 반도체막에 포함되는 불순물의 농도를 저감시킬 수 있다.
산화물 반도체막을 성막할 때에 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 농도수 ppm 정도, 농도수 ppb 정도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
또한, 산화물 반도체막은 기판을 가열하면서 성막할 수도 있다. 이때 기판 온도를 100℃ 이상 600℃ 이하 바람직하게는 200℃ 이상 400℃ 이하로 한다. 기판을 가열하면서 성막함으로써, 성막한 산화물 반도체막에 포함되는 불순물 농도를 저감시킬 수 있다.
스퍼터링법에는 스퍼터링용 전원에 고주파 전원을 이용하는 RF 스퍼터링법, 직류 전원을 이용하는 DC 스퍼터링법, 나아가 펄스적으로 바이어스를 주는 펄스 DC 스퍼터링법이 있다. RF 스퍼터링법은 주로 절연막을 성막하는 경우에 이용되고, DC 스퍼터링법은 주로 금속 도전막을 성막하는 경우에 이용된다.
또한, 재료가 다른 타겟을 복수 설치할 수 있는 다원 스퍼터링 장치도 있다. 다원 스퍼터링 장치는 동일 챔버에서 다른 재료막을 적층 성막할 수도 있고, 동일 챔버에서 복수 종류의 재료를 동시에 방전시켜 성막할 수도 있다.
또한, 챔버 내부에 자석 기구를 구비한 마그네트론 스퍼터링법을 이용하는 스퍼터링 장치나, 글로 방전을 사용하지 않고 마이크로파를 이용하여 발생시킨 플라즈마를 이용하는 ECR 스퍼터링법을 이용하는 스퍼터링 장치가 있다.
또한, 스퍼터링법을 이용하는 성막방법으로서, 성막중에 타겟 물질과 스퍼터링 가스 성분을 화학반응시켜 그들의 화합물 박막을 형성하는 리엑티브 스퍼터링법이나, 성막중에 기판에도 전압을 인가하는 바이어스 스퍼터링법도 있다.
이어서, 제 2 포토리소그래피 공정을 수행하여, 레지스트 마스크를 형성하고, In-Ga-Zn-O계 막을 에칭한다. 에칭에는 예를 들어, 구연산이나 옥살산 등의 유기산을 에천트로서 이용할 수 있다. 산화물 반도체층(404a, 404b)의 단부를 테이퍼형으로 에칭함으로써, 단차 형상에 의한 배선의 단선을 방지할 수 있다. 또한, 여기에서의 에칭은 웨트 에칭에 한정되지 않으며 드라이 에칭을 이용할 수도 있다.
이어서, 산화물 반도체층(404a, 404b)의 탈수화 또는 탈수소화를 수행한다. 이 탈수화 또는 탈수소화를 수행하는 제 1 가열 처리는 불활성 가스 분위기하에서 저항 가열이나 램프 조사 등의 수단을 이용하여, 500℃ 이상 750℃ 이하(또는 유리 기판의 왜곡점 이하의 온도)에서 1분간 이상 10분간 이하 정도, 바람직하게는 650℃, 3분간 이상 6분간 이하 정도의 RTA(Rapid　Thermal　Anneal) 처리로 수행할 수 있다. RTA법을 이용하면 단시간에 탈수화 또는 탈수소화를 수행할 수 있기 때문에, 유리 기판의 왜곡점을 초과하는 온도에서도 처리할 수 있다. 또한, 가열 처리는 이 타이밍에 한정되지 않으며, 포토리소그래피 공정이나 성막 공정의 전후 등에 여러 차례 수행할 수도 있다.
또한, 본 명세서에서는 질소, 또는 희가스 등의 불활성 기체 분위기하에서의 가열 처리를 탈수화 또는 탈수소화를 위한 가열 처리라고 부른다. 본 명세서에서는 이 가열 처리에 의해 H2로서 탈리시키고 있는 것만을 탈수소화라고 부르지 않고, H, OH 등을 탈리하는 것을 포함시켜 탈수화 또는 탈수소화라고 편의상 부르는 것으로 한다.
산화물 반도체층에 대해 탈수화 또는 탈수소화를 수행하는 가열 온도(T)로부터, 탈수화 또는 탈수소화를 수행한 동일한 로에서 대기에 접촉시키지 않고, 물 또는 수소를 다시 혼입시키지 않고 상온까지 낮추는 것이 중요하다. 탈수화 또는 탈수소화와 동시에 산소 결핍 상태가 되고, 산화물 반도체층을 n형화(n-, n＋ 등), 즉 저저항화시킨 후, 산소를 보충함으로써 고저항화시켜 i형으로 한 산화물 반도체층을 이용하여 트랜지스터를 제작하면, 트랜지스터의 문턱 전압값를 플러스로 할 수 있고, 소위 노멀리-오프 특성의 스위칭 소자를 실현할 수 있다. 트랜지스터의 게이트 전압이 0V에 가능한 한 가까운 양의 문턱 전압으로 채널이 형성되는 것이 표시장치에는 바람직하다. 또한, 트랜지스터의 문턱 전압값이 마이너스이면, 게이트 전압이 0V라도 소스 전극과 드레인 전극의 사이에 전류가 흐르는 소위 노멀리-온 특성이 되기 쉽다. 액티브 매트릭스형의 표시장치에서는 회로를 구성하는 트랜지스터의 전기 특성이 중요하고, 이 전기 특성이 표시장치의 성능을 좌우한다. 특히, 트랜지스터의 전기 특성 중, 문턱 전압(Vth)이 중요하다. 전계효과 이동도가 높아도 문턱 전압값이 높거나, 또는 문턱 전압값이 마이너스이면 회로로서 제어하는 것이 어렵다. 문턱 전압값이 높은 트랜지스터의 경우에는 구동 전압이 낮은 상태에서는 트랜지스터로서의 스위칭 기능을 할 수 없고, 부하가 될 우려가 있다. n채널형의 트랜지스터의 경우, 게이트 전압에 양의 전압을 인가한 후 비로소 채널이 형성되어, 드레인 전류가 흐르기 시작하는 트랜지스터가 바람직하다. 구동 전압을 높게 하지 않으면 채널이 형성되지 않는 트랜지스터나, 음의 전압 상태에서도 채널이 형성되어 드레인 전류가 흐르는 트랜지스터는, 회로에 이용하는 트랜지스터로서는 적합하지 않다.
또한, 가열 온도(T)로부터의 강온 시에 있어서의 가스 분위기는, 가열 온도(T)까지 승온한 가스 분위기와 다른 가스 분위기로 전환해도 좋다. 예를 들어, 탈수화 또는 탈수소화를 수행한 동일한 로에서 대기에 접촉시키지 않고, 로의 속을 고순도의 산소 가스 또는 N2O 가스, 초건조 에어(노점이 -40℃ 이하, 바람직하게는 -60℃ 이하)로 채워 냉각을 수행한다.
아울러, 제 1 가열 처리에 있어서는 분위기중에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 불활성 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
상기, 불활성 기체 분위기하에서의 가열 처리를 수행한 경우, 산화물 반도체층은 가열 처리에 의해 산소 결핍형이 되어 저저항화, 즉 n형화(n-화 등)된다. 그 후, 산화물 반도체층에 접하는 산화물 절연층의 형성을 수행함으로써 산화물 반도체층의 산소 결손부에 산소를 공급하여 고저항화, 즉 i형화시키고 있다고도 할 수 있다. 이에 따라, 전기 특성이 양호하고 신뢰성이 좋은 트랜지스터를 제작할 수 있다.
상기 조건으로 탈수화 또는 탈수소화를 충분히 수행한 산화물 반도체층은 승온 탈리 가스 분석법(TDS: Thermal　Desorption　Spectroscopy)으로 450℃까지 승온해도 수분의 탈리를 나타내는 스펙트럼에 2개의 피크, 적어도 250~300℃ 부근에 나타나는 하나의 피크는 검출되지 않는다.
또한, 산화물 반도체층(404a) 및 산화물 반도체층(404b)은 성막된 단계에서는 많은 댕글링 본드를 갖는 비정질이지만, 상기 탈수화 또는 탈수소화 처리의 제 1 가열 공정을 수행함으로써 근거리에 있는 댕글링 본드끼리가 서로 결합하여, 질서화된 비정질 구조로 할 수 있다. 또한, 질서화가 발전하면, 비정질 영역 내에 미결정이 점재한 비정질과 미결정의 혼합물, 또는 전체가 비정질로 형성되고, 산화물 반도체층(404a) 및 산화물 반도체층(404b)의 표층부에 나노 결정으로 구성된 결정 영역(405a) 및 결정 영역(405b)이 형성된다(도 1(B)). 또한, 산화물 반도체층(404a) 및 산화물 반도체층(404b)의 그 외의 영역은 비정질, 비정질 영역 내에 미결정이 점재한 비정질과 미결정의 혼합물이 된다. 또한, 결정 영역(405a) 및 결정 영역(405b)은 산화물 반도체층(404a) 및 산화물 반도체층(404b)의 일부이며, 이후 산화물 반도체층(404a) 또는 산화물 반도체층(404b)의 표기에는 결정 영역(405a) 또는 결정 영역(405b)이 포함되는 것으로 한다. 또한, 미결정의 입자 사이즈는 1㎚ 이상 20㎚ 이하의 소위 나노 결정이며, 일반적으로 미결정(마이크로크리스탈)으로 불리는 미결정 입자보다 작은 사이즈이다.
아울러, 결정 영역(405a 및 405b)에 있어서는, 막 표면에 대해 수직 방향으로 c축 배향을 한 나노 결정이 형성되는 것이 바람직하고, 이 경우 c축 방향으로 장축을 갖고, 단축 방향은 1㎚ 내지 20㎚가 되는 것이 바람직하다.
또한, 공정의 순서에 따라서는 산화물 반도체층의 측면부에는 결정 영역은 형성되지 않고, 측면부를 제외한 표층부에 결정 영역이 형성된다. 단, 측면부의 면적비율은 작고, 이 경우에도 전기 특성의 열화가 억제되는 효과나 절연 내압의 향상 등의 효과는 유지된다.
또한, 제 1 전극층(421a) 및 제 1 전극층(421b)도 제 1 가열 처리의 조건, 또는 재료에 따라서는 결정화하여 미결정막 또는 다결정막이 되는 경우도 있다. 예를 들어, 제 1 전극층(421a) 및 제 1 전극층(421b)으로서 산화 인듐 산화 주석을 이용하는 경우는 450℃ 1시간의 제 1 열처리로 결정화하지만, 산화 규소를 포함하는 산화 인듐 산화 주석을 제 1 전극층(421a) 및 제 1 전극층(421b)에 이용하는 경우는 결정화가 일어나기 어렵다.
또한, 제 1 가열 처리 후의 산화물 반도체층(404a, 404b)은 산소 결핍형이 되어 성막 직후보다 캐리어 농도가 높아져, 바람직하게는 1×1018/㎤ 이상의 캐리어 농도를 갖고, 저저항화된 산화물 반도체층(404a, 404b)이 된다.
또한, 산화물 반도체층의 제 1 가열 처리는 섬 형상의 산화물 반도체층으로 가공하기 전의 산화물 반도체막에 수행할 수도 있다. 이 경우에는 제 1 가열 처리 후에 가열 장치로부터 기판을 꺼내, 섬 형상의 산화물 반도체층으로 가공하기 위한 포토리소그래피 공정을 수행한다.
이어서, 도시하고 있지 않지만, 제 1 전극층과, 후술하는 소스 전극층 또는 드레인 전극층을 접속하기 위한 개구부(콘택홀이라고도 함)를 제 1 절연층(402)에 형성한다. 제 1 절연층(402) 상에 포토리소그래피법 또는 잉크젯법 등에 의해 마스크를 형성하고, 그 마스크를 이용하여 제 1 절연층(402)을 선택적으로 에칭하여 콘택홀을 형성한다. 또한, 콘택홀의 형성은 제 1 절연층(402) 형성 후, 산화물 반도체막(403) 형성 전에 수행할 수도 있다.
이어서, 산화물 반도체층(404a, 404b) 상에 소스 전극 및 드레인 전극(이것과 동일한 층으로 형성되는 배선을 포함함)이 되는 도전막을 성막한다. 도전막은 100㎚ 이상 500㎚ 이하, 바람직하게는 200㎚ 이상 300㎚ 이하의 두께로 형성한다.
소스 전극 및 드레인 전극은 Al, Cu, Cr, Ta, Ti, Mo, W 등의 금속재료, 또는 그 금속재료를 성분으로 하는 합금 재료로 형성한다. 또한, Al, Cu 등의 금속층의 한쪽 또는 양쪽에 Cr, Ta, Ti, Mo, W 등의 고융점 금속층을 적층시킨 구성으로 할 수도 있다. 또한, Si, Ti, Ta, W, Mo, Cr, Nd, Sc, Y 등 Al막에 발생하는 힐록이나 위스커의 발생을 방지하는 원소가 첨가되어 있는 Al 재료를 이용함으로써 내열성을 향상시키는 것이 가능해진다.
소스 전극 및 드레인 전극(이것과 동일한 층으로 형성되는 배선을 포함함)은 도전성의 금속 산화물로 형성할 수도 있다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석 합금(In2O3-SnO2, ITO로 약기함), 산화 인듐 산화 아연 합금(In2O3-ZnO) 또는 상기 금속 산화물 재료에 실리콘 또는 산화 실리콘을 포함시킨 것을 이용할 수 있다. 또한, 상술한 원소를 포함하는 단층으로 한정되지 않으며, 2층 이상의 적층을 이용할 수 있다. 아울러, 그 도전막은 적어도 이후에 수행하는 제 2 가열 처리에 견딜수 있는 정도의 내열성을 갖고 있는 것이 바람직하다.
또한, 산화물 반도체층(404a, 404b)에 접하는 도전막은 산소 친화성이 높은 금속을 포함하는 재료가 바람직하다. 산소 친화성이 높은 금속으로서는 티타늄(Ti), 망간(Mn), 마그네슘(Mg), 지르코늄(Zr), 베릴륨(Be), 토륨(Th) 중 어느 하나 또는 복수로부터 선택된 재료인 것이 바람직하다. 본 실시형태에서는 티타늄막을 이용한다.
산화물 반도체층과 산소 친화성이 높은 도전막을 접하여 형성하면, 계면 부근의 캐리어 밀도가 증가하여 저저항인 영역이 형성되고, 산화물 반도체층과 도전막의 콘택 저항을 저감시킬 수 있다. 이것은, 산소 친화성이 높은 도전막이 산화물 반도체층으로부터 산소를 추출함으로써, 산화물 반도체층과 도전막의 계면에 산화물 반도체층 내의 금속이 과잉인 층(복합층이라고도 부른다.) 또는 산화된 도전막 중 어느 하나, 또는 그 양쪽 모두가 형성되는 것에 의한다. 예를 들어, In-Ga-Zn-O계의 산화물 반도체층과 티타늄막이 접하는 구성에서는, 산화물 반도체층과 티타늄막에 접하는 계면 부근에 인듐이 과잉인 층과 산화 티타늄층이 생성되는 경우가 있다. 또한, 산화물 반도체층과 티타늄막에 접하는 계면 부근에 인듐이 과잉인 층 또는 산화 티타늄층 중 어느 하나가 생성되는 경우가 있다. In-Ga-Zn-O계의 산화물 반도체층으로부터 산소가 결손된 인듐이 과잉인 층은 전기전도도가 높고, 산화물 반도체층과 도전막의 접촉 저항의 저감을 도모할 수 있다.
아울러, 산화물 반도체층과 접하는 도전막으로서 티타늄막, 또는 도전성을 갖는 산화 티타늄막을 이용할 수도 있다. 이 경우 In-Ga-Zn-O계의 산화물 반도체층과 산화 티타늄막이 접하는 구성에서는 산화물 반도체층과 산화 티타늄막에 접하는 계면 부근에 인듐이 과잉인 층이 생성되는 경우가 있다.
또한, 그 도전막으로서 가시광에 대해 투광성을 갖는 도전재료를 이용할 수도 있다. 가시광에 대해 투광성을 갖는 도전재료로서는, 인듐, 주석 또는 아연 중 어느 하나를 포함하는 투명 도전성 산화물이 바람직하고, 예를 들어, 산화 인듐(In2O3)이나 산화 인듐 산화 주석 합금(In2O3-SnO2, ITO로 약기함)을 이용할 수 있다. 또한, 투명 도전성 산화물에 산화 실리콘과 같은 절연성 산화물을 부가한 것을 이용할 수도 있다. 투명 도전성 산화물을 도전막으로서 이용함으로써 표시장치의 개구율을 향상시킬 수 있다.
또한, 도전막의 성막 방법으로는 아크 방전 이온 플레이팅법이나 스프레이법을 이용할 수도 있다. 또한, 은, 금, 구리 등의 도전성 나노 페이스트를 스크린 인쇄법, 잉크젯법 등을 이용하여 토출 소성하여 형성할 수도 있다.
이어서, 그 도전막 상에 포토리소그래피법 또는 잉크젯법 등에 의해 마스크를 형성하고, 그 마스크를 이용하여 도전막을 에칭하여 소스 전극 및 드레인 전극을 형성한다(도 1(C)). 본 실시형태에서는 도전막으로서 스퍼터링법으로 두께 200㎚의 Ti막을 형성하고, 레지스트 마스크를 이용하여 웨트 에칭법 또는 드라이 에칭법으로 도전막을 선택적으로 에칭하여, 소스 전극 및 드레인 전극으로서 기능하는 제 2 전극층(455a), 제 3 전극층(455b), 제 2 전극층(455c) 및 제 3 전극층(455d)을 형성한다.
이어서, 제 2 전극층(455a), 제 3 전극층(455b), 제 2 전극층(455c) 및 제 3 전극층(455d) 및 노출된 산화물 반도체층(404a, 404b)을 덮는 제 2 절연층(428)을 형성한다(도 1(D)). 제 2 절연층(428)의 막 두께는 50㎚ 이상 250㎚ 이하가 바람직하고, 제 2 절연층(428)은 산화물 반도체층과 접하는 측에 산화물 절연층을 갖는다. 제 2 절연층(428)이 갖는 산화물 반도체층과 접하는 측의 산화물 절연층으로서는, 산화 실리콘층, 산화 질화 실리콘층, 산화 알루미늄층, 산화 탄탈층, 산화 이트륨층 또는 산화 하프늄층 등의 산화물 절연층을 이용할 수 있다.
산화물 절연층은 스퍼터링법 등, 산화물 절연층에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용하여 형성할 수 있다. 본 실시형태에서는 스퍼터링법을 이용하여 산화물 절연층으로서 산화 규소막을 성막한다. 성막 시의 기판 온도는 실온 이상 300℃ 이하일 수 있고, 본 실시형태에서는 100℃로 한다. 여기서, 성막 시에 물, 수소 등의 불순물을 혼입시키지 않는 방법으로서, 성막 전에 감압하에서 150℃ 이상 350℃ 이하의 온도로 2분간 이상 10분간 이하의 프리베이킹을 수행하고, 대기에 접촉시키지 않고 산화물 절연층을 형성하는 것이 바람직하다. 산화 규소막의 스퍼터링법에 의한 성막은 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소 혼합 분위기하에서 수행할 수 있다. 또한, 타겟으로서 산화 규소 타겟 또는 규소 타겟을 이용할 수 있다. 예를 들어, 규소 타겟을 이용하여 산소 및 희가스 분위기하에서 스퍼터링법에 의해 산화 규소를 형성할 수 있다. 저저항화된 산화물 반도체층에 접해 형성하는 산화물 절연층은 수분이나 수소 이온이나 OH- 등의 불순물의 혼입을 피해 형성한다.
또한, 산화물 절연층 상에 무기 절연막을 적층하여 수분이나 수소 이온이나 OH- 등의 불순물이 외부로부터 산화물 반도체층으로 침입하는 것을 억제하는 구성이 바람직하다. 제 2 절연층(428)의 산화물 절연층 상에 적층하는 무기 절연막으로서는 산화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 질화 실리콘층, 산화 알루미늄층, 산화 탄탈층 등을 이용할 수 있다.
본 실시형태에서는 순도가 6N이며, 기둥 모양 다결정 B 도핑된 규소 타겟(저항값 0.01Ω·㎝)을 이용하고, 기판과 타겟 사이의 거리(T-S간 거리)를 89㎜, 압력 0.4Pa, 직류(DC) 전원 6㎾, 산소(산소 유량 비율 100%) 분위기하에서 펄스 DC 스퍼터링법에 의해 성막한다. 막 두께는 300㎚로 한다. 또한, 제 2 절연층(428)을 성막할 때에 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 농도수 ppm 정도, 농도수 ppb 정도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
이어서, 불활성 가스 분위기하 또는 질소 가스 분위기하에서 제 2 가열 처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하)를 수행한다. 예를 들어, 질소 분위기하에서 250℃, 1시간의 제 2 가열 처리를 수행한다. 또는, 제 1 가열 처리와 동일하게 고온 단시간의 RTA 처리를 수행할 수도 있다. 제 2 가열 처리를 수행하면, 산화물 절연층과 산화물 반도체층이 접한 상태로 가열되고, 제 1 가열 처리로 저저항화된 산화물 반도체층의 산소 결손부에 산소를 공급하여 고저항화(i형화)할 수 있다.
본 실시형태에서는 산화 규소막 성막 후에 제 2 가열 처리를 수행했으나, 가열 처리의 타이밍은 산화 규소막 성막 이후이면 되고, 산화 규소막 성막 직후로 한정되는 것은 아니다.
이어서, 포토리소그래피 공정을 수행하여 레지스트 마스크를 형성하고, 제 2 절연층(428)의 에칭에 의해 제 2 전극층(455d)에 이르는 콘택홀을 형성한다.
이어서, 제 2 절연층(428) 상에 도전막을 형성한 후 이 도전막에 포토리소그래피 공정을 실시하여, 제 4 전극층(422a), 제 4 전극층(422b) 및 이후의 공정에서 화소 전극층과 접속되는 접속 전극층(422c)을 형성한다(도 1(E)). 도전막으로서는 Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 주성분으로 하는 막을 단막으로 또는 적층하여 이용할 수 있다. 단, 제 3 전극층(455d)과 화소 전극층이 직접 접속되는 경우는 접속 전극층(422c)을 생략해도 좋다.
본 실시형태에서는 트랜지스터(440A)의 제 4 전극층(422a)을 이 트랜지스터의 주된 게이트 전극으로서 이용한다. 또한, 제 1 전극층(421a)의 전위는 제 4 전극층(422a)의 전위 이하, 또는 GND, 0V, 또는 플로팅 상태일 수도 있다.
또한, 트랜지스터(440B)의 제 1 전극층(421b)을 이 트랜지스터의 주된 게이트 전극으로서 이용한다. 또한, 제 4 전극층(422b)의 전위는 제 1 전극층(421b)의 전위 이하, 또는 GND, 0V, 또는 플로팅 상태일 수도 있다.
산화물 반도체층의 채널 형성 영역의 상하에 절연막을 사이에 두고 한 쌍의 전극층을 배치하는 4 단자구조로 함으로써 트랜지스터의 신뢰성을 높일 수 있다. 구체적으로는 트랜지스터의 신뢰성을 조사하기 위한 바이어스-열 스트레스 시험(이하, BT 시험이라고 함)에 있어서, BT 시험 전후에서의 트랜지스터의 문턱 전압의 변화량을 저감시킬 수 있다.
또한, 도 2에 도시한 바와 같이 제 1 전극층을 주된 게이트 전극으로서 이용하는 트랜지스터에는 제 4 전극층을 마련하지 않는 구성일 수도 있다.
도 2에 표시장치의 회로를 갖는 기판 상에 제작된 복수의 트랜지스터의 단면 구조의 일례를 도시한다. 도 2에 도시하는 트랜지스터(440A)는 산화물 반도체층의 채널 형성 영역의 상하에 절연막을 사이에 두고 한 쌍의 전극층을 배치하는 4 단자구조의 하나이며, 트랜지스터(450)는 역스태거형이다.
아울러, 트랜지스터(440A)는 표시장치의 화소부의 주변에 배치된 구동회로의 일부에 형성되는 것이 바람직하고, 트랜지스터(450)는 화소, 구동회로의 일부 또는 보호회로에 형성되는 것이 바람직하다.
트랜지스터(450)는 절연 표면을 갖는 기판(400) 상에 제 1 전극층(421c), 제 1 절연층(402), 결정 영역(405c)을 포함하는 산화물 반도체층(404c), 제 2 전극층(455e), 및 제 3 전극층(455f)을 포함한다. 또한, 트랜지스터(450)를 덮고, 결정 영역(405c)에 접하는 제 2 절연층(428)을 갖는다. 제 1 전극층(421c)과 산화물 반도체층(404c)은 제 1 절연층(402)을 사이에 두고 중첩되어 있다. 또한, 제 2 전극층(455e) 및 제 3 전극층(455f)의 일부가 산화물 반도체층(404c)의 상측에 중첩되어 형성되어 있다.
아울러, 트랜지스터(440A, 440B)를 덮도록 보호 절연층을 형성할 수도 있다. 보호 절연층으로서는, 예를 들어 질화 규소막, 질화 산화 규소막, 또는 질화 알루미늄막 등을 이용한다.
또한, 화소부에 있어서 제 4 전극층(422b) 상에 평탄화 절연층을 마련할 수도 있다. 평탄화 절연층으로서는 아크릴, 폴리이미드, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 갖는 유기 재료를 이용할 수 있다. 또한 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 이용할 수 있다. 또한, 이들 재료로 형성되는 절연층을 복수 적층시킬 수도 있다. 또한, 컬러필터층을 평탄화 절연층으로서 이용할 수도 있다.
또한, 제 1 전극층(421b)과 동일한 재료, 동일한 공정으로 제작할 수 있는 용량 배선과, 제 4 전극층(422b)과 동일한 재료, 동일한 공정으로 제작할 수 있는 용량 전극을 이용하여, 제 1 절연층(402), 또는 산화물 절연층을 포함하는 유전체층을 사이에 둔 유지 용량도 동일 기판 상에 형성할 수도 있다. 트랜지스터(440B)와 유지 용량을 갖는 화소를 매트릭스형으로 배치하여 화소부를 구성하고, 트랜지스터(440A)를 갖는 구동회로를 화소부의 주변에 배치한 기판은 액티브 매트릭스형의 표시장치를 제작하기 위한 하나의 기판으로 할 수 있다.
또한, 트랜지스터(440A, 440B)를 이용하여 표시장치를 제작하는 경우, 구동용 트랜지스터의 소스 전극층과 전기적으로 접속하는 전원 공급선을 마련하고, 그 전원 공급선은 게이트 배선과 교차하고, 또한 금속 도전막으로 이루어지는 접속 전극층(422c)과 동일한 재료, 동일한 공정으로 형성한다. 또는, 전원 공급선은 소스 배선과 교차하고, 또한 제 1 전극층(421b)과 동일한 재료, 동일한 공정으로 형성한다.
또한, 발광장치를 제작하는 경우, 발광소자의 한쪽의 전극은 구동용 트랜지스터의 소스 전극층 또는 드레인 전극층과 전기적으로 접속시키고, 발광소자의 다른 한쪽의 전극과 전기적으로 접속하는 공통 전위선을 마련한다. 또한, 그 공통 전위선은 금속 도전막으로 이루어지는 접속 전극층(422c)과 동일한 재료, 동일한 공정으로 형성한다. 또는, 공통 전위선은 제 1 전극층(421b)과 동일한 재료, 동일한 공정으로 형성한다.
이상과 같이 하여 수소 농도가 저감된 산화물 반도체층을 갖는 트랜지스터는 오프 전류가 극히 낮고, 1×10-13A 이하의 특성을 갖는다. 이와 같이 오프 전류가 낮은 트랜지스터로서는, 예를 들어, 탄화규소(예를 들어, 4H-SiC)를 이용한 것이 있다. 산화물 반도체와 4H-SiC는 몇 가지 공통점을 갖고 있으며, 캐리어 밀도는 그 일례이다. 상온에서의 페르미·디락 분포를 이용하면, 산화물 반도체의 소수 캐리어는 6.7×10-7/㎤ 정도로 추측되지만, 이것은 4H-SiC에 있어서의 6.7×10-11/㎤와 마찬가지로 극히 낮은 값이다. 실리콘의 진성 캐리어 밀도(1.4×1010/㎤ 정도)와 비교하면, 그 정도가 표준을 벗어나 있는 것을 잘 이해할 수 있다. 또한, 산화물 반도체의 에너지 밴드갭은 3.0~3.5eV이며, 4H-SiC의 에너지 밴드갭은 3.26eV이므로, 와이드 갭 반도체라는 점에서도, 산화물 반도체와 탄화규소는 공통되고 있다.
한편, 산화물 반도체와 탄화규소의 사이에는 지극히 큰 차이점이 존재한다. 그것은 프로세스 온도이다. 탄화규소를 이용하는 반도체 프로세스는 일반적으로 1500℃~2000℃의 활성화 열처리를 경유한다. 이와 같은 높은 온도에서는 반도체 기판이나 반도체 소자 등이 파괴되어 버리므로, 다른 반도체 재료를 이용한 집적회로를 형성한 후에 탄화규소에 의한 반도체 소자를 형성하는 것은 어렵다. 다른 한편, 산화물 반도체는 300℃~500℃(유리전이온도 이하, 최대로 700℃ 정도)의 열처리로 제작하는 것이 가능하며, 다른 반도체 재료를 이용한 집적회로를 형성한 후, 산화물 반도체에 의한 반도체 소자를 형성하는 것이 가능해진다.
또한, 탄화규소의 경우와 달리, 유리 기판 등 내열성이 낮은 기판을 이용하는 것이 가능하다는 이점을 갖는다. 아울러, 고온에서의 열처리가 불필요하다는 점에서, 탄화규소와 비교하여 에너지 비용을 충분히 낮출 수 있다고 하는 이점을 갖는다.
아울러, 산화물 반도체에 있어서 DOS(density　of　states) 등의 물성 연구는 많이 이루어지고 있으나, 이러한 연구는 DOS 자체를 충분히 줄인다고 하는 사상을 포함하지 않는다. 개시하는 발명의 일 양태에서는, 에너지 갭 내의 DOS의 원인이 될 수 있는 물이나 수소를 산화물 반도체로부터 제거함으로써, 고순도화된 산화물 반도체를 제작한다. 이것은 DOS 자체를 충분히 줄인다고 하는 사상에 입각하는 것이다. 그리고, 이에 따라 극히 우수한 공업제품의 제조를 가능하게 하는 것이다.
또한, 산소 결핍에 의해 발생하는 금속의 댕글링 본드에 대해 산소를 공급하여, 산소 결함에 의한 DOS를 감소시킴으로써, 한층 더 고순도화된(i형의) 산화물 반도체로 하는 것도 가능하다. 예를 들어, 채널 형성 영역에 밀접하여 산소 과잉의 산화막을 형성하고, 이 산화막으로부터 산소를 공급하여 산소 결함에 의한 DOS를 감소시키는 것이 가능하다.
산화물 반도체의 결함은 과잉인 수소에 의한 전도대 아래 0.1~0.2eV의 준위나, 산소의 부족에 의한 깊은 준위 등에 기인하는 것으로 되어 있다. 이러한 결함을 없애기 위해서 수소를 철저하게 제거하고 산소를 충분히 공급한다고 하는 기술 사상은 올바른 것일 것이다.
또한, 산화물 반도체는 일반적으로 n형으로 되어 있으나, 개시하는 발명의 일 양태에서는 불순물, 특히 물이나 수소를 제거함으로써 i형화를 실현한다. 이 점에서, 실리콘 등과 같이 불순물을 첨가한 i형화가 아니며, 종래에 없는 기술 사상을 포함하는 것이라고 할 수 있다.
산화물 반도체를 이용한 트랜지스터는 몇 가지의 특징을 갖는다. 여기서, 그 전도기구에 대해서 도 23 내지 도 26을 이용하여 설명한다. 아울러, 이하의 설명은 하나의 고찰에 지나지 않으며, 이것에 기초하여 발명의 유효성이 부정되는 것이 아닌 점을 부기한다.
도 23은 산화물 반도체를 이용한 역스태거형 트랜지스터의 종단면도를 도시한다. 게이트 전극(GE1) 상에 게이트 절연막(GI)을 사이에 두고 산화물 반도체층(OS)이 마련되고, 그 위에 소스 전극(S) 및 드레인 전극(D)이 마련되어 있다. 나아가, 그 위에 절연층을 사이에 두고 백 게이트(GE2)가 마련되어 있다.
도 24는 도 23에 나타내는 A-A' 단면에 있어서의 에너지 밴드도(모식도)를 나타낸다. 도 24(A)는 소스와 드레인 사이의 전압을 등전위(VD=0V)로 한 경우를 나타내고, 도 24(B)는 소스에 대해 드레인에 양의 전위(VD＞0)를 인가한 경우를 나타낸다.
도 25, 도 26은, 도 23에 있어서의 B-B' 사이에서의 에너지 밴드도(모식도)를 나타낸다. 도 25는 게이트 전압이 0V인 경우의 상태를 나타낸다. 도 26(A)는 게이트(GE1)에 양의 전위(VG＞0)가 인가된 상태이며, 소스와 드레인 사이에 캐리어(전자)가 흐르는 온 상태를 나타내고 있다. 또한, 도 26(B)는 게이트(GE1)에 음의 전위(VG＜0)가 인가된 상태이며, 오프 상태(소수 캐리어는 흐르지 않는)인 경우를 나타낸다. 산화물 반도체의 두께가 50㎚ 정도이고, 산화물 반도체가 고순도화됨에 따라 도너 농도가 1×1018/㎤ 이하이면, 오프 상태에서 공핍층은 산화물 반도체의 전체에 걸쳐 확대된다. 즉 완전 공핍형 상태로 간주할 수 있다.
도 27은 진공 준위와 금속의 일함수(φM), 산화물 반도체의 전자 친화력(χ)의 관계를 나타낸다.
금속은 축퇴되어 있고, 페르미 준위는 전도대 내에 위치한다. 한편, 종래의 산화물 반도체는 n형이며, 그 페르미 준위(Ef)는 밴드갭 중앙에 위치하는 진성 페르미 준위(Ei)로부터 멀어져, 전도대 가까이에 위치하고 있다. 또한, 산화물 반도체에 있어서 함유되는 수소의 일부는 도너가 되어 N형화하는 하나의 요인인 것이 알려져 있다.
이에 반해 본 발명에 따른 산화물 반도체는 n형 불순물인 수소를 산화물 반도체로부터 제거하여, 산화물 반도체의 주성분 이외의 불순물이 가능한 한 포함되지 않도록 고순도화함으로써 진성(i형)으로 하고, 또는 진성형으로 하고자 한 것이다. 즉, 불순물을 첨가하여 i형화하는 것이 아니라, 수소나 물 등의 불순물을 가능한 한 제거함으로써, 고순도화된 i형(진성 반도체) 또는 그에 가깝게 하는 것을 특징으로 하고 있다. 그렇게 함으로써, 페르미 준위(Ef)는 진성 페르미 준위(Ei)와 동일한 레벨로까지 할 수 있다.
산화물 반도체의 밴드갭(Eg)이 3.15eV인 경우, 전자 친화력(χ)은 4.3eV라고 알려져 있다. 소스 전극 및 드레인 전극을 구성하는 티타늄(Ti)의 일함수는 산화물 반도체의 전자 친화력(χ)과 거의 같다. 이 경우, 금속-산화물 반도체 계면에서 전자에 대해 쇼트키형의 장벽은 형성되지 않는다.
즉, 금속의 일함수(φM)와 산화물 반도체의 전자 친화력(χ)이 같은 경우, 양자가 접촉하면 도 24(A)에서 나타낸 바와 같은 에너지 밴드도(모식도)가 나타난다.
도 24(B)에서 검은 점(●)은 전자를 나타내고, 드레인에 양의 전압(VD＞0)을 인가한 후, 게이트에 전압을 인가하지 않는 경우(VG=0)를 파선으로 나타내고, 게이트에 양의 전압(VG＞0)을 인가한 경우를 실선으로 나타낸다. 게이트에 양의 전압(VG＞0)을 인가한 경우, 드레인에 양의 전위가 인가되면, 전자는 배리어(h)를 넘어 산화물 반도체로 주입되고, 드레인을 향해 흐른다. 이 경우, 배리어(h)의 높이는 게이트 전압과 드레인 전압에 의존해 변화하지만, 게이트에 양의 전압(VG＞0)을 인가하고 양의 드레인 전압이 인가된 경우에는, 전압 인가가 없는 도 24(A)의 배리어의 높이 즉 밴드갭(Eg)의 1/2보다 배리어의 높이(h)는 작은 값이 된다. 게이트에 전압을 인가하지 않는 경우는 높은 포텐셜 장벽 때문에 전극으로부터 산화물 반도체측으로 캐리어(전자)가 주입되지 않고, 전류가 흐르지 않는 오프 상태를 나타낸다. 한편, 게이트에 양의 전압을 인가하면 포텐셜 장벽이 저하되고, 전류가 흐르는 온 상태를 나타낸다.
이때 산화물 반도체에 주입된 전자는 도 26(A)에서 나타낸 바와 같이 산화물 반도체 내를 흐른다. 또한, 도 26(B)에 있어서 게이트 전극(GE1)에 음의 전위가 인가되면, 소수 캐리어인 홀은 실질적으로 제로이기 때문에 전류는 한없이 제로에 가까운 값이 된다.
이와 같이 산화물 반도체의 주성분 이외의 불순물이 가능한 한 포함되지 않도록 고순도화함으로써 진성(i형)으로 하고, 또는 실질적으로 진성형으로 함으로써, 게이트 절연막과의 계면특성이 표면화되고, 벌크의 특성과 분리하여 생각할 필요가 있다. 그렇기 때문에 게이트 절연막은 산화물 반도체와 양호한 계면을 형성할 수 있는 것이 필요하다. 예를 들어, VHF대~마이크로파대의 전원 주파수에서 생성되는 고밀도 플라즈마를 이용한 CVD법으로 제작되는 절연막, 또는 스퍼터링법으로 제작되는 절연막을 이용하는 것이 바람직하다.
산화물 반도체를 고순도화하면서 산화물 반도체와 게이트 절연막과의 계면을 양호한 것으로 함으로써, 트랜지스터의 특성으로서 채널 폭(W)이 1×104㎛이고, 채널 길이가 3㎛인 소자라고 해도, 상온에서의 오프 전류가 10-13A 이하이고, 서브 스레스홀드 스윙값(S값)이 0.1V/dec.(게이트 절연막 두께 100nm)이 충분히 기대된다.
이와 같이, 산화물 반도체의 주성분 이외의 불순물이 가능한 한 포함되지 않도록 고순도화함으로써, 트랜지스터의 동작을 양호한 것으로 할 수 있다.
본 실시형태의 트랜지스터는 고순도화된 산화물 반도체층을 갖는다. 이 산화물 반도체층은 표면에 나노 결정으로 구성된 치밀한 결정 영역을 갖고, 결정 영역은 표층부로부터 고순도화된 산화물 반도체층 내부로의 수분의 재침입이나 산소의 탈리에 의한 n형화를 방지한다. 이와 같은 고순도화된 산화물 반도체층의 상하에 절연막을 사이에 두고 한 쌍의 전극층을 배치하는 4 단자구조의 트랜지스터는 양의 문턱 전압을 갖고, 오프 전류가 극히 작게 억제된 특성을 갖는다.
또한, 제 4 전극층을 주된 게이트 전극으로서 이용하는 경우, 산화물 반도체층의 제 2 전극층과 접하는 영역과, 산화물 반도체층의 제 3 전극층과 접하는 영역 사이에 마련되고, 제 2 절연층과 접하면서 또한 제 4 전극층과 중첩되는 영역에 채널이 형성된다. 또한, 그 채널이 형성되는 영역은 산화물 반도체의 결정 영역이기도 하고, 산화물 반도체층의 표면에 대해 거의 수직인 방향으로 c축(c-axis) 배향한 결정립을 갖는다. 예를 들어, In-Ga-Zn-O계의 산화물 반도체 재료를 이용하는 경우에는 c축이 기판 평면(또는, 산화물 반도체층 표면)에 대해 수직인 방향이 되도록 나노 결정을 배열시킴으로써, 트랜지스터에서의 전류의 방향이 In2Ga2ZnO7의 b축 방향(또는 a축 방향)이 된다. 따라서, 제 4 전극층을 주된 게이트 전극으로서 이용하는 트랜지스터는 높은 동특성(온 특성이나 주파수 특성(f 특성으로 불린다))을 발현하며, 예를 들어, 고속 동작이 요구되는 구동회로에 이용하는 트랜지스터에 매우 적합하다.
또한, 제 1 전극층을 주된 게이트 전극으로서 이용하는 경우, 산화물 반도체층의 제 2 전극층과 접하는 영역과, 산화물 반도체층의 제 3 전극층과 접하는 영역 사이에 마련되고, 제 1 절연층과 접하면서 또한 제 1 전극층과 중첩되는 영역에 채널이 형성된다. 또한, 불순물을 제거함으로써 i형화 또는 실질적으로 i형화된 산화물 반도체층(고순도화된 산화물 반도체층)은 캐리어 농도가 억제된다. 또한, 그 산화물 반도체층의 채널 형성 영역과는 반대의 면에 나노 결정으로 구성된 치밀한 결정 영역이 존재하므로, 표층부로부터의 수분의 재침입이나 산소의 탈리에 의한 n형화를 방지할 수 있다. 따라서, 제 1 전극층을 주된 게이트 전극층으로서 이용하는 트랜지스터는 극히 낮은 오프 전류와 뛰어난 신뢰성을 가지며, 예를 들어, 누설 전류의 저감이 요구되는 화소부에 이용하는 트랜지스터에 매우 적합하다.
이상과 같이, 주로 이용하는 게이트 전극을 선택함으로써, 표면에 결정 영역을 갖는 산화물 반도체층의 채널 형성 영역의 상하에 절연막을 사이에 두고 한 쌍의 전극층을 배치하는 4 단자구조의 트랜지스터의 전기 특성을 선택할 수 있다.
또한, 표면에 결정 영역을 갖는 산화물 반도체층의 채널 형성 영역의 상하에 절연막을 사이에 두고 한 쌍의 전극층을 배치하는 4 단자구조의 트랜지스터를 동일 기판 상에 복수 마련하고, 주로 이용하는 게이트 전극을 선택함으로써, 동일 기판 상에 형성한 복수의 트랜지스터를 다른 특성으로 동작시킬 수 있다.
또한, 동일 기판 상에 고속 동작이 가능한 구동회로와, 소비전력이 억제된 화소부를 갖는 반도체 장치를 제작할 수 있다.
아울러, 본 발명의 일 양태의 트랜지스터에 있어서, 주로 이용하는 게이트 전극이 제 1 전극층 또는 제 4 전극층 중 어느 한쪽에 고정될 필요는 없으며, 회로의 동작 상황, 동작 부하에 따라 적절히 변경할 수 있다.
또한, 본 실시형태는 다른 실시형태와 자유롭게 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 산화물 반도체층의 채널 형성 영역의 상하에 절연막을 사이에 두고 한 쌍의 전극층을 배치하는 4 단자구조의 트랜지스터를 2개 이용하여 구동회로의 인버터 회로를 구성하는 예를 도 3(A), 도 3(B) 및 도 3(C)를 이용하여 이하에 설명한다. 도 3(A)에 도시하는 트랜지스터는 실시형태 1의 도 1(E)에 도시한 트랜지스터(440A) 및 트랜지스터(440B)와 동일하며, 동일한 부분에는 동일한 부호를 이용하여 설명한다.
화소부를 구동하기 위한 구동회로는, 예를 들어 화소부의 주변에 배치되고, 인버터 회로, 용량, 저항 등을 이용하여 구성한다. 인버터 회로의 일 양태에는 2개의 n채널형 트랜지스터를 조합해 형성하는 것이 있다. 예를 들어, 인핸스먼트형 트랜지스터와 디플리션형 트랜지스터를 조합해 형성하는 것(이하, EDMOS 회로라고 함)과, 인핸스먼트형 트랜지스터들로 형성하는 것(이하, EEMOS 회로라고 함)이 있다.
구동회로의 인버터 회로의 단면 구조를 도 3(A)에 도시한다. 제 1 트랜지스터(440A) 및 제 2 트랜지스터(440B)는 실시형태 1과 동일하게 형성할 수 있으므로 상세한 설명을 생략한다. 또한, 제 2 절연층(428)에 콘택홀(408)을 형성한 후에 제 4 전극층(422a) 및 제 4 전극층(422b)을 마련하고, 콘택홀(408)을 통해 제 2 전극층(455c)과 접속된 제 2 배선(410b)과 제 4 전극층(422b)이 직접 접속하는 구성이 바람직하다. 접속에 필요로 하는 콘택홀의 수가 적기 때문에 전기 저항을 작게 할 수 있을 뿐만 아니라, 콘택홀이 점유하는 면적을 작게 할 수 있다.
제 1 트랜지스터(440A)가 갖는 제 2 전극층(455a)과 접속하는 제 1 배선(410a)은 음의 전압(VDL)이 인가되는 전원선(음 전원선)이다. 이 전원선은 접지 전위의 전원선(접지 전원선)으로 할 수도 있다.
또한, 제 2 트랜지스터(440B)가 갖는 제 3 전극층(455d)과 접속하는 제 3 배선(410c)은 양의 전압(VDH)이 인가되는 전원선(양 전원선)이다.
또한, 구동회로의 인버터 회로의 상면도를 도 3(C)에 도시한다. 도 3(C)에서 쇄선 Z1-Z2로 절단한 단면이 도 3(A)에 상당한다.
또한, EDMOS 회로의 등가회로를 도 3(B)에 도시한다. 도 3(B)에 도시하는 회로 접속은 도 3(A)에 상당하고, 제 1 트랜지스터(440A)를 인핸스먼트형의 n채널형 트랜지스터로 하고, 제 2 트랜지스터(440B)를 디플리션형의 n채널형 트랜지스터로 하는 예이다.
본 실시형태에서는 제 1 트랜지스터(440A) 및 제 2 트랜지스터(440B)의 문턱값을 제어하기 위해서, 고순도화된 산화물 반도체층의 채널 형성 영역의 상하에 절연막을 사이에 두고 마련한 제 1 전극과 제 4 전극을 이용한다. 구체적으로는 제 1 트랜지스터(440A)를 인핸스먼트형, 제 2 트랜지스터(440B)를 디플리션형으로 하도록 각각의 제 1 전극과 제 4 전극에 전압을 인가한다.
아울러, 도 3(A) 및 도 3(C)에서는 제 2 배선(410b)은 제 2 절연층(428)에 형성된 콘택홀(408)을 통해 제 4 전극층(422b)과 직접 접속하는 예를 도시했으나, 특별히 한정되지 않으며, 접속 전극을 별도로 마련하여 제 2 배선(410b)과 제 4 전극층(422b)을 전기적으로 접속시켜도 된다. 또한, 본 실시형태에서는 제 2 트랜지스터(440B)의 제 4 전극층을 주된 게이트 전극으로서 이용하는 경우에 대해 설명했으나, 제 2 트랜지스터(440B)의 제 1 전극층을 주된 게이트 전극으로서 이용해도 된다. 그 경우는 제 2 절연층(428)에 콘택홀(408)을 마련할 필요가 없고, 제 1 절연층(402)에 제 2 전극층(455c)과 제 1 전극층(421b)을 접속하는 콘택홀을 형성한다.
이상과 같이, 산화물 반도체층의 채널 형성 영역의 상하에 절연막을 사이에 두고 한 쌍의 전극층을 배치하는 4 단자구조의 트랜지스터를 2개 이용하여 인버터 회로를 구성할 수 있다. 듀얼 게이트 구조의 제 1 전극층과 제 4 전극층을 이용하여 트랜지스터의 문턱값을 제어함으로써, 산화물 반도체막을 나누어 만들지 않고 인핸스먼트형 트랜지스터와 디플리션형 트랜지스터를 동일 기판 상에 제작할 수 있으므로 제작 공정이 간편하다.
또한, 제 4 전극층을 주된 게이트 전극으로서 이용하는 본 발명의 일 양태의 트랜지스터를 적용한 인버터 회로는 동특성이 뛰어나다.
또한, 본 실시형태는 다른 실시형태와 자유롭게 조합할 수 있다.
(실시형태 3)
본 실시형태에서는 산화물 반도체층의 채널 형성 영역의 상하에 절연막을 사이에 두고 한 쌍의 전극층을 배치하는 4 단자구조의 트랜지스터를 2개 이용하여 펄스 출력 회로를 제작하고, 나아가 이 펄스 출력 회로를 복수 접속하여 시프트 레지스터를 구성하는 예에 대해서 도 4(A) 내지 도 4(C) 및 도 5(A) 및 도 5(B)를 이용하여 설명한다.
아울러 트랜지스터란, 게이트와 드레인과 소스를 포함하는 적어도 3개의 단자를 갖는 소자이며, 드레인 영역과 소스 영역의 사이에 채널 영역을 갖고 있으며, 드레인 영역과 채널 영역과 소스 영역을 통해 전류를 흐르게 할 수 있다. 여기서, 소스와 드레인은 트랜지스터의 구조나 동작 조건 등에 따라 바뀌므로, 어느 것이 소스 또는 드레인인지를 한정하기 어렵다. 따라서, 소스 및 드레인으로서 기능하는 영역을 소스 또는 드레인이라고 부르지 않는 경우가 있다. 그 경우, 일례로서는 각각을 제 1 단자, 제 2 단자로 표기하는 경우가 있다.
도 4(A)에 시프트 레지스터의 구성을 도시한다. 시프트 레지스터는 제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N)(N은 3 이상의 자연수)를 갖는다.
또한, 제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N)는 제 1 배선(11), 제 2 배선(12), 제 3 배선(13) 및 제 4 배선(14)과 접속되고, 제 1 배선(11)으로부터 제 1 클록 신호(CK1)가, 제 2 배선(12)으로부터 제 2 클록 신호(CK2)가, 제 3 배선(13)으로부터 제 3 클록 신호(CK3)가, 제 4 배선(14)으로부터 제 4 클록 신호(CK4)가 공급된다.
아울러, 클록 신호(CK)는 일정한 간격으로 H레벨(H신호, 고전원 전위 레벨이라고도 함)과 L레벨(L신호, 저전원 전위 레벨이라고도 함)을 반복하는 신호이다. 여기서, 제 1 클록 신호(CK1)~제 4 클록 신호(CK4)는 차례로 1/4 주기만큼 지연되어 있다. 본 실시형태에서는 제 1 클록 신호(CK1)~제 4 클록 신호(CK4)를 이용하여 펄스 출력 회로의 구동의 제어 등을 수행한다. 또한, 클록 신호는 입력되는 구동회로에 따라 GCK, SCK라고 할 수도 있지만, 여기서는 CK로서 설명한다.
제 1 펄스 출력 회로(10_1)~제 N 펄스 출력 회로(10_N)의 각각은 제 1 입력단자(21), 제 2 입력단자(22), 제 3 입력단자(23), 제 4 입력단자(24), 제 5 입력단자(25), 제 1 출력 단자(26) 및 제 2 출력 단자(27)를 갖고 있다(도 4(B) 참조). 또한, 도시하고 있지 않지만, 전원선(51), 전원선(52) 및 전원선(53)과 접속되어 있다.
펄스 출력 회로의 제 1 입력단자(21), 제 2 입력단자(22) 및 제 3 입력단자(23)는 제 1 배선(11)~제 4 배선(14) 중 어느 하나와 전기적으로 접속되어 있다. 예를 들어, 도 4(A)에서, 제 1 펄스 출력 회로(10_1)는 제 1 입력단자(21)가 제 1 배선(11)과 전기적으로 접속되고, 제 2 입력단자(22)가 제 2 배선(12)과 전기적으로 접속되고, 제 3 입력단자(23)가 제 3 배선(13)과 전기적으로 접속되어 있다. 또한, 제 2 펄스 출력 회로(10_2)는 제 1 입력단자(21)가 제 2 배선(12)과 전기적으로 접속되고, 제 2 입력단자(22)가 제 3 배선(13)과 전기적으로 접속되고, 제 3 입력단자(23)가 제 4 배선(14)과 전기적으로 접속되어 있다.
또한 제 1 펄스 출력 회로(10_1)에서는, 제 5 배선(15)으로부터의 스타트 펄스(SP1)(제 1 스타트 펄스)가 입력된다. 또한 2단째 이후의 제 n 펄스 출력 회로(10_n)(n은 2 이상 N 이하의 자연수)에서는 1단 전단의 펄스 출력 회로로부터의 신호(전단 신호 OUT(n-1)이라고 함)(n은 2 이상의 자연수)가 입력된다.
또한 제 1 펄스 출력 회로(10_1)에서는, 2단 후단의 제 3 펄스 출력 회로(10_3)로부터의 신호가 입력된다. 마찬가지로, 2단째 이후의 제 n 펄스 출력 회로(10_n)에서는, 2단 후단의 제 (n＋2) 펄스 출력 회로(10_(n＋2))로부터의 신호(후단 신호 OUT(n＋2)라고 함)가 입력된다. 따라서, 각 단의 펄스 출력 회로로부터는, 후단 및/또는 2단 전단의 펄스 출력 회로에 입력하기 위한 제 1 출력 신호(OUT(1)(SR)~OUT(N)(SR)), 다른 배선 등에 전기적으로 접속되는 제 2 출력 신호(OUT(1)~OUT(N))가 출력된다.
즉, 제 1 펄스 출력 회로(10_1)에 있어서, 제 1 입력단자(21)에 제 1 클록 신호(CK1)가 입력되고, 제 2 입력단자(22)에 제 2 클록 신호(CK2)가 입력되고, 제 3 입력단자(23)에 제 3 클록 신호(CK3)가 입력되고, 제 4 입력단자(24)에 스타트 펄스가 입력되고, 제 5 입력단자(25)에 후단 신호(OUT(3))가 입력되고, 제 1 출력 단자(26)로부터 제 1 출력 신호(OUT(1)(SR))가 출력되고, 제 2 출력 단자(27)로부터 제 2 출력 신호(OUT(1))가 출력되게 된다.
또한, 도 4(A)에 도시한 바와 같이, 시프트 레지스터의 최종단의 두 단(10_N-1 및 10_N)에는 후단 신호(OUT(n＋2))가 입력되지 않지만, 일례로서는, 별도로 제 6 배선(16)으로부터 제 2 스타트 펄스(SP2), 제 7 배선(17)으로부터 제 3 스타트 펄스(SP3)를 각각 입력하는 구성으로 할 수 있다. 또는, 별도 시프트 레지스터의 내부에서 생성된 신호일 수도 있다. 예를 들어, 화소부에의 펄스 출력에 기여하지 않는 제 (N＋1) 펄스 출력 회로(10_(N＋1)), 제 (N＋2) 펄스 출력 회로(10_(N＋2))를 마련하고(더미단이라고도 함), 이 더미단에서 제 2 스타트 펄스(SP2) 및 제 3 스타트 펄스(SP3)에 상당하는 신호를 생성하는 구성으로 할 수도 있다.
이어서, 본 발명의 일 양태의 펄스 출력 회로의 구성에 대해서 도 4(C)를 이용하여 설명한다.
제 1 펄스 출력 회로(10_1)~제 N 펄스 출력 회로(10_N)는 전원선(51) 내지 전원선(53)과 접속되어 있다. 전원선(51)은 제 1 고전원 전위(VDD)를, 전원선(52)은 제 2 고전원 전위(VCC)를, 전원선(53)은 저전원 전위(VSS)를 공급한다. 여기서 전원선(51) 내지 전원선(53)의 전원 전위의 대소 관계는, 제 1 고전원 전위(VDD)는 제 2 고전원 전위(VCC)와 동일하거나 제 2 고전원 전위(VCC)보다 고전위이며, 제 2 고전원 전위(VCC)는 저전원 전위(VSS)보다 고전위인 것으로 한다. 또한, 전원선(52)의 전위(VCC)는 전원선(51)의 전위(VDD)와 동일해도 되지만, VDD보다 낮게 함으로써, 동작에 영향을 주지 않고, 트랜지스터의 게이트 전극에 인가되는 전위를 낮게 억제할 수 있고, 트랜지스터의 문턱값의 시프트를 저감시키고, 열화를 억제할 수 있다.
아울러, 제 1 클록 신호(CK1)~제 4 클록 신호(CK4)는 일정한 간격으로 H레벨과 L레벨을 반복하는 신호인데, H레벨인 때 VDD, L레벨인 때 VSS인 것으로 한다.
제 1 펄스 출력 회로(10_1) 내지 제 N 펄스 출력 회로(10_N)의 각각은 제 1 트랜지스터(31)~제 11 트랜지스터(41)를 갖고 있다(도 4(C) 참조). 본 실시형태에서는 2종류의 트랜지스터를 동일 기판 상에 제작하여, 펄스 출력 회로를 구성한다. 또한, 본 실시형태에서 예시하는 시프트 레지스터가 갖는 제 1 펄스 출력 회로(10_1)~제 N 펄스 출력 회로(10_N)는 동일한 구성을 갖고 있으므로, 여기서는 제 1 펄스 출력 회로(10_1)에 대해서 그 구성과 동작을 설명한다.
제 1 펄스 출력 회로(10_1)는 제 1 트랜지스터(31)~제 11 트랜지스터(41)를 갖고 있다. 제 1 트랜지스터(31)~제 11 트랜지스터(41)는 고순도화된 산화물 반도체층에 채널이 형성되는 n채널형의 트랜지스터이다.
아울러, 본 발명의 일 양태의 고순도화된 산화물 반도체층은 표면에 나노 결정으로 구성된 치밀한 결정 영역을 갖고, 표층부로부터의 수분의 재침입이나 산소의 탈리에 의한 N형화를 방지할 수 있다. 이와 같은 고순도화된 산화물 반도체층의 상하에 절연막을 사이에 두고 한 쌍의 전극층을 배치하는 4 단자구조의 트랜지스터는 양의 문턱 전압을 갖고, 오프 전류가 극히 낮게 억제된 특성을 갖는다.
특히, 결정 영역이 형성된 표면을 백 채널측으로 하고, 제 1 절연층을 사이에 두고 기판측에 배치된 제 1 전극층을 주된 게이트 전극으로서 이용하는 트랜지스터는 극히 낮은 오프 전류와 뛰어난 신뢰성을 갖는다. 본 실시형태에서는 제 1 전극층을 주된 게이트 전극으로서 이용하는 트랜지스터를 제 2 트랜지스터(32) 및 제 5 트랜지스터(35)에 이용한다.
또한, 본 실시형태의 펄스 출력 회로 및 이 펄스 출력 회로를 복수 접속하여 구성한 시프트 레지스터에 있어서, 외부로부터의 신호가 게이트 전극에 직접 입력되는 트랜지스터에도 제 1 전극층을 주된 게이트 전극으로서 이용하는 트랜지스터는 매우 적합하다. 예를 들어, 제 1 펄스 출력 회로(10_1)의 경우, 외부로부터 스타트 펄스가 입력되는 제 4 입력단자(24)와 접속하고 있는 제 1 트랜지스터(31) 및 제 5 트랜지스터(35)를 그 예로 들 수 있다. 제 1 전극층을 주된 게이트 전극으로서 이용하는 트랜지스터는 게이트와 소스 사이 또는 게이트와 드레인 사이의 내압이 높고, 예를 들어 정전기 등의 비정상적인 입력에 의해, 회로를 구성하는 트랜지스터의 문턱값이 변동하는 등의 고장의 발생을 억제할 수 있다.
또한, 결정 영역이 형성된 표면을 채널 형성 영역에 이용하고, 제 2 절연층을 사이에 두고 기판과는 반대 측에 배치된 제 4 전극층을 주된 게이트 전극으로서 이용하는 트랜지스터는 높은 동특성을 갖는다. 본 실시형태에서는 제 4 전극층을 주된 게이트 전극으로서 이용하는 트랜지스터를 제 3 트랜지스터(33), 제 6 트랜지스터(36), 제 10 트랜지스터(40) 및 제 11 트랜지스터(41)에 이용한다.
아울러, 제 4 전극층을 주된 게이트 전극으로서 이용하는 트랜지스터, 및 제 1 전극층을 주된 게이트 전극으로서 이용하는 트랜지스터는, 실시형태 1에서 설명한 방법에 따라 제작할 수 있으므로, 본 실시형태에서는 상세한 설명을 생략한다.
또한, 제 1 트랜지스터(31), 제 4 트랜지스터(34), 제 7 트랜지스터(37) 내지 제 9 트랜지스터(39)는, 예를 들어 제 1 전극층을 주된 게이트 전극으로서 이용하는 트랜지스터, 또는 제 4 전극층을 주된 게이트 전극으로서 이용하는 트랜지스터 중 어느 쪽을 이용해도 되지만, 본 실시형태에서는 제 1 전극층을 주된 게이트 전극으로서 이용하는 트랜지스터를 적용하는 것으로 한다.
도 4(C)에 있어서 제 1 트랜지스터(31)는, 제 1 단자가 전원선(51)에 전기적으로 접속되고, 제 2 단자가 제 9 트랜지스터(39)의 제 1 단자에 전기적으로 접속되고, 게이트 전극이 제 4 입력단자(24)에 전기적으로 접속되어 있다. 제 2 트랜지스터(32)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 9 트랜지스터(39)의 제 1 단자에 전기적으로 접속되고, 게이트 전극이 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있다. 제 3 트랜지스터(33)는, 제 1 단자가 제 1 입력단자(21)에 전기적으로 접속되고, 제 2 단자가 제 1 출력 단자(26)에 전기적으로 접속되어 있다. 제 4 트랜지스터(34)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 1 출력 단자(26)에 전기적으로 접속되어 있다. 제 5 트랜지스터(35)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 4 입력단자(24)에 전기적으로 접속되어 있다. 제 6 트랜지스터(36)는, 제 1 단자가 전원선(52)에 전기적으로 접속되고, 제 2 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 5 입력단자(25)에 전기적으로 접속되어 있다. 제 7 트랜지스터(37)는, 제 1 단자가 전원선(52)에 전기적으로 접속되고, 제 2 단자가 제 8 트랜지스터(38)의 제 2 단자에 전기적으로 접속되고, 게이트 전극이 제 3 입력단자(23)에 전기적으로 접속되어 있다. 제 8 트랜지스터(38)는 제 1 단자가 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 2 입력단자(22)에 전기적으로 접속되어 있다. 제 9 트랜지스터(39)는, 제 1 단자가 제 1 트랜지스터(31)의 제 2 단자 및 제 2 트랜지스터(32)의 제 2 단자에 전기적으로 접속되고, 제 2 단자가 제 3 트랜지스터(33)의 게이트 전극 및 제 10 트랜지스터(40)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 전원선(52)에 전기적으로 접속되어 있다. 제 10 트랜지스터(40)는, 제 1 단자가 제 1 입력단자(21)에 전기적으로 접속되고, 제 2 단자가 제 2 출력 단자(27)에 전기적으로 접속되고, 게이트 전극이 제 9 트랜지스터(39)의 제 2 단자에 전기적으로 접속되어 있다. 제 11 트랜지스터(41)는, 제 1 단자가 전원선(53)에 전기적으로 접속되고, 제 2 단자가 제 2 출력 단자(27)에 전기적으로 접속되고, 게이트 전극이 제 2 트랜지스터(32)의 게이트 전극 및 제 4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되어 있다.
또한, 도 4(C)에 있어서, 제 3 트랜지스터(33)의 게이트 전극, 제 10 트랜지스터(40)의 게이트 전극, 및 제 9 트랜지스터(39)의 제 2 단자의 접속 부분을 노드(A)로 한다. 또한, 제 2 트랜지스터(32)의 게이트 전극, 제 4 트랜지스터(34)의 게이트 전극, 제 5 트랜지스터(35)의 제 2 단자, 제 6 트랜지스터(36)의 제 2 단자, 제 8 트랜지스터(38)의 제 1 단자, 및 제 11 트랜지스터(41)의 게이트 전극의 접속 부분을 노드(B)로 한다. 또한 노드(B)의 전위를 유지하기 위해서, 한쪽의 전극을 노드(B)에 전기적으로 접속한 용량 소자를 별도로 마련할 수도 있다. 구체적으로는 용량 소자의 한쪽의 전극을 노드(B)에 전기적으로 접속하고, 다른 한쪽을 전원선(53)에 전기적으로 접속하여 마련할 수 있다.
이어서, 도 5(A)에 도시한 펄스 출력 회로의 동작에 대해서 도 5(B), 도 6~도 8을 참조하여 설명한다. 구체적으로는 도 5(B)의 타이밍 차트에 있어서, 제 1 기간(61), 제 2 기간(62), 제 3 기간(63), 제 4 기간(64), 제 5 기간(65)으로 분할하여 설명한다. 또한 도 6, 도 7에 있어서, 각 기간에서 온 상태(도통 상태)의 트랜지스터를 실선으로, 오프 상태의 트랜지스터를 파선으로 나타낸다.
여기서는 제 1 펄스 출력 회로(10_1)의 출력에 관하여 설명한다. 제 1 펄스 출력 회로(10_1)는 제 1 입력단자(21)가 제 1 클록 신호(CK1)를 공급하는 제 1 배선(11)과 전기적으로 접속되고, 제 2 입력단자(22)가 제 2 클록 신호(CK2)를 공급하는 제 2 배선(12)과 전기적으로 접속되고, 제 3 입력단자(23)가 제 3 클록 신호(CK3)를 공급하는 제 3 배선(13)과 전기적으로 접속되어 있다.
아울러, 이하의 설명에서 제 1 트랜지스터(31)~제 11 트랜지스터(41)는 N채널형의 트랜지스터로 하고, 게이트와 소스간 전압(Vgs)이 문턱 전압(Vth)을 상회한 때 도통 상태가 되는 것으로 한다.
또한, 여기서는 설명의 간략화를 위해 VSS=0으로 하지만, 이것에 한정되지 않는다. 또한, VDD와 VCC의 차분, 및 VCC와 VSS의 차분(VDD＞VCC인 경우)은 트랜지스터의 문턱 전압보다 커지는 것으로 하고, 즉 트랜지스터를 온 상태(도통 상태)로 하는 것으로 한다. 또한 전원선(52)의 전위를 전원선(51)의 전위보다 낮게 함으로써, 제 2 트랜지스터(32), 제 4 트랜지스터(34), 제 9 트랜지스터(39), 제 11 트랜지스터(41)의 게이트 전극에 인가되는 전위를 낮게 억제하고, 이 펄스 출력 회로의 제 2 트랜지스터(32), 제 4 트랜지스터(34), 제 9 트랜지스터(39) 및 제 11 트랜지스터(41)의 문턱값의 시프트를 저감시키고, 열화를 억제할 수 있다.
제 1 기간(61)에 있어서, 제 1 스타트 펄스(SP1)가 H레벨이 되고, 제 1 스타트 펄스(SP1)가 입력되는 제 1 펄스 출력 회로(10_1)의 제 4 입력단자(24)와 전기적으로 접속된 제 1 트랜지스터(31)와 제 5 트랜지스터(35)가 도통 상태가 된다. 또한, 제 3 클록 신호(CK3)도 H레벨이므로 제 7 트랜지스터(37)도 온된다. 또한, 제 9 트랜지스터(39)의 게이트에는 제 2 고전원 전위(VCC)가 인가되어 있으므로 제 9 트랜지스터(39)도 온된다(도 6(A) 참조).
이때, 제 1 트랜지스터(31) 및 제 9 트랜지스터(39)가 온이므로 노드(A)의 전위는 상승한다. 또한, 제 5 트랜지스터(35)가 온이므로 노드(B)의 전위는 하강한다.
또한, 제 1 트랜지스터(31)의 제 2 단자의 전위는 제 1 트랜지스터(31)의 제 2 단자가 소스가 되어, 제 1 전원선(51)의 전위로부터 제 1 트랜지스터(31)의 문턱 전압을 뺀 값이 되므로, VDD-Vth31(Vth31은 1 트랜지스터(31)의 문턱 전압)이 된다. 그리고, 제 9 트랜지스터(39)의 문턱 전압(Vth39)과 Vth31에 있어서, (VDD-Vth31)가 (VCC-Vth39) 이상인 경우는, 노드(A)의 전위가 VCC-Vth39가 되어 제 9 트랜지스터(39)가 오프되고, 노드(A)는 전위(VCC-Vth39)를 유지한 채로 부유 상태가 된다. 또한, (VDD-Vth31)가 (VCC-Vth39) 미만인 경우는, 제 9 트랜지스터(39)는 오프되지 않고, 노드(A)는 전위(VDD-Vth31)까지 상승한다.
아울러, 실시형태에서는 제 1 트랜지스터(31) 내지 제 11 트랜지스터(41)는 모두 동일한 문턱 전압(Vth0)을 갖기 때문에, 노드(A)의 전위가 (VCC-Vth0)이 되어 제 9 트랜지스터(39)가 오프되고, 노드(A)는 전위(VCC-Vth0)를 유지한 채로 부유 상태가 된다.
여기서 제 3 트랜지스터(33)에 있어서, 게이트 전극의 전위가 (VCC-Vth0)이 되어 있다. 제 3 트랜지스터(33)의 게이트와 소스 사이의 전압이 그 문턱값을 상회하고 있다. 즉, VCC-Vth0＞Vth33(Vth33은 제 3 트랜지스터(33)의 문턱 전압이며, 본 실시형태에서는 Vth0)이므로, 제 3 트랜지스터(33)가 온된다.
제 2 기간(62)에 있어서, 제 1 펄스 출력 회로(10_1)의 제 1 입력단자(21)는 제 1 클록 신호(CK1)가 L레벨로부터 H레벨로 전환된다. 이미, 제 3 트랜지스터(33)가 온되어 있기 때문에, 소스와 드레인 사이에 전류가 발생하고, 출력 단자(26)에 나타나는 출력 신호(OUT(1)(SR))의 전위, 즉 제 3 트랜지스터(33)의 제 2 전극(이 경우, 소스 전극)의 전위가 상승을 시작한다. 제 3 트랜지스터(33)의 게이트와 소스 사이에는 기생 용량 및 채널 용량에 의한 용량 결합이 존재하고, 출력 단자(26)의 전위의 상승에 따라, 부유 상태가 되어 있는 제 3 트랜지스터(33)의 게이트 전극의 전위가 상승한다(부트스트랩 동작). 최종적으로는, 제 3 트랜지스터(33)의 게이트 전극의 전위는 (VDD＋Vth33)보다 높아지고, 출력 단자(26)의 전위는 VDD와 같아진다(도 5(B), 도 6(B) 참조).
또한, 이때 제 1 펄스 출력 회로(10_1)의 제 4 입력단자(24)는 제 1 스타트 펄스(SP1)에 의해 H레벨이므로, 제 5 트랜지스터(35)가 온되어 노드(B)는 L레벨로 유지되어 있다. 따라서, 출력 단자(26)의 전위가 L레벨로부터 H레벨로 상승할 때, 출력 단자(26)와 노드(B)의 용량 결합에 의한 오동작을 억제할 수 있다.
이어서, 제 3 기간(63)의 전반에 있어서, 제 1 스타트 펄스(SP1)가 L레벨이 되고 제 1 트랜지스터(31)와 제 5 트랜지스터(35)가 오프된다. 또한, 제 2 기간(62)에 이어서 제 1 클록 신호(CK1)는 H레벨을 유지하고, 또한 노드(A)의 전위도 변화하지 않으므로, 제 3 트랜지스터(33)의 제 1 전극에는 H레벨의 신호가 공급된다(도 6(C) 참조). 또한 제 3 기간(63)의 전반에서는, 노드(B)에 접속하는 각 트랜지스터가 오프되고, 노드(B)가 부유 상태가 되지만, 출력 단자(26)의 전위도 변화하지 않으므로, 노드(B)와 출력 단자(26)의 용량 결합에 의한 오동작의 영향은 거의 무시할 수 있는 정도가 된다.
아울러, 도 5(A)에 도시한 바와 같이, 게이트에 제 2 고전원 전위(VCC)가 인가되는 제 9 트랜지스터(39)를 마련해 둠으로써 부트스트랩 동작의 전후에 이하와 같은 이점이 있다.
게이트 전극에 제 2 고전원 전위(VCC)가 인가되는 제 9 트랜지스터(39)가 없는 경우, 부트스트랩 동작에 의해 노드(A)의 전위가 상승하면, 제 1 트랜지스터(31)의 제 2 단자인 소스의 전위가 상승해 제 1 고전원 전위(VDD)보다 커진다. 그리고, 제 1 트랜지스터(31)의 소스가 제 1 단자 측, 즉 전원선(51) 측으로 전환된다. 그렇기 때문에, 제 1 트랜지스터(31)에 있어서는, 게이트와 소스의 사이, 게이트와 드레인의 사이 모두 큰 바이어스 전압이 인가되므로 큰 스트레스가 가해지고, 트랜지스터의 열화의 요인이 될 수 있다.
이에, 게이트 전극에 제 2 고전원 전위(VCC)가 인가되는 제 9 트랜지스터(39)를 마련해 둠으로써, 부트스트랩 동작에 의해 노드(A)의 전위는 상승하지만, 제 1 트랜지스터(31)의 제 2 단자의 전위의 상승을 발생시키지 않도록 할 수 있다. 즉, 제 9 트랜지스터(39)를 마련함으로써, 제 1 트랜지스터(31)의 게이트와 소스의 사이에 인가되는 음의 바이어스 전압의 값을 작게 할 수 있다. 따라서, 본 실시형태의 회로 구성으로 함으로써, 제 1 트랜지스터(31)의 게이트와 소스의 사이에 인가되는 음의 바이어스 전압도 작게 할 수 있으므로, 스트레스에 의한 제 1 트랜지스터(31)의 열화를 억제할 수 있다.
아울러, 제 9 트랜지스터(39)를 마련하는 부분에 대해서는, 제 1 트랜지스터(31)의 제 2 단자와 제 3 트랜지스터(33)의 게이트의 사이에 제 1 단자와 제 2 단자를 통해 접속되도록 마련하는 구성일 수 있다. 또한 본 실시형태에서의 펄스 출력 회로를 복수 구비하는 시프트 레지스터의 경우, 주사선 구동회로보다 높은 동특성이 요구되는 신호선 구동회로에서는 제 9 트랜지스터(39)를 생략할 수도 있어, 트랜지스터 수를 삭감하는 이점이 있다.
제 3 기간(63)의 후반에 있어서, 제 3 클록 신호(CK3)가 H레벨로 전환되고, 제 7 트랜지스터(37)가 온이 된다. 또한, 제 3 기간(63)의 전반에 이어서, 제 2 클록 신호(CK2)는 H레벨을 유지하고, 제 8 트랜지스터(38)는 온이므로, 노드(B)의 전위는 VCC로 상승한다.
노드(B)의 전위가 상승했기 때문에, 제 2 트랜지스터(32) 및 제 4 트랜지스터(34) 및 제 11 트랜지스터(41)가 온이 되고, 출력 단자(27)(OUT(1))의 전위가 L레벨이 된다.
또한, 제 3 기간(63)의 후반에 있어서, 제 2 트랜지스터(32)가 온이 되고, 제 9 트랜지스터(39)의 제 1 단자에 L레벨의 신호가 공급되므로, 제 9 트랜지스터(39)가 온 상태가 되어, 노드(A)의 전위가 하강한다.
또한, 제 4 트랜지스터(34)가 온 상태가 됨으로써 출력 단자(26)의 전위가 하강한다. (도 6(D) 참조).
제 4 기간(64)의 전반에 있어서, 제 2 클록 신호(CK2)가 H레벨에서 L벨로 전환되므로 제 8 트랜지스터(38)가 오프된다. 그러나, 제 5 입력단자(25)(OUT(3))가 H레벨을 유지함으로써, 제 6 트랜지스터(36)가 온 상태이므로, 노드(B)는 VCC를 유지하게 된다. (도 7(A) 참조).
그 후, 제 4 기간(64)의 후반에 제 1 펄스 출력 회로(10_1)의 제 5 입력단자(25)(OUT(3))가 L레벨이 되어, 제 6 트랜지스터(36)가 오프된다(도 7(B) 참조). 이때, 노드(B)는 VCC 레벨을 유지한 상태로부터 부유 상태가 된다. 이에 따라, 제 2 트랜지스터(32), 제 4 트랜지스터(34) 및 제 11 트랜지스터(41)가 계속해서 온 상태가 된다. 단, 도 5(B)에 도시한 바와 같이, 노드(B)의 전위는 VCC 레벨로부터 트랜지스터의 오프 전류 등에 기인하여 하강하게 된다.
그 후, 회로는 주기적인 동작을 반복한다. 이 기간을 제 5 기간(65)으로 한다. (도 7(C), (D) 참조). 제 5 기간(65)의 어느 기간(제 2 클록 신호(CK2) 및 제 3 클록 신호(CK3)가 모두 H레벨일 때)에 있어서, 제 7 트랜지스터(37)와 제 8 트랜지스터(38)가 온되고, 노드(B)에 정기적으로 VCC 레벨의 신호가 공급된다(도 7(D) 참조).
이와 같이, 제 5 기간(65)에 정기적으로 노드(B)에 VCC 레벨의 신호를 공급하는 구성으로 함으로써, 펄스 출력 회로의 오동작을 억제할 수 있다. 또한, 제 7 트랜지스터(37)와 제 8 트랜지스터(38)의 온 또는 오프를 정기적으로 수행함으로써, 트랜지스터의 문턱값의 시프트를 저감시키는 것이 가능해진다.
또한, 제 5 기간(65)에 있어서, 노드(B)에 제 2 전원선(52)으로부터 VCC 레벨의 신호가 공급되지 않은 동안에 노드(B)의 전위가 내려가는 경우, 미리 노드(B)에 용량 소자를 마련하여, 노드(B)의 전위의 하강을 완화하는 구성으로 할 수도 있다.
아울러, 제 2 입력단자(22)와 제 8 트랜지스터(38)의 게이트 전극의 결선과, 제 3 입력단자(23)와 제 7 트랜지스터(37)의 게이트 전극의 결선을 교체하여, 제 8 트랜지스터(38)의 게이트 전극에 공급하고 있던 클록 신호를 제 7 트랜지스터(37)의 게이트 전극에 공급하고, 제 7 트랜지스터(37)의 게이트 전극에 공급하고 있던 클록 신호를 제 8 트랜지스터(38)의 게이트 전극에 공급해도 동일한 작용을 나타낸다.
도 5(A)에 도시하는 펄스 출력 회로에 있어서, 제 2 입력단자(22) 및 제 3 입력단자(23)의 전위를 제어하여, 제 7 트랜지스터(37) 및 제 8 트랜지스터(38)가 모두 온 상태로부터, 제 7 트랜지스터(37)가 오프이고 제 8 트랜지스터(38)가 온 상태를 거쳐, 제 7 트랜지스터(37) 및 제 8 트랜지스터(38)가 모두 오프 상태가 되면, 제 7 트랜지스터(37)의 게이트 전극의 전위의 저하, 및 제 8 트랜지스터(38)의 게이트 전극의 전위의 저하에 의해, 노드(B)의 전위의 저하가 2회 발생하게 된다.
한편, 도 5(A)에 도시하는 펄스 출력 회로에 있어서, 도 5(B)의 기간과 같이, 제 7 트랜지스터(37) 및 제 8 트랜지스터(38)가 모두 온 상태로부터, 제 7 트랜지스터(37)가 온이고 제 8 트랜지스터(38)가 오프 상태를 거쳐, 제 7 트랜지스터(37) 및 제 8 트랜지스터(38)가 모두 오프 상태가 되면, 제 8 트랜지스터(38)의 게이트 전극의 전위의 저하에 의해, 노드(B)의 전위의 저하가 1회만 발생하여, 전위가 저하하는 회수를 1회로 저감시킬 수 있다.
즉, 제 7 트랜지스터(37)의 게이트 전극에 제 3 입력단자(23)로부터 클록 신호를 공급하고, 제 8 트랜지스터(38)의 게이트 전극에 제 2 입력단자(22)로부터 클록 신호를 공급하면, 노드(B)의 전위의 변동을 작게 할 수 있고, 그 결과 노이즈를 저감시킬 수 있으므로 바람직하다.
이와 같이, 제 1 출력 단자(26) 및 제 2 출력 단자(27)의 전위를 L레벨 로 유지하는 기간에, 노드(B)에 정기적으로 VCC 레벨의 신호가 공급되는 구성으로 함으로써 펄스 출력 회로의 오동작을 억제할 수 있다.
본 실시형태에서 설명한 펄스 출력 회로의 노드(B)는 제 4 기간(64)의 후반에 VCC 레벨을 유지한 상태로부터 부유 상태가 된다. 부유 상태의 노드(B)의 전위는 제 5 트랜지스터(35)의 오프 전류 등에 기인하여 VCC 레벨로부터 하강할 우려가 있다. 그러나, 본 실시형태의 펄스 출력 회로의 제 5 트랜지스터(35)에는 오프 전류가 극히 낮게 억제된 제 1 전극층을 주된 게이트 전극으로서 이용하는 트랜지스터를 적용하고 있으므로, 부유 상태의 노드(B)의 전위는 잘 유지되어 VCC 레벨로부터의 저하가 적다. 그 결과, 반도체 장치의 오동작이 억제되어 신뢰성이 향상한다.
또한, 트랜지스터의 오프 전류를 억제하기 위해서, 게이트 전극을 더블 게이트 구조, 트리플 게이트 구조로 한 멀티 게이트 구조로 할 필요가 없으므로 트랜지스터를 소형화할 수 있다. 나아가, 노드(B)의 전위를 유지하기 위한 용량 소자가 불필요하거나 또는 소형화할 수 있다. 이와 같이 소형화된 소자를 이용하여 구성된 펄스 출력 회로, 또는 소형화된 펄스 출력 회로를 이용하여 구성된 시프트 레지스터를 이용함으로써, 반도체 장치 전체의 소형화가 가능해진다.
또한, 제 1 전극층을 주된 게이트 전극으로서 이용하는 트랜지스터는 오프 전류가 극히 낮게 억제되어 있을 뿐만 아니라, 양의 문턱 전압을 갖고 있다. 본 실시형태의 펄스 출력 회로에서는 제 2 트랜지스터(32)에 제 1 전극층을 주된 게이트 전극으로서 이용하는 트랜지스터를 이용하고 있으므로, 부트스트랩 동작에 의해 노드(A)의 전위를 높일 때 손실이 적고 신속하게 상승시킬 수 있다. 그 결과, 반도체 장치의 오동작이 억제되어 신뢰성이 향상한다.
또한, 본 실시형태의 펄스 출력 회로에 있어서, 제 3 트랜지스터(33), 제 6 트랜지스터(36), 제 10 트랜지스터(40) 및 제 11 트랜지스터(41)에는 고순도화된 산화물 반도체층의 결정 영역을 이용한 제 4 전극층을 주된 게이트 전극으로서 이용하는 트랜지스터를 적용한다. 제 4 전극층을 주된 게이트 전극으로서 이용하는 트랜지스터는 f 특성이 뛰어나고, 높은 전계효과 이동도를 갖고 있으므로, 제 3 트랜지스터(33), 제 6 트랜지스터(36), 제 10 트랜지스터(40) 및 제 11 트랜지스터(41)의 스위칭 동작을 고속화할 수 있다. 또한, 이 트랜지스터를 소형화할 수 있다.
이와 같이 고속화된 소자를 이용하여 구성된 펄스 출력 회로, 또는 고속화된 펄스 출력 회로를 이용하여 구성된 시프트 레지스터를 이용함으로써, 반도체 장치 전체의 고속화가 가능해진다.
또한, 본 실시형태에서 나타낸 시프트 레지스터는, 도 8(A)에 도시한 바와 같이, 제 m 펄스 출력 회로로부터 출력되는 펄스와 제 (m＋1) 펄스 출력 회로로부터 출력되는 펄스가 절반(1/4 주기) 중첩된 구동 방법을 이용하고 있다. 이것은 종래의 시프트 레지스터에서의 제 m 펄스 출력 회로로부터 출력되는 펄스와 제 (m＋1) 펄스 출력 회로로부터 출력되는 펄스가 중첩되지 않는 구동 방법(도 8(B) 참조)과 비교하여, 배선에 충전하는 시간을 약 2배로 할 수 있다. 이와 같이, 제 m 펄스 출력 회로로부터 출력되는 펄스와 제 (m＋1) 펄스 출력 회로로부터 출력되는 펄스가 절반(1/4 주기) 중첩된 구동 방법을 이용함으로써, 큰 부하를 가할 수 있고, 높은 주파수로 동작하는 펄스 출력 회로를 제공할 수 있다. 또한, 펄스 출력 회로의 동작 조건을 크게 할 수 있다.
아울러, 본 실시형태에서 나타낸 시프트 레지스터 및 펄스 출력 회로는 본 명세서 내의 다른 실시형태에서 나타내는 시프트 레지스터 및 펄스 출력 회로의 구성과 조합하여 실시하는 것이 가능하다. 또한, 본 실시형태의 발명은 반도체 장치에도 적용할 수 있다. 본 명세서에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미한다.
(실시형태 4)
본 실시형태에서는 실시형태 3에서 설명한 산화물 반도체층의 채널 형성 영역의 상하에 절연막을 사이에 두고 한 쌍의 전극층을 배치하는 4 단자구조의 트랜지스터를 이용하여 제작한 시프트 레지스터에, 고순도화된 산화물 반도체층을 갖는 트랜지스터를 이용한 스위칭 회로를 조합하여, 액티브 매트릭스형 표시장치의 구동회로를 구성하는 예에 대해서 설명한다. 먼저 액티브 매트릭스형 표시장치의 개요에 대해서 블록도를 이용하여 설명하고, 이어서 그 표시장치가 갖는 시프트 레지스터를 이용한 신호선 구동회로와 주사선 구동회로에 대해서 설명한다.
액티브 매트릭스형 표시장치의 블록도의 일례를 도 9(A)에 도시한다. 표시장치의 기판(5300) 상에는 화소부(5301), 제 1 주사선 구동회로(5302), 제 2 주사선 구동회로(5303), 신호선 구동회로(5304)를 갖는다. 화소부(5301)에는 복수의 신호선이 신호선 구동회로(5304)로부터 연장되어 배치되고, 복수의 주사선이 제 1 주사선 구동회로(5302) 및 제 2 주사선 구동회로(5303)로부터 연장되어 배치되어 있다. 또한 주사선과 신호선의 교차 영역에는 각각 표시소자를 갖는 화소가 매트릭스형으로 배치되어 있다. 또한, 표시장치의 기판(5300)은 FPC(Flexible　Printed　Circuit) 등의 접속부를 통해, 타이밍 제어 회로(5305)(콘트롤러, 제어 IC라고도 함)에 접속되어 있다.
화소부(5301)에 배치하는 트랜지스터는 실시형태 1에서 설명한 본 발명의 일 양태의 트랜지스터를 적용할 수 있다. 화소부(5301)에 이용하는 트랜지스터는 제 1 절연층을 사이에 두고 기판측에 배치된 제 1 전극층을 주된 게이트 전극으로서 이용하는 트랜지스터가 특히 바람직하다. 제 1 전극층을 주된 게이트 전극으로서 이용하는 트랜지스터는 오프 전류가 낮으므로, 표시 화상의 콘트라스트를 높게 할 수 있을 뿐만 아니라, 표시장치의 소비전력을 저감시킬 수 있다.
아울러, 실시형태 1에서 설명한 트랜지스터는 n채널형 트랜지스터이므로, 구동회로 중, n채널형 트랜지스터로 구성할 수 있는 구동회로의 일부를 화소부의 트랜지스터와 동일 기판 상에 형성한다.
도 9(A)에서는 제 1 주사선 구동회로(5302), 제 2 주사선 구동회로(5303), 신호선 구동회로(5304)는 화소부(5301)와 동일한 기판(5300) 상에 형성된다. 그러므로, 표시장치의 외부에 마련하는 구동회로 등의 부품의 수가 줄기 때문에 비용의 절감을 도모할 수 있다. 또한, 기판(5300) 외부에 구동회로를 마련한 경우, 배선을 연장시킬 필요가 발생하여 배선 간의 접속수가 증가한다. 동일한 기판(5300) 상에 구동회로를 마련한 경우, 그 배선 간의 접속수를 줄일 수 있어, 신뢰성의 향상 또는 수율의 향상을 도모할 수 있다.
아울러, 타이밍 제어 회로(5305)는 제 1 주사선 구동회로(5302)에 대해, 일례로 제 1 주사선 구동회로용 스타트 신호(GSP1), 주사선 구동회로용 클록 신호(GCK1)를 공급한다. 또한, 타이밍 제어 회로(5305)는 제 2 주사선 구동회로(5303)에 대해, 일례로 제 2 주사선 구동회로용 스타트 신호(GSP2)(스타트 펄스라고도 함), 주사선 구동회로용 클록 신호(GCK2)를 공급한다. 신호선 구동회로(5304)에, 신호선 구동회로용 스타트 신호(SSP), 신호선 구동회로용 클록 신호(SCK), 비디오 신호용 데이터(DATA)(단순히 비디오 신호라고도 함), 래치 신호(LAT)를 공급하는 것으로 한다. 또한, 각 클록 신호는 주기가 어긋난 복수의 클록 신호일 수도 있고, 클록 신호를 반전시킨 신호(CKB)와 함께 공급되는 것일 수도 있다. 또한, 제 1 주사선 구동회로(5302)와 제 2 주사선 구동회로(5303) 중 한쪽을 생략하는 것이 가능하다.
도 9(B)에서는 구동 주파수가 비교적 낮은 회로(예를 들어, 제 1 주사선 구동회로(5302), 제 2 주사선 구동회로(5303))를 화소부(5301)와 동일한 기판(5300)에 형성하고, 구동 주파수가 비교적 높은 신호선 구동회로(5304)를 화소부(5301)와는 다른 기판에 형성하는 구성에 대해서 나타내고 있다. 예를 들어, 단결정 반도체를 이용한 트랜지스터를 이용하여 구동 주파수가 비교적 높은 신호선 구동회로(5304)를 다른 기판에 형성할 수도 있다. 따라서, 표시장치의 대형화, 공정수의 삭감, 비용의 절감, 또는 수율의 향상 등을 도모할 수 있다.
본 실시형태에서는 구동 주파수가 비교적 높은 신호선 구동회로(5304)를 화소부(5301)와 동일한 기판(5300)에 형성하는 것으로 한다. 또한, 기판(5300) 상에 구동회로를 마련한 경우, 배선 간의 접속수를 줄일 수 있어 신뢰성의 향상 또는 수율의 향상을 도모할 수 있다.
이어서, n채널형 트랜지스터로 구성하는 신호선 구동회로의 구성, 동작의 일례에 대해서 도 10(A), 도 10(B)를 이용하여 설명한다.
신호선 구동회로는 시프트 레지스터(5601) 및 스위칭 회로(5602)를 갖는다. 스위칭 회로(5602)는 스위칭 회로(5602_1~5602_N)(N은 자연수)라고 하는 복수의 회로를 갖는다. 스위칭 회로(5602_1~5602_N)는 각각 트랜지스터 (5603_1~5603_k)(k는 자연수)라고 하는 복수의 트랜지스터를 갖는다. 또한, 본 실시형태에서는 트랜지스터(5603_1~5603_k)에 n채널형 트랜지스터를 적용하는 구성에 대해서 설명한다.
신호선 구동회로의 접속 관계에 대해서, 스위칭 회로(5602_1)를 예로 들어 도 10(A)를 이용하여 설명한다. 트랜지스터(5603_1~5603_k)의 제 1 단자는 각각 배선(5604_1~5604_k)과 접속된다. 트랜지스터(5603_1~5603_k)의 제 2 단자는 각각 신호선((S1~Sk))과 접속된다. 트랜지스터(5603_1~5603_k)의 게이트는 배선(5605_1)과 접속된다.
시프트 레지스터(5601)는 배선(5605_1~5605_N)에 차례로 H레벨(H신호, 고전원 전위 레벨이라고도 함)의 신호를 출력하고, 스위칭 회로(5602_1~5602_N)를 차례로 선택하는 기능을 갖는다. 아울러, 시프트 레지스터(5601)는 실시형태 3에서 설명한 방법으로 제작할 수 있으므로, 여기서는 상세한 설명을 생략한다.
스위칭 회로(5602_1)는 배선(5604_1~5604_k)과 신호선(S1~Sk)의 도통 상태(제 1 단자와 제 2 단자 사이의 도통)를 제어하는 기능, 즉 배선(5604_1~5604_k)의 전위를 신호선(S1~Sk)에 공급할지 여부를 제어하는 기능을 갖는다. 이와 같이, 스위칭 회로(5602_1)는 셀렉터로서의 기능을 갖는다. 또한 트랜지스터(5603_1~5603_k)는 각각 배선(5604_1~5604_k)과 신호선(S1~Sk)의 도통 상태를 제어하는 기능, 즉 배선(5604_1~5604_k)의 전위를 신호선(S1~Sk)에 공급하는 기능을 갖는다. 이와 같이, 트랜지스터(5603_1~5603_k)는 각각 스위치로서의 기능을 갖는다.
본 실시형태에서는 스위칭 회로(5602)에 이용하는 트랜지스터로서 고순도화된 산화물 반도체층의 결정 영역을 채널 형성 영역에 이용하는 제 4 전극층을 주된 게이트 전극으로서 이용하는 트랜지스터를 적용한다. 제 4 전극층을 주된 게이트 전극으로서 이용하는 트랜지스터는 동특성이 뛰어나고 스위칭 동작이 빠르다. 그러므로, 화소수가 많은 고정밀의 차세대 표시장치가 요구하는 고속 기입에 대응할 수 있다. 아울러, 고순도화된 산화물 반도체층을 채널 형성 영역에 이용한 트랜지스터는 실시형태 1에서 설명한 방법으로 제작할 수 있으므로, 여기서는 상세한 설명을 생략한다.
아울러, 배선(5604_1~5604_k)에는 각각 비디오 신호용 데이터(DATA)가 입력된다. 비디오 신호용 데이터(DATA)는 화상 정보 또는 화상 신호에 따른 아날로그 신호인 경우가 많다.
이어서, 도 10(A)의 신호선 구동회로의 동작에 대해서 도 10(B)의 타이밍 차트를 참조하여 설명한다. 도 10(B)에는 신호(Sout_1~Sout_N) 및 신호(Vdata_1~Vdata_k)의 일례를 도시한다. 신호(Sout_1~Sout_N)는 각각 시프트 레지스터(5601)의 출력 신호의 일례이며, 신호(Vdata_1~Vdata_k)는 각각 배선(5604_1~5604_k)에 입력되는 신호의 일례이다. 또한, 신호선 구동회로의 1 동작 기간은 표시장치에서의 1 게이트 선택 기간에 대응한다. 1 게이트 선택 기간은 일례로 기간(T1)~기간(TN)으로 분할된다. 기간(T1~TN)은 각각 선택된 행에 속하는 화소에 비디오 신호용 데이터(DATA)를 기입하기 위한 기간이다.
아울러, 본 실시형태의 도면 등에서 나타내는 각 구성의 신호 파형의 왜곡 등은 명료화를 위해서 과장해 표기하고 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는 것임을 부기한다.
기간(T1)~기간(TN)에 있어서, 시프트 레지스터(5601)는 H레벨의 신호를 배선(5605_1~5605_N)으로 차례로 출력한다. 예를 들어, 기간(T1)에 있어서, 시프트 레지스터(5601)는 하이레벨의 신호를 배선(5605_1)으로 출력한다. 그러면, 트랜지스터(5603_1~5603_k)는 온이 되므로, 배선(5604_1~5604_k)과 신호선(S1~Sk)이 도통 상태가 된다. 이때, 배선(5604_1~5604_k)에는 Data(S1)~Data(Sk)가 입력된다. Data(S1)~Data(Sk)는 각각 트랜지스터(5603_1~5603_k)를 통해 선택되는 행에 속하는 화소 중 1열째~k열째의 화소에 기입된다. 이렇게 하여, 기간(T1~TN)에 있어서, 선택된 행에 속하는 화소에 k열씩 차례로 비디오 신호용 데이터(DATA)가 기입된다.
이상과 같이, 비디오 신호용 데이터(DATA)가 복수의 열씩 화소에 기입됨으로써, 비디오 신호용 데이터(DATA)의 수 또는 배선의 수를 줄일 수 있다. 따라서, 외부 회로와의 접속수를 줄일 수 있다. 또한, 비디오 신호가 복수의 열씩 화소에 기입됨으로써 기입 시간을 길게 할 수 있어, 비디오 신호의 기입 부족을 방지할 수 있다.
아울러, 본 실시형태의 구동회로의 시프트 레지스터(5601)에는 실시형태 3에서 설명한 시프트 레지스터를 적용하고 있으므로, 오동작이 억제되어 높은 신뢰성을 갖고 있다. 또한, 소형화된 시프트 레지스터를 이용함으로써 구동회로 전체의 소형화가 가능해진다.
또한, 본 실시형태의 구동회로의 스위칭 회로(5602)에는 고순도화된 산화물 반도체층의 결정 영역을 채널 형성 영역에 이용하고 있으므로 스위칭 동작이 빠르다. 그러므로, 본 실시형태에서 예시하는 구동회로는 화소에의 고속 기입이 가능하고, 화소수가 많은 고정밀의 차세대 표시장치에 매우 적합하다.
아울러, 실시형태 3에서 설명한 시프트 레지스터는 주사선 구동회로에도 적용할 수 있다. 주사선 구동회로는 시프트 레지스터를 갖고 있다. 또한 경우에 따라서는 레벨 시프터나 버퍼 등을 가지고 있을 수도 있다. 주사선 구동회로에 있어서, 시프트 레지스터에 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 입력됨으로써 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에서 완충 증폭되어 대응하는 주사선에 공급된다. 주사선에는 1 라인 분의 화소의 트랜지스터의 게이트 전극이 접속되어 있다. 그리고, 1 라인 분의 화소의 트랜지스터를 일제히 ON으로 하지 않으면 안되므로, 버퍼는 큰 전류를 흐르게 할 수 있는 것이 이용된다.
또한, 본 실시형태에서 설명한 액티브 매트릭스형 표시장치와 외부 장치는 단자부를 통해 접속된다. 그러므로, 외부로부터의 비정상적인 입력(예를 들어 정전기 등)에 의해, 트랜지스터의 문턱값이 변동되는 등의 고장의 발생을 방지하기 위해서 보호회로를 구동회로 내에 마련한다. 게이트와 소스 간, 및 게이트와 드레인 간의 내압이 높기 때문에, 보호회로에 이용하는 트랜지스터로서는 제 1 전극층을 주된 게이트 전극으로서 이용하는 트랜지스터가 바람직하다.
(실시형태 5)
본 실시형태에서는 트랜지스터와 동일 기판 상에 마련되는 단자부의 구성의 일례를 도 22(A1) 내지 도 22(B2)에 도시한다. 아울러, 도 22(A1) 내지 도 22(B2)에 있어서 도 1과 동일한 부분에는 동일한 부호를 이용하여 설명한다.
도 22(A1), 도 22(A2)는 게이트 배선 단자부의 단면도 및 상면도를 각각 도시하고 있다. 도 22(A1)은 도 22(A2)의 C1-C2선을 따른 단면도에 상당한다. 도 22(A1)에 있어서 제 2 절연층(428) 상에 형성되는 도전층(415)은 입력단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 22(A1)에 있어서 단자부에서는 게이트 배선과 동일한 재료로 형성되는 제 1 단자(411)와, 소스 배선과 동일한 재료로 형성되는 접속 전극(412)이 제 1 절연층(402)을 사이에 두고 중첩되어 직접 접해 도통시키고 있다. 또한, 접속 전극(412)과 도전층(415)이 제 2 절연층(428)에 마련된 콘택홀을 통해 직접 접해 도통시키고 있다.
또한, 도 22(B1) 및 도 22(B2)는 소스 배선 단자부의 단면도 및 상면도를 각각 도시하고 있다. 또한, 도 22(B1)은 도 22(B2)의 C3-C4선을 따른 단면도에 상당한다. 도 22(B1)에 있어서 제 2 절연층(428) 상에 형성되는 도전층(418)은 입력단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 22(B1)에 있어서 단자부에서는 게이트 배선과 동일한 재료로 형성되는 전극층(416)이 소스 배선과 전기적으로 접속되는 제 2 단자(414)와 중첩되도록, 제 1 절연층(402)을 사이에 두고 제 2 단자(414)의 하측에 형성된다. 전극층(416)은 제 2 단자(414)와는 전기적으로 접속하고 있지 않고, 전극층(416)을 제 2 단자(414)와 다른 전위, 예를 들어 플로팅, GND, 0V 등으로 설정하면, 노이즈 대책을 위한 용량 또는 정전기 대책을 위한 용량을 형성할 수 있다. 또한, 제 2 단자(414)는 제 2 절연층(428)을 통해 도전층(418)과 전기적으로 접속하고 있다.
게이트 배선, 소스 배선, 공통 전위선 및 전원 공급선은 화소 밀도에 따라 복수개 마련되는 것이다. 또한, 단자부에 있어서는, 게이트 배선과 동일 전위의 제 1 단자, 소스 배선과 동일 전위의 제 2 단자, 전원 공급선과 동일 전위의 제 3 단자, 공통 전위선과 동일 전위의 제 4 단자 등이 복수 나열되어 배치된다. 각각의 단자의 수는 각각 임의의 수로 마련하면 되는 것으로 하고, 실시자가 적절히 결정하면 된다.
본 실시형태는 다른 실시형태와 자유롭게 조합할 수 있다.
(실시형태 6)
실시형태 1에 나타내는 트랜지스터를 제작하고, 그 트랜지스터를 화소부, 나아가 구동회로에 이용하여 표시 기능을 갖는 반도체 장치(표시장치라고도 함)를 제작할 수 있다. 또한, 실시형태 1에 나타내는 트랜지스터를 포함하는 구동회로의 일부 또는 전체를 화소부와 동일 기판 상에 일체로 형성하여, 시스템 온 패널을 형성할 수 있다.
표시장치는 표시소자를 포함한다. 표시소자로서는 액정소자(액정표시소자라고도 함), 발광소자(발광표시소자라고도 함)를 이용할 수 있다. 발광소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있으며, 구체적으로는 무기 EL(Electro　Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화되는 표시매체도 적용할 수 있다.
또한, 표시장치는 표시소자가 봉지된 상태에 있는 패널과, 그 패널에 콘트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 나아가, 그 표시장치를 제작하는 과정에 있어서의 표시소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관하여, 그 소자 기판은 전류를 표시소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은 구체적으로는 표시소자의 화소 전극만이 형성된 상태일 수도 있고, 화소 전극이 되는 도전막을 성막한 후일 수도 있고, 에칭하여 화소 전극을 형성하기 전의 상태일 수도 있고, 모든 형태가 적합하다.
아울러, 본 명세서에서의 표시장치는 화상 표시 디바이스, 표시 디바이스 또는 광원(조명장치 포함)을 가리킨다. 또한, 커넥터, 예를 들어 FPC(Flexible　printed　circuit) 또는 TAB(Tape　Automated　Bonding) 테이프 또는 TCP(Tape　Carrier　Package)가 장착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 마련된 모듈, 또는 표시소자에 COG(Chip　On　Glass) 방식에 의해 IC(집적회로)가 직접 실장된 모듈도 모두 표시장치에 포함하는 것으로 한다.
본 실시형태에서는 반도체 장치의 일 형태에 상당하는 액정표시패널의 외관 및 단면에 대해서 도 11을 이용하여 설명한다. 도 11은 제 1 기판(4001) 상에 형성된 실시형태 1에서 나타낸 In-Ga-Zn-O계 막을 산화물 반도체층으로서 포함하는 신뢰성이 높은 트랜지스터(4010, 4011) 및 액정소자(4013)를 제 2 기판(4006)과의 사이에 시일재(4005)에 의해 봉지한 패널의 상면도이며, 도 11(B)는 도 11(A1)(A2)의 M-N에 있어서의 단면도에 상당한다.
제 1 기판(4001) 상에 마련된 화소부(4002)와 주사선 구동회로(4004)를 둘러싸도록 하여 시일재(4005)가 마련되어 있다. 또한 화소부(4002)와 주사선 구동회로(4004) 상에 제 2 기판(4006)이 마련되어 있다. 따라서 화소부(4002)와 주사선 구동회로(4004)는 제 1 기판(4001)과 시일재(4005)와 제 2 기판(4006)에 의해 액정층(4008)과 함께 봉지되어 있다. 또한 제 1 기판(4001) 상의 시일재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도로 준비된 기판 상에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동회로(4003)가 실장되어 있다.
아울러, 별도로 형성한 구동회로의 접속 방법은 특별히 한정되는 것은 아니며, COG법, 와이어 본딩법 또는 TAB법 등을 이용할 수 있다. 도 11(A1)은 COG법에 의해 신호선 구동회로(4003)를 실장하는 예이며, 도 11(A2)는 TAB 방법에 의해 신호선 구동회로(4003)를 실장하는 예이다.
또한 제 1 기판(4001) 상에 마련된 화소부(4002)와 주사선 구동회로(4004)는 트랜지스터를 복수 가지고 있으며, 도 11(B)에서는 화소부(4002)에 포함되는 트랜지스터(4010)와 주사선 구동회로(4004)에 포함되는 트랜지스터(4011)를 예시하고 있다. 트랜지스터(4010, 4011) 상에는 절연층(4020, 4021)이 마련되어 있다.
트랜지스터(4010, 4011)는 In-Ga-Zn-O계 막을 산화물 반도체층으로서 포함하는 신뢰성이 높은 실시형태 1에 나타내는 트랜지스터를 적용할 수 있다. 본 실시형태에서 트랜지스터(4010, 4011)는 n채널형 트랜지스터이다.
또한, 액정소자(4013)가 갖는 화소 전극층(4030)은 트랜지스터(4010)와 전기적으로 접속되어 있다. 그리고 액정소자(4013)의 대향 전극층(4031)은 제 2 기판(4006) 상에 형성되어 있다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 중첩되어 있는 부분이 액정소자(4013)에 상당한다. 아울러, 화소 전극층(4030), 대향 전극층(4031)은 각각 배향막으로서 기능하는 절연층(4032, 4033)이 마련되고, 절연층(4032, 4033)을 사이에 두고 액정층(4008)을 개재하고 있다. 아울러, 도시하고 있지는 않지만, 컬러필터는 제 1 기판(4001) 또는 제 2 기판(4006) 중 어느 쪽에 마련해도 좋다.
아울러, 제 1 기판(4001), 제 2 기판(4006)으로는 유리, 금속(대표적으로는 스테인리스), 세라믹스, 플라스틱을 이용할 수 있다. 플라스틱으로는 FRP(Fiberglass-Reinforced　Plastics)판, PVF(폴리비닐 플루오라이드) 필름, 폴리에스테르 필름, 또는 아크릴 수지 필름을 이용할 수 있다. 또한, 알루미늄 포일을 PVF 필름이나 폴리에스테르 필름 사이에 마련한 구조의 시트를 이용할 수도 있다.
또한 스페이서(4035)는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 모양의 스페이서이며, 화소 전극층(4030)과 대향 전극층(4031)의 사이의 거리(셀갭)를 제어하기 위해 마련되어 있다. 또한 구형의 스페이서를 이용할 수도 있다. 또한, 대향 전극층(4031)은 트랜지스터(4010)와 동일 기판 상에 마련되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 이용하여, 한 쌍의 기판 사이에 배치되는 도전성 입자를 통해 대향 전극층(4031)과 공통 전위선을 전기적으로 접속할 수 있다. 아울러, 도전성 입자는 시일재(4005)에 함유시킨다.
또한, 배향막을 이용하지 않는 블루상을 나타내는 액정을 이용할 수도 있다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온해 가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서만 발현하므로, 온도 범위를 개선하기 위해 5중량% 이상의 카이럴제를 혼합시킨 액정 조성물을 이용하여 액정층(4008)에 이용한다. 블루상을 나타내는 액정과 카이럴제를 포함하는 액정 조성물은 응답 속도가 10㎲ec. 이상 100㎲ec. 이하로 짧고, 광학적 등방성이므로 배향 처리가 필요하지 않고, 시야각 의존성이 작다.
아울러 본 실시형태는 투과형 액정표시장치의 예이지만, 본 발명은 반사형 액정표시장치에서도 반투과형 액정표시장치에서도 적용할 수 있다.
또한, 본 실시형태의 액정표시장치에서는 기판의 외측(시인측)에 편광판을 마련고, 내측에 착색층, 표시소자에 이용하는 전극층의 순으로 마련하는 예를 나타냈으나, 편광판은 기판의 내측에 마련할 수도 있다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않으며, 편광판 및 착색층의 재료나 제작 공정 조건에 따라 적절히 설정할 수 있다. 또한, 블랙 매트릭스로서 기능하는 차광막을 마련할 수도 있다.
또한, 본 실시형태에서는 트랜지스터에 기인하는 표면 요철을 저감시키기 위해, 및 트랜지스터의 신뢰성을 향상시키기 위해, 실시형태 1에서 얻어진 트랜지스터를 보호막이나 평탄화 절연막으로서 기능하는 절연층(절연층(4020), 절연층(4021))으로 덮는 구성으로 되어 있다. 아울러, 보호막은 대기중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 막기 위한 것이며, 치밀한 막이 바람직하다. 보호막은 스퍼터링법을 이용하여, 산화 실리콘막, 질화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 질화 알루미늄막, 산화 질화 알루미늄막, 또는 질화 산화 알루미늄막의 단층, 또는 적층으로 형성할 수 있다. 본 실시형태에서는 보호막을 스퍼터링법으로 형성하는 예를 나타내고 있으나, 특별히 한정되지 않으며 다양한 방법으로 형성할 수 있다.
여기서는 보호막으로서 적층 구조의 절연층(4020)을 형성한다. 여기서는 절연층(4020)의 1층째로서 스퍼터링법을 이용하여 산화 실리콘막을 형성한다. 보호막으로서 산화 실리콘막을 이용하면, 소스 전극층 및 드레인 전극층으로서 이용하는 알루미늄막의 힐록 방지에 효과가 있다.
또한, 보호막의 2층째로서 절연층을 형성한다. 여기서는 절연층(4020)의 2층째로서 스퍼터링법을 이용하여 질화 실리콘막을 형성한다. 보호막으로서 질화 실리콘막을 이용하면, 나트륨 등의 가동이온이 반도체 영역 내에 침입하여, 트랜지스터의 전기 특성을 변화시키는 것을 억제할 수 있다.
또한, 보호막을 형성한 후에 산화물 반도체층의 어닐(300℃ 이상 400℃ 이하)을 수행할 수도 있다.
또한, 평탄화 절연막으로서 절연층(4021)을 형성한다. 절연층(4021)으로서는 아크릴 수지, 폴리이미드, 벤조시클로부텐계 수지, 폴리아미드, 에폭시 수지 등의 내열성을 갖는 유기 재료를 이용할 수 있다. 또한 상기 유기 재료 외에 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 이용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써 절연층(4021)을 형성할 수도 있다.
아울러 실록산계 수지란, 실록산계 재료를 출발 재료로서 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서는 유기기(예를 들어 알킬기나 아릴기)나 플루오로기를 이용할 수도 있다. 또한, 유기기는 플루오로기를 갖고 있을 수도 있다.
절연층(4021)의 형성법은 특별히 한정되지 않으며, 그 재료에 따라 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커텐 코터, 나이프 코터 등을 이용할 수 있다. 절연층(4021)을 재료액을 이용하여 형성하는 경우, 베이킹하는 공정으로 동시에 산화물 반도체층의 어닐링(300℃ 이상 400℃ 이하)을 수행할 수도 있다. 절연층(4021)의 소성 공정과 산화물 반도체층의 어닐링을 겸함으로써 효율적으로 반도체 장치를 제작하는 것이 가능해진다.
화소 전극층(4030), 대향 전극층(4031)은 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라고 함), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 이용할 수 있다.
또한, 화소 전극층(4030), 대향 전극층(4031)으로서 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 이용하여 형성할 수 있다. 도전성 조성물을 이용하여 형성한 화소 전극은 시트 저항이 10000Ω/□ 이하, 파장 550㎚에서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1Ω·㎝ 이하인 것이 바람직하다.
도전성 고분자로서는, 이른바 π전자공역계 도전성 고분자를 이용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다.
또한 별도 형성된 신호선 구동회로(4003)와 주사선 구동회로(4004) 또는 화소부(4002)에 주어지는 각종 신호 및 전위는 FPC(4018)로부터 공급되고 있다.
본 실시형태에서는 접속 단자 전극(4015)이 액정소자(4013)가 갖는 화소 전극층(4030)과 동일한 도전막으로 형성되고, 단자 전극(4016)은 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 동일한 도전막으로 형성되어 있다.
접속 단자 전극(4015)은 FPC(4018)가 갖는 단자와 이방성 도전막(4019)을 통해 전기적으로 접속되어 있다.
또한 도 11에서는 신호선 구동회로(4003)를 별도 형성하여, 제 1 기판(4001)에 실장되어 있는 예를 나타내고 있으나, 본 실시형태는 이 구성에 한정되지 않는다. 주사선 구동회로를 별도 형성하여 실장할 수도 있고, 신호선 구동회로의 일부 또는 주사선 구동회로의 일부만을 별도 형성하여 실장할 수도 있다.
도 12는 실시형태 1에 나타내는 트랜지스터를 적용하여 제작되는 트랜지스터 기판(2600)을 이용하여 반도체 장치로서 액정표시모듈을 구성하는 일례를 도시하고 있다.
도 12는 액정표시모듈의 일례이며, 트랜지스터 기판(2600)과 대향 기판(2601)이 시일재(2602)에 의해 고착되고, 그 사이에 트랜지스터 등을 포함하는 화소부(2603), 액정층을 포함하는 표시소자(2604), 착색층(2605) 등이 마련되어 표시 영역을 형성하고 있다. 착색층(2605)은 컬러 표시를 행하는 경우에 필요하며, RGB 방식의 경우는 적, 녹, 청의 각 색에 대응한 착색층이 각 화소에 대응하여 마련되어 있다. 트랜지스터 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606), 편광판(2607), 확산판(2613)이 배설되어 있다. 광원은 냉음극관(2610)과 반사판(2611)에 의해 구성되고, 회로 기판(2612)은 플렉시블 배선 기판(2609)에 의해 트랜지스터 기판(2600)의 배선 회로부(2608)와 접속되고, 콘트롤 회로나 전원 회로 등의 외부 회로가 내장되어 있다. 또한 편광판과 액정층의 사이에 위상차판을 가진 상태로 적층할 수도 있다.
액정표시모듈에는 TN(Twisted　Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe　Field　Switching) 모드, MVA(Multi-domain　Vertical　Alig㎚ent) 모드, PVA(Patterned　Vertical　Alig㎚ent) 모드, ASM(Axially　Symmetric　aligned　Micro-cell) 모드, OCB(Optical　Compensated　Birefringence) 모드, FLC(Ferroelectric　Liquid　Crystal) 모드, AFLC(AntiFerroelectric　Liquid　Crystal) 모드 등을 이용할 수 있다.
이상의 공정에 의해 반도체 장치로서 신뢰성이 높은 액정표시패널을 제작할 수 있다.
아울러, 본 실시형태에 나타내는 구성은 다른 실시형태에 나타낸 구성을 적절히 조합하여 이용할 수 있는 것으로 한다.
(실시형태 7)
본 실시형태에서는 실시형태 1에 나타내는 트랜지스터를 적용한 반도체 장치로서 전자 페이퍼의 예를 나타낸다.
도 13은 반도체 장치의 예로서 액티브 매트릭스형의 전자 페이퍼를 도시한다. 반도체 장치에 이용되는 트랜지스터(581)로서는 실시형태 1에서 나타내는 트랜지스터를 적용할 수 있다.
도 13의 전자 페이퍼는 트위스트 볼 표시 방식을 이용한 표시장치의 예이다. 트위스트 볼 표시 방식이란, 백색과 흑색으로 나뉘어 칠해진 구형 입자를 표시소자에 이용하는 전극층인 제 1 전극층 및 제 2 전극층의 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써 표시를 수행하는 방법이다.
기판(580)과 기판(596)의 사이에 봉지되는 트랜지스터(581)는 본 발명의 일 양태의 트랜지스터이며, 소스 전극층 또는 드레인 전극층에 의해 제 1 전극층(587)과, 절연층(583, 585)에 형성되는 개구에서 접해 있어 전기적으로 접속하고 있다. 제 1 전극층(587)과 제 2 전극층(588)의 사이에는 흑색 영역(590a) 및 백색 영역(590b)을 가지며, 둘레가 액체로 채워져 있는 캐비티(594)를 포함하는 구형 입자(589)가 마련되어 있고, 구형 입자(589)의 주위는 수지 등의 충전재(595)로 충전되어 있다(도 13 참조). 구형 입자(589) 내의 캐비티(594)는 액체로 채워져 있고, 또한 흑색 영역(590a) 및 백색 영역(590b)을 갖는 입자가 존재하고 있다. 본 실시형태에서는 제 1 전극층(587)이 화소 전극에 상당하고, 제 2 전극층(588)이 공통 전극에 상당한다. 제 2 전극층(588)은 트랜지스터(581)와 동일 기판 상에 마련되는 공통 전위선과 전기적으로 접속된다. 실시형태 1에 나타내는 어느 하나의 공통 접속부를 이용하여, 한 쌍의 기판 사이에 배치되는 도전성 입자를 통해 제 2 전극층(588)과 공통 전위선을 전기적으로 접속할 수 있다.
또한, 트위스트 볼 대신에, 전기영동 소자를 이용하는 것도 가능하다. 투명한 액체와, 양으로 대전된 흰 미립자와 음으로 대전된 검은 미립자를 봉입한 직경 10㎛ 이상 200㎛ 이하 정도의 마이크로 캡슐을 이용한다. 제 1 전극층과 제 2 전극층의 사이에 마련되는 마이크로 캡슐은 제 1 전극층과 제 2 전극층에 의해 전기장이 가해지면 흰 미립자와 검은 미립자가 서로 반대 방향으로 이동하여 흰색 또는 흑색을 표시할 수 있다. 이 원리를 응용한 표시소자가 전기영동 표시소자이며, 일반적으로 전자 페이퍼라고 불리고 있다. 전기영동 표시소자는 액정표시소자에 비해 반사율이 높기 때문에 보조 라이트는 필요하지 않고, 또한 소비전력이 작고, 어두컴컴한 장소에서도 표시부를 인식하는 것이 가능하다. 또한, 표시부에 전원이 공급되지 않는 경우에도 한 번 표시한 화상을 유지하는 것이 가능하므로 전파 발신원으로부터 표시 기능을 갖는 반도체 장치(단순히 표시장치, 또는 표시장치를 구비하는 반도체 장치라고도 함)를 멀리한 경우에도 표시된 화상을 저장해 두는 것이 가능해진다.
이상의 공정에 의해 반도체 장치로서 신뢰성이 높은 전자 페이퍼를 제작할 수 있다.
아울러, 본 실시형태에 나타내는 구성은 다른 실시형태에 나타낸 구성을 적절히 조합하여 이용할 수 있는 것으로 한다.
(실시형태 8)
본 실시형태에서는 실시형태 1에 나타내는 트랜지스터를 적용한 반도체 장치로서 발광표시장치의 예를 나타낸다. 표시장치가 갖는 표시소자로서는, 여기서는 일렉트로 루미네센스를 이용하는 발광소자를 이용하여 나타낸다. 일렉트로 루미네센스를 이용하는 발광소자는 발광재료가 유기 화합물인지, 무기 화합물인지에 의해 구별되고, 일반적으로 전자는 유기 EL 소자, 후자는 무기 EL 소자라 불리고 있다.
유기 EL 소자는 발광소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층으로 주입되어 전류가 흐른다. 그리고, 그들 캐리어(전자 및 정공)가 재결합함으로써 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 돌아올 때에 발광한다. 이와 같은 메카니즘으로부터, 이러한 발광소자는 전류 여기형 발광소자라 불린다.
무기 EL 소자는 그 소자 구성에 따라 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것으로, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층 사이에 두고, 나아가 그것을 전극 사이에 둔 구조로, 발광 메카니즘은 금속 이온의 내각 전자 천이를 이용하는 국재형 발광이다. 아울러 여기서는 발광소자로서 유기 EL 소자를 이용하여 설명한다.
도 14는 본 발명을 적용한 반도체 장치의 예로서 디지털 시간 계조 구동을 적용할 수 있는 화소 구성의 일례를 나타내는 도이다. 아울러, 도 중의 OS는 산화물 반도체(Oxide　Semiconductor)를 이용한 트랜지스터인 것을 나타내고 있다.
디지털 시간 계조 구동을 적용할 수 있는 화소의 구성 및 화소의 동작에 대해서 설명한다. 여기서는 실시형태 1에서 나타낸 산화물 반도체층(In-Ga-Zn-O계막)을 채널 형성 영역으로 이용하는 n채널형의 트랜지스터를 하나의 화소에 2개 이용하는 예를 나타낸다.
화소(6400)는 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광소자(6404) 및 용량 소자(6403)를 갖고 있다. 스위칭용 트랜지스터(6401)는 게이트가 주사선(6406)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(6405)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극의 다른 한쪽)이 구동용 트랜지스터(6402)의 게이트에 접속되어 있다. 구동용 트랜지스터(6402)는 게이트가 용량 소자(6403)를 통해 전원선(6407)에 접속되고, 제 1 전극이 전원선(6407)에 접속되고, 제 2 전극이 발광소자(6404)의 제 1 전극(화소 전극)에 접속되어 있다. 발광소자(6404)의 제 2 전극은 공통 전극(6408)에 상당한다. 공통 전극(6408)은 동일 기판 상에 형성되는 공통 전위선과 전기적으로 접속된다. 그 접속 부분을 공통 접속부로 할 수 있다.
아울러, 발광소자(6404)의 제 2 전극(공통 전극(6408))에는 저전원 전위가 설정되어 있다. 또한, 저전원 전위란, 전원선(6407)에 설정되는 고전원 전위를 기준으로 하여 저전원 전위＜고전원 전위를 만족하는 전위이며, 저전원 전위로서는 예를 들어 GND, 0V 등이 설정되어 있을 수도 있다. 이 고전원 전위와 저전원 전위의 전위차를 발광소자(6404)에 인가하여, 발광소자(6404)에 전류를 흘려 발광소자(6404)를 발광시키므로, 고전원 전위와 저전원 전위의 전위차가 발광소자(6404)의 순방향 문턱 전압 이상이 되도록 각각의 전위를 설정한다.
또한, 용량 소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용하여 생략하는 것도 가능하다. 구동용 트랜지스터(6402)의 게이트 용량에 대해서는, 채널 영역과 게이트 전극의 사이에 용량이 형성되어 있을 수도 있다.
여기서, 전압 입력 전압 구동 방식의 경우에는 구동용 트랜지스터(6402)의 게이트에는 구동용 트랜지스터(6402)가 충분히 온되거나 또는 오프되는 두 가지 상태가 될 수 있는 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작시킨다. 구동용 트랜지스터(6402)는 선형 영역에서 동작시키므로, 전원선(6407)의 전압보다 높은 전압을 구동용 트랜지스터(6402)의 게이트에 인가한다. 아울러, 신호선(6405)에는 (전원선 전압＋구동용 트랜지스터(6402)의 Vth) 이상의 전압을 인가한다.
또한, 디지털 시간 계조 구동 대신에 아날로그 계조 구동을 수행하는 경우도 신호의 입력을 다르게 함으로써 도 14와 동일한 화소 구성을 이용할 수 있다.
아날로그 계조 구동을 수행하는 경우, 구동용 트랜지스터(6402)의 게이트에 발광소자(6404)의 순방향 전압＋구동용 트랜지스터(6402)의 Vth 이상의 전압을 인가한다. 발광소자(6404)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키고 있으며 적어도 순방향 문턱 전압을 포함한다. 또한, 구동용 트랜지스터(6402)가 포화 영역에서 동작할 수 있는 비디오 신호를 입력함으로써 발광소자(6404)에 전류를 흐르게 할 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해, 전원선(6407)의 전위는 구동용 트랜지스터(6402)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써 발광소자(6404)로 비디오 신호에 따른 전류를 흐르게 하여 아날로그 계조 구동을 수행할 수 있다.
아울러, 도 14에 나타내는 화소 구성은 이에 한정되지 않는다. 예를 들어, 도 14에 나타내는 화소에 새롭게 스위치, 저항 소자, 용량 소자, 트랜지스터 또는 논리 회로 등을 추가할 수도 있다.
이어서, 발광소자의 구성에 대해서 도 15를 이용하여 설명한다. 여기서는 구동용 트랜지스터가 n형인 경우를 예로 들어 화소의 단면 구조에 대해 설명한다. 도 15(A)(B)(C)의 반도체 장치에 이용되는 구동용 트랜지스터인 트랜지스터(7001, 7011, 7021)는 실시형태 1에서 나타내는 트랜지스터와 동일하게 제작할 수 있고, In-Ga-Zn-O계 막을 산화물 반도체층으로서 포함하는 신뢰성이 높은 트랜지스터이다.
발광소자는 발광을 추출하기 위해 적어도 양극 또는 음극 중 한쪽이 투명일 수 있다. 그리고, 기판 상에 트랜지스터 및 발광소자를 형성하고, 기판과는 반대측 면으로부터 발광을 추출하는 상면 사출이나, 기판측 면으로부터 발광을 추출하는 하면 사출이나, 기판측 및 기판과는 반대측 면으로부터 발광을 추출하는 양면 사출 구조의 발광소자가 있으며, 본 발명의 화소 구성은 어느 사출 구조의 발광소자에도 적용할 수 있다.
하면 사출 구조의 발광소자에 대해서 도 15(A)를 이용하여 설명한다.
구동용 트랜지스터(7011)가 n형이고, 발광소자(7012)로부터 나오는 광이 제 1 전극(7013) 측으로 사출되는 경우의 화소의 단면도를 나타낸다. 도 15(A)에서는, 구동용 트랜지스터(7011)의 드레인 전극층과 전기적으로 접속된 가시광에 대한 투광성을 갖는 도전막(7017) 상에 발광소자(7012)의 제 1 전극(7013)이 형성되어 있고, 제 1 전극(7013) 상에 EL층(7014), 제 2 전극(7015)이 차례로 적층되어 있다.
가시광에 대한 투광성을 갖는 도전막(7017)으로서는 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 가시광에 대한 투광성을 갖는 도전막을 이용할 수 있다.
또한, 발광소자의 제 1 전극(7013)은 다양한 재료를 이용할 수 있다. 예를 들어, 제 1 전극(7013)을 음극으로서 이용하는 경우에는 일함수가 작은 재료, 구체적으로는 예를 들어, Li나 Cs 등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리 토류 금속, 및 이들을 포함하는 합금(Mg:Ag, Al:Li 등) 외에, Yb나 Er 등의 희토류 금속 등이 바람직하다. 도 15(A)에서는 제 1 전극(7013)의 막 두께는 가시광을 투과하는 정도(바람직하게는, 5㎚~30㎚ 정도)로 한다. 예를 들어 20㎚의 막 두께를 갖는 알루미늄막을 제 1 전극(7013)으로서 이용한다.
아울러, 가시광에 대한 투광성을 갖는 도전막과 알루미늄막을 적층 성막한 후, 선택적으로 에칭하여 가시광에 대한 투광성을 갖는 도전막(7017)과 제 1 전극(7013)을 형성할 수도 있고, 이 경우, 동일한 마스크를 이용하여 에칭할 수 있으므로 바람직하다.
또한, 격벽(7019)은 보호 절연층(7035) 및 절연층(7032)에 형성되고, 또한 드레인 전극층에 이르는 콘택홀 상에 도전막(7017)을 사이에 두고 배치한다. 아울러, 제 1 전극(7013)의 가장자리부는 격벽으로 덮을 수도 있다. 격벽(7019)은 폴리이미드, 아크릴 수지, 폴리아미드, 에폭시 수지 등의 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용하여 형성한다. 격벽(7019)은 특히 감광성의 수지 재료를 이용하여 제 1 전극(7013) 상에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률로 형성되는 경사면이 되도록 형성하는 것이 바람직하다. 격벽(7019)으로서 감광성의 수지 재료를 이용하는 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
또한, 제 1 전극(7013) 및 격벽(7019) 상에 형성하는 EL층(7014)은 적어도 발광층을 포함하면 되고, 단수의 층으로 구성될 수도 있고, 복수의 층이 적층되도록 구성될 수도 있다. EL층(7014)이 복수의 층으로 구성되어 있는 경우, 음극으로서 기능하는 제 1 전극(7013) 상에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층한다. 아울러 이 층들을 모두 마련할 필요는 없다.
또한, 상기 적층 순서에 한정되지 않으며, 제 1 전극(7013)을 양극으로서 기능시키고, 제 1의 전극(7013) 상에 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층의 순서로 적층할 수도 있다. 다만, 소비전력을 비교하는 경우, 제 1 전극(7013)을 음극으로서 기능시키고, 제 1 전극(7013) 상에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층하는 편이 구동회로부의 전압 상승을 억제할 수 있고 소비전력을 줄일 수 있으므로 바람직하다.
또한, EL층(7014) 상에 형성하는 제 2 전극(7015)으로서는 다양한 재료를 이용할 수 있다. 예를 들어, 제 2 전극(7015)을 양극으로서 이용하는 경우, 일함수가 큰(구체적으로는 4.0eV 이상) 재료, 예를 들어, ZrN, Ti, W, Ni, Pt, Cr 등이나, ITO, IZO, ZnO 등의 투명 도전성 재료가 바람직하다. 또한, 제 2 전극(7015) 상에 차폐막(7016), 예를 들어 광을 차광하는 금속, 광을 반사하는 금속 등을 이용한다. 본 실시형태에서는 제 2 전극(7015)으로서 ITO막을 이용하고, 차폐막(7016)으로서 Ti막을 이용한다.
제 1 전극(7013) 및 제 2 전극(7015)에서, 발광층을 포함하는 EL층(7014)을 사이에 두고 있는 영역이 발광소자(7012)에 상당한다. 도 15(A)에 도시한 소자 구조의 경우, 발광소자(7012)로부터 나오는 광은 화살표로 나타낸 바와 같이 제 1 전극(7013) 측으로 사출된다.
아울러, 도 15(A)에 있어서 발광소자(7012)로부터 나오는 광은 컬러필터층(7033)을 통과하고, 절연층(7032), 산화물 절연층(7031), 게이트 절연층(7030) 및 기판(7010)을 통과하여 사출시킨다.
컬러필터층(7033)은 잉크젯법 등의 액적 토출법이나 인쇄법, 포토리소그래피 기술을 이용한 에칭 방법 등으로 각각 형성한다.
또한, 컬러필터층(7033)은 오버코트층(7034)으로 덮이고, 나아가 보호 절연층(7035)에 의해 덮인다. 아울러, 도 15(A)에서는 오버코트층(7034)은 얇은 막 두께로 도시했으나, 오버코트층(7034)은 아크릴 수지 등의 수지 재료를 이용하고, 컬러필터층(7033)에 기인하는 요철을 평탄화하는 기능을 갖고 있다.
이어서, 양면 사출 구조의 발광소자에 대해서 도 15(B)를 이용하여 설명한다.
도 15(B)에서는 구동용 트랜지스터(7021)의 드레인 전극층과 전기적으로 접속된 가시광에 대한 투광성을 갖는 도전막(7027) 상에 발광소자(7022)의 제 1 전극(7023)이 형성되어 있고, 제 1 전극(7023) 상에 EL층(7024), 제 2 전극(7025)이 차례로 적층되어 있다.
가시광에 대한 투광성을 갖는 도전막(7027)으로서는 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 가시광에 대한 투광성을 갖는 도전막을 이용할 수 있다.
또한, 제 1 전극(7023)은 다양한 재료를 이용할 수 있다. 예를 들어, 제 1 전극(7023)을 음극으로서 이용하는 경우, 일함수가 작은(구체적으로는 3.8eV 이하) 재료, 예를 들어, Li나 Cs 등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리 토류 금속, 및 이들을 포함하는 합금(Mg:Ag, Al:Li 등) 외에, Yb나 Er 등의 희토류 금속 등이 바람직하다. 본 실시형태에서는 제 1 전극(7023)을 음극으로서 이용하고, 그 막 두께는 가시광을 투과시킬 정도(바람직하게는 5㎚~30㎚ 정도)로 한다. 예를 들어 20㎚의 막 두께를 갖는 알루미늄막을 음극으로서 이용한다.
또한, 가시광에 대한 투광성을 갖는 도전막과 알루미늄막을 적층 성막한 후, 선택적으로 에칭하여 가시광에 대한 투광성을 갖는 도전막(7027)과 제 1 전극(7023)을 형성할 수도 있고, 이 경우, 동일한 마스크를 이용하여 에칭할 수 있어 바람직하다.
또한, 격벽(7029)은 보호 절연층(7045) 및 절연층(7042)에 형성되고, 또한 드레인 전극층에 이르는 콘택홀 상에 도전막(7027)을 사이에 두고 배치한다. 아울러, 제 1 전극(7023)의 가장자리부는 격벽으로 덮을 수도 있다. 격벽(7029)은 폴리이미드, 아크릴 수지, 폴리아미드, 에폭시 수지 등의 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용하여 형성한다. 격벽(7029)은 특히 감광성의 수지 재료를 이용하여 제 1 전극(7023) 상에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률로 형성되는 경사면이 되도록 형성하는 것이 바람직하다. 격벽(7029)으로서 감광성의 수지 재료를 이용하는 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
또한, 제 1 전극(7023) 및 격벽(7029) 상에 형성하는 EL층(7024)은 발광층을 포함하면 되고, 단수의 층으로 구성될 수도 있고, 복수의 층이 적층되도록 구성될 수도 있다. EL층(7024)이 복수의 층으로 구성되어 있는 경우, 음극으로서 기능하는 제 1 전극(7023) 상에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층한다. 아울러 이 층들을 모두 마련할 필요는 없다.
또한, 상기 적층 순서에 한정되지 않으며, 제 1 전극(7023)을 양극으로서 이용하고, 양극 상에 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층의 순서로 적층할 수도 있다. 다만, 소비전력을 비교하는 경우, 제 1 전극(7023)을 음극으로서 이용하고, 음극 상에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층하는 편이 소비전력이 적으므로 바람직하다.
또한, EL층(7024) 상에 형성하는 제 2 전극(7025)으로서는 다양한 재료를 이용할 수 있다. 예를 들어, 제 2 전극(7025)을 양극으로서 이용하는 경우, 일함수가 큰 재료, 예를 들어, ITO, IZO, ZnO 등의 투명 도전성 재료를 바람직하게 이용할 수 있다. 본 실시형태에서는 제 2 전극(7025)을 양극으로서 이용하고, 산화 규소를 포함하는 ITO막을 형성한다.
제 1 전극(7023) 및 제 2 전극(7025)에서, 발광층을 포함하는 EL층(7024)을 사이에 두고 있는 영역이 발광소자(7022)에 상당한다. 도 15(B)에 도시한 소자 구조의 경우, 발광소자(7022)로부터 나오는 광은 화살표로 나타낸 바와 같이 제 2 전극(7025) 측과 제 1 전극(7023) 측 모두로 사출된다.
아울러, 도 15(B)에서, 발광소자(7022)로부터 제 1 전극(7023) 측으로 나오는 한쪽의 광은 컬러필터층(7043)을 통과하고, 절연층(7042), 산화물 절연층(7041), 게이트 절연층(7040) 및 기판(7020)을 통과하여 사출시킨다.
컬러필터층(7043)은 잉크젯법 등의 액적 토출법이나 인쇄법, 포토리소그래피 기술을 이용한 에칭 방법 등으로 각각 형성한다.
또한, 컬러필터층(7043)은 오버코트층(7044)으로 덮이고, 나아가 보호 절연층(7045)에 의해 덮인다.
단, 양면 사출 구조의 발광소자를 이용하여, 양 표시면 모두 풀 컬러 표시로 하는 경우, 제 2 전극(7025) 측으로부터의 광은 컬러필터층(7043)을 통과하지 않으므로, 별도의 컬러필터층을 구비한 봉지 기판을 제 2 전극(7025) 상측에 마련하는 것이 바람직하다.
이어서, 상면 사출 구조의 발광소자에 대해서 도 15(C)를 이용하여 설명한다.
도 15(C)에, 구동용 트랜지스터인 트랜지스터(7001)가 n형이고, 발광소자(7002)로부터 나오는 광이 제 2 전극(7005) 측으로 빠져나가는 경우의 화소의 단면도를 도시한다. 도 15(C)에서는, 구동용 트랜지스터(7001)의 드레인 전극층과 전기적으로 접속된 발광소자(7002)의 제 1 전극(7003)이 형성되어 있고, 제 1 전극(7003) 상에 EL층(7004), 제 2 전극(7005)이 차례로 적층되어 있다.
또한, 제 1 전극(7003)은 다양한 재료를 이용할 수 있다. 예를 들어, 제 1 전극(7003)을 음극으로서 이용하는 경우, 일함수가 작은 재료, 구체적으로는 예를 들어, Li나 Cs 등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리 토류 금속, 및 이들을 포함하는 합금(Mg:Ag, Al:Li 등) 외에, Yb나 Er 등의 희토류 금속 등이 바람직하다.
또한, 격벽(7009)은 보호 절연층(7052) 및 절연층(7055)에 형성되고, 또한 드레인 전극층에 이르는 콘택홀 상에 제 1 전극(7003)을 사이에 두고 배치한다. 아울러, 제 1 전극(7003)의 가장자리부는 격벽으로 덮을 수도 있다. 격벽(7009)은 폴리이미드, 아크릴 수지, 폴리아미드, 에폭시 수지 등의 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용하여 형성한다. 격벽(7009)은 특히 감광성의 수지 재료를 이용하여 제 1 전극(7003) 상에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률로 형성되는 경사면이 되도록 형성하는 것이 바람직하다. 격벽(7009)으로서 감광성의 수지 재료를 이용하는 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
또한, 제 1 전극(7003) 및 격벽(7009) 상에 형성하는 EL층(7004)은 적어도 발광층을 포함하면 되고, 단수의 층으로 구성될 수도 있고, 복수의 층이 적층되도록 구성될 수도 있다. EL층(7004)이 복수의 층으로 구성되어 있는 경우, 음극으로서 이용하는 제 1 전극(7003) 상에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층한다. 아울러 이 층들을 모두 마련할 필요는 없다.
또한, 상기 적층 순서에 한정되지 않으며, 양극으로서 이용하는 제 1 전극(7003) 상에 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층의 순서로 적층할 수도 있다.
도 15(C)에서는 Ti막, 알루미늄막, Ti막의 순서로 적층한 적층막 상에 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층의 순서로 적층하고, 그 위에 Mg:Ag 합금 박막과 ITO의 적층을 형성한다.
단, 트랜지스터(7001)가 n형인 경우, 제 1 전극(7003) 상에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층하는 편이 구동회로에 있어서의 전압 상승을 억제할 수 있고, 소비전력을 줄일 수 있으므로 바람직하다.
제 2 전극(7005)은 가시광에 대한 투광성을 갖는 도전성 재료를 이용하여 형성하고, 예를 들어 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 가시광에 대한 투광성을 갖는 도전막을 이용할 수도 있다.
제 1 전극(7003) 및 제 2 전극(7005)에서 발광층을 포함하는 EL층(7004)을 사이에 두고 있는 영역이 발광소자(7002)에 상당한다. 도 15(C)에 도시한 화소의 경우, 발광소자(7002)로부터 나오는 광은 화살표로 나타낸 바와 같이 제 2 전극(7005) 측으로 사출된다.
또한, 도 15(C)에 있어서 트랜지스터(7001)의 드레인 전극층은 산화물 절연층(7051), 보호 절연층(7052) 및 절연층(7055)에 마련된 콘택홀을 통해 제 1 전극(7003)과 전기적으로 접속한다. 평탄화 절연층(7053)은 폴리이미드, 아크릴 수지, 벤조시클로부텐, 폴리아미드, 에폭시 수지 등의 수지 재료를 이용할 수 있다. 또한 상기 수지 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 이용할 수 있다. 또한, 이러한 재료로 형성되는 절연막을 복수 적층시킴으로써 평탄화 절연층(7053)을 형성할 수도 있다. 평탄화 절연층(7053)의 형성법은 특별히 한정되지 않으며, 그 재료에 따라 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커텐 코터, 나이프 코터 등을 이용할 수 있다.
또한, 도 15(C)의 구조에 있어서는, 풀 컬러 표시를 수행하는 경우, 예를 들어 발광소자(7002)를 녹색 발광소자로 하고, 이웃하는 한쪽의 발광소자를 적색 발광소자로 하고, 다른 한쪽의 발광소자를 청색 발광소자로 한다. 또한, 3종류의 발광소자뿐만 아니라 백색 소자를 더한 4종류의 발광소자로 풀 컬러 표시를 할 수 있는 발광표시장치를 제작할 수도 있다.
또한, 도 15(C)의 구조에 있어서는, 배치하는 복수의 발광소자를 모두 백색 발광소자로 하고, 발광소자(7002) 상측에 컬러필터 등을 갖는 봉지 기판을 배치하는 구성으로 하여, 풀 컬러 표시를 할 수 있는 발광표시장치를 제작할 수도 있다. 백색 등의 단색의 발광을 나타내는 재료를 형성하고, 컬러필터나 색변환층을 조합시킴으로써 풀 컬러 표시를 수행할 수 있다.
물론, 단색 발광의 표시를 수행할 수도 있다. 예를 들어, 백색 발광을 이용하여 조명 장치를 형성할 수도 있고, 단색 발광을 이용하여 에어리어 컬러 타입의 발광장치를 형성할 수도 있다.
또한, 필요하다면 원편광판 등의 편광 필름 등의 광학 필름을 마련할 수도 있다.
아울러 여기서는 발광소자로서 유기 EL 소자에 대해 설명했으나, 발광소자로서 무기 EL 소자를 마련하는 것도 가능하다.
또한, 발광소자의 구동을 제어하는 트랜지스터(구동용 트랜지스터)와 발광소자가 전기적으로 접속되어 있는 예를 나타냈으나, 구동용 트랜지스터와 발광소자의 사이에 전류 제어용 트랜지스터가 접속되어 있는 구성일 수도 있다.
아울러 본 실시형태에서 나타내는 반도체 장치는 도 15에 나타낸 구성에 한정되는 것은 아니며, 본 발명의 기술적 사상에 기초하는 각종 변형이 가능하다.
이어서, 실시형태 1에 나타내는 트랜지스터를 적용한 반도체 장치의 일 형태에 상당하는 발광표시패널(발광 패널이라고도 함)의 외관 및 단면에 대해서 도 16을 이용하여 설명한다. 도 16(A)는 제 1 기판 상에 형성된 트랜지스터 및 발광소자를 제 2 기판과의 사이에 시일재에 의해 봉지한 패널의 상면도이며, 도 16(B)는 도 16(A)의 H-I에 있어서의 단면도에 상당한다.
제 1 기판(4501) 상에 마련된 화소부(4502), 신호선 구동회로(4503a, 4503b), 및 주사선 구동회로(4504a, 4504b)를 둘러싸도록 하여 시일재(4505)가 마련되어 있다. 또한 화소부(4502), 신호선 구동회로(4503a, 4503b) 및 주사선 구동회로(4504a, 4504b) 상에 제 2 기판(4506)이 마련되어 있다. 따라서 화소부(4502), 신호선 구동회로(4503a, 4503b) 및 주사선 구동회로(4504a, 4504b)는 제 1 기판(4501)과 시일재(4505)와 제 2 기판(4506)에 의해 충전재(4507)와 함께 밀봉되어 있다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(접착 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
또한 제 1 기판(4501) 상에 마련된 화소부(4502), 신호선 구동회로(4503a, 4503b) 및 주사선 구동회로(4504a, 4504b)는 트랜지스터를 복수 가지고 있고, 도 16(B)에서는 화소부(4502)에 포함되는 트랜지스터(4510)와 신호선 구동회로(4503a)에 포함되는 트랜지스터(4509)를 예시하고 있다.
트랜지스터(4509, 4510)는 In-Ga-Zn-O계 막을 산화물 반도체층으로서 포함하는 신뢰성이 높은 실시형태 1에 나타내는 트랜지스터를 적용할 수 있다. 본 실시형태에서 트랜지스터(4509, 4510)는 n채널형 트랜지스터이다.
절연층(4544) 상에서 구동회로용 트랜지스터(4509)의 산화물 반도체층의 채널 형성 영역과 중첩되는 위치에 도전층(4540)이 마련되어 있다. 도전층(4540)을 산화물 반도체층의 채널 형성 영역과 중첩되는 위치에 마련함으로써, BT 시험 전후에 있어서의 트랜지스터(4509)의 문턱 전압의 변화량을 저감시킬 수 있다. 또한, 도전층(4540)은 전위가 트랜지스터(4509)의 게이트 전극층과 동일할 수도 다를 수도 있으며, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층(4540)의 전위가 GND, 0V 또는 플로팅 상태일 수도 있다.
또한 4511은 발광소자에 상당하고, 발광소자(4511)가 갖는 화소 전극인 제 1 전극층(4517)은 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되어 있다. 아울러 발광소자(4511)의 구성은 제 1 전극층(4517), 전계 발광층(4512), 제 2 전극층(4513)의 적층 구조이지만, 본 실시형태에 나타낸 구성에 한정되지 않는다. 발광소자(4511)로부터 추출하는 광의 방향 등에 맞추어, 발광소자(4511)의 구성은 적절히 변경할 수 있다.
격벽(4520)은 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용하여 형성한다. 특히 감광성의 재료를 이용하여 제 1 전극층(4517) 상에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률로 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4512)은 단수의 층으로 구성되어 있을 수도, 복수의 층이 적층되도록 구성되어 있을 수도 있다.
발광소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극층(4513) 및 격벽(4520) 상에 보호막을 형성할 수도 있다. 보호막으로서는 질화 실리콘막, 질화 산화 실리콘막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동회로(4503a, 4503b), 주사선 구동회로(4504a, 4504b), 또는 화소부(4502)에 주어지는 각종 신호 및 전위는 FPC(4518a, 4518b)로부터 공급되고 있다.
본 실시형태에서는 접속 단자 전극(4515)이 발광소자(4511)가 갖는 제 1 전극층(4517)과 동일한 도전막으로 형성되고, 단자 전극(4516)은 트랜지스터(4509, 4510)가 갖는 소스 전극층 및 드레인 전극층과 동일한 도전막으로 형성되어 있다.
접속 단자 전극(4515)은 FPC(4518a)가 갖는 단자와 이방성 도전막(4519)을 통해 전기적으로 접속되어 있다.
발광소자(4511)로부터의 광의 추출 방향에 위치하는 기판은 가시광에 대한 투광성을 갖고 있어야만 한다. 그 경우에는 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름과 같은 가시광에 대한 투광성을 갖는 재료를 이용한다.
또한, 충전재(4507)로서는 질소나 아르곤 등의 불활성인 기체 외에, 자외선 경화 수지 또는 열경화 수지를 이용할 수 있고, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티랄) 또는EVA(에틸렌 비닐 아세테이트)를 이용할 수 있다. 본 실시형태는 충전재로서 질소를 이용하였다.
또한, 필요시에는 발광소자의 사출면에 편광판 또는 원편광판(타원 편광판을 포함함), 위상차판(λ/4판, λ/2판), 컬러필터 등의 광학 필름을 적절히 마련할 수도 있다. 또한, 편광판 또는 원편광판에 반사 방지막을 마련할 수도 있다. 예를 들어, 표면의 요철에 의해 반사광을 확산하여, 눈부심을 저감시킬 수 있는 안티글레어 처리를 실시할 수 있다.
신호선 구동회로(4503a, 4503b) 및 주사선 구동회로(4504a, 4504b)는 별도 준비된 기판 상에 단결정 반도체막 또는 다결정 반도체막에 의해 형성된 구동회로로 실장되어 있을 수도 있다. 또한, 신호선 구동회로만 혹은 일부, 또는 주사선 구동회로만 혹은 일부만을 별도 형성하여 실장할 수도 있으며, 본 실시형태는 도 16의 구성에 한정되지 않는다.
이상의 공정에 의해 반도체 장치로서 신뢰성이 높은 발광표시장치(표시 패널)를 제작할 수 있다.
아울러, 본 실시형태에 나타내는 구성은 다른 실시형태에 나타낸 구성을 적절히 조합하여 이용할 수 있는 것으로 한다.
(실시형태 9)
실시형태 1에 나타내는 트랜지스터를 적용한 반도체 장치는 전자 페이퍼로서 적용할 수 있다. 전자 페이퍼는 정보를 표시하는 것이면 모든 분야의 전자기기에 이용하는 것이 가능하다. 예를 들어, 전자 페이퍼를 이용하여, 전자서적(전자 북), 포스터, 전철 등의 교통수단의 차내 광고, 크레디트 카드 등의 각종 카드에서의 표시 등에 적용할 수 있다. 전자기기의 일례를 도 17, 도 18에 나타낸다.
도 17(A)는 전자 페이퍼로 만들어진 포스터(2631)를 도시하고 있다. 광고 매체가 종이의 인쇄물인 경우에는 광고의 교환은 인력에 의해 수행되지만, 전자 페이퍼를 이용하면 단시간에 광고의 표시를 변경할 수 있다. 또한, 표시도 손상되지 않고 안정된 화상을 얻을 수 있다. 아울러, 포스터는 무선으로 정보를 송수신할 수 있는 구성으로 할 수도 있다.
또한, 도 17(B)는 전철 등의 교통수단의 차내 광고(2632)를 도시하고 있다. 광고 매체가 종이의 인쇄물인 경우에는 광고의 교환은 인력에 의해 수행되지만, 전자 페이퍼를 이용하면 인력을 많이 들이지 않고 단시간에 광고의 표시를 변경할 수 있다. 또한 표시도 손상되지 않고 안정된 화상을 얻을 수 있다. 아울러, 차내 광고는 무선으로 정보를 송수신할 수 있는 구성으로 할 수도 있다.
또한, 도 18은 전자서적의 일례를 도시하고 있다. 예를 들어, 전자서적(2700)은 하우징(2701) 및 하우징(2703)의 2개의 하우징으로 구성되어 있다. 하우징(2701) 및 하우징(2703)은 축부(2711)에 의해 일체로 되어 있으며, 그 축부(2711)를 축으로 하여 개폐 동작을 수행할 수 있다. 이러한 구성에 의해 종이 서적과 같은 동작을 수행하는 것이 가능해진다.
하우징(2701)에는 표시부(2705)가 내장되고, 하우징(2703)에는 표시부(2707)가 내장되어 있다. 표시부(2705) 및 표시부(2707)는 연속 화면을 표시하는 구성으로 할 수도 있고, 다른 화면을 표시하는 구성으로 할 수도 있다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들어 우측의 표시부(도 18에서는 표시부(2705))에 문장을 표시하고, 좌측의 표시부(도 18에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 18에서는 하우징(2701)에 조작부 등을 구비한 예를 나타내고 있다. 예를 들어, 하우징(2701)에서 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비하고 있다. 조작 키(2723)에 의해 페이지를 넘길 수 있다. 또한, 하우징의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 할 수도 있다. 또한, 하우징의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록매체 삽입부 등을 구비하는 구성으로 할 수도 있다. 나아가, 전자서적(2700)은 전자 사전의 기능을 갖게 한 구성으로 할 수도 있다.
또한, 전자서적(2700)은 무선으로 정보를 송수신할 수 있는 구성으로 할 수도 있다. 무선에 의해, 전자서적 서버로부터 원하는 서적 데이터 등을 구입하여, 다운로드하는 구성으로 하는 것도 가능하다.
아울러, 본 실시형태에 나타내는 구성은 다른 실시형태에 나타낸 구성을 적절히 조합하여 이용할 수 있는 것으로 한다.
(실시형태 10)
실시형태 1에 나타내는 트랜지스터를 이용한 반도체 장치는 다양한 전자기기(게임기도 포함함)에 적용할 수 있다. 전자기기로서는, 예를 들어, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
도 19(A)는 텔레비전 장치의 일례를 나타내고 있다. 텔레비전 장치(9600)는 하우징(9601)에 표시부(9603)가 내장되어 있다. 표시부(9603)에 의해 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9605)에 의해 하우징(9601)을 지지한 구성을 나타내고 있다.
텔레비전 장치(9600)의 조작은 하우징(9601)이 구비하는 조작 스위치나, 별도의 리모콘 조작기(9610)에 의해 수행할 수 있다. 리모콘 조작기(9610)가 구비하는 조작 키(9609)에 의해 채널이나 음량의 조작을 수행할 수 있고 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(9610)에 이 리모콘 조작기(9610)로부터 출력되는 정보를 표시하는 표시부(9607)를 마련하는 구성으로 할 수도 있다.
아울러, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반적인 텔레비전 방송의 수신을 수행할 수 있고, 나아가 모뎀을 통해 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자들간 등)의 정보통신을 수행하는 것도 가능하다.
도 19(B)는 디지털 포토 프레임의 일례를 나타내고 있다. 예를 들어, 디지털 포토 프레임(9700)은 하우징(9701)에 표시부(9703)가 내장되어 있다. 표시부(9703)는 각종 화상을 표시하는 것이 가능하고, 예를 들어 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써 통상의 사진틀과 동일하게 기능시킬 수 있다.
아울러, 디지털 포토 프레임(9700)은 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록매체 삽입부 등을 구비하는 구성으로 한다. 이러한 구성은 표시부와 동일면에 배치할 수도 있으나, 측면이나 이면에 구비하면 디자인성이 향상되므로 바람직하다. 예를 들어, 디지털 포토 프레임의 기록매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 받아들이고, 그 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은 무선으로 정보를 송수신할 수 있는 구성으로 할 수도 있다. 무선에 의해 원하는 화상 데이터를 받아 표시시키는 구성으로 할 수도 있다.
도 20(A)는 휴대형 게임기이며, 하우징(9881)과 하우징(9891)의 2개의 하우징으로 구성되어 있고, 연결부(9893)에 의해 개폐 가능하게 연결되어 있다. 하우징(9881)에는 표시부(9882)가 내장되고, 하우징(9891)에는 표시부(9883)가 내장되어 있다. 또한, 도 20(A)에 나타내는 휴대형 게임기는, 그 외에 스피커부(9884), 기록매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새나 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9889)) 등을 구비하고 있다. 물론, 휴대형 게임기의 구성은 상술한 것에 한정되지 않으며, 적어도 본 발명에 따른 반도체 장치를 구비한 구성이면 되고, 그 외 부속설비가 적절히 마련된 구성으로 할 수 있다. 도 20(A)에 도시하는 휴대형 게임기는 기록매체에 기록되어 있는 프로그램 또는 데이터를 독출하여 표시부에 표시하는 기능이나, 다른 휴대형 게임기와 무선 통신을 수행하여 정보를 공유하는 기능을 갖는다. 아울러, 도 20(A)에 도시하는 휴대형 게임기가 갖는 기능은 이에 한정되지 않으며, 다양한 기능을 가질 수 있다.
도 20(B)는 대형 게임기인 슬롯머신의 일례를 도시하고 있다. 슬롯머신(9900)은 하우징(9901)에 표시부(9903)가 내장되어 있다. 또한, 슬롯머신(9900)은 그 외에 스타트 레버나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 구비하고 있다. 물론, 슬롯머신(9900)의 구성은 상술한 것에 한정되지 않으며, 적어도 본 발명에 따른 반도체 장치를 구비한 구성이면 되고, 그 외 부속설비가 적절히 마련된 구성으로 할 수 있다.
도 21(A)는 휴대전화기의 일례를 도시하고 있다. 휴대전화기(1000)는 하우징(1001)에 내장된 표시부(1002) 외에 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크(1006) 등을 구비하고 있다.
도 21(A)에 나타내는 휴대전화기(1000)는 표시부(1002)를 손가락 등으로 터치함으로써 정보를 입력할 수 있다. 또한, 전화를 걸거나 또는 메일을 작성하는 등의 조작은 표시부(1002)를 손가락 등으로 터치함으로써 수행할 수 있다.
표시부(1002)의 화면은 주로 3개의 모드가 있다. 첫번째는 화상의 표시를 주로 하는 표시 모드이며, 두번째는 문자 등의 정보의 입력을 주로 하는 입력 모드이다. 세번째는 표시 모드와 입력 모드의 2가지 모드가 혼합된 표시+입력 모드이다.
예를 들어, 전화를 걸거나 또는 메일을 작성하는 경우는 표시부(1602)를 문자의 입력을 주로 하는 문자 입력 모드로 하여, 화면에 표시시킨 문자의 입력 조작을 수행하면 된다. 이 경우, 표시부(1002)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대전화기(1000) 내부에 자이로, 가속도 센서 등의 기울기를 검출하는 센서를 갖는 검출 장치를 마련함으로써, 휴대전화기(1000)의 방향(세로인지 가로인지)을 판단하여 표시부(1002)의 화면 표시를 자동적으로 전환하도록 할 수 있다.
또한, 화면 모드의 전환은 표시부(1002)를 터치하는 것, 또는 하우징(1001)의 조작 버튼(1003)의 조작에 의해 수행된다. 또한, 표시부(1002)에 표시되는 화상의 종류에 따라 전환하도록 할 수도 있다. 예를 들어, 표시부에 표시하는 화상 신호가 동영상의 데이터이면 표시 모드, 텍스트 데이터이면 입력 모드로 전환한다.
또한, 입력 모드에서, 표시부(1002)의 광 센서로 검출되는 신호를 검지하여, 표시부(1002)의 터치 조작에 의한 입력이 일정기간 없는 경우에는 화면의 모드를 입력 모드에서 표시 모드로 전환하도록 제어할 수도 있다.
표시부(1002)는 이미지 센서로서 기능시킬 수도 있다. 예를 들어, 표시부(1002)에 손바닥이나 손가락을 접촉시켜 장문, 지문 등을 촬상함으로써 본인 인증을 수행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백라이트 또는 근적외광을 발광하는 센싱용 광원을 이용하면 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
도 21(B)도 휴대전화기의 일례이다. 도 21(B)의 휴대전화기는 하우징(9411)에 표시부(9412) 및 조작 버튼(9413)을 포함하는 표시장치(9410)와, 하우징(9401)에 조작 버튼(9402), 외부 입력단자(9403), 마이크(9404), 스피커(9405) 및 착신 시에 발광하는 발광부(9406)를 포함하는 통신장치(9400)를 갖고 있으며, 표시 기능을 갖는 표시장치(9410)는 전화 기능을 갖는 통신장치(9400)와 화살표의 2방향으로 탈착 가능하다. 따라서, 표시장치(9410)와 통신장치(9400)의 짧은 축끼리를 부착할 수도 있고, 표시장치(9410)와 통신 장치(9400)의 긴 축끼리를 부착할 수도 있다. 또한, 표시 기능만을 필요로 하는 경우, 통신장치(9400)로부터 표시장치(9410)를 분리하여 표시장치(9410)를 단독으로 이용할 수도 있다. 통신장치(9400)와 표시장치(9410)는 무선통신 또는 유선통신에 의해 화상 또는 입력 정보를 주고받을 수 있으며, 각각 충전 가능한 배터리를 갖는다.
아울러, 본 실시형태에 나타내는 구성은 다른 실시형태에 나타낸 구성을 적절히 조합하여 이용할 수 있는 것으로 한다.
10 : 펄스 출력 회로 11 : 제 1 배선
12 : 제 2 배선 13 : 제 3 배선
14 : 제 4 배선 15 : 제 5 배선
16 : 제 6 배선 17 : 제 7 배선
21 : 제 1 입력단자 22 : 제 2 입력단자
23 : 제 3 입력단자 24 : 제 4 입력단자
25 : 제 5 입력단자 26 : 제 1 출력 단자
27 : 제 2 출력 단자 31 : 제 1 트랜지스터
32 : 제 2 트랜지스터 33 : 제 3 트랜지스터
34 : 제 4 트랜지스터 35 : 제 5 트랜지스터
36 : 제 6 트랜지스터 37 : 제 7 트랜지스터
38 : 제 8 트랜지스터 39 : 제 9 트랜지스터
40 : 제 10 트랜지스터 41 : 제 11 트랜지스터
51 : 전원선 52 : 전원선
53 : 전원선 61 : 제 1 기간
62 : 제 2 기간 63 : 제 3 기간
64 : 제 4 기간 65 : 제 5 기간
400 : 기판 402 : 제 1 절연층
403 : 산화물 반도체막 404a : 산화물 반도체층
404b : 산화물 반도체층 404c : 산화물 반도체층
405a : 결정 영역 405b : 결정 영역
405c : 결정 영역 408 : 콘택홀
410a : 제 1 배선 410b : 제 2 배선
410c : 제 3 배선 411 : 제 1 단자
412 : 접속 전극 414 : 제 2 단자
415 : 도전층 416 : 전극층
418 : 도전층 421a : 제 1 전극층
421b : 제 1 전극층 421c : 제 1 전극층
422a : 제 4 전극층 422b : 제 4 전극층
422c : 접속 전극층 428 : 제 2 절연층
440A : 트랜지스터 440B : 트랜지스터
450 : 트랜지스터 455a : 제 2 전극층
455b : 제 3 전극층 455c : 제 2 전극층
455d : 제 3 전극층 455e : 제 2 전극층
455f : 제 3 전극층 580 : 기판
581 : 트랜지스터 583 : 절연층
585 : 절연층 587 : 전극층
588 : 전극층 589 : 구형 입자
590a : 흑색 영역 590b : 백색 영역
594 : 캐비티 595 : 충전재
596 : 기판 1000 : 휴대전화기
1001 : 하우징 1002 : 표시부
1003 : 조작 버튼 1004 : 외부 접속 포트
1005 : 스피커 1006 : 마이크
2600 : 트랜지스터 기판 2601 : 대향 기판
2602 : 시일재 2603 : 화소부
2604 : 표시소자 2605 : 착색층
2606 : 편광판 2607 : 편광판
2608 : 배선 회로부 2609 : 플렉시블 배선 기판
2610 : 냉음극관 2611 : 반사판
2612 : 회로 기판 2613 : 확산판
2631 : 포스터 2632 : 차내 광고
2700 : 전자서적 2701 : 하우징
2703 : 하우징 2705 : 표시부
2707 : 표시부 2711 : 축부
2721 : 전원 2723 : 조작 키
2725 : 스피커 4001 : 기판
4002 : 화소부 4003 : 신호선 구동회로
4004 : 주사선 구동회로 4005 : 시일재
4006 : 기판 4008 : 액정층
4010 : 트랜지스터 4011 : 트랜지스터
4013 : 액정소자 4015 : 접속 단자 전극
4016 : 단자 전극 4018 : FPC
4019 : 이방성 도전막 4020 : 절연층
4021 : 절연층 4030 : 화소 전극층
4031 : 대향 전극층 4032 : 절연층
4033 : 절연층 4035 : 스페이서
4040 : 도전층 4042 : 도전층
4501 : 기판 4502 : 화소부
4503a : 신호선 구동회로 4503b : 신호선 구동회로
4504a : 주사선 구동회로 4504b : 주사선 구동회로
4505 : 시일재 4506 : 기판
4507 : 충전재 4509 : 트랜지스터
4510 : 트랜지스터 4511 : 발광소자
4512 : 전계 발광층 4513 : 전극층
4515 : 접속 단자 전극 4516 : 단자 전극
4517 : 전극층 4518a : FPC
4518b : FPC 4519 : 이방성 도전막
4520 : 격벽 4540 : 도전층
4544 : 절연층 5300 : 기판
5301 : 화소부 5302 : 주사선 구동회로
5303 : 주사선 구동회로 5304 : 신호선 구동회로
5305 : 타이밍 제어 회로 5601 : 시프트 레지스터
5602 : 스위칭 회로 5603 : 트랜지스터
5604 : 배선 5605 : 배선
6400 : 화소 6401 : 스위칭용 트랜지스터
6402 : 구동용 트랜지스터 6403 : 용량 소자
6404 : 발광소자 6405 : 신호선
6406 : 주사선 6407 : 전원선
6408 : 공통 전극 7000 : 기판
7001 : 구동용 트랜지스터 7002 : 발광소자
7003 : 전극 7004 : EL층
7005 : 전극 7009 : 격벽
7010 : 기판 7011 : 구동용 트랜지스터
7012 : 발광소자 7013 : 전극
7014 : EL층 7015 : 전극
7016 : 차폐막 7017 : 도전막
7019 : 격벽 7020 : 기판
7021 : 구동용 트랜지스터 7022 : 발광소자
7023 : 전극 7024 : EL층
7025 : 전극 7027 : 도전막
7029 : 격벽 7030 : 게이트 절연층
7031 : 산화물 절연층 7032 : 절연층
7033 : 컬러필터층 7034 : 오버코트층
7035 : 보호 절연층 7040 : 게이트 절연층
7041 : 산화물 절연층 7042 : 절연층
7043 : 컬러필터층 7044 : 오버코트층
7045 : 보호 절연층 7051 : 산화물 절연층
7052 : 보호 절연층 7053 : 평탄화 절연층
7055 : 절연층 9400 : 통신장치
9401 : 하우징 9402 : 조작 버튼
9403 : 외부 입력단자 9404 : 마이크
9405 : 스피커 9406 : 발광부
9410 : 표시장치 9411 : 하우징
9412 : 표시부 9413 : 조작 버튼
9600 : 텔레비전 장치 9601 : 하우징
9603 : 표시부 9605 : 스탠드
9607 : 표시부 9609 : 조작 키
9610 : 리모콘 조작기 9700 : 디지털 포토 프레임
9701 : 하우징 9703 : 표시부
9881 : 하우징 9882 : 표시부
9883 : 표시부 9884 : 스피커부
9885 : 조작 키 9886 : 기록매체 삽입부
9887 : 접속 단자 9888 : 센서
9889 : 마이크로폰 9890 : LED 램프
9891 : 하우징 9893 : 연결부
9900 : 슬롯머신 9901 : 하우징
9903 : 표시부

Claims (4)

  1. 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 반도체 장치로서,
    상기 제 1 트랜지스터는,
    제 1 도전막;
    상기 제 1 도전막 위의 제 1 산화물 반도체층; 및
    상기 제 1 산화물 반도체층 위의 제 2 도전막을 포함하고,
    상기 제 2 트랜지스터는,
    제 3 도전막;
    상기 제 3 도전막 위의 제 2 산화물 반도체층; 및
    상기 제 2 산화물 반도체층 위의 제 4 도전막을 포함하고,
    상기 제 1 산화물 반도체층은 제 1 결정 영역을 포함하고,
    상기 제 1 결정 영역은 상기 제 1 산화물 반도체층의 표면에 형성되고,
    상기 제 2 산화물 반도체층은 제 2 결정 영역을 포함하고,
    상기 제 2 결정 영역은 상기 제 2 산화물 반도체층의 표면에 형성되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 제 1 배선과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나와 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 하나는 제 2 배선과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 1 트랜지스터의 소스 및 드레인 중 다른 하나와 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트에 신호가 입력되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 하나로부터 신호가 출력되고,
    상기 제 1 배선은 상기 제 2 배선보다 높은 전위를 가지는, 반도체 장치.
  2. 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 반도체 장치로서,
    상기 제 1 트랜지스터는,
    제 1 도전막;
    상기 제 1 도전막 위의 제 1 산화물 반도체층; 및
    상기 제 1 산화물 반도체층 위의 제 2 도전막을 포함하고,
    상기 제 2 트랜지스터는,
    제 3 도전막;
    상기 제 3 도전막 위의 제 2 산화물 반도체층; 및
    상기 제 2 산화물 반도체층 위의 제 4 도전막을 포함하고,
    상기 제 1 산화물 반도체층은 In, Ga, 및 Zn을 포함하고,
    상기 제 1 산화물 반도체층은 제 1 결정 영역을 포함하고,
    상기 제 1 결정 영역은 상기 제 1 산화물 반도체층의 표면에 형성되고,
    상기 제 2 산화물 반도체층은 In, Ga, 및 Zn을 포함하고,
    상기 제 2 산화물 반도체층은 제 2 결정 영역을 포함하고,
    상기 제 2 결정 영역은 상기 제 2 산화물 반도체층의 표면에 형성되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 제 1 배선과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나와 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 하나는 제 2 배선과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 1 트랜지스터의 소스 및 드레인 중 다른 하나와 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트에 신호가 입력되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 하나로부터 신호가 출력되고,
    상기 제 1 배선은 상기 제 2 배선보다 높은 전위를 가지는, 반도체 장치.
  3. 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 반도체 장치로서,
    상기 제 1 트랜지스터는,
    제 1 도전막;
    상기 제 1 도전막 위의 제 1 산화물 반도체층; 및
    상기 제 1 산화물 반도체층 위의 제 2 도전막을 포함하고,
    상기 제 2 트랜지스터는,
    제 3 도전막;
    상기 제 3 도전막 위의 제 2 산화물 반도체층; 및
    상기 제 2 산화물 반도체층 위의 제 4 도전막을 포함하고,
    상기 제 1 산화물 반도체층은 제 1 결정 영역을 포함하고,
    상기 제 1 결정 영역은 상기 제 1 산화물 반도체층의 표면에 형성되고,
    상기 제 2 산화물 반도체층은 제 2 결정 영역을 포함하고,
    상기 제 2 결정 영역은 상기 제 2 산화물 반도체층의 표면에 형성되고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 각각 오프 전류가 1×10-13 A 이하이며,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 제 1 배선과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나와 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 하나는 제 2 배선과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 1 트랜지스터의 소스 및 드레인 중 다른 하나와 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트에 신호가 입력되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 하나로부터 신호가 출력되고,
    상기 제 1 배선은 상기 제 2 배선보다 높은 전위를 가지는, 반도체 장치.
  4. 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 반도체 장치로서,
    상기 제 1 트랜지스터는,
    제 1 도전막;
    상기 제 1 도전막 위의 제 1 산화물 반도체층; 및
    상기 제 1 산화물 반도체층 위의 제 2 도전막을 포함하고,
    상기 제 2 트랜지스터는,
    제 3 도전막;
    상기 제 3 도전막 위의 제 2 산화물 반도체층; 및
    상기 제 2 산화물 반도체층 위의 제 4 도전막을 포함하고,
    상기 제 1 산화물 반도체층은 In, Ga, 및 Zn을 포함하고,
    상기 제 1 산화물 반도체층은 제 1 결정 영역을 포함하고,
    상기 제 1 결정 영역은 상기 제 1 산화물 반도체층의 표면에 형성되고,
    상기 제 2 산화물 반도체층은 In, Ga, 및 Zn을 포함하고,
    상기 제 2 산화물 반도체층은 제 2 결정 영역을 포함하고,
    상기 제 2 결정 영역은 상기 제 2 산화물 반도체층의 표면에 형성되고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 각각 오프 전류가 1×10-13 A 이하이며,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 제 1 배선과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나와 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 하나는 제 2 배선과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 1 트랜지스터의 소스 및 드레인 중 다른 하나와 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트에 신호가 입력되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 하나로부터 신호가 출력되고,
    상기 제 1 배선은 상기 제 2 배선보다 높은 전위를 가지는, 반도체 장치.
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