KR102273500B1 - 박막 트랜지스터 기판 및 이를 이용한 표시 장치 - Google Patents

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Abstract

본 발명의 박막 트랜지스터 기판은, GIP(Gate-In-Panel) 방식의 표시 장치에서, 박막 트랜지스터 소자의 구동 안정화를 꾀한 것으로, 표시 영역과 주변의 외곽 영역으로 구분된 기판;과, 상기 표시 영역에, 서로 교차하여 화소를 정의하는 복수개의 게이트 라인 및 데이터 라인과, 상기 게이트 라인들과 데이터 라인들의 각 교차점에 위치한 화소 박막 트랜지스터;와, 상기 외곽 영역에 실장되어, 복수개의 GIP 박막 트랜지스터들을 포함하여, 상기 게이트 라인들에 순차적으로 게이트 신호를 인가하는 게이트 드라이버;와, 상기 데이터 라인들의 일단과 연결되어, 데이터 신호를 인가하는 데이터 드라이버; 및 상기 게이트 드라이버 및 데이터 드라이버를 제어하는 제어부를 포함하며, 상기 화소 박막 트랜지스터와 상기 GIP 박막 트랜지스터들은, 각각 상기 기판 상에, 제 1 게이트 전극과, 상기 제 1 게이트 전극 상부에 형성된 액티브층과, 상기 액티브층 상에 상기 액티브층의 양측과 접속한 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극을 덮는 유기 절연막을 포함하며, 상기 GIP 박막 트랜지스터들은 각각 유기 절연막 상에, 상기 액티브층과 대응하여 형성된 제 2 게이트 전극을 더 포함하고, 상기 GIP 박막 트랜지스터들의 유기 절연막은, 상기 화소 박막 트랜지스터의 유기 절연막보다 두께가 작은 것을 특징으로 한다.

Description

박막 트랜지스터 기판 및 이를 이용한 표시 장치 {Thin Film Transistor Substrate and Display Device Using the Same}
본 발명은 표시 장치에 관한 것으로서, 특히 GIP(Gate-In-Panel) 방식의 표시 장치에서, 박막 트랜지스터 소자의 구동 안정화를 꾀한 박막 트랜지스터 기판 및 이를 이용한 표시 장치에 관한 것이다.
최근 본격적인 정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이 분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비 전력화의 우수한 성능을 지닌 여러가지 다양한 평판 표시 장치 (Flat Display Device)가 개발되어 기존의 브라운관(CRT: Cathode Ray Tube)을 빠르게 대체하고 있다.
이 같은 평판 표시 장치의 구체적인 예로는 액정 표시 장치(Liquid Crystal Display: LCD), 플라즈마 표시 장치(Plasma Display Panel Device: PDP), 전계방출 표시 장치(Field Emission Display Device: FED), 무기 또는 유기 재료를 포함한 전기발광 표시 장치 (Electro Luminescence Display Device: ELD) 등을 들 수 있는데, 이들은 공통적으로 화상을 구현하는 평판 표시 패널을 필수적인 구성요소로 하는 바, 평판 표시패널은 고유의 발광 또는 광학 이방성을 갖는 물질층을 사이에 두고 한쌍의 투명 절연기판을 대면 합착시킨 구성을 갖는다.
이러한 평판 표시 장치들 중 액정 표시 장치나 유기 발광 표시 장치는, 적어도 일 기판에 서로 교차하여 화소 영역을 정의하는 복수개의 게이트 라인 및 데이터 라인과, 상기 게이트 라인과 데이터 라인의 교차부에 박막 트랜지스터를 포함하여 박막 트랜지스터 기판을 구비한다.
그리고, 상기 박막 트랜지스터 기판은 게이트 라인을 구동하기 위한 게이트 드라이버와, 데이터 라인을 구동하기 위한 데이터 드라이버와 이들의 구동 타이밍을 제어하기 위한 타이밍 컨트롤러와, 구동 전압을 공급하는 전원부의 회로와 연결된다.
일반적으로, 이들 회로는 별도의 필름 또는 PCB(Printed Circuit Board)에 실장되지만, 이 중 게이트 드라이버는 장치의 간소화와 전력 소모를 줄이기 위해 박막 트랜지스터 기판 내에 실장될 수 있으며, 이러한 구조를 GIP(Gate-In-Panel) 구조라 한다.
또한, GIP 영역에는 게이트 드라이버에 구비되는 쉬프트 레지스터 및 레벨 쉬프터를 패널 내에 회로로 구비하며, 이 회로는 복수개의 박막 트랜지스터가 포함되어, 타이밍 컨트롤러로부터 게이트 스타트 펄스(GSP) 및 게이트 쉬프트 클럭 신호(GSC)와 게이트 출력 인에이블 신호(GOE)를 인가받아 순차적으로 게이트 라인들에 게이트 신호를 인가한다. 이러한 GIP 영역의 박막 트랜지스터는 각 화소 내의 박막 트랜지스터와 동일 공정에서 형성될 수 있다.
GIP 영역의 박막 트랜지스터는 게이트 드라이버의 구동시 전체 박막 트랜지스터가 계속적으로 턴온되어 구동되어야 하는 것으로, 상대적으로 프레임별 및 라인별 턴온/턴오프 상태를 달리하는 화소 영역의 박막 트랜지스터에 비해 장시간 구동시 열화가 심하다. 또한, GIP 영역은 게이트 라인을 구동하는 게이트 신호를 발생하는 것으로, 외부에서 들어오는 클럭 신호인 게이트 스타트 펄스 및 게이트 쉬프트 클럭 신호 및 게이트 출력 인에이블 신호에 동기하여 동작하게 되어 회로 내부의 딜레이를 고려하지 않아 GIP 내부의 박막 트랜지스터는 구동 속도가 높을 것이 요구된다.
그러나, 현재 GIP 영역의 박막 트랜지스터는 화소 영역의 박막 트랜지스터와 동일 공정에서 형성되고 있어, 동등 수준의 구동 속도를 가지며, 이에 따라 장시간 구동시 GIP 영역의 박막 트랜지스터의 상대적인 열화가 심하다.
상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 기판은, 표시 영역과 주변의 외곽 영역으로 구분된 기판;과, 상기 표시 영역에, 서로 교차하여 화소를 정의하는 복수개의 게이트 라인 및 데이터 라인과, 상기 게이트 라인들과 데이터 라인들의 각 교차점에 위치한 화소 박막 트랜지스터;와, 상기 외곽 영역에 실장되어, 복수개의 GIP 박막 트랜지스터들을 포함하여, 상기 게이트 라인들에 순차적으로 게이트 신호를 인가하는 게이트 드라이버;와, 상기 데이터 라인들의 일단과 연결되어, 데이터 신호를 인가하는 데이터 드라이버; 및 상기 게이트 드라이버 및 데이터 드라이버를 제어하는 제어부를 포함하며, 상기 화소 박막 트랜지스터와 상기 GIP 박막 트랜지스터들은, 각각 상기 기판 상에, 제 1 게이트 전극과, 상기 제 1 게이트 전극 상부에 형성된 액티브층과, 상기 액티브층 상에 상기 액티브층의 양측과 접속한 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극을 덮는 유기 절연막을 포함하며, 상기 GIP 박막 트랜지스터들은 각각 유기 절연막 상에, 상기 액티브층과 대응하여 형성된 제 2 게이트 전극을 더 포함하고, 상기 GIP 박막 트랜지스터들의 유기 절연막은, 상기 화소 박막 트랜지스터의 유기 절연막보다 두께가 작은 것에 그 특징이 있다.
그리고, 상기 화소 박막 트랜지스터는 상기 유기 절연막 상에 제 2 게이트 전극을 더 가질 수 있다.
상기 GIP 박막 트랜지스터들의 유기 절연막의 제 1 두께는 상기 화소 박막 트랜지스터의 유기 절연막의 제 2 두께의 3/4 이하인 것이 바람직하다.
또한, 상기 화소 박막 트랜지스터와 상기 GIP 박막 트랜지스터의 소스 전극 및 드레인 전극의 층과 상기 유기 절연막 사이의 층간에 공통적으로 무기 절연막을 더 가질 수도 있다.
한편, 상기 GIP 박막 트랜지스터 유기 절연막의 두께는 상기 무기 절연막의 두께보다 큰 것이 바람직하다.
또한, 동일한 목적을 달성하기 위한 본 발명의 표시 장치는, 상술한 박막 트랜지스터 기판에 표시 영역에 컬러 필터 어레이를 포함하여 대향되는 대향 기판과, 상기 박막 트랜지스터 기판과 대향 기판의 표시 영역에 액정층을 채워 액정 표시 장치로 구현할 수도 있고, 혹은 상기 박막 트랜지스터 기판의 각 박막 트랜지스터와 접속된 유기 발광 다이오드와, 표시 영역을 덮는 보호 기재를 더해 유기 발광 표시 장치로 구현할 수도 있다.
본 발명의 박막 트랜지스터 기판 및 이를 이용한 표시 장치는, 다음과 같은 효과가 있다.
GIP 구조의 박막 트랜지스터들에 대해, 장시간 구동에 따른 열화를 보상하기 위해, 듀얼 게이트 구조를 적용하여, 일정 시간 구동 후 제 1 게이트 전극에 문턱 전압을 보상하는 수준의 게이트 전압을 인가하여, 문턱 전압 보정이 구동 이후 이루어질 수 있다.
이러한 듀얼 게이트 구조에 있어서, 탑 게이트 전극과 그 하부의 박막 트랜지스터 구조(탑 게이트 전극을 제외한 나머지 트랜지스터 구조) 사이에 유기 절연막을 적용하되, 표시 영역에 구비된 박막 트랜지스터 상의 유기절연막 대비 작은 두께를 적용하여, 유기 절연막 구비에 의한 초기 문턱 전압 값 안정과 문턱 전압 값의 용이 조절을 동시에 꾀할 수 있다.
도 1은 본 발명의 박막 트랜지스터 기판의 가장 자리를 나타낸 평면도
도 2는 본 발명의 박막 트랜지스터 기판의 일 화소를 나타낸 평면도
도 3은 본 발명의 박막 트랜지스터 기판의 박막 트랜지스터, 데이터 라인, 링크 배선 부위, 게이트 패드 및 GIP 영역 박막 트랜지스터를 나타낸 단면도
도 4a 및 도 4b는 각각 탑 게이트와 하부 박막 트랜지스터 사이에 유기 절연막 유무에 따른 초기 문턱 전압과 전류의 관계를 나타낸 그래프
도 5a는 탑 게이트 전극과 하부 박막 트랜지스터 사이에 유기 절연막 구비시 탑 게이트에 인가한 게이트 전압에 따라 문턱 전압 변화를 나타낸 그래프
도 5b는 탑 게이트 전극과 하부 박막 트랜지스터 사이에 유기 절연막 구비시 Vds에 따른 전류 변화를 나타낸 그래프
도 6a는 탑 게이트 전극과 하부 박막 트랜지스터 사이에 유기 절연막 미구비시 탑 게이트 전극에 인가한 게이트 전압에 따라 문턱 전압 변화를 나타낸 그래프
도 6b는 탑 게이트 전극과 하부 박막 트랜지스터 사이에 유기 절연막 미구비시 Vds에 따른 전류 변화를 나타낸 그래프
도 7a 내지 도 7d는 탑 게이트 전극에 -10V~10V 범위로 게이트 전압 인가시 전류 변화를, 탑 게이트 전극과 하부 박막 트랜지스터 사이의 유기 절연막 두께에 따라 나타낸 그래프
이하, 첨부된 도면을 참조하여 본 발명의 박막 트랜지스터 기판 및 이를 이용한 표시 장치에 대해 설명한다.
도 1은 본 발명의 박막 트랜지스터 기판의 가장 자리를 나타낸 평면도이다.
도 1과 같이, 본 발명의 박막 트랜지스터 기판은, 크게, 표시 영역(AA)과 주변의 외곽 영역으로 구분된 기판(100)과, 상기 표시 영역(AA)에, 서로 교차하여 화소를 정의하는 복수개의 게이트 라인(GL) 및 데이터 라인(DL)과, 상기 게이트 라인들(GL)과 데이터 라인들(DL)의 각 교차점에 위치한 화소 박막 트랜지스터(TFT)와, 상기 외곽 영역에 실장되어, 복수개의 GIP 박막 트랜지스터들을 포함하여, 상기 게이트 라인들에 순차적으로 게이트 신호를 인가하는 게이트 드라이버(40)와, 상기 데이터 라인들의 일단과 연결되어, 데이터 신호를 인가하는 데이터 드라이버(50) 및 상기 게이트 드라이버(40) 및 데이터 드라이버(50)를 제어하는 제어부(60)를 포함한다.
또한, 외곽 영역을 구체적으로 기술하면, 기판(100)에 일단부에 위치하여 게이트 패드(GP)와 데이터 패드(DP)를 구비한 패드부(PA)와, 상기 게이트 라인들의 일측 끝에 위치한 게이트 구동 회로부(GCA)와, 상기 게이트 구동 회로부(GCA)의 일측에 위치한 신호 입력부(SIA)로 구분된다. 상기 게이트 드라이버(40)는 상기 게이트 구동 회로부(GCA) 및 신호 입력부(SIA)를 포함한다.
여기서, 상기 데이터 패드(DP)는 상기 데이터 라인(DL)들에 일대 일로 대응하여 구비되며, 상기 게이트 패드(GP)는 상기 데이터 드라이버(50)에 구비된 연결 배선을 통해 상기 제어부(60)와 연결되는 것으로, 게이트 구동에 관련된 타이밍 신호(GSP, GSC, GOE) 및 전압 신호(VGH, VGL, VSS)의 인가를 위해 구비되며, 이들 타이밍 신호 및 전압 신호는 이를 게이트 드라이버(40)를 통해 해당 클럭에 맞추어 각 게이트 라인에 쉬프트된 게이트 신호를 인가한다.
상기 게이트 구동회로부(GCA)는 다수의 박막 트랜지스터 및 캐패시터 등의 조합으로 이루어진 다수의 회로 블럭(15)이 구비된다.
또한, 상기 게이트 패드(GP)와 상기 게이트 드라이버(40)는 사이에 링크배선(14)이 구비되어 서로 연결되며, 상기 게이트 패드(GP)로부터 인가된 신호들은 연결 배선(16)을 통해 게이트 구동회로부(GCA)의 각 회로 블럭(15)에 분배된다.
여기서, 하나의 회로 블럭(15)은 표시 영역(AA)에 형성된 게이트 라인(11) 및 신호 입력부(SIA)의 제 2 연결 배선(16)과 연결된다.
한편, 도시한 바와 같이, 게이트 드라이버(40)를 기판(100)에 실장한 GIP(Gate-In-Panel) 구조에 있어서는, GIP 영역에 복수개의 트랜지스터가 계속적으로 턴온 상태를 유지하여, 화소 영역의 박막 트랜지스터 대비하여 장시간 구동시 열화 문제가 있으며, 이는 초기 상태로부터 Vth (문턱 전압)이 쉬프트되는 현상으로 나타난다. 이러한 문제를 해결하고, 다시 원래의 초기 상태의 Vth로 복귀시키기 위해, 박막 트랜지스터를 게이트를 이중으로 하는 듀얼 게이트(dual gate) 구조로 할 수 있으며, 장시간 구동 후, 탑 게이트 측에 Vth 를 보상하는 값의 전압을 인가하여 Vth 보상을 할 수 있다.
예를 들어, 듀얼 게이트 구조의 박막 트랜지스터에 있어서는, 일반적인 구동에서는 바텀 게이트에 게이트 전압을 인가하여 동작하고, 일정 시간 구동시 양의 값으로 쉬프트된 문턱 전압(Vth) 값을 다시 원래의 값으로 보상하기 위해 탑 게이트에 양 전압을 인가한다.
본 발명의 박막 트랜지스터 기판은, Vth 보상 기능을 갖는 듀얼 게이트 구조를 게이트 구동회로부(GCA)의 박막 트랜지스터들에 적용하는 한편, 상기 게이트 구동회로부(GCA)의 탑 게이트 전극과 그 하부의 박막 트랜지스터 구조 사이의 층간에 유기 절연막을 구비할 때, 상대적으로, 표시 영역(AA)에 구비하는 유기 절연막보다 낮은 두께를 적용하여, Vth 보상시 보다 Vth 쉬프트 조절을 용이하게 한 점을 특징으로 한다. 경우에 따라, 유기 절연막을 낮은 두께로 적용하는 부위는 신호 입력부(SIA)까지 확장될 수 있다.
그리고, 듀얼 게이트 구조는 게이트 구동회로부(GCA)뿐만 아니라 표시 영역의 박막 트랜지스터도 같은 형상을 가질 수 있다.
한편, 하기 설명하는 박막 트랜지스터 기판의 화소 예는 도 1의 직사각형의 화소를 화소 중심에서 꺽여진 지그재그 타입을 나타낸 것이며, 이는 시야각 보상을 위해 고려된 것이며, 이러한 화소 형태 변경은 당업자라면 용이하게 고려할 수 있는 수준이며, 본 발명의 특징인 유기 절연막 두께의 조절에서는 도 1과 도 2의 실시예가 일치한다. 또한, 화소의 꺽임각은 시야각을 보상하는 수준에서 변경 가능하다.
도 2는 본 발명의 박막 트랜지스터 기판의 일 화소를 나타낸 평면도이며, 도 3은 본 발명의 박막 트랜지스터 기판의 박막 트랜지스터, 데이터 라인, 링크 배선 부위, 게이트 패드 및 GIP 영역 박막 트랜지스터를 나타낸 단면도이다.
도 2와 같이, 본 발명의 박막 트랜지스터 기판은 기판(100)의 게이트 라인(GL)과 데이터 라인(DL)의 교차부에 형성된 화소 박막 트랜지스터(PTFT), 기판(100)의 화소 영역에 형성되어 화소 박막 트랜지스터(PTFT)와 접속되며, 복수개의 핑거 형상으로 분기된 화소 전극(160) 및 상기 화소 전극(160)과 중첩되어 프린지 전계(fringe field)를 발생시키는 공통 전극(140)을 포함한다.
상기 화소 박막 트랜지스터(PTFT)는 기판(100) 상에 게이트 전극(105)과, 상기 게이트 전극(105) 상을 덮는 게이트 절연막(215)과, 상기 게이트 절연막(215) 상에, 상기 게이트 전극(105)을 덮는 형상의 액티브층(115)과, 상기 액티브층(115) 상에 극 양측과 접속된 소스 전극(120a) 및 드레인 전극(120b)을 포함하여 이루어진다.
한편, 상기 게이트 전극(105)은 게이트 라인(GL)과 일체형으로 형성되거나 혹은 돌출되어 형성될 수 있고, 상기 소스 전극(120a)은 데이터 라인(DL)으로부터 돌출되어 형성된다.
또한, 공통 라인(CL)은 상기 게이트 라인(GL)과 동일층에서 일정 간격 이격되어 평행하게 형성될 수 있으며, 이는 일부 영역을 빼고 기판(100)의 표시 영역(AA)을 덮도록 형성된 공통 전극(140)과 접속된다. 도시된 도면에는 상기 공통 전극(140)이 화소 박막 트랜지스터(PTFT)를 제외한 영역을 덮도록 형성된 점을 나타낸다.
상기 공통 라인(CL)은 경우에 따라 화소 영역에서 제거될 수 있으며, 이 경우, 공통 전극(140)에 공통 전압 인가는 표시 영역 가장자리에 구비된 공통 라인과 콘택하여 이루어질 수 있다.
또한, 도 3과 같이, 상기 게이트 라인(GL)과 데이터 라인(DL)은 게이트 절연막(215)을 사이에 두고 절연될 수 있으며, 상기 화소 박막 트랜지스터(PTFT)와 데이터 라인(DL)을 덮는 무기 절연막 성분의 제 1 층간 절연막(235)이 형성된다.
게이트 배선(GL), 게이트 전극(105) 및 공통 배선(CL)은 Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같은 금속 물질이 이중층 이상 적층된 구조이거나, Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같은 금속 물질의 단일층 구조로 형성된다.
액티브층(115)은 게이트 절연막(215)을 사이에 두고 게이트 전극(105)과 중첩되며, 도시하지는 않았으나, 차례로 적층된 반도체층과 오믹 콘택층을 포함할 수 있다. 오믹 콘택층은 소스, 드레인 전극(120a, 120b)과 액티브층 사이의 전기 접촉 저항을 감소시키는 역할을 하며, 오믹 콘택층이 선택적으로 제거되어 액티브층이 노출되며, 오믹 콘택층이 제거된 영역이 채널 영역으로 정의된다. 그리고, 상기 액티브층(115)은 폴리실리콘, IGZO(Indium-Galium zinc Oxide) 계열의 산화물 반도체로 이루어질 수 있다.
소스 전극(120a)은 데이터 배선(DL)과 접속되어 데이터 배선(DL)의 데이터 신호를 공급받는다. 드레인 전극(120b)은 액티브층(115)의 채널 영역을 사이에 두고 소스 전극(120a)과 마주하도록 형성되어 데이터 배선(DL)의 데이터 신호를 화소 전극(160a)에 공급한다. 또한, 경우에 따라, 상기 액티브층(115)의 채널 영역을 보호하기 위해 상기 액티브층(115)의 채널 영역 상에 에치 스토퍼(미도시)가 형성되어, 상기 소스 전극(120a) 및 드레인 전극(120b)을 형성시 식각액이 액티브층(115)의 채널 영역으로 들어가는 것을 방지한다.
그리고, 상기와 같은 화소 박막 트랜지스터(PTFT)를 덮도록 제 1 층간 절연막(235)이 형성된다. 제 1 층간 절연막(235)은 SiNx, SiOx 등과 같은 무기 절연 물질로 형성된다. 그리고, 상기 제 1 층간 절연막(235) 상에는 유기 절연막(237a)이 제 1 두께(h1)로 형성된다. 상기 유기 절연막(237a)은 표면의 평탄화가 가능하도록 충분한 두께로 형성되는 것으로, 하부의 제 1 층간 절연막(235)이 약 500~4000Å의 얇은 두께로 형성되는데 반해 1㎛ 내지 4㎛의 두께로 형성된다.
상기 유기 절연막(237a) 상부에는 화소 박막 트랜지스터(PTFT)에 대응된 부위에 홀을 구비한 공통 전극(140)이 형성되며, 상기 공통 전극(140) 상에 제 2 층간 절연막(243)이 전면 형성된다.
상기 제 2 층간 절연막(243), 유기 절연막(237a), 제 1 층간 절연막(235)는 상기 드레인 전극(120b)의 일부가 노출하는 콘택홀(150a)을 구비하도록 일부 제거되며, 노출된 드레인 전극(120b)와 접속된 화소 전극(160)을 형성한다. 상기 화소 전극(160)은 화소 영역 내에 복수개로 분기되어 있으며, 분기된 화소 전극(160)은 상기 제 2 층간 절연막(143) 상에 위치한다.
앞서 설명한 구성들은 화소 박막 트랜지스터(PTFT)의 단면 구성을 설명한 것이며, 게이트 드라이버(40)로부터 게이트 패드(GP)에 연결되는 게이트 링크 배선(14)과, 데이터 드라이버(50)와 각 데이터 라인(DL)을 연결하는 데이터 링크 배선 부위에는 두꺼운 유기 절연막(237a)이 제거되어 무기막 성분의 게이트 절연막(215)과 제 1, 제 2 층간 절연막(235, 243)만이 남아있다.
그리고, 게이트 패드(GP) 부위는, 기판(100) 상에, 상기 게이트 라인(GL)과 동일층의 제 1 게이트 패드 패턴(125)과, 상기 제 1 게이트 패드 패턴 상에 형성된 게이트 절연막(215)과, 상기 게이트 절연막(215) 내 구비된 제 1 게이트 패드홀을 통해 노출되며, 상기 데이터 라인(DL)과 동일층에 위치한 제 1 게이트 패드 패턴(125)과 접속되는 제 2 게이트 패드 패턴(135)과, 상기 제 1, 제 2 층간 절연막(235, 243) 내 구비된 제 2 게이트 패드 홀을 통해 노출된 제 2 게이트 패드 패턴(135)과 접속되는 투명 전극 패턴(145)을 포함한다.
상기 투명 전극 패턴(145)이 게이트 패드(GP)의 최상부에 위치하며, 데이터 드라이버(50)와 접속되어, 제어부(60)로부터 게이트 구동에 관련된 클럭 신호 및 전압 신호를 인가받는다.
한편, 도 1의 GIP의 박막 트랜지스터를 포함한 게이트 구동회로(GCA)는, 화소 박막 트랜지스터와 유사한 구조의 바텀 게이트 전극(205)과, 상기 바텀 게이트 전극(205) 상을 덮는 게이트 절연막(215)과, 상기 게이트 절연막(215) 상에, 상기 바텀 게이트 전극(205)을 덮는 형상의 액티브층(225)과, 상기 액티브층(115) 상에 극 양측과 접속된 소스 전극(220a) 및 드레인 전극(220b)을 포함하여 이루어진다. 그리고, 상기 소스 전극(220a) 및 드레인 전극(220b)을 포함한 상기 게이트 절연막(215) 상을 제 1 층간 절연막(235)이 덮으며, 상기 제 1 층간 절연막(235) 상에는 상기 화소 박막 트랜지스터 부위의 유기 절연막(237a)의 제 1 두께(h1)에 비해 낮은 제 2 두께(h2)의 유기 절연막(237b)이 형성된다.
상기 유기 절연막(237b) 상에는 하부 박막 트랜지스터 구조를 덮는 탑 게이트 전극(240)이 형성된다. 여기서, 상기 탑 게이트 전극(240)은 도시되지 않았지만, 게이트 전압 인가 라인에 연결되어 있어, 정상 상태에서 게이트 라인에 연결되는 바텀 게이트 전극(205)과 동일한 게이트 전압이 인가되거나 혹은 플로팅 상태이고, 일정 시간 이후 Vth 보상이 필요한 경우 상기 탑 게이트 전극(240)에 Vth 보상에 필요한 전압을 인가한다. 예를 들어, Vth의 양의 쉬프트가 일어난 경우, 이를 음의 방향으로 보상이 필요하므로, 탑 게이트 전극(240)에는 양의 전압 값을 인가하여 Vth를 원상태로 돌아오게 한다. 경우에 따라 Vth의 음의 쉬프트가 일어난 경우는 반대의 보상이 필요하므로, 탑 게이트 전극(240)에 인가하는 전압은 음의 값일 수 있다. 구체적으로 인가하는 탑 게이트 전극(240)에 인가하는 전압의 값은 유기 절연막(237b)의 제 2 두께(h2)에 따라 달라질 수 있다.
또한, 상기 탑 게이트 전극(240)을 포함한 유기 절연막(237b) 상에는 제 2 층간 절연막(243)이 형성된다.
본 발명의 박막 트랜지스터 기판에 있어서, 동일한 부호의 층들은 같은 공정에서 형성되는 것이며, 표시 영역에 형성되는 유기 절연막(237a)과 GIP 영역의 유기 절연막(237b)은 서로 다른 높이를 갖는 것으로, 개구부, 차광부 및 반투과부가 정의되는 하프톤 마스크 혹은 회절 노광 마스크를 이용하여, 반투과부가 상기 GIP 영역에 대응시키고, 형성하는 유기 절연막(237b) 혹은 추가로 이용하는 포토 레지스트가 있을 때는 이의 감광성에 따라 표시 영역에 개구부 또는 투과부를 대응시켜 노광 및 현상을 진행하여, 서로 다른 높이의 유기 절연막(237a, 237b)을 형성한다.
예를 들어, 상기 유기 절연막이 네거티브 감광성 재료라면, 기판(100) 전면에, 동일한 제 1 두께(h1)의 수준으로 전면 도포 후, 상기 표시 영역에 마스크의 개구부를 대응시키고, 상기 GIP 영역에 마스크의 반투과부를 대응시키고, 링크 배선 부위나 게이트 패드 혹은 데이터 패드 부위는 차광부를 대응시켜 노광 및 현상을 진행하여, 각각 표시 영역에 전 두께 남아있는 유기 절연막(237a)과, GIP 영역에서 일부 제거되어 제 2 두께(h2)인 유기 절연막(237b)을 얻을 수 있다.
한편, 본 발명의 박막 트랜지스터 기판에 있어서, 표시 영역의 각 화소 박막 트랜지스터도 탑 게이트 전극을 구비하여, GIP 영역의 박막 트랜지스터와 동일한 형상의 듀얼 게이트(dual gate) 구조로 형성할 수도 있다.
그리고, 상기 GIP 박막 트랜지스터들의 유기 절연막(237b)의 제 2 두께(h2)는 상기 화소 박막 트랜지스터(PTFT)의 유기 절연막(237a)의 제 1 두께(h1)의 3/4 이하이며, 상기 유기 절연막(237a, 237b) 하부에 위치한 무기 절연막 성분의 제 1 층간 절연막(235)보다는 두께가 두꺼운 것이 바람직하다.
상술한 박막 트랜지스터 기판은, 여러 형태의 표시 장치에 적용될 수 있는 것으로, 간단한 예로 액정 표시 장치와 유기 발광 표시 장치를 고려할 수 있다.
예를 들어, 구현하고자 하는 표시 장치가 액정 표시 장치일 때, 상술한 박막 트랜지스터 기판에 표시 영역에 컬러 필터 어레이를 포함하여 대향되는 대향 기판과, 상기 박막 트랜지스터 기판과 대향 기판의 표시 영역에 액정층을 채워 액정 표시 장치로 구현할 수 있다.
혹은 상기 박막 트랜지스터 기판의 각 박막 트랜지스터와 접속된 유기 발광 다이오드와, 표시 영역을 덮는 보호 기재를 더해 유기 발광 표시 장치로도 구현할 수도 있다.
이하, 본 발명의 박막 트랜지스터 기판의 GIP 영역의 박막 트랜지스터에 게이트 전압 인가 값과 유기 절연막의 두께에 따라 Vth 특성에 따라 적절한 Vth 조절을 수행하는 방법에 대해 살펴본다.
도 4a 및 도 4b는 각각 탑 게이트 전극과 하부 박막 트랜지스터 사이에 유기 절연막 유무에 따른 초기 문턱 전압과 전류의 관계를 나타낸 그래프이다.
도 4a와 같이, 탑 게이트 전극과 그 하부의 박막 트랜지스터 사이에 유기 절연막이 있는 경우는, 1.00E-06A의 전류 조건에서, 초기 약 0.8V의 Vth (문턱 전압) 값을 가지며, 도 4b와 같이, 유기 절연막이 없는 경우는, 동일한 전류 조건에서, -3.8V로 Vth 값이 상당히 음의 값으로 치중됨을 알 수 있다. 이러한 초기 문턱 전압(initial Vth) 값이 음의 값으로 치우칠수록 박막 트랜지스터 턴온 구동에 필요한 전류(Ids) 값은 커져, 이러한 결과는 탑 게이트 전극과 하부의 박막 트랜지스터 사이에 유기 절연막을 구비한 구조가 초기 동작에 신뢰성 있는 구조임을 알 수 있다.
그런데, 대체적으로 박막 트랜지스터 기판 상에 구비된 유기 절연막은 표시 영역의 대부분의 영역을 채우는 공통 전극(140)과 중첩되는 하부 배선에 의한 전계 영향을 방지하기 위해 충분한 두께로 형성하여 저유전율을 꾀한다. 즉, 상기 표시 영역에 위치한 화소 박막 트랜지스터를 덮는 유기 절연막(237a)은 약 2㎛ 내지 4㎛ 의 두께로 형성한다. 또한, 그 성분은 그 상하부의 제 1, 제 2 층간 절연막(235, 243)이나, 게이트 절연막(215)의 무기 절연막과 유사한 수준의 투과율과 굴절률을 갖는 PAC(Photo Acryl Compound) 계열의 성분을 이용한다.
하지만, 본 발명의 발명자들은 하기 실험을 통해 상기 유기 절연막(237a)을 GIP 영역의 탑 게이트 전극(240) 하부에 적용시, 실질적으로 탑 게이트 전극(240)에 전압 인가로 Vth 쉬프트 조정이 어려운 점을 확인하였으며, 이를 통해 Vth 쉬프트 조정이 가능한 수준으로 GIP 영역의 유기 절연막(237b)의 두께를 줄이는 점을 제안한 것이다.
도 5a는 탑 게이트 전극과 하부 박막 트랜지스터 사이에 유기 절연막 구비시 탑 게이트 전극에 인가한 게이트 전압에 따라 문턱 전압 변화를 나타낸 그래프이며, 도 5b는 탑 게이트 전극과 하부 박막 트랜지스터 사이에 유기 절연막 구비시 Vds에 따른 전류 변화를 나타낸 그래프이다.
도 5a 및 도 5b의 실험은 탑 게이트 전극 하부에 표시 영역에 구비된 제 1 두께의 유기 절연막(237a)과 동등 수준의 두께를 갖는 유기 절연막이 있을 경우에 대한 실험이다.
도 5a 와 같이, Vds가 10V 인 조건에서, 탑 게이트 전극에 인가하는 전압 값을 20V에서 -20V로, 5V 단위로 하강시키며 관찰하면, Vth 값이 0V에서 5V 사이에서 점차 상승함을 알 수 있다. 실험 예에서는 GIP 영역에 구비된 박막 트랜지스터 중 2가지 박막 트랜지스터(T1, T6)로 실험을 하였음을 나타내며, 약간 상이하지만 같은 경향을 나타내고 있음을 알 수 있다. 즉, 탑 게이트 전극에 인가하는 전압 값을 낮출수록 문턱 전압(Vth)이 좀 더 크게 상승하는 것이다. 또한, 우측의 전류 값 변화를 통해, 탑 게이트 전극에 인가하는 전압 값을 증가시킬수록 Ids 전류 값이 작지만 선형적으로 커짐을 나타낸다.
예를 들어, T1 박막 트랜지스터를 살펴보면, 탑 게이트 전극에 인가되는 전압이 20V에서 -20V으로 총 40V 내에서 변화할 때, Vth 값은 0V에서 약 4V 사이로 변화하는 것으로, 탑 게이트 전극에 인가하는 전압이 약 1V 변할 때, Vth 값은 0.1V 변화하는 수준으로 실제 Vth 값 조절이 어려움을 알 수 있다.
또한, 도 5b는, 동등한 전류 조건에서, 탑 게이트 전극에 인가하는 전압 값이 음의 값으로 갈수록 Vds 값이 큰 경향을 보여주며, 이는 문턱 전압 Vth 역시 같은 경향을 나타내는 것으로, 앞의 도 5a와 유사한 해석을 보인다.
도 6a는 탑 게이트 전극과 하부 박막 트랜지스터 사이에 유기 절연막 미구비시 탑 게이트 전극에 인가한 게이트 전압에 따라 문턱 전압 변화를 나타낸 그래프이며, 도 6b는 탑 게이트 전극과 하부 박막 트랜지스터 사이에 유기 절연막 미구비시 Vds에 따른 전류 변화를 나타낸 그래프이다.
도 6a 및 도 6b는 앞의 탑 게이트 전극 하부에 유기 절연막을 구비시 유사한 경향을 나타내지만, 그 값에서 현저한 차이를 보이고 있다.
즉, 예를 들어, T1 박막 트랜지스터를 살펴보면, 탑 게이트 전극에 인가되는 전압이 10V에서 -10V으로 총 20V 내에서 변화할 때, Vth 값은 -8.887V에서 약 16.637V 사이로 변화하는 것으로, 탑 게이트 전극에 인가하는 전압이 약 1V 변할 때, Vth 값은 약 1.5V 변화하는 수준으로, 탑 게이트 전극에 인가되는 전압 값 변화가 작아도 Vth 쉬프트 폭이 큼을 알 수 있다.
또한, 도 6a와 그래프는, -10V에서 -5V로 탑 게이트 전극에 인가하는 전압을 변화할 때, 전류 밀도 상승폭이 크며, -5V에서 10V로 전압을 상승시킬 때는 이보다 전류의 변화 기울기가 작지만 앞서 도 5a의 구조 대비하여서는, T6에 대해서는 1.00E-04A에서 1.00E-03A로, T1에 대해서는 1.00E-05A에서 1.00E-04A로, 탑 게이트 전극에 인가하는 전압의 변화에 대한 전류 변화의 기울기가 큼을 알 수 있다.
즉, 도 6a 및 도 6b는 유기 절연막을 적용하지 않을 경우, 문턱 전압 조정이 유기 절연막을 적용한 구조 대비 용이함을 나타낸다.
하지만, 앞서 설명한 바와 같이, 탑 게이트 전극 하부에 유기 절연막을 구비하는 것은 초기 문턱 전압 값을 음의 값으로 쉬프트되지 않기 위해 구비되는 이유도 있으므로, 문턱 전압 값의 조정만을 고려하여 유기 절연막을 삭제할 수는 없다.
이하의 실험은 유기 절연막을 조절하여, 각각의 탑 게이트 전극의 효과를 비교한 것이다.
도 7a 내지 도 7d는 탑 게이트 전극에 -10V~10V 범위로 게이트 전압 인가시 전류 변화를, 탑 게이트와 하부 박막 트랜지스터 사이의 유기 절연막 두께에 따라 나타낸 그래프이다.
여기서, 도 7a는 유기 절연막이 없을 경우, 도 7b는 유기 절연막의 두께가 0.5㎛일 때, 도 7c는 유기 절연막의 두께가 1㎛일 때, 도 7d는 유기 절연막 두께가 2㎛일 때를 나타낸다. 실험 상에서, 표시 영역의 유기 절연막의 두께는 2㎛이다.
유기 절연막의 두께에 따라 초기 문턱 전압(Vth)이 다르며, 탑 게이트 전극에 인가하는 전압 대비하여 문턱 전압의 쉬프트 정도가 다르다. 이들 그래프들은 유기 절연막 두께가 높을수록 초기 문턱 전압 값이 0V에 가까워 안정화된 것을 나타내며, 유기 절연막 두께가 낮을수록 작은 값으로 탑 게이트 전극에 전압 인가로 문턱 전압 쉬프트가 가능함을 나타낸다.
도시된 그래프들에서, 본 발명에 적용된 예는 도 7b 및 도 7c이며, 이에 한하지 않고, 상기 GIP 박막 트랜지스터들의 유기 절연막(237b)의 제 2 두께(h2)는 상기 화소 박막 트랜지스터의 유기 절연막(237a)의 제 1 두께의 3/4 이하이며, 그 하부의 무기 절연막인 제 1 층간 절연막(235)보다 같거나 큰 수준에서 만족할 수 있을 것이다. 도 7c의 경우, 탑 게이트 전극에 인가하는 전압을 0.5V 인가할 때, Vth 쉬프트는 0.5V 변화함을 나타내고, 도 7b의 경우, Vth 쉬프트는 0.5V 변화함을 나타낸다. 또한, 도 7a 및 도 7d는 앞서 설명한 바와 같이, 도 7a는 탑 게이트 전극에 인가하는 전압 변화가 1V일 때, Vth 쉬프트는 1~1.5V 변화하고, 도 7d는 탑 게이트 전극에 인가하는 전압 변화가 1V일 때, Vth 쉬프트는 0.1V 변화함을 나타낸다.
한편, 상술한 예들에서, 문턱 전압의 보상을 탑 게이트 전극에 인가하는 전압 값을 조절한 예를 설명하였지만, 이에 한하지 않고, 하부 바텀 게이트 전극에 인가하는 전압 값을 조절하여 문턱 전압 값 조절이 가능할 수 있다. 이 경우에는, 탑 게이트 전극이 노멀 구동에 이용된다.
또한, 본 발명의 박막 트랜지스터 기판의 화소 구성에 대해 도 2는 일 예의 프린지 필드를 이용한 전극 구성을 나타내지만, 이에 한하지 않고, 동일층에서 서로 교번된 구조의 횡전계형 방식 등에도 이용될 수 있다.
그리고, 본 발명의 박막 트랜지스터 기판의 GIP 영역의 탑 게이트 전극은 상기 화소의 공통 전극이나 화소 전극의 형성 공정과 동일 공정에서 형성될 수 있다.
상술한 본 발명의 박막 트랜지스터 기판 및 이를 이용한 표시 장치는, GIP 구조의 박막 트랜지스터들에 대해, 장시간 구동에 따른 열화를 보상하기 위해, 듀얼 게이트 구조를 적용하여, 일정 시간 구동 후 제 1 게이트 전극에 문턱 전압을 보상하는 수준의 게이트 전압을 인가하여, 문턱 전압 보정이 구동 이후 이루어질 수 있다.
이러한 듀얼 게이트 구조에 있어서, 탑 게이트 전극과 그 하부의 박막 트랜지스터 구조(탑 게이트 전극을 제외한 나머지 트랜지스터 구조) 사이에 유기 절연막을 적용하되, 표시 영역에 구비된 박막 트랜지스터 상의 유기절연막 대비 작은 두께를 적용하여, 유기 절연막 구비에 의한 초기 문턱 전압 값 안정과 문턱 전압 값의 용이 조절을 동시에 꾀할 수 있다.
그리고, 상기 유기 절연막의 두께 조절은 하프톤 마스크 또는 회절 노광 마스크를 이용하여, 한 층의 유기 절연막에 대해 마스크 수를 늘리지 않고, 영역별 서로 다른 두께 적용이 가능하다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
AA: 표시 영역 PA: 패드 영역
GP: 게이트 패드 DP: 데이터 패드
SIA: 신호입력부 GCA: 게이트구동회로부
13: 화소 14: 링크 배선
15: 회로 블럭 40: 게이트 드라이버
50: 데이터 드라이버 60: 제어부
100: 기판 105: 게이트 전극
115: 액티브층 120a: 소스 전극
120b:드레인 전극 140: 공통 전극
150a: 콘택홀 160: 화소 전극
125: 제 1 게이트 패드 패턴 135: 제 2 게이트 패드 패턴
145: 투명 전극 패턴 205: 바텀 게이트 전극
215: 게이트 절연막 220a: 소스 전극
220b: 드레인 전극 225: 액티브층
235: 제 1 층간 절연막 237a, 237b: 유기 절연막
240: 탑 게이트 전극 243: 제 2 층간 절연막

Claims (9)

  1. 표시 영역과 주변의 외곽 영역으로 구분된 기판;
    상기 표시 영역에, 서로 교차하여 화소를 정의하는 복수개의 게이트 라인 및 데이터 라인과, 상기 게이트 라인들과 데이터 라인들의 각 교차점에 위치한 화소 박막 트랜지스터;
    상기 외곽 영역 내 상기 게이트 라인들 일측에 실장되어, 복수개의 GIP 박막 트랜지스터들을 포함하여, 상기 게이트 라인들에 순차적으로 게이트 신호를 인가하는 게이트 드라이버;
    상기 게이트 드라이버와 이격되며 상기 외곽 영역 내 상기 데이터 라인들 일측에 구비되고, 상기 데이터 라인들에 데이터 신호를 인가하는 데이터 드라이버; 및
    상기 게이트 드라이버 및 상기 데이터 드라이버를 제어하는 제어부를 포함하며,
    상기 화소 박막 트랜지스터와 상기 GIP 박막 트랜지스터들은,
    각각 상기 기판 상에, 제 1 게이트 전극과, 상기 제 1 게이트 전극 상부에 형성된 액티브층과, 상기 액티브층 상에 상기 액티브층의 양측과 접속한 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극을 덮는 유기 절연막을 포함하며
    상기 GIP 박막 트랜지스터들은 각각 상기 유기 절연막 상에, 상기 액티브층과 대응하여 형성된 제 2 게이트 전극을 더 포함하고,
    상기 GIP 박막 트랜지스터들의 유기 절연막은 상기 화소 박막 트랜지스터의 유기 절연막보다 얇은 두께를 가지는 박막 트랜지스터 기판.
  2. 제 1항에 있어서,
    상기 화소 박막 트랜지스터는 상기 유기 절연막 상에 제 2 게이트 전극을 더 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제 1항에 있어서,
    상기 GIP 박막 트랜지스터들의 유기 절연막의 제 1 두께는 상기 화소 박막 트랜지스터의 유기 절연막의 제 2 두께의 3/4 이하인 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제 3항에 있어서,
    상기 화소 박막 트랜지스터와 상기 GIP 박막 트랜지스터의 소스 전극 및 드레인 전극의 층과 상기 유기 절연막 사이의 층간에 공통적으로 무기 절연막을 더 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제 4항에 있어서,
    상기 GIP 박막 트랜지스터 유기 절연막의 두께는 상기 무기 절연막의 두께보다 큰 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 각각 표시 영역과 주변의 외곽 영역으로 구분되어 서로 대향된 제 1, 제 2 기판;
    상기 제 1 기판의 표시 영역에, 서로 교차하여 화소를 정의하는 복수개의 게이트 라인 및 데이터 라인과, 상기 게이트 라인들과 데이터 라인들의 각 교차점에 위치한 화소 박막 트랜지스터;
    상기 외곽 영역 내 상기 게이트 라인들 일측에 실장되어, 복수개의 GIP 박막 트랜지스터들을 포함하여, 상기 게이트 라인들에 순차적으로 게이트 신호를 인가하는 게이트 드라이버;
    상기 게이트 드라이버와 이격되며 상기 외곽 영역 내 상기 데이터 라인들 일측에 구비되고, 상기 데이터 라인들에 데이터 신호를 인가하는 데이터 드라이버;
    상기 제 1, 제 2 기판 사이에 채워진 액정층; 및
    상기 게이트 드라이버 및 데이터 드라이버를 제어하는 제어부를 포함하며,
    상기 화소 박막 트랜지스터와 상기 GIP 박막 트랜지스터들은
    각각 상기 제 1 기판 상에, 제 1 게이트 전극과, 상기 제 1 게이트 전극 상부에 형성된 액티브층과, 상기 액티브층 상에 상기 액티브층의 양측과 접속한 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극을 덮는 유기 절연막을 포함하며
    상기 GIP 박막 트랜지스터들은 각각 상기 유기 절연막 상에, 상기 액티브층과 대응하여 형성된 제 2 게이트 전극을 더 포함하고,
    상기 GIP 박막 트랜지스터들의 유기 절연막은 상기 화소 박막 트랜지스터의 유기 절연막보다 얇은 두께를 가지는 표시 장치.
  7. 표시 영역과 주변의 외곽 영역으로 구분된 기판;
    상기 기판의 표시 영역에, 서로 교차하여 화소를 정의하는 복수개의 게이트 라인 및 데이터 라인과, 상기 게이트 라인들과 데이터 라인들의 각 교차점에 위치한 화소 박막 트랜지스터;
    상기 각 화소 박막 트랜지스터와 접속된 유기 발광 다이오드;
    상기 표시 영역을 덮는 보호 기재;
    상기 외곽 영역 내 상기 게이트 라인들 일측에 실장되어, 복수개의 GIP 박막 트랜지스터들을 포함하여, 상기 게이트 라인들에 순차적으로 게이트 신호를 인가하는 게이트 드라이버;
    상기 게이트 드라이버와 이격되며 상기 외곽 영역 내 상기 데이터 라인들 일측에 구비되고, 상기 데이터 라인들에 데이터 신호를 인가하는 데이터 드라이버; 및
    상기 게이트 드라이버 및 데이터 드라이버를 제어하는 제어부를 포함하며,
    상기 화소 박막 트랜지스터와 상기 GIP 박막 트랜지스터들은
    각각 상기 기판 상에, 제 1 게이트 전극과, 상기 제 1 게이트 전극 상부에 형성된 액티브층과, 상기 액티브층 상에 상기 액티브층의 양측과 접속한 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극을 덮는 유기 절연막을 포함하며
    상기 GIP 박막 트랜지스터들은 각각 상기 유기 절연막 상에, 상기 액티브층과 대응하여 형성된 제 2 게이트 전극을 더 포함하고,
    상기 GIP 박막 트랜지스터들의 유기 절연막은 상기 화소 박막 트랜지스터의 유기 절연막보다 얇은 두께를 가지는 표시 장치.
  8. 제 1항에 있어서,
    상기 게이트 드라이버와 상기 데이터 드라이버 사이에 위치한 게이트 링크 배선 및 상기 데이터 드라이버와 상기 데이터 라인들 사이에 위치한 데이터 링크 배선을 더 포함하며,
    상기 유기 절연막은, 상기 외곽 영역 중 상기 게이트 링크 배선 및 상기 데이터 링크 배선에 구비되지 않은 박막 트랜지스터 기판.
  9. 제 1항에 있어서,
    상기 유기 절연막은 상기 외곽 영역 중 상기 게이트 드라이버와 상기 데이터 드라이버 사이에 구비되지 않은 박막 트랜지스터 기판.
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