JP6093220B2 - プロセッサ - Google Patents

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Description

本発明は、物（プロダクト。機械（マシン）、製品（マニュファクチャ）、組成物（コンポジション・オブ・マター）を含む。）、および方法（プロセス。単純方法および生産方法を含む。）に関する。特に、本発明の一形態は、半導体装置、又はその駆動方法、又はその製造方法に関する。または、本発明の一形態は、半導体装置として、特に、プロセッサおよび当該プロセッサの駆動方法に関する。
なお、本明細書において、半導体装置とは半導体素子（トランジスタ、ダイオード等）を含む回路、および同回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、表示装置、発光装置、照明装置及び電子機器等は全て半導体装置である。また、ここで、プロセッサとは、演算装置および制御装置を含む処理装置を指すものであり、例えば、マイクロプロセッサ、ＣＰＵ、ＭＰＵなどもプロセッサに含むものとする。
近年、半導体素子の微細化技術の向上に伴い、ＣＰＵやＭＰＵなどのプロセッサの集積度は大幅に向上し、プロセッサの処理速度も大きく向上している。その反面、半導体素子の微細化が進むにつれ、プロセッサに設けられる半導体素子数も莫大になり、半導体素子のリーク電流に起因する消費電力も大幅に増大している。
プロセッサの低消費電力化を図るための駆動方法の一つとして、パワーゲーティングと呼ばれるプロセッサの駆動方法がある（以下、パワーゲーティングの駆動方法とも呼ぶ）。パワーゲーティングの駆動方法とは、プロセッサで演算処理の必要がない期間には、プロセッサの一部（例えば演算部など）への電源供給を遮断して、無駄な電力の消費を防ぐ駆動方法である。
通常、プロセッサ中の記憶素子としては、レジスタやＳＲＡＭなどの揮発性記憶素子が用いられており、上記のパワーゲーティングの駆動方法でプロセッサの演算部などへの電源供給を停止すると、当該演算部に設けられた揮発性記憶素子のデータも消去されてしまう。これに対して、不揮発性記憶素子であるフラッシュメモリをプロセッサに付属して設けて、電源供給を停止する際に揮発性記憶素子のデータを不揮発性記憶素子に書き込むことでデータを保持することができる（例えば、特許文献１参照）。
特開２００９−１１６８５１号公報
上記のパワーゲーティングの駆動方法では、プロセッサの一部の電源をオフ状態にする際に揮発性記憶素子のデータを不揮発性記憶素子に書き込む動作（以下、当該動作を『データの退避』と呼ぶ。）が必要であり、逆に、プロセッサの一部の電源をオン状態にする際に不揮発性記憶素子のデータを揮発性記憶素子に書き込み直す動作（以下、当該動作を『データの復帰』と呼ぶ。）が必要になる。
データの退避とデータの復帰は、電源オフまたは電源オンの命令がプロセッサに与えられてから行われる。よって、電源オフまたは電源オンの命令が与えられると、プロセッサの多くの揮発性記憶素子および不揮発性記憶素子でデータの書き込みや読み出しが行われるため、プロセッサの消費電力が急激に増大する。これにより、プロセッサ中で瞬間的な電圧降下が生じ、プロセッサの誤動作につながるおそれがあった。
このような問題に対して、揮発性記憶素子および不揮発性記憶素子を複数のブロックに分割し、ブロックごとに逐次データの退避および復帰を行うことで、プロセッサの消費電力が急激に増大し、瞬間的な電圧降下が生じるのを防ぐことができる。しかしながら、電源オフまたは電源オンの命令が与えられた後に、逐次ブロックごとにデータの退避および復帰を行うため、データの退避および復帰に必要な時間が増大し、プロセッサの処理速度が低下するという問題がある。
上述の問題に鑑み、開示する発明の一態様では、誤動作が抑制され、消費電力の低減が図られたプロセッサを提供することを課題の一とする。または、処理速度が向上され、消費電力の低減が図られたプロセッサを提供することを課題の一とする。
または、上記プロセッサの駆動方法を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
開示する発明の一態様は、パワーゲーティングの駆動方法において、データの退避の一部を演算処理と並行して行い、且つデータの復帰の一部を演算処理と並行して実行するプロセッサである。このような態様により、データの退避期間および復帰期間に消費電力が急激に増大し、瞬間的な電圧降下が発生するのを防ぎ、且つデータの退避期間および復帰期間の増大を抑制する。より具体的には、例えば次のような構成を採用することができる。
開示する発明の一態様は、命令解析部と、揮発記憶ブロックおよび不揮発記憶ブロックが設けられた複数の論理回路ブロックを有する演算部と、第１の参照命令羅列および第２の参照命令羅列が格納された記憶部が設けられた退避復帰制御部と、電源制御部と、フラグ格納部と、を有し、命令解析部は、プロセッサ外部からの命令を受けて、演算部、退避復帰制御部および電源制御部に命令を与え、退避復帰制御部は、プロセッサ外部からの命令の羅列と第１の参照命令羅列の少なくとも一部とが一致すると、第１の参照命令羅列に従って、複数の論理回路ブロックの少なくとも一つに、揮発記憶ブロックから不揮発記憶ブロックにデータを退避させる命令を与え、また、退避復帰制御部は、命令解析部の命令を受けて、第２の参照命令羅列に従って、複数の論理回路ブロックの少なくとも一つに、不揮発記憶ブロックから揮発記憶ブロックにデータを復帰させる命令を与え、演算部の一部の論理回路ブロックは、退避復帰制御部の命令を受けて、揮発記憶ブロックと不揮発記憶ブロックとの間でデータの退避またはデータの復帰を行い、並行して演算部の他部の論理回路ブロックは、命令解析部の命令を受けて、揮発記憶ブロックに格納されたデータを用いて演算を行い、フラグ格納部は、退避復帰制御部によってデータの退避済みフラグまたはデータの復帰済みフラグが書き込まれ、電源制御部は、命令解析部または退避復帰制御部の命令を受けて演算部の電源をオン状態またはオフ状態とするプロセッサである。
開示する発明の一態様は、上記のプロセッサにおいて、演算部を停止させる際に行うデータの退避を、演算部の停止命令の前に、演算部の一部の論理回路ブロックで揮発記憶ブロックから不揮発記憶ブロックにデータを退避させ、並行して演算部の他部の論理回路ブロックで演算処理を行う一次退避と、演算部の停止命令の後に、演算部の他部の論理回路ブロックで揮発記憶ブロックから不揮発記憶ブロックにデータを退避させる二次退避と、に分割して行い、演算部を起動させる際に行うデータの復帰を、演算部の起動命令に従って、演算部の一部の論理回路ブロックで不揮発記憶ブロックから揮発記憶ブロックにデータを復帰させる一次復帰と、一次復帰の完了後に、演算部の他部の論理回路ブロックで不揮発記憶ブロックから揮発記憶ブロックにデータを復帰させ、並行して演算部の一部の論理回路ブロックで演算処理を行う二次復帰と、に分割して行うプロセッサである。
また、開示する発明の他の一態様は、上記のプロセッサにおいて、一次退避において、退避復帰制御部は、プロセッサ外部からの命令羅列と第１の参照命令羅列の少なくとも一部が一致すると、演算部の一部の論理回路ブロックに、揮発記憶ブロックから不揮発記憶ブロックにデータを退避させる命令を与え、演算部の一部の論理回路ブロックは、退避復帰制御部の命令を受けて、揮発記憶ブロックから不揮発記憶ブロックにデータを退避させ、並行して演算部の他部の論理回路ブロックは、演算処理を行い、演算部の一部の論理回路ブロックにおけるデータの退避に応じて、退避復帰制御部は、演算部の一部の論理回路ブロックの退避済みフラグをフラグ格納部に書き込み、二次退避において、命令解析部は、プロセッサの外部から演算部停止の命令を受けて、退避復帰制御部に演算部のデータ退避の命令を与え、退避復帰制御部は、退避済みフラグに従って、演算部の他部の論理回路ブロックに、揮発記憶ブロックから不揮発記憶ブロックにデータを退避させる命令を与え、演算部の他部の論理回路ブロックは、揮発記憶ブロックから不揮発記憶ブロックにデータを退避させ、演算部の他部の論理回路ブロックにおいてデータの退避が完了した後に、退避復帰制御部は、電源制御部に少なくとも演算部の電源をオフ状態とする命令を与え、電源制御部は、少なくとも演算部の電源をオフ状態とすることを特徴とするプロセッサである。
また、上記のプロセッサで、一次退避において、データの退避を行った演算部の一部の論理回路ブロックに新たなデータを書き込む場合、フラグ格納部に書き込まれた当該論理回路ブロックの退避済みフラグを消去することが好ましい。
また、上記のプロセッサで、一次退避において、演算部の一部の論理回路ブロックを複数に分割し、一次退避を複数回に分割して行うこともできる。
また、開示する発明の他の一態様は、上記のプロセッサにおいて、一次復帰において、命令解析部は、プロセッサの外部から演算部起動の命令を受けて、電源制御部に演算部の電源をオン状態とする命令を与え、退避復帰制御部に演算部のデータ復帰の命令を与え、電源制御部は、命令解析部の命令を受けて、少なくとも演算部の電源をオン状態とし、退避復帰制御部は、命令解析部の命令を受けて、第２の参照命令羅列に従って演算部の一部の論理回路ブロックに、不揮発記憶ブロックから揮発記憶ブロックにデータを復帰させる命令を与え、演算部の一部の論理回路ブロックは、不揮発記憶ブロックから揮発記憶ブロックにデータを復帰させ、演算部の一部の論理回路ブロックにおけるデータの復帰に応じて、退避復帰制御部は、演算部の一部の論理回路ブロックの復帰済みフラグをフラグ格納部に書き込み、演算部の一部の論理回路ブロックにおいてデータの復帰が完了した後に演算部の一部の論理回路ブロックのデータ復帰完了の信号を命令解析部に送り、二次復帰において、命令解析部は、データ復帰完了の信号を受けて、演算部の一部の論理回路ブロックに演算処理の命令を与え、退避復帰制御部は、演算部の他部の論理回路ブロックに、不揮発記憶ブロックから揮発記憶ブロックにデータを復帰させる命令を与え、演算部の他部の論理回路ブロックは、不揮発記憶ブロックから揮発記憶ブロックにデータを復帰させ、並行して、命令解析部の命令を受けて演算部の一部の論理回路ブロックは、演算処理を行い、演算部の他部の論理回路ブロックにおけるデータの復帰に応じて、退避復帰制御部は、演算部の他部の論理回路ブロックの復帰済みフラグをフラグ格納部に書き込むことを特徴とするプロセッサである。
また、上記のプロセッサで、二次復帰において、データの復帰がまだ行われていない演算部の他部の論理回路ブロックで演算処理を行う命令が与えられた場合、当該演算処理を行う命令を待機させることができる。さらに、当該論理回路ブロックの不揮発記憶ブロックから揮発記憶ブロックにデータを優先的に復帰させることが好ましい。
また、上記のプロセッサで、一次復帰において、演算部の一部の論理回路ブロックを複数に分割し、一次復帰を複数回に分割して行うこともできる。
上記において、揮発記憶ブロックは、レジスタを含んで構成されることが好ましい。また、不揮発記憶ブロックは、酸化物半導体を有するトランジスタを含んで構成されることが好ましい。
また、開示する発明の他の一態様は、プロセッサの演算部を停止させる際に行うデータの退避において、演算部の停止命令が与えられる前に当該停止命令を予測して、当該停止命令が与えられるまで使用されない演算部の一部で揮発記憶素子から不揮発記憶素子にデータを退避させ、並行して演算部の他部で演算処理を行い、演算部の停止命令が与えられると、演算部の他部で揮発記憶素子から不揮発記憶素子にデータを退避させ、演算部でデータの退避が完了すると、少なくとも演算部の電源をオフ状態とし、演算部を起動させる際に行うデータの復帰において、演算部の起動命令が与えられると、少なくとも演算部の電源をオン状態とし、演算部の電源がオン状態となると、当該起動命令が与えられた後に使用される演算部の一部で不揮発記憶素子から揮発記憶素子にデータを復帰させ、演算部の一部でデータを復帰させると、演算部の一部で演算処理を行い、並行して演算部の他部で不揮発記憶素子から揮発記憶素子にデータを復帰させる、プロセッサの駆動方法である。
なお、本明細書等において、「高電位」の用語は、ゲート電極に与えることにより、プロセッサに設けられたｎ型トランジスタがオン状態となり、ｐ型トランジスタがオフ状態となるのに十分な程度以上の電位を指す。また、本明細書等において、「低電位」の用語は、ゲート電極に与えることにより、プロセッサに設けられたｎ型トランジスタがオフ状態となり、ｐ型トランジスタがオン状態となるのに十分な程度以上の電位を指す。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
なお、「ソース電極」、「ドレイン電極」及び「ゲート電極」は単に「ソース」、「ドレイン」及び「ゲート」と呼んでもよい。また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
開示する発明の一態様は、誤動作が抑制され、消費電力の低減が図られたプロセッサを提供することができる。また、処理速度が向上され、消費電力の低減が図られたプロセッサを提供することができる。
また、上記プロセッサの駆動方法を提供することができる。
開示する発明の一態様に係るプロセッサのブロック図。 開示する発明の一態様に係るプロセッサの回路図。 開示する発明の一態様に係るプロセッサの回路図。 パワーゲーティング動作における時間とプロセッサの消費電力の関係を示すタイミングチャート。 開示する発明の一態様に係るプロセッサのブロック図。 開示する発明の一態様に係るプロセッサのブロック図。 開示する発明の一態様に係るプロセッサのブロック図。 開示する発明の一態様に係るプロセッサのブロック図。 開示する発明の一態様に係るプロセッサのフローチャート。 開示する発明の一態様に係るプロセッサのフローチャート。 開示する発明の一態様に係るプロセッサのフローチャート。 開示する発明の一態様に係るプロセッサのフローチャート。 開示する発明の一態様に係るプロセッサの一部の作製工程を示す断面図。 開示する発明の一態様に係るプロセッサの一部の作製工程を示す断面図。 開示する発明の一態様に係るプロセッサの一部の作製工程を示す断面図。 開示する発明の一態様に係るプロセッサの一部の作製工程を示す断面図。 開示する発明の一態様に係るプロセッサの一部を説明する平面図。 開示する発明の一態様に係るＣＰＵのブロック図。 電子機器を示す図。 酸化物半導体を用いたトランジスタの特性を示す図。 酸化物半導体を用いたトランジスタの特性評価用回路の回路図。 酸化物半導体を用いたトランジスタの特性評価用回路のタイミングチャート。 酸化物半導体を用いたトランジスタの特性を示す図。 酸化物半導体を用いたトランジスタの特性を示す図。 酸化物半導体を用いたトランジスタの特性を示す図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係るプロセッサの構成および動作について、図１乃至図１２を用いて説明する。
本実施の形態に示すプロセッサは、パワーゲーティング機能を有しており、以下のような方法で、演算部の停止と起動を行う。
プロセッサの演算部を停止させる際に行うデータの退避において、演算部の停止命令が与えられる前に当該停止命令を予測して、当該停止命令が与えられるまで使用されない演算部の一部で揮発記憶素子から不揮発記憶素子にデータを退避させ、並行して演算部の他部で演算処理を行う。演算部の停止命令が与えられると、演算部の他部で揮発記憶素子から不揮発記憶素子にデータを退避させ、演算部でデータの退避が完了すると、少なくとも演算部の電源をオフ状態とする。
また、プロセッサの演算部を起動させる際に行うデータの復帰において、演算部の起動命令が与えられると、少なくとも演算部の電源をオン状態とし、演算部の電源がオン状態となると、当該起動命令が与えられた後に使用される演算部の一部で不揮発記憶素子から揮発記憶素子にデータを復帰させる。演算部の一部でデータを復帰させると、演算部の一部で演算処理を行い、並行して演算部の他部で不揮発記憶素子から揮発記憶素子にデータを復帰させる。
このようなパワーゲーティングの駆動方法を用いることができる、プロセッサの構成について以下で説明する。
開示する発明の一態様に係る、プロセッサの構成を図１のブロック図に示す。図１に示すプロセッサ１００は、命令解析部１０１と、ｎ個（ｎは２以上の整数）の論理回路ブロック１０３＿１乃至１０３＿ｎを含む演算部１０２と、退避復帰制御部１０６と、フラグ格納部１０７と、電源制御部１０８と、を有する。また、複数の論理回路ブロック１０３＿１乃至１０３＿ｎには、それぞれ、揮発記憶ブロック１０４＿１乃至１０４＿ｎと不揮発記憶ブロック１０５＿１乃至１０５＿ｎが設けられている。なお、論理回路ブロック１０３＿１乃至１０３＿ｎ、揮発記憶ブロック１０４＿１乃至１０４＿ｎ、および不揮発記憶ブロック１０５＿１乃至１０５＿ｎは、各ブロックの番号の後ろに、＿１乃至＿ｎのように番号を付しているが、以下ブロックの番号を付す必要がない場合は、論理回路ブロック１０３、揮発記憶ブロック１０４および不揮発記憶ブロック１０５と表記する場合がある。
命令解析部１０１は、演算部１０２の各論理回路ブロック１０３＿１乃至１０３＿ｎと、退避復帰制御部１０６と、電源制御部１０８と電気的に接続されている。命令解析部１０１は、プロセッサ１００の外部、例えばキャッシュメモリやメインメモリなどの記憶装置、からの命令を受けて、演算部１０２の複数の論理回路ブロック１０３＿１乃至１０３＿ｎ、退避復帰制御部１０６、または電源制御部１０８に、命令に対応する制御信号を発信する。なお、本明細書等において、「命令」という用語は命令に対応する制御信号という意味も含み、「命令を与える」という用語は命令に対応する制御信号を発信するという意味も含む。
命令解析部１０１は例えば、演算部１０２の複数の論理回路ブロック１０３＿１乃至１０３＿ｎには演算処理の命令を与え、退避復帰制御部１０６には、演算部１０２の各論理回路ブロック１０３において揮発記憶ブロック１０４と不揮発記憶ブロック１０５の間でデータの退避または復帰を行わせる命令を与え、電源制御部１０８には、演算部１０２の複数の論理回路ブロック１０３＿１乃至１０３＿ｎの電源をオン状態とする命令を与える。
このような命令解析部１０１は、例えば、プロセッサ１００の外から与えられる命令を一時的に格納するフェッチ回路、当該フェッチ回路に格納された命令をデコードして制御信号を生成するデコーダなどを含む構成とすることができる。
演算部１０２は、命令解析部１０１と、退避復帰制御部１０６と、電源制御部１０８と電気的に接続されている。演算部１０２では、命令解析部１０１から命令を受けて複数の論理回路ブロック１０３＿１乃至１０３＿ｎで演算処理を行う。論理回路ブロック１０３は、複数の論理回路を含んでおり、当該複数の論理回路からなる演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）などを有する。
また、論理回路ブロック１０３に設けられた揮発記憶ブロック１０４は、少なくとも揮発記憶素子を有し、例えばレジスタを含んで構成される。揮発記憶ブロック１０４は、論理回路ブロック１０３の演算処理においてデータの書き込みおよび読み出しを行うので、少なくとも不揮発記憶ブロック１０５よりアクセス速度が速いものとする。
また、揮発記憶ブロック１０４を構成するトランジスタに用いる半導体材料は特に限定されないが、後述する不揮発記憶ブロック１０５に用いるオフ電流が低減されたトランジスタに用いる半導体材料とは、異なる禁制帯幅を持つ材料とすることが好ましい。このような半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
また、論理回路ブロック１０３に設けられた不揮発記憶ブロック１０５は、少なくとも上記揮発記憶素子よりデータの保持時間が長い不揮発記憶素子を有する。不揮発記憶ブロック１０５は、揮発記憶ブロック１０４のデータに対応する電荷が保持されたノードと電気的に接続されており、パワーゲーティングの駆動方法において演算部１０２をオフ状態としたときに、揮発記憶ブロック１０４のデータを退避させるために用いる。よって、不揮発記憶ブロック１０５は、少なくとも揮発記憶ブロック１０４よりデータ保持時間が長いものとする。
ここで、不揮発記憶ブロック１０５の構成例について、図２（Ａ）乃至図２（Ｃ）に示す回路図を用いて説明する。
図２（Ａ）に示す不揮発記憶ブロック１０５は、トランジスタ１１０と、容量素子１１１と、を有しており、トランジスタ１１０を介して揮発記憶ブロック１０４と電気的に接続されている。なお本実施の形態において、トランジスタ１１０は、ｎチャネル型トランジスタであるものとして説明するが、適宜ｐチャネル型トランジスタを用いてもよく、その場合は適宜ゲート電極に与える電位を入れ替えて用いればよい。
具体的には、トランジスタ１１０のソース電極（またはドレイン電極）と、揮発記憶ブロック１０４のデータに対応する電荷が保持されたノードとが電気的に接続されている。また、トランジスタ１１０のドレイン電極（またはソース電極）と、容量素子１１１の一方の電極と、が電気的に接続されている（以下、当該ノードをノードＭ１と呼ぶ場合がある）。また、トランジスタ１１０のゲート電極には、制御信号Ｓ１が与えられており、トランジスタ１１０は制御信号Ｓ１の電位に応じてオン状態またはオフ状態となる。また、容量素子１１１の他方の電極には、所定の電位が与えられている。ここで、所定の電位とは、例えば接地電位（ＧＮＤ）などである。このように、容量素子１１１を設けることにより、ノードＭ１に多くの電荷を保持することができ、データの保持特性を向上させることができる。
トランジスタ１１０としては、オフ電流が極めて低いトランジスタを用いることが好ましい。オフ電流が極めて低いトランジスタは、単結晶シリコン半導体よりもバンドギャップが広く、真性キャリア密度が単結晶シリコンよりも低い、ワイドバンドギャップ半導体を、チャネル形成領域に含むことが好ましい。例えば、当該ワイドバンドギャップ半導体のバンドギャップは、１．１ｅＶより大きく、好ましくは２．５ｅＶ以上４ｅＶ以下、より好ましくは３ｅＶ以上３．８ｅＶ以下とすればよい。このようなワイドバンドギャップ半導体の一例として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体などの金属酸化物でなる酸化物半導体などを適用することができる。また、アモルファスシリコンや微結晶シリコンなどを用いたトランジスタは、単結晶シリコンを用いたトランジスタよりオフ電流が低いので、アモルファスシリコンや微結晶シリコンなどをトランジスタ１１０に用いる構成としても良い。
ここで、単結晶シリコンのバンドギャップは１．１ｅＶ程度であり、ドナーやアクセプタによるキャリアが全く存在しない状態（真性半導体）であっても、熱励起キャリアの濃度は１×１０１１ｃｍ−３程度である。それに対して、上記のワイドバンドギャップ半導体であるＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体のバンドギャップは、３．２ｅＶ程度であり、熱励起キャリア濃度は１×１０−７ｃｍ−３程度となる。トランジスタのオフ抵抗（トランジスタがオフ状態の時における、ソースとドレイン間の抵抗をいう。）は、チャネル形成領域における熱励起キャリアの濃度に反比例するので、Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体のオフ時の抵抗率は、シリコンと比較して１８桁も大きいことになる。
このようなワイドバンドギャップ半導体をトランジスタ１１０に用いることにより、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、より好ましくは１０ｚＡ以下となる。
例えば、トランジスタ１１０の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下である場合には、１０４秒以上のデータ保持を行うことも可能である。なお、当該保持時間が、トランジスタ１１０の特性やトランジスタ１１０の電極に接続された容量１１１の容量値、温度などによって変動することはいうまでもない。
本実施の形態において、トランジスタ１１０に用いるオフ電流の極めて低いトランジスタとしては、酸化物半導体を含むトランジスタを用いる。
揮発記憶ブロック１０４からデータの退避を行う際は、制御信号Ｓ１として高電位を与えてトランジスタ１１０をオン状態とすることにより、揮発記憶ブロック１０４のデータに対応する電荷が保持されたノードの電位が、ノードＭ１に与えられる。その後、制御信号Ｓ１の電位として低電位を与えてトランジスタ１１０をオフ状態とすることにより、ノードＭ１に与えられた電荷が保持される。ここで、トランジスタ１１０のオフ電流は極めて低いので、ノードＭ１の電荷は長時間にわたって保持される。
また、揮発記憶ブロック１０４にデータの復帰を行う際は、制御信号Ｓ１として高電位を与えてトランジスタ１１０をオン状態とすることにより、ノードＭ１の電位が、揮発記憶ブロック１０４のデータに対応する電荷が保持されるノードに与えられる。
このように、ワイドバンドギャップ半導体などをトランジスタ１１０に用いることにより、トランジスタ１１０におけるオフ電流を極めて小さくすることができる。よって、トランジスタ１１０をオフ状態とすることで、ノードＭ１の電位を極めて長時間にわたって保持することが可能である。このような構成とすることにより、不揮発記憶ブロック１０５を電源の供給なしでデータを保持することができる不揮発型の記憶素子として用いることができる。
また不揮発記憶ブロック１０５は図２（Ｂ）に示すように、図２（Ａ）に示す構成に加えて、さらにトランジスタ１１２を設けた構成としても良い。トランジスタ１１２は、ゲート電極とノードＭ１とが電気的に接続されており、ドレイン電極（またはソース電極）と揮発記憶ブロック１０４のデータに対応する電荷が保持されたノードとが電気的に接続されており、ソース電極（またはドレイン電極）に所定の電位が与えられている。
図２（Ｂ）に示す不揮発記憶ブロック１０５では、上記データの退避でノードＭ１に保持された電位に応じてトランジスタ１１２の状態が異なる。すなわち、上記データの退避で高電位が与えられた場合には、トランジスタ１１２が「オン状態」となり、低電位が与えられた場合には、トランジスタ１１２が「オフ状態」となる。
データの復帰においては、トランジスタ１１２のドレイン電極の電位が、揮発記憶ブロック１０４のデータに対応する電荷が保持されるノードに与えられる。すなわち、上記データの退避でノードＭ１に高電位が与えられた場合には、トランジスタ１１２が「オン状態」となっておりトランジスタ１１２のソース電極の電位が揮発記憶ブロック１０４に与えられる。また、上記データの退避でノードＭ１に低電位が与えられた場合には、トランジスタ１１２が「オフ状態」となっておりトランジスタ１１２のソース電極の電位は揮発記憶ブロック１０４に与えられない。
また、トランジスタ１１２は、情報の読み出し速度を向上させるという観点から、上述の揮発記憶ブロック１０４に用いたトランジスタと同様のトランジスタを用いることが好ましい。
なお、トランジスタ１１２のソース電極と容量素子１１１の他方の電極とは、同じ電位としても良いし、異なる電位としても良い。トランジスタ１１２のソース電極と容量素子１１１の他方の電極とが電気的に接続されている構成としても良い。また、容量素子１１１は必ずしも設ける必要はなく、例えば、トランジスタ１１２の寄生容量が大きい場合は、当該寄生容量で容量素子１１１の代替とすることができる。
ここで、トランジスタ１１０のドレイン電極およびトランジスタ１１２のゲート電極、すなわちノードＭ１は、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。しかしながら、トランジスタ１１０のオン・オフで直接的にデータの書き換えを行うことができるので、高電圧を用いてのフローティングゲート内への電荷の注入およびフローティングゲートからの電荷の引き抜きが不要である。つまり、不揮発記憶ブロック１０５では、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧が不要である。よって、本実施の形態に記載の不揮発記憶ブロック１０５を用いることにより、データの退避の際に必要な消費電力の低減を図ることができる。
また同様の理由により、データの書き込み動作や消去動作に起因する動作速度の低下を抑制することができるので、不揮発記憶ブロック１０５の動作の高速化が実現される。また同様の理由により、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、本実施の形態に記載の不揮発記憶ブロック１０５は、従来のフローティングゲート型トランジスタと異なり、原理的な書き込み回数の制限が存在しないことを意味する。以上により、不揮発記憶ブロック１０５は、レジスタなどの多くの書き換え回数や高速動作を要求される記憶装置としても十分に用いることができる。
また不揮発記憶ブロック１０５は図２（Ｃ）に示すように、図２（Ｂ）に示す構成に加えて、さらにトランジスタ１１３を設けた構成としても良い。トランジスタ１１３は、ゲート電極に制御信号Ｓ２が与えられており、ドレイン電極（またはソース電極）と揮発記憶ブロック１０４のデータに対応する電荷が保持されたノードとが電気的に接続されており、ソース電極（またはドレイン電極）とトランジスタ１１２のドレイン電極とが電気的に接続されている。
ここで制御信号Ｓ２は、上記データの復帰を行う際にトランジスタ１１３のゲート電極に高電位を与える信号であり、高電位のＳ２を与えることで、トランジスタ１１３をオン状態とすることができる。これにより、データの復帰を行う際にトランジスタ１１２のオン状態またはオフ状態に応じた電位を、揮発記憶ブロック１０４のデータに対応する電荷が保持されるノードに与えることができる。
なお、トランジスタ１１３は、情報の読み出し速度を向上させるという観点から、上述の揮発記憶ブロック１０４に用いたトランジスタと同様のトランジスタを用いることが好ましい。
なお、不揮発記憶ブロック１０５は、図２（Ａ）乃至図２（Ｃ）に示す構成に限られるものではない。例えば、相変化メモリ（ＰＣＭ：Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）や抵抗変化型メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などを用いることができる。
ここで、図２（Ｃ）に示す構成を用いた、揮発記憶ブロック１０４および不揮発記憶ブロック１０５を有する記憶装置の具体的な構成例について、図３に示す回路図を用いて説明する。
図３に示す記憶装置は、揮発記憶ブロック１０４と、不揮発記憶ブロック１０５と、トランジスタ１１３と、トランジスタ１１４と、スイッチ１１５と、論理素子１１６と、容量素子１１７と、を有する。なお、論理素子１１６は、論理（値）を反転させる機能を有する素子である。不揮発記憶ブロック１０５は、トランジスタ１１０、容量素子１１１およびトランジスタ１１２を有する。ここで、揮発記憶ブロック１０４、不揮発記憶ブロック１０５およびトランジスタ１１３は、上記において図２（Ｃ）を用いて説明したものと同様の構成とすることができる。
図３では、トランジスタ１１３は、一導電型（例えば、ｎチャネル型）のトランジスタであり、トランジスタ１１４は、一導電型とは異なる導電型（例えば、ｐチャネル型）のトランジスタである例を示す。
トランジスタ１１３およびトランジスタ１１４のゲート電極に制御信号Ｓ２が与えられており、制御信号Ｓ２が高電位のときはトランジスタ１１３だけがオン状態となり、制御信号Ｓ２が低電位のときはトランジスタ１１４だけがオン状態となる。
トランジスタ１１２のソース電極は、電位Ｖ１が与えられる配線に電気的に接続され、ドレイン電極は、トランジスタ１１３のソース電極と電気的に接続される。トランジスタ１１３のドレイン電極はトランジスタ１１４のドレイン電極と電気的に接続される。トランジスタ１１４のソース電極は電位Ｖ２が与えられる配線と電気的に接続される。トランジスタ１１３のドレイン電極と、トランジスタ１１４のドレイン電極と、論理素子１１６の入力端子と、容量素子１１７の一方の電極とは、電気的に接続される（以下、当該ノードをノードＭ２と呼ぶ場合がある）。ここで、電位Ｖ１は接地電位（ＧＮＤ）などの低電位が与えられ、電位Ｖ２は高電位（ＶＤＤ）などが主に与えられる。
また、容量素子１１１の他方の電極、および容量素子１１７の他方の電極は、電位Ｖ１が与えられる配線と電気的に接続されている。
スイッチ１１５は、制御信号Ｓ１及び制御信号Ｓ２とは異なる制御信号Ｓ３によって第１の端子と第２の端子の間の導通状態または非導通状態を選択される。
トランジスタ１１０のソース電極と、揮発記憶ブロック１０４のデータに対応する電荷が保持されるノードとが電気的に接続される。図３では、揮発記憶ブロック１０４の出力端子ＯＵＴから出力された信号が、トランジスタ１１０のソース電極に入力される例を示した。トランジスタ１１３のドレイン電極から出力される信号は、論理素子１１６によってその位相が反転された反転信号となり、制御信号Ｓ３によって第１の端子と第２の端子間が導通状態となったスイッチ１１５を介して揮発記憶ブロック１０４に入力される。
なお、図３では、トランジスタ１１３のドレイン電極から出力される信号は、論理素子１１６及びスイッチ１１５を介して揮発記憶ブロック１０４の入力端子（図３中、ＩＮと記載）に入力する例を示したが、本発明の一態様はこの構成に限定されない。トランジスタ１１３のドレイン電極から出力される信号が、位相を反転させられることなく、揮発記憶ブロック１０４に入力されてもよい。例えば、揮発記憶ブロック１０４内に、入力端子から入力された信号の位相が反転した信号が保持されるノードが存在する場合に、トランジスタ１１３のドレイン電極から出力される信号を当該ノードに入力することができる。
図３において、電位Ｖ１と電位Ｖ２の電位差に相当する電圧が、記憶装置に電源電圧として供給されている。揮発記憶ブロック１０４には電位Ｖ１と電位Ｖ２の電位差に相当する電圧が、電源電圧として供給されていてもよい。揮発記憶ブロック１０４に電源電圧が供給されない期間では、電位Ｖ１と電位Ｖ２をほぼ等電位として電源オフの状態にする。この場合、例えば当該期間のみ電位Ｖ２を接地電位とすればよい。
なお、スイッチ１１５は、トランジスタを用いて構成することができる。当該トランジスタはｎチャネル型トランジスタであってもよいし、ｐチャネル型トランジスタであってもよい。また、ｎチャネル型トランジスタとｐチャネル型トランジスタを組み合わせて用いてもよい。例えば、スイッチ１１５として、アナログスイッチを用いることができる。
図３における揮発記憶ブロック１０４は、第１の論理素子及び第２の論理素子を有する。そして、第１の論理素子の入力端子は第２の論理素子の出力端子と接続され、第２の論理素子の入力端子は第１の論理素子の出力端子と接続された構成を有する。第１の論理素子及び第２の論理素子は、それぞれ電源電圧が供給されている期間のみ、入力された信号に対応する信号を出力する。
また、第１及び第２の論理素子は、論理（値）を反転させる素子であり、例えばインバータやクロックドインバータ等を用いることができる。
以上に示した、揮発記憶ブロック１０４および不揮発記憶ブロック１０５は、例えば、上記ＡＬＵの入力データや演算結果を一時的に格納するバッファレジスタや、汎用レジスタとして用いることができる。
図１に示すように、退避復帰制御部１０６は、命令解析部１０１と、演算部１０２の各論理回路ブロック１０３＿１乃至１０３＿ｎと、フラグ格納部１０７と、電源制御部１０８と電気的に接続されている。退避復帰制御部１０６は、第１の参照命令羅列および第２の参照命令羅列を有しており、これらに従って演算部１０２の論理回路ブロック１０３＿１乃至１０３＿ｎの少なくとも一つを選択し、選択した論理回路ブロック１０３に、データの退避または復帰の命令を与える。なお、第１の参照命令羅列および第２の参照命令羅列は、退避復帰制御部に設けられた記憶部に格納されている。当該記憶部は、上記揮発記憶素子を含んで設けられる揮発記憶ブロック１０４、または上記不揮発記憶素子を含んで設けられる不揮発記憶ブロック１０５などと同様の構造とすることができる。
ここで、第１の参照命令羅列とは、演算部停止の命令と、当該演算部停止の命令前の複数の命令と、を含む命令羅列のサンプルである。ただし、第１の参照命令羅列は、少なくとも、演算部停止の命令の前の複数の命令を含んでいればよく、必ずしも演算部停止の命令を含んでいなくても良い。また、第２の参照命令羅列とは、演算部起動の命令と、当該演算部起動の命令後の複数の命令と、を含む命令羅列のサンプルである。ただし、第２の参照命令羅列は、少なくとも、演算部起動の命令の後の複数の命令を含んでいればよく、必ずしも演算部起動の命令を含んでいなくても良い。なお、第１の参照命令羅列および第２の参照命令羅列の詳細は、後述のプロセッサ１００の駆動方法において説明する。
退避復帰制御部１０６は、プロセッサ１００の動作中常にプロセッサ１００の外から与えられる命令の履歴（以下、命令羅列と呼ぶ。）と第１の参照命令羅列と、を比較している。当該命令羅列と第１の参照命令羅列の少なくとも一部が一致すると、第１の参照命令羅列に従って、演算部１０２の複数の論理回路ブロック１０３＿１乃至１０３＿ｎの少なくとも一つに、揮発記憶ブロック１０４から不揮発記憶ブロック１０５にデータを退避させる命令を与える。また、退避復帰制御部１０６は、命令解析部１０１から命令を受けると、第２の参照命令羅列に従って、演算部１０２の複数の論理回路ブロック１０３＿１乃至１０３＿ｎの少なくとも一つに、不揮発記憶ブロック１０５から揮発記憶ブロック１０４にデータを復帰させる命令を与える。なお、データの退避および復帰の詳細は、後述のプロセッサ１００の駆動方法において説明する。
また、退避復帰制御部１０６は、揮発記憶ブロック１０４から不揮発記憶ブロック１０５にデータの退避が完了した後には、フラグ格納部１０７に退避済みフラグを書き込む。また、不揮発記憶ブロック１０５から揮発記憶ブロック１０４にデータの復帰が完了した後には、フラグ格納部１０７に復帰済みフラグを書き込む。
また、退避復帰制御部１０６は、データの退避が完了した後、電源制御部１０８に、演算部１０２の複数の論理回路ブロック１０３＿１乃至１０３＿ｎの電源をオフ状態とする命令を与える。
電源制御部１０８は、命令解析部１０１と、退避復帰制御部１０６と、演算部１０２の各論理回路ブロック１０３＿１乃至１０３＿ｎと、電気的に接続されている。また、図示していないが、電源制御部１０８はプロセッサ１００の外部から電源が供給されている。
電源制御部１０８は、命令解析部１０１または退避復帰制御部１０６からの命令を受けて演算部１０２の複数の論理回路ブロック１０３＿１乃至１０３＿ｎの電源をオン状態またはオフ状態とする。
ここで、電源制御部１０８には、図２（Ａ）乃至図２（Ｃ）に示すトランジスタ１１０と同様に、極めてオフ電流の低いトランジスタを設けて、演算部１０２の電源のオン状態またはオフ状態を選択するスイッチを形成することが好ましい。これにより、演算部１０２の電源をオフ状態とするときに、電源制御部１０８と演算部１０２の各論理回路ブロック１０３＿１乃至１０３＿ｎとの間のリーク電流を低減し、プロセッサ１００の消費電力を低減することができる。
なお電源制御部１０８は、演算部１０２以外の電源のオン状態およびオフ状態を制御できる構成としても良い。例えば、退避復帰制御部１０６の電源のオン状態およびオフ状態を制御できる構成とすることもできる。
なお、命令解析部１０１、演算部１０２、退避復帰制御部１０６、フラグ格納部１０７および電源制御部１０８の構成は、上記に限られるものではなく、これらのうち複数を一つにまとめてもよい。例えば、命令解析部１０１、退避復帰制御部１０６およびフラグ格納部１０７を一つにまとめるような構成とすることもできる。
ここで、プロセッサ１００のパワーゲーティングの駆動方法について図４（Ａ）乃至図４（Ｃ）を用いて説明する。図４（Ａ）乃至図４（Ｃ）は、パワーゲーティングによるプロセッサの消費電力のタイミングチャートを表しており、縦軸が消費電力、横軸が時間を示している。図４（Ａ）に示すタイミングチャートは、従来のパワーゲーティングの駆動方法を用いたプロセッサの消費電力を示している。図４（Ｂ）に示すタイミングチャートは、図４（Ａ）とは異なる、従来のパワーゲーティングの駆動方法を用いたプロセッサの消費電力を示している。図４（Ｃ）に示すタイミングチャートは、本実施の形態のパワーゲーティングの駆動方法を用いたプロセッサの消費電力を示している。
図４（Ａ）に示すように、従来のパワーゲーティングの駆動方法は、演算部で演算処理を行う通常動作期間と、プロセッサに演算部の停止命令が与えられて演算部のデータの退避を行う退避期間と、少なくとも演算部の電源がオフ状態とされる電源オフ期間と、プロセッサに演算部の起動命令が与えられて演算部のデータの復帰を行う復帰期間と、データの復帰後に次の通常動作期間と、を有する。
ここで図４（Ａ）に示すように、退避期間においてプロセッサに演算部の停止命令が与えられてから、演算部の記憶素子のデータをまとめて退避することにより、プロセッサの消費電力が急激に増大する。このため、当該プロセッサにおいて、瞬間的な電圧降下が生じ、プロセッサの誤動作につながるおそれがある。また、復帰期間においても同様に、プロセッサに演算部の起動命令が与えられてから、演算部の記憶素子のデータをまとめて復帰させることにより、プロセッサの消費電力が急激に増大し、瞬間的な電圧降下が生じ、プロセッサの誤動作につながるおそれがある。
これに対して、例えば、図４（Ｂ）に示すように、退避期間において、プロセッサに演算部の停止命令が与えられてから、演算部の記憶素子のデータをブロックごとに逐次退避させることにより、プロセッサの消費電力の急激な増大を抑え、瞬間的な電圧降下を防ぐことができる。ただしこのようにデータの退避を行うことにより、図４（Ｂ）に示すように、退避期間が増大されるため、当該プロセッサの処理速度が低下してしまう。復帰期間においても、同様の方法で消費電力の急激な増大を抑え、瞬間的な電圧降下を防ぐことができるが、復帰期間の増大を招くことになる。
そこで図４（Ｃ）に示すように、本実施の形態のパワーゲーティングの駆動方法では、データの退避の一部を演算処理と並行して行い、且つデータの復帰の一部を演算処理と並行して行う。これにより、データの退避期間および復帰期間に消費電力が急激に増大し、瞬間的な電圧降下が発生するのを防ぎ、且つデータの退避期間および復帰期間の増大を抑制する。
つまり、本実施の形態のプロセッサのパワーゲーティングは、演算部で演算処理を行う通常動作期間と、演算部の一部におけるデータの退避と演算部の他部における演算処理とを並行して行う一次退避期間と、プロセッサに演算部の停止命令が与えられて演算部の他部におけるデータの退避を行う二次退避期間と、少なくとも演算部の電源がオフ状態とされる電源オフ期間と、プロセッサに演算部の起動命令が与えられて演算部の一部におけるデータの復帰を行う一次復帰期間と、演算部の他部におけるデータの復帰と演算部の一部における演算処理とを並行して行う二次復帰期間と、データの完全復帰後に次の通常動作期間と、を有する。
本実施の形態に示すプロセッサ１００のパワーゲーティングの駆動方法では、図４（Ｃ）に示すように、演算部１０２を停止させるためのデータの退避を、演算部１０２の停止命令の前に演算部１０２の一部の論理回路ブロック１０３で揮発記憶ブロック１０４から不揮発記憶ブロック１０５にデータの退避を行い、並行して演算部１０２の他部の論理回路ブロック１０３で演算処理を行う一次退避と、演算部１０２の停止命令の後に、演算部１０２の他部の論理回路ブロック１０３で揮発記憶ブロック１０４から不揮発記憶ブロック１０５にデータの退避を行う二次退避と、に分割して行う。
上記のように、一次退避で演算部１０２の一部の論理回路ブロック１０３のデータの退避を行い、二次退避で演算部１０２の他部の論理回路ブロック１０３のデータの退避を行うことにより、データの退避が分割して行われるので、当該データの退避に必要となる電力も分割される。これにより、図４（Ａ）で示したように演算部１０２の停止命令の後にプロセッサ１００の消費電力が急激に増大するのを、防ぐことができる。よって、データ退避における、消費電力の急激な増大による瞬間的な電圧降下と、それに伴うプロセッサ１００の誤動作の発生を抑制することができる。
さらに上記のように、一次退避において、演算部１０２の一部の論理回路ブロック１０３のデータの退避と、演算部１０２の他部の論理回路ブロック１０３の演算処理と、を並行して行うことにより、演算部停止の命令後（二次退避期間）に退避させなければならないデータの量を、図４（Ｂ）に示す退避処理より低減させることができる。これにより、演算部停止の命令が与えられた後のデータの退避（二次退避）に必要な時間を短縮することができる。よって、演算部停止の命令が与えられてから実際に演算部１０２の電源がオフ状態にされるまでの時間を短縮することができるので、プロセッサ１００の処理速度の向上を図ることができる。
さらに本実施の形態に示すプロセッサ１００のパワーゲーティングの駆動方法では、図４（Ｃ）に示すように、演算部１０２を起動させるためのデータの復帰を、演算部の起動命令に従って、演算部１０２の一部の論理回路ブロック１０３で不揮発記憶ブロック１０５から揮発記憶ブロック１０４にデータの復帰を行う一次復帰と、当該一次復帰の完了後に、演算部１０２の他部の論理回路ブロック１０３で不揮発記憶ブロック１０５から揮発記憶ブロック１０４にデータの復帰を行い、並行して演算部１０２の一部の論理回路ブロック１０３で演算処理を行う二次復帰と、に分割して行う。
上記のように、一次復帰で演算部１０２の一部の論理回路ブロック１０３のデータの復帰を行い、二次復帰で演算部１０２の他部の論理回路ブロック１０３のデータの復帰を行うことにより、データの復帰が分割して行われるので、当該データの復帰に必要となる電力も分割される。これにより、図４（Ａ）で示したように演算部の起動命令の後にプロセッサ１００の消費電力が急激に増大するのを、防ぐことができる。よって、データ復帰における、消費電力の急激な増大による瞬間的な電圧降下と、それに伴うプロセッサ１００の誤動作の発生を抑制することができる。
さらに上記のように、一次復帰において、少なくとも最低限の演算処理に必要な、一部の論理回路ブロック１０３のデータの復帰を行い、二次復帰において、演算部１０２の他部の論理回路ブロック１０３のデータの復帰と、演算部１０２の一部の論理回路ブロック１０３の演算処理と、を並行して行うことにより、演算部起動の命令直後（一次復帰期間）に復帰させなければならないデータの量を、図４（Ｂ）に示す復帰処理より低減させることができる。これにより、演算部起動の命令が与えられた後のデータの復帰（一次復帰）に必要な時間を短縮することができる。よって、演算部起動の命令が与えられてから実際に演算部１０２で演算処理を行うまでの時間を短縮することができるので、プロセッサ１００の処理速度の向上を図ることができる。
以上のようにして、プロセッサ１００においてパワーゲーティングの駆動方法を用いることにより、データの退避期間および復帰期間に消費電力が急激に増大し、瞬間的な電圧降下が発生するのを防ぎ、且つデータの退避期間および復帰期間を短縮することができる。これにより、消費電力の低減が図られたパワーゲーティングの駆動方法において、プロセッサの誤動作を抑制し、且つプロセッサの処理速度の向上を図ることができる。
次に、パワーゲーティングを行うためのプロセッサ１００の駆動方法の具体的な例について、図５乃至図８に示すブロック図および図９乃至図１２に示すフローチャートを用いて説明する。図５乃至図８に示すブロック図は、プロセッサ１００のパワーゲーティングの駆動方法における、命令を与える制御信号やデータ処理の流れを点線で表しており、図５は一次退避に、図６は二次退避に、図７は一次復帰に、図８は二次復帰に、それぞれ対応している。また、図９乃至図１２に示すフローチャートは、プロセッサ１００のパワーゲーティングの駆動方法の各ステップを示しており、図９は一次退避に、図１０は二次退避に、図１１は一次復帰に、図１２は二次復帰に、それぞれ対応している。なお、図５乃至図８のブロック図中の点線の符号は、図９乃至図１２のフローチャートの同符号のステップと対応している。
はじめに、図５に示すブロック図と図９に示すフローチャートを用いて、一次退避の詳細について説明する。なお、一次退避を開始するまで、プロセッサ１００は外部から与えられる命令に従って、演算部１０２を用いて通常の演算処理を行っているものとする。
まず、退避復帰制御部１０６が第１の参照命令羅列１２０と命令羅列１３０とを比較して少なくとも一部が一致するのを確認すると、一次退避が開始される（ステップ１５１）。
ここで、命令羅列１３０は、プロセッサ１００の外部から与えられる命令の履歴を羅列したものである。図５では、一次退避開始直前までに与えられた命令Ａ乃至命令Ｄを命令羅列１３０としている。
また、第１の参照命令羅列１２０とは、退避復帰制御部１０６が有する、演算部停止の命令と、当該演算部停止の命令の前の複数の命令と、を含む命令羅列のサンプルである。ただし、第１の参照命令羅列１２０は、少なくとも、演算部停止の命令の前の複数の命令を含んでいればよく、必ずしも演算部停止の命令を含んでいなくても良い。図５では、演算部停止の命令の前の命令Ａ乃至命令Ｇと演算部停止の命令を第１の参照命令羅列１２０としている。なお、第１の参照命令羅列１２０は、退避復帰制御部１０６に予め用意しておいても良いし、過去にパワーゲーティングを行ったときの命令の履歴から取得しても良い。
通常演算処理を行っているとき、退避復帰制御部１０６は、第１の参照命令羅列１２０と、プロセッサ１００の外部から与えられた命令羅列１３０とを常に比較しており、第１の参照命令羅列１２０と命令羅列１３０とを比較して少なくとも一部が一致するのを確認すると、一次退避を開始する。図５では、第１の参照命令羅列１２０の命令Ａ乃至命令Ｄと、命令羅列１３０の命令Ａ乃至命令Ｄとが一致している。
退避復帰制御部１０６は、第１の参照命令羅列１２０と命令羅列１３０の少なくとも一部が一致すると、第１の参照命令羅列１２０に従って、当該ステップから演算部停止の命令がプロセッサ１００に与えられるまで使用されない論理回路ブロック１０３を、選択する。本実施の形態では、命令Ｄの後の命令Ｅ乃至命令Ｇを参照して、当該命令で使用されない論理回路ブロック１０３＿１乃至１０３＿ｋ（ｋは１以上ｎ未満の整数）を選択する。
退避復帰制御部１０６は、選択した論理回路ブロック１０３＿１乃至１０３＿ｋに、揮発記憶ブロック１０４から不揮発記憶ブロック１０５にデータを退避させる命令を与える（ステップ１５２）。
このように第１の参照命令羅列１２０を退避復帰制御部１０６に有せしめることで、プロセッサ１００の外部から演算部停止の命令を実際に与えられる前に、演算部１０２の一部の論理回路ブロック１０３のデータの退避を開始することができる。
論理回路ブロック１０３＿１乃至１０３＿ｋは、退避復帰制御部１０６の命令を受けて、それぞれ揮発記憶ブロック１０４から不揮発記憶ブロック１０５にデータを退避させる（ステップ１５３ａ）。
ここで、例えば、揮発記憶ブロック１０４および不揮発記憶ブロック１０５が図２（Ｃ）に示すような構造の場合、トランジスタ１１０に制御信号Ｓ１として高電位が与えられ、揮発記憶ブロック１０４のデータに対応する電荷が保持されたノードの電位が、不揮発記憶ブロック１０５のノードＭ１に与えられる。その後、制御信号Ｓ１の電位として低電位を与えてトランジスタ１１０をオフ状態とすることにより、ノードＭ１に与えられた電位が保持される。このようにして論理回路ブロック１０３＿１乃至１０３＿ｋにおいて、揮発記憶ブロック１０４から不揮発記憶ブロック１０５にデータが退避される。
またステップ１５３ａと並行して、退避復帰制御部１０６に選択されなかった論理回路ブロック１０３＿ｋ＋１乃至１０３＿ｎは、命令解析部１０１の命令に従って演算処理を行う（ステップ１５３ｂ）。
このように、演算部１０２の一部の論理回路ブロック１０３のデータの退避と、演算部１０２の他部の論理回路ブロック１０３の演算処理と、を並行して行うことにより、演算部停止の命令後（二次退避期間）に退避させなければならないデータの量を低減させることができる。これにより、演算部停止の命令が与えられた後のデータの退避（二次退避）に必要な時間を短縮することができる。よって、演算部停止の命令が与えられてから実際に演算部１０２の電源がオフ状態にされるまでの時間を短縮することができるので、プロセッサ１００の処理速度の向上を図ることができる。
退避復帰制御部１０６は、論理回路ブロック１０３＿１乃至１０３＿ｋのデータの退避に応じて、当該論理回路ブロックの退避済みフラグをフラグ格納部１０７に書き込む（ステップ１５４）。
ただし、論理回路ブロック１０３＿１乃至１０３＿ｋの退避済みフラグの書き込みは、必ずしもステップ１５３ａの後に行わなくてもよい。例えば、ステップ１５３ａまたはステップ１５３ｂと並行して行っても良いし、ステップ１５２と並行して行っても良い。
論理回路ブロック１０３＿１乃至１０３＿ｋのデータの退避および当該論理回路ブロックの退避済みフラグの書き込みが終了すれば、一次退避が完了する。
ただし、上記データの退避において、第１の参照命令羅列１２０に従って演算部停止の命令がプロセッサ１００に与えられるまで使用されないと判断された論理回路ブロック１０３も、プロセッサ１００の外部から与えられる命令によっては、演算処理に使用される場合がある。すなわち、データの退避をすでに行った論理回路ブロック１０３＿１乃至１０３＿ｋのいずれかに新たなデータが書き込まれる場合がある（ステップ１６１）。なお、ステップ１６１と次のステップであるステップ１６２は、図５のブロック図には図示していない。
このように、データの退避をすでに行った論理回路ブロック１０３＿１乃至１０３＿ｋのいずれかに新たなデータが書き込まれた場合、新たなデータが書き込まれた論理回路ブロック１０３に対応する退避済みフラグを、フラグ格納部１０７から消去する（ステップ１６２）。これにより、新たなデータが書き込まれた論理回路ブロック１０３のデータの退避は、一次退避ではなく、二次退避において行われることになる。
例えば、ステップ１５３ａにおいて論理回路ブロック１０３＿１でデータの退避を行った後で、論理回路ブロック１０３＿１に新たなデータが書き込まれた場合、論理回路ブロック１０３＿１に対応する退避済みフラグをフラグ格納部１０７から消去する。論理回路ブロック１０３＿１のデータの退避は、後述する二次退避において論理回路ブロック１０３＿ｋ＋１乃至１０３＿ｎのデータの退避とともに行う。
上記のように、論理回路ブロック１０３＿１乃至１０３＿ｋのデータの退避に応じて、当該論理回路ブロックの退避済みフラグをフラグ格納部１０７に書き込んでおくことにより、第１の参照命令羅列１２０と異なる命令が与えられた場合も、当該命令に対応する退避済みフラグを消去するだけで一次退避を続行することができる。
次に、図６に示すブロック図と図１０に示すフローチャートを用いて、二次退避の詳細について説明する。
まず、命令解析部１０１に、プロセッサ１００の外部から演算部１０２に停止の命令が与えられて、二次退避が開始される（ステップ１５５）。なお、プロセッサ１００の外部から演算部１０２に停止の命令を受けた時点で、論理回路ブロック１０３＿１乃至１０３＿ｋのデータの退避が終わってない場合、継続して論理回路ブロック１０３＿１乃至１０３＿ｋのデータの退避を行えばよい。
命令解析部１０１は、当該演算部停止の命令を受けて、退避復帰制御部１０６に、演算部１０２の論理回路ブロック１０３のデータを退避させる命令を与える（ステップ１５６）。
退避復帰制御部１０６は、一次退避においてフラグ格納部１０７に書き込まれた退避済みフラグに従って、論理回路ブロック１０３＿ｋ＋１乃至１０３＿ｎに、揮発記憶ブロック１０４から不揮発記憶ブロック１０５にデータを退避させる命令を与える（ステップ１５７）。
本実施の形態では、上述の一次退避において、論理回路ブロック１０３＿１乃至１０３＿ｋは退避済みフラグがフラグ格納部１０７に書き込まれているので、データの退避が行われていない論理回路ブロック１０３＿ｋ＋１乃至１０３＿ｎにデータを退避させる命令を与える。また、上述の一次退避において、ステップ１６２において退避済みフラグを消去した論理回路ブロック１０３がある場合、当該論理回路ブロック１０３にもデータを退避させる命令を与える。
論理回路ブロック１０３＿ｋ＋１乃至１０３＿ｎは、退避復帰制御部１０６の命令を受けて、それぞれ揮発記憶ブロック１０４から不揮発記憶ブロック１０５にデータを退避させる（ステップ１５８）。
ここで、例えば、揮発記憶ブロック１０４および不揮発記憶ブロック１０５が図２（Ｃ）に示すような構造の場合、トランジスタ１１０に制御信号Ｓ１として高電位が与えられ、揮発記憶ブロック１０４のデータに対応する電荷が保持されたノードの電位が、不揮発記憶ブロック１０５のノードＭ１に与えられる。その後、制御信号Ｓ１の電位として低電位を与えてトランジスタ１１０をオフ状態とすることにより、ノードＭ１に与えられた電位が保持される。このようにして論理回路ブロック１０３＿ｋ＋１乃至１０３＿ｎにおいて、揮発記憶ブロック１０４から不揮発記憶ブロック１０５にデータが退避される。
以上のように、一次退避で演算部１０２の一部の論理回路ブロック１０３のデータの退避を行い、二次退避で演算部１０２の他部の論理回路ブロック１０３のデータの退避を行うことにより、データの退避が分割して行われるので、当該データの退避に必要となる電力も分割される。これにより、演算部の停止命令の後にプロセッサ１００の消費電力が急激に増大するのを防ぐことができる。よって、データ退避における、消費電力の急激な増大による瞬間的な電圧降下と、それに伴うプロセッサ１００の誤動作の発生を抑制することができる。
論理回路ブロック１０３＿ｋ＋１乃至１０３＿ｎのデータの退避が完了した後に、退避復帰制御部１０６は、電源制御部１０８に、演算部１０２の複数の論理回路ブロック１０３＿１乃至１０３＿ｎの電源をオフ状態とする命令を与える（ステップ１５９）。
電源制御部１０８は、演算部１０２の電源をオフ状態とする命令を受けて、演算部１０２の複数の論理回路ブロック１０３＿１乃至１０３＿ｎの電源をオフ状態とし、二次退避が完了する（ステップ１６０）。
ここで、電源制御部１０８に、極めてオフ電流の低いトランジスタを設けて、演算部１０２の電源のオン状態またはオフ状態を選択するスイッチを形成することにより、演算部１０２の電源をオフ状態としたときに、電源制御部１０８と演算部１０２の各論理回路ブロック１０３＿１乃至１０３＿ｎとの間のリーク電流を低減し、プロセッサの消費電力を低減することができる。
ここで、電源制御部１０８は、少なくとも演算部１０２の複数の論理回路ブロック１０３＿１乃至１０３＿ｎの電源をオフ状態とすればよく、プロセッサ１００の他の部分の電源をオフ状態とすることもできる。例えば、演算部１０２に加えて退避復帰制御部１０６の電源をオフ状態とすることもできる。ただし、退避復帰制御部１０６の電源をオフ状態とする場合、第１の参照命令羅列１２０、および後述する一次復帰において用いる第２の参照命令羅列１２２が電源をオフ状態としたときに消去されないようにする必要がある。そのため、第１の参照命令羅列１２０および第２の参照命令羅列１２２が格納された上述の記憶部に少なくとも不揮発記憶素子が設けられている必要がある。
なお、本実施の形態では、一次退避において、演算部１０２の一部の論理回路ブロック１０３で一括してデータの退避を行う構成としたが、これに限られることなく、当該演算部１０２の一部の論理回路ブロック１０３をさらに分割し、一次退避をさらに分割して行う構成としても良い。例えば、上記論理回路ブロック１０３＿１乃至１０３＿ｋをさらに二つに分割し、それぞれについてステップ１５２乃至１５４を行う構成とすることもできる。このような構成とすることにより、データの退避に必要となる電力もさらに分割される。よって、データ退避における、消費電力の急激な増大による瞬間的な電圧降下と、それに伴うプロセッサ１００の誤動作の発生をさらに抑制することができる。
次に、図７に示すブロック図と図１１に示すフローチャートを用いて、一次復帰の詳細について説明する。なお、一次復帰を開始するまで、二次退避で論理回路ブロック１０３＿１乃至１０３＿ｎの電源をオフ状態として演算部１０２を停止させているものとする。
まず、命令解析部１０１に、プロセッサ１００の外部から演算部起動の命令が与えられて、一次復帰が開始される（ステップ１７１）。
命令解析部１０１は、当該演算部起動の命令を受けて、電源制御部１０８に、演算部１０２の複数の論理回路ブロック１０３＿１乃至１０３＿ｎの電源をオン状態とする命令を与える（ステップ１７２）。
また、命令解析部１０１は、当該演算部起動の命令を受けて、退避復帰制御部１０６に、演算部１０２の論理回路ブロック１０３のデータを復帰させる命令を与える（ステップ１７３）。
なお、図１１に示すフローチャートでは、ステップ１７２、ステップ１７３の順番で処理を行っているが、必ずしもこのように処理を行う必要はなく、例えば、ステップ１７２とステップ１７３を並行して処理しても良い。
電源制御部１０８は、演算部１０２の電源をオン状態とする命令を受けて、演算部１０２の複数の論理回路ブロック１０３＿１乃至１０３＿ｎの電源をオン状態とする（ステップ１７４）。
退避復帰制御部１０６は、演算部１０２の論理回路ブロック１０３のデータを復帰させる命令を受けて、第２の参照命令羅列１２２に従って、演算部起動の命令が与えられた後に使用される論理回路ブロック１０３を選択する。
ここで、第２の参照命令羅列１２２とは、退避復帰制御部１０６が有する、演算部起動の命令と、当該演算部起動の命令の後の複数の命令と、を含む命令羅列のサンプルである。ただし、第２の参照命令羅列１２２は、少なくとも、演算部起動の命令の後の複数の命令を含んでいればよく、必ずしも演算部起動の命令を含んでいなくても良い。図７では、演算部起動の命令と演算部起動の命令の後の命令Ｈ乃至命令Ｎを第２の参照命令羅列１２２としている。なお、第２の参照命令羅列１２２は、退避復帰制御部１０６に予め用意しておいても良いし、過去にパワーゲーティングを行ったときの命令の履歴から取得しても良い。
退避復帰制御部１０６が第２の参照命令羅列１２２を解析すると、演算部起動の命令の後で論理回路ブロック１０３＿１乃至１０３＿ｎがどのような順番で使用されるか分かるので、論理回路ブロック１０３のデータ復帰の優先順位を決定することができる。本実施の形態では、演算部起動の命令の後の命令Ｈ乃至命令Ｎを参照して、当該命令で使用される論理回路ブロック１０３＿１乃至１０３＿ｍ（ｍは１以上ｎ未満の整数）を選択する。なお、第２の参照命令羅列１２２の解析は、演算部１０２の論理回路ブロック１０３のデータを復帰させる命令を受けてから行っても良いし、予め第２の参照命令羅列１２２が用意されている場合には通常動作期間中などに行ってもよい。
退避復帰制御部１０６は、選択した論理回路ブロック１０３＿１乃至１０３＿ｍに、不揮発記憶ブロック１０５から揮発記憶ブロック１０４にデータを復帰させる命令を与える（ステップ１７５）。
このように第２の参照命令羅列１２２を退避復帰制御部１０６に有せしめることで、一次復帰において、少なくとも最低限の演算処理に必要な一部の論理回路ブロック１０３を選択してデータの復帰を行うことができ、その他の論理回路ブロック１０３のデータの復帰は、後の二次復帰のときに演算処理と並行して行うことができる。
これにより、演算部起動の命令が与えられた後のデータの復帰（一次復帰）に必要な時間を短縮することができる。よって、演算部起動の命令が与えられてから実際に演算部１０２で演算処理を行うまでの時間を短縮することができるので、プロセッサ１００の処理速度の向上を図ることができる。
論理回路ブロック１０３＿１乃至１０３＿ｍは、退避復帰制御部１０６の命令を受けて、それぞれ不揮発記憶ブロック１０５から揮発記憶ブロック１０４にデータを復帰させる（ステップ１７６）。
ここで、例えば、揮発記憶ブロック１０４および不揮発記憶ブロック１０５が図２（Ｃ）に示すような構造の場合、トランジスタ１１３に制御信号Ｓ２として高電位が与えられ、トランジスタ１１２のオン状態またはオフ状態に応じた電位を、揮発記憶ブロック１０４のデータに対応する電荷が保持されるノードに与えることができる。このようにして論理回路ブロック１０３＿１乃至１０３＿ｍにおいて、不揮発記憶ブロック１０５から揮発記憶ブロック１０４にデータが復帰される。
退避復帰制御部１０６は、論理回路ブロック１０３＿１乃至１０３＿ｍのデータの復帰に応じて、当該論理回路ブロックの復帰済みフラグをフラグ格納部１０７に書き込む（ステップ１７７）。
ただし、論理回路ブロック１０３＿１乃至１０３＿ｍの復帰済みフラグの書き込みは、必ずしもステップ１７６の後に行わなくてもよい。例えば、ステップ１７５と並行して行っても良いし、ステップ１７６と並行して行っても良い。
論理回路ブロック１０３＿１乃至１０３＿ｍのデータの復帰が完了した後に、退避復帰制御部１０６は、論理回路ブロック１０３＿１乃至１０３＿ｍのデータ復帰完了の信号を命令解析部１０１に送る（ステップ１７８）。これにより、一次復帰が完了し、二次復帰が開始される。
最後に、図８に示すブロック図と図１２に示すフローチャートを用いて、二次復帰の詳細について説明する。
上記論理回路ブロック１０３＿１乃至１０３＿ｍのデータ復帰完了の信号を受けて、命令解析部１０１は、演算部起動の命令後にプロセッサ１００の外部から与えられていた命令に従って、演算部１０２の論理回路ブロック１０３＿１乃至１０３＿ｍに演算処理の命令を与える（ステップ１７９ａ）。
ステップ１７９ａと並行して、退避復帰制御部１０６は、一次復帰においてフラグ格納部１０７に書き込まれた復帰済みフラグに従って、論理回路ブロック１０３＿ｍ＋１乃至１０３＿ｎに、不揮発記憶ブロック１０５から揮発記憶ブロック１０４にデータを復帰させる命令を与える（ステップ１７９ｂ）。
上記命令解析部１０１の命令を受けて、上記一次復帰において不揮発記憶ブロック１０５から揮発記憶ブロック１０４に復帰させたデータを用いて、演算部１０２の論理回路ブロック１０３＿１乃至１０３＿ｍは演算処理を行う（ステップ１８０ａ）。
またステップ１８０ａと並行して、論理回路ブロック１０３＿ｍ＋１乃至１０３＿ｎは、退避復帰制御部１０６の命令を受けて、それぞれ不揮発記憶ブロック１０５から揮発記憶ブロック１０４にデータを復帰させる（ステップ１８０ｂ）。
ここで、例えば、揮発記憶ブロック１０４および不揮発記憶ブロック１０５が図２（Ｃ）に示すような構造の場合、トランジスタ１１３に制御信号Ｓ２として高電位が与えられ、トランジスタ１１２のオン状態またはオフ状態に応じた電位を、揮発記憶ブロック１０４のデータに対応する電荷が保持されるノードに与えることができる。このようにして論理回路ブロック１０３＿ｍ＋１乃至１０３＿ｎにおいて、不揮発記憶ブロック１０５から揮発記憶ブロック１０４にデータが復帰される。
以上のように、一次復帰で演算部１０２の一部の論理回路ブロック１０３のデータの復帰を行い、二次復帰で演算部１０２の他部の論理回路ブロック１０３のデータの復帰を行うことにより、データの復帰が分割して行われるので、当該データの復帰に必要となる電力も分割される。これにより演算部の起動命令の後にプロセッサ１００の消費電力が急激に増大するのを、防ぐことができる。よって、データ復帰における、消費電力の急激な増大による瞬間的な電圧降下と、それに伴うプロセッサ１００の誤動作の発生を抑制することができる。
退避復帰制御部１０６は、論理回路ブロック１０３＿ｍ＋１乃至１０３＿ｎのデータの復帰に応じて、当該論理回路ブロックの復帰済みフラグをフラグ格納部１０７に書き込む（ステップ１８１）。
ただし、論理回路ブロック１０３＿ｍ＋１乃至１０３＿ｎの復帰済みフラグの書き込みは、必ずしもステップ１８０ｂの後に行わなくてもよい。例えば、ステップ１８０ａまたはステップ１８０ｂと並行して行っても良いし、ステップ１７９ａまたはステップ１７９ｂと並行して行っても良い。
論理回路ブロック１０３＿ｍ＋１乃至１０３＿ｎのデータの復帰および当該論理回路ブロックの復帰済みフラグの書き込みが終了すれば、二次復帰が完了する。
ただし、上記データの復帰において、第２の参照命令羅列１２２に従って演算部起動の命令がプロセッサ１００に与えられてから二次復帰期間中に使用されないと判断された論理回路ブロック１０３＿ｍ＋１乃至１０３＿ｎも、プロセッサ１００の外部から与えられる命令によっては、二次復帰期間中に演算処理に使用される場合がある。すなわち、データの復帰がまだ行われていない、論理回路ブロック１０３＿ｍ＋１乃至１０３＿ｎのいずれかを用いて演算処理を行う命令が与えられる場合がある（ステップ１８２）。なお、ステップ１８２と次のステップであるステップ１８３は、図８のブロック図には図示していない。
このように、データの復帰がまだ行われていない、論理回路ブロック１０３＿ｍ＋１乃至１０３＿ｎのいずれかを用いて演算処理を行う命令が与えられた場合、当該論理回路ブロック１０３のデータが復帰されるまで当該演算処理を待機させる（ステップ１８３）。またより好ましくは、当該論理回路ブロック１０３において、不揮発記憶ブロック１０５から揮発記憶ブロック１０４にデータを優先的に復帰させる。
例えば、ステップ１８０ｂにおいて論理回路ブロック１０３＿ｎでデータの復帰を行う前に、論理回路ブロック１０３＿ｎを用いた演算処理の命令がプロセッサ１００の外部から与えられた場合、論理回路ブロック１０３＿ｎでデータの復帰を行うまで当該演算処理を待機させる。またより好ましくは、当該論理回路ブロック１０３＿ｎにおいて、不揮発記憶ブロック１０５＿ｎから揮発記憶ブロック１０４＿ｎにデータを優先的に復帰させる。
上記のように、論理回路ブロック１０３＿ｍ＋１乃至１０３＿ｎのデータの復帰に応じて、当該論理回路ブロックの復帰済みフラグをフラグ格納部１０７に書き込んでおくことにより、第２の参照命令羅列１２２と異なる命令が与えられた場合も、当該復帰済みフラグと比較することで、当該命令で使用する論理回路ブロック１０３のデータが復帰済みかどうか容易に判断することができる。
以上のようにして、論理回路ブロック１０３＿ｍ＋１乃至１０３＿ｎのデータの復帰が完了すれば、二次復帰が完了する。二次復帰完了後、プロセッサ１００は外部から与えられる命令に従って演算部１０２を用いて通常の演算処理を行う、通常動作に移行する。
なお、本実施の形態では、一次復帰において、演算部１０２の一部の論理回路ブロック１０３で一括してデータの復帰を行う構成としたが、これに限られることなく、当該演算部１０２の一部の論理回路ブロック１０３をさらに分割し、一次復帰をさらに分割して行う構成としても良い。例えば、上記論理回路ブロック１０３＿１乃至１０３＿ｍをさらに二つに分割し、それぞれについてステップ１７５乃至１７７を行う構成とすることもできる。このような構成とすることにより、データの復帰に必要となる電力もさらに分割される。よって、データ復帰における、消費電力の急激な増大による瞬間的な電圧降下と、それに伴うプロセッサ１００の誤動作の発生をさらに抑制することができる。
以上のようにして、パワーゲーティングの駆動方法を用いることにより、データの退避期間および復帰期間に消費電力が急激に増大し、瞬間的な電圧降下が発生するのを防ぎ、且つデータの退避期間および復帰期間を短縮することができる。これにより、消費電力の低減が図られたパワーゲーティングの駆動方法において、プロセッサの誤動作を抑制し、且つプロセッサの処理速度の向上を図ることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態においては、先の実施の形態に示すプロセッサの不揮発記憶ブロックの作製方法の一例について、図１３乃至図１７を用いて説明する。例として図２（Ｂ）に示す不揮発記憶ブロック１０５のトランジスタ１１０およびトランジスタ１１２の作製方法について説明する。なお、図１３乃至図１６において、Ａ−Ｂに示す断面図は、ワイドバンドギャップ半導体として酸化物半導体を有するトランジスタ１１０、ｎ型のトランジスタ１１２が形成される領域の断面図に相当し、Ｃ−Ｄに示す断面図は、酸化物半導体膜を有するトランジスタ１１０のドレイン電極（またはソース電極）とｎ型のトランジスタ１１２のゲート電極とが接続されたノードＦＧにおける断面図に相当する。
なお、図２（Ｂ）に示す揮発記憶ブロック１０４を構成するトランジスタは、トランジスタ１１２と同様の材料および同様の方法で形成することができる。また、図２（Ｃ）に示す構造とする場合、トランジスタ１１３も、トランジスタ１１２と同様の材料および同様の方法で形成することができる。
まず、図１３（Ａ）に示すように、ｐ型の半導体基板２０１に素子分離領域２０３を形成する。
ｐ型の半導体基板２０１としては、ｐ型の導電型を有する単結晶シリコン基板（シリコンウェハー）、化合物半導体基板（ＳｉＣ基板、ＧａＮ基板等）を用いることができる。
また、ｐ型の半導体基板２０１の代わりに、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法や、ＥＬＴＲＡＮ法（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ：キャノン社の登録商標）等を用いて形成したＳＯＩ基板を用いてもよい。
素子分離領域２０３は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等を用いて形成する。
また、同一基板上にｐ型のトランジスタを形成する場合、ｐ型の半導体基板２０１の一部にｎウェル領域を形成してもよい。ｎウェル領域は、リン、ヒ素等のｎ型を付与する不純物元素を添加して形成される。
なお、ここでは、半導体基板２０１としてｐ型半導体基板を用いているが、ｎ型の半導体基板を用いて、ｐ型のトランジスタを形成してもよい。その場合、ｎ型の半導体基板にｐ型を付与するホウ素等の不純物元素が添加されたｐウェル領域を形成して、同一基板上にｎ型のトランジスタを形成してもよい。
次に、図１３（Ｂ）に示すように、半導体基板２０１上にゲート絶縁膜２０７およびゲート電極２０９を形成する。
熱処理を行い半導体基板２０１の表面を酸化した酸化シリコン膜を形成する。または、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有するシリコン膜（酸化窒化シリコン膜）との積層構造で形成する。次に、酸化シリコン膜または酸窒化シリコン膜の一部を選択的にエッチングして、ゲート絶縁膜２０７を形成する。若しくは、厚さ５〜５０ｎｍの酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）であるタンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジルコニウム、酸化アルミニウム、酸化チタンなどの金属酸化物、または酸化ランタンなどの希土類酸化物等を、ＣＶＤ法、スパッタリング法等を用いて形成した後、選択的に一部をエッチングして、ゲート絶縁膜２０７を形成する。
ゲート電極２０９は、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造でゲート電極２０９を形成してもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。
ゲート電極２０９は、導電膜をスパッタリング法、ＣＶＤ法等により形成した後、該導電膜の一部を選択的にエッチングして形成される。
ここでは、熱処理を行い、半導体基板２０１の表面を酸化した酸化シリコン膜を形成し、該酸化シリコン膜上に窒化タンタル膜及びタングステン膜が積層された導電膜をスパッタリング法により形成した後、酸化シリコン膜及び導電膜のそれぞれ一部を選択的にエッチングして、ゲート絶縁膜２０７およびゲート電極２０９を形成する。
なお、高集積化を実現するためには、ゲート電極２０９の側面にサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタの特性を重視する場合には、ゲート電極２０９の側面にサイドウォール絶縁層を設けることもできる。
次に、図１３（Ｃ）に示すように、半導体基板２０１にｎ型を付与する不純物元素を添加して、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂを形成する。また、同一基板上にｎウェル領域を形成している場合、当該領域にｐ型を付与する不純物元素を添加してｐ型の不純物領域を形成する。ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂおよびｐ型の不純物領域におけるｎ型を付与する不純物元素及びｐ型を付与する不純物元素の濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。ｎ型を付与する不純物元素及びｐ型を付与する不純物元素は、イオンドーピング法、イオン注入法等を適宜用いて、半導体基板２０１及びｎウェル領域に添加する。
また、ゲート電極２０９の側面にサイドウォール絶縁層を設ける場合、当該サイドウォール絶縁層と重畳する領域に、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂおよびｐ型の不純物領域とは異なる不純物濃度の不純物領域を形成することができる。
次に、図１３（Ｄ）に示すように、半導体基板２０１、素子分離領域２０３、ゲート絶縁膜２０７およびゲート電極２０９上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２１５および絶縁膜２１７を形成する。
絶縁膜２１５および絶縁膜２１７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２１５をＣＶＤ法により形成することで、絶縁膜２１５の水素含有量が高まる。このような絶縁膜２１５を用いて加熱処理を行うことにより、半導体基板を水素化し、水素によりダングリングボンドを終端させ、当該半導体基板中の欠陥を低減することができる。
また、絶縁膜２１７として、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などの無機材料、または、ポリイミド、アクリルなどの有機材料を用いて形成することで、絶縁膜２１７の平坦性を高めることができる。
絶縁膜２１５または絶縁膜２１７を形成した後、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂおよびｐ型の不純物領域に添加された不純物元素を活性化するための熱処理を行う。
以上の工程により、図１３（Ｄ）に示すように、ｎ型のトランジスタ１１２を作製することができる。ここで、トランジスタ１１２は、単結晶シリコンなどの酸化物半導体とは異なる半導体を用いて形成されるので、十分な高速動作が可能となる。これにより、十分高速なアクセスが可能なプロセッサの記憶ブロックを形成することができる。
次に、絶縁膜２１５および絶縁膜２１７の一部を選択的にエッチングして、開口部を形成する。次に、開口部にコンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂを形成する。代表的には、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法やエッチングなどにより平坦化処理を行い、導電膜の不要な部分を除去して、導電膜を形成する。
コンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂとなる導電膜は、ＷＦ６ガスとＳｉＨ４ガスからＣＶＤ法でタングステンシリサイドを形成し、開口部に埋め込むことで形成される。
次に、絶縁膜２１７及びコンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂ上に、スパッタリング法、ＣＶＤ法等により絶縁膜を形成した後、該絶縁膜の一部を選択的にエッチングし、溝部を有する絶縁膜２２１を形成する。次に、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ法やエッチングなどにより平坦化処理を行い、該導電膜の不要な部分を除去して、配線２２３ａおよび配線２２３ｂを形成する（図１４（Ａ）参照）。
絶縁膜２２１は、絶縁膜２１５と同様の材料を用いて形成することができる。
配線２２３ａおよび配線２２３ｂとして、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
次に、絶縁膜２２１、配線２２３ａおよび配線２２３ｂ上にスパッタリング法、ＣＶＤ法等により絶縁膜２２０を形成して、当該絶縁膜２２０上に、スパッタリング法、ＣＶＤ法等により絶縁膜を形成した後、該絶縁膜の一部を選択的にエッチングし、溝部を有する絶縁膜２２２を形成する。次に、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ法やエッチングなどにより平坦化処理を行い、該導電膜の不要な部分を除去して、電極２２４を形成する（図１４（Ｂ）参照）。
ここで、絶縁膜２２０および絶縁膜２２２は、絶縁膜２１５と同様の材料を用いて形成することができる。ただし、絶縁膜２２０は絶縁膜２２２のエッチングに対して選択性が高い材料とすることが好ましい。
ここで、電極２２４は、後述するトランジスタ１１０のバックゲート電極として機能する電極である。このような電極２２４を設けることにより、トランジスタ１１０のしきい値電圧の制御を行うことができる。電極２２４は、電気的に絶縁しているフローティングの状態であっても良いし、電位が他から与えられている状態であっても良い。トランジスタ１１０のしきい値電圧の制御に応じて適宜設定することができる。なお、電極２２４の材料としては、後述するゲート電極２３３と同様の材料を用いることができる。
なお、本実施の形態では、電極２２４を配線２２３ａおよび配線２２３ｂ上に設ける構成としているが、これに限られることなく、例えば、電極２２４を配線２２３ａおよび配線２２３ｂと同じ導電層で形成する構成としても良い。
平坦化された絶縁膜２２２、電極２２４を用いることで、後に形成する酸化物半導体膜を有するトランジスタにおける電気特性のばらつきを低減することができる。また、酸化物半導体膜を有するトランジスタを歩留まり高く形成することができる。
次に、加熱処理またはプラズマ処理により、絶縁膜２２１、配線２２３ａ、配線２２３ｂ、絶縁膜２２０、絶縁膜２２２および電極２２４に含まれる水素を脱離させることが好ましい。この結果、後の加熱処理において、後に形成される絶縁膜及び酸化物半導体膜中に水素が拡散することを防ぐことができる。なお、加熱処理は、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気にて、１００℃以上基板の歪み点未満で行う。また、プラズマ処理は、希ガス、酸素、窒素または酸化窒素（亜酸化窒素、一酸化窒素、二酸化窒素など）を用いる。
次に、絶縁膜２２２および電極２２４上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２２５を形成する。絶縁膜２２５としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウムを単層または積層して形成する。また、絶縁膜２２５として、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが好ましい。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いる。加熱により酸素の一部が脱離する酸化絶縁膜は、加熱により酸素が脱離するため、後の工程で行う加熱により酸化物半導体膜に酸素を拡散させることができる。
また、絶縁膜２２５を積層構造とする場合、下側の絶縁膜を下層から拡散される不純物の混入を防ぐ、バリア膜として機能する絶縁膜とすることが好ましい。特に半導体基板２０１として単結晶シリコン基板、ＳＯＩ基板、またはシリコンなどの半導体素子が設けられた基板などを用いる場合、基板に含まれる水素などが拡散して後に形成される酸化物半導体膜に混入するのを防ぐことができる。このような絶縁膜としては、例えば、プラズマＣＶＤ法またはスパッタリング法等を用いて成膜した、窒化シリコン膜、窒化酸化シリコン膜、または酸化アルミニウム膜などを用いることができる。
また、絶縁膜２２５は、ＣＭＰ処理などを行って平坦化を図ることが望ましい。絶縁膜２２５の表面の平均面粗さ（Ｒａ）は、１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下とする。
なお、本明細書などにおいて平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さ（Ｒａ）を、曲面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値で表現される。
平均面粗さ（Ｒａ）は、測定データの示す面である指定面をＺ＝Ｆ（Ｘ，Ｙ）で表すとき、基準面から指定面までの偏差の絶対値を平均した値で表現され、次の式で与えられる。
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。平均面粗さ（Ｒａ）は原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
上記ＣＭＰ処理は、１回行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁膜２２５の表面の平坦性をさらに向上させることができる。
また、絶縁膜２２５を平坦化させる処理としては、プラズマ処理を用いることもできる。プラズマ処理は、真空のチャンバーに不活性ガス、例えばアルゴンガスなどの希ガスを導入し、被処理面を陰極とする電界をかけて行う。その原理としてはプラズマドライエッチ法と同等であるが、不活性ガスを用いて行う。すなわち、このプラズマ処理は、被処理面に不活性ガスのイオンを照射して、スパッタリング効果により表面の微細な凹凸を平坦化する処理である。このことから、当該プラズマ処理を「逆スパッタ処理」と呼ぶこともできる。
このプラズマ処理時、プラズマ中には電子とアルゴンの陽イオンが存在し、陰極方向にアルゴンの陽イオンが加速される。加速されたアルゴンの陽イオンは被処理面をスパッタする。このとき、該被処理面の凸部から優先的にスパッタされる。被処理面からスパッタされた粒子は、被処理面の別の場所に付着する。このとき、該被処理面の凹部に優先的に付着する。このように凸部を削り、凹部を埋めることで被処理面の平坦性が向上する。なお、プラズマ処理とＣＭＰ処理と併用することにより絶縁膜２２５のさらなる平坦化を図ることができる。
なお、当該プラズマ処理によって、絶縁膜２２５表面に付着した酸素、水分、有機物などの不純物をスパッタリングの効果で除去することも可能である。
なお、酸化物半導体の成膜を行う前に、処理室の加熱および排気を行って、処理室中の水素、水、水酸基、水素化物などの不純物を除去しておくことが好ましい。特に処理室の内壁に吸着して存在するこれらの不純物を除去することが重要である。ここで、加熱処理は、例えば、１００℃以上４５０℃以下で行えばよい。また、処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。さらに、水の排気能力の高いクライオポンプまたは水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。またこのとき、不活性ガスを導入しながら不純物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。このような処理を行って酸化物半導体の成膜前に処理室の不純物を除去することにより、酸化物半導体への水素、水、水酸基、水素化物などの混入を低減することができる。
また、酸化物半導体膜をスパッタリング装置で成膜する前に、スパッタリング装置にダミー基板を搬入し、ダミー基板上に酸化物半導体膜を成膜して、ターゲット表面、または防着板に付着した水素、水分を取り除く工程を行ってもよい。
次に、絶縁膜２２５上に、スパッタリング法、塗布法、印刷法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法等を用いて酸化物半導体膜２２７を形成する（図１４（Ｃ）参照）。ここでは、酸化物半導体膜２２７として、スパッタリング法により、１ｎｍ以上５０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下の厚さで酸化物半導体膜を形成する。酸化物半導体膜２２７の厚さを上記厚さとすることで、トランジスタの微細化に伴って発生するおそれのある短チャネル効果を抑制することができる。
酸化物半導体膜２２７に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物を用いることができる。また、上記酸化物半導体に酸化シリコンを含んでもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。このとき、上記酸化物半導体においては、化学量論比に対し、酸素を過剰にすると好ましい。酸素を過剰にすることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
なお、酸化物半導体膜２２７において、アルカリ金属またはアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流の上昇の原因となるためである。
また、酸化物半導体膜２２７には、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含まれてもよい。
なお、酸化物半導体膜２２７に用いることが可能な酸化物半導体は、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い、ワイドバンドギャップ半導体とする。例えば、当該ワイドバンドギャップ半導体のバンドギャップは、２．５ｅＶ以上４ｅＶ以下、好ましくは３ｅＶ以上３．８ｅＶ以下とすればよい。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
酸化物半導体膜２２７は、単結晶構造であってもよいし、非単結晶構造であってもよい。後者の場合、アモルファス構造でも、多結晶構造でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス構造でもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、上述のように、絶縁膜２２５の表面の平均面粗さ（Ｒａ）を、１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下とし、その上に酸化物半導体膜２２７を形成することが好ましい。
ここでは、酸化物半導体膜２２７をスパッタリング法により形成する。ターゲットとしては、上記酸化物に対応したものを用いることができる。
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、ターゲットは上記の酸化物半導体膜２２７の材料およびその組成に合わせて適宜設定すればよい。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物やその組成の近傍の酸化物をターゲットとして用いるとよい。ただし、ターゲットは、これらの材料及び組成に限定されるものではない。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。また、組成に代表されるこれらの条件が互いに異なる酸化物半導体膜を、積層する構成としても良いし、チャネル形成領域とソース領域およびドレイン領域とに適宜設ける構成としても良い。
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、スパッタリングガスは、酸化物半導体膜への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
なお、酸化物半導体膜を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。このように、酸化物半導体膜の成膜工程において、更に好ましくは酸化絶縁膜の成膜工程において、処理室の圧力、処理室のリークレートなどにおいて、不純物の混入を極力抑えることによって、酸化物半導体膜に含まれる水素を含む不純物の混入を低減することができる。また、酸化絶縁膜から酸化物半導体膜への水素などの不純物の拡散を低減することができる。
また、酸化物半導体膜２２７として、結晶部分を有するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いてもよい。
酸化物半導体膜２２７は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質を有する。非晶質は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
また、酸化物半導体膜２２７は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
酸化物半導体膜２２７は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。
酸化物半導体膜２２７は、例えば非晶質を有してもよい。なお、非晶質を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。
なお、酸化物半導体膜２２７が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
なお、酸化物半導体膜２２７は、例えば、単結晶を有してもよい。
酸化物半導体膜２２７は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
ＣＡＡＣ−ＯＳに含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界、結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃っている。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
酸化物半導体膜２２７をＣＡＡＣ−ＯＳとする場合は、酸化物半導体膜２２７を成膜する際に、基板温度が２００℃を超えて７００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは４００℃以上４５０℃以下となるように、基板を加熱する。このように、基板を加熱しながら酸化物半導体膜２２７を成膜することにより、酸化物半導体膜２２７をＣＡＡＣ−ＯＳとすることができる。
また、上記の温度範囲で加熱しながら、一原子層以上１０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下の薄い膜厚の第１の酸化物半導体膜を成膜したのち、同様の方法で加熱しながらさらに厚い膜厚の第２の酸化物半導体膜を成膜し、第１の酸化物半導体膜と第２の酸化物半導体膜を積層して、ＣＡＡＣ−ＯＳの酸化物半導体膜２２７を形成しても良い。
また、酸化物半導体膜２２７を非晶質構造とする場合は、酸化物半導体膜２２７を成膜する際に、基板の加熱を行わない、または基板温度を２００℃未満、より好ましくは１８０℃未満として基板を加熱する。このように、酸化物半導体膜２２７を成膜することにより、酸化物半導体膜２２７を非晶質構造とすることができる。
また、上記の方法で酸化物半導体膜を非晶質構造として成膜した後、２５０℃以上７００℃以下、好ましくは４００℃以上、より好ましくは５００℃以上、さらに好ましくは５５０℃以上の温度で加熱処理を行って、当該非晶質構造の酸化物半導体膜の少なくとも一部を結晶化し、ＣＡＡＣ−ＯＳの酸化物半導体膜２２７を形成しても良い。なお、当該熱処理は不活性ガス雰囲気下で行うことができる。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。また、当該熱処理は、後述する脱水化または脱水素化の熱処理などで兼ねることも可能である。
以上の方法において、成膜時の基板加熱温度が高いほど、得られる酸化物半導体膜２２７の不純物濃度は低くなる。また、酸化物半導体膜２２７中の原子配列が整い、高密度化され、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。
酸化物半導体膜２２７形成後、酸化物半導体膜２２７に対して、熱処理（第１の加熱処理）を行ってもよい。熱処理を行うことによって、酸化物半導体膜２２７中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体膜２２７の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。当該熱処理は不活性ガス雰囲気下で行い、熱処理の温度は、３００℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、また、基板が歪み点を有する場合は基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
当該熱処理は、例えば、抵抗発熱体などを用いた電気炉に半導体基板２０１を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。
また、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。なお、加熱処理装置としてＧＲＴＡ装置を用いる場合には、その熱処理時間が短いため、６５０℃〜７００℃の高温に加熱した不活性ガス中で基板を加熱してもよい。
また、上記熱処理で酸化物半導体膜２２７を加熱した後、同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）とすることが好ましい。特にこれらのガスには、水、水素などが含まれないことが好ましい。また、同じ炉に導入する酸素ガスまたはＮ２Ｏガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガスまたはＮ２Ｏガスの作用によって、脱水化または脱水素化処理による不純物の排除工程で低減してしまった酸化物半導体を構成する主成分材料の一つである酸素を供給することができる。
なお、上述の第１の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化または脱水素化などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化または脱水素化の熱処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体膜２２７の一部を選択的にエッチングして、電極２２４と重畳するように酸化物半導体膜２２９を形成する。それから、酸化物半導体膜２２９上に、スパッタリング法、ＣＶＤ法等により絶縁膜２３１を形成する。そして、絶縁膜２３１上にゲート電極２３３を形成する（図１５（Ａ）参照）。
また、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので、後にゲート絶縁膜として用いられる絶縁膜２３１の形成に用いることが好ましい。高純度化された酸化物半導体と高品質ゲート絶縁膜とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。
絶縁膜２３１は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ−Ｏ系金属酸化物膜などを用いればよく、積層または単層で設ける。また、絶縁膜２３１は、絶縁膜２２５に示すような、加熱により酸素が脱離する酸化絶縁膜を用いてもよい。絶縁膜２３１に加熱により酸素が脱離する膜を用いることで、後の加熱処理により酸化物半導体膜２２９に生じる酸素欠損を修復することができ、トランジスタの電気特性の劣化を抑制できる。
また、絶縁膜２３１として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでゲート絶縁膜の厚さを薄くしてもゲートリークを低減できる。
絶縁膜２３１の厚さは、１０ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下、より好ましくは１０ｎｍ以上３０ｎｍ以下とするとよい。
ゲート電極２３３は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極２３３は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、ゲート電極２３３は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
ゲート電極２３３は、印刷法またはインクジェット法により形成される。若しくは、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエッチングして形成される。
なお、ゲート電極２３３と絶縁膜２３１との間に、絶縁膜２３１に接する材料層として、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体膜２２９より高い窒素濃度、具体的には７原子％以上の窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
この後、加熱処理を行うことが好ましい。当該加熱処理により、絶縁膜２２５及び絶縁膜２３１から酸化物半導体膜２２９に酸素を拡散させて、酸化物半導体膜２２９に含まれる酸素欠陥を補填し、酸素欠陥を低減することができる。
なお、絶縁膜２３１の成膜後に、不活性ガス雰囲気下、または酸素雰囲気下で熱処理（第２の熱処理）を行ってもよい。熱処理の温度は、２００℃以上４５０℃以下とするのが好ましく、２５０℃以上３５０℃以下とするのがより好ましい。このような熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、酸化物半導体膜２２９と接する絶縁膜２３１または絶縁膜２２５が酸素を含む場合、酸化物半導体膜２２９に酸素を供給し、該酸化物半導体膜２２９の酸素欠損を補填することもできる。このように、上述の熱処理には酸素を供給する効果があるため、当該熱処理を、加酸化（加酸素化）などと呼ぶこともできる。
なお、本実施の形態では、絶縁膜２３１の形成後に加酸化の熱処理を行っているが、加酸化の熱処理のタイミングはこれに限定されず、絶縁膜２３１の形成後に適宜行えばよい。
上述のように、脱水化または脱水素化の熱処理と加酸化の熱処理を適用し、酸化物半導体膜２２９中の不純物を低減し、酸素欠損を補填することで、酸化物半導体膜２２９を、その主成分以外の不純物が極力含まれないように高純度化することができる。
次に、ゲート電極２３３をマスクとして、酸化物半導体膜２２９にドーパントを添加する処理を行う。この結果、図１５（Ｂ）に示すように、ゲート電極２３３に覆われ、ドーパントが添加されない第１の領域２３５ａと、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成する。ゲート電極２３３をマスクにしてドーパントを添加するため、セルフアラインで、ドーパントが添加されない第１の領域２３５ａ、及びドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成することができる。なお、ゲート電極２３３と重畳する第１の領域２３５ａはチャネル領域として機能する。また、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃは、電界緩和領域として機能する。また、第１の領域２３５ａ、及びドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを酸化物半導体膜２３５と示す。
酸化物半導体膜２２９の第１の領域２３５ａは、水素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸化物半導体及び水素の結合により、水素の一部がドナーとなり、キャリアである電子が生じてしまう。これらのため、酸化物半導体膜２２９の第１の領域２３５ａ中の水素濃度を低減することで、しきい値電圧のマイナスシフトを低減することができる。
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃに含まれるドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満とする。
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃはドーパントを含むため、キャリア密度または欠陥を増加させることができる。このため、ドーパントを含まない第１の領域２３５ａと比較して導電性を高めることができる。なお、ドーパント濃度を増加させすぎると、ドーパントがキャリアの移動を阻害することになり、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃの導電性を低下させることになる。
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃは、導電率が０．１Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とすることが好ましい。
酸化物半導体膜２２９において、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを有することで、チャネル領域として機能する第１の領域２３５ａの端部に加わる電界を緩和させることができる。このため、トランジスタの短チャネル効果を抑制することができる。
酸化物半導体膜２２９にドーパントを添加する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。また、添加するドーパントとしては、ホウ素、窒素、リン、及びヒ素の少なくとも一つを用いることができる。または、ドーパントとしては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの少なくとも一つを用いることができる。または、ドーパントとしては、水素がある。なお、ドーパントとして、ホウ素、窒素、リン、及びヒ素の一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの一以上と、水素とを適宜組み合わしてもよい。
また、酸化物半導体膜２２９へのドーパントの添加は、酸化物半導体膜２２９を覆って、絶縁膜などが形成されている状態を示したが、酸化物半導体膜２２９が露出している状態でドーパントの添加を行ってもよい。
さらに、上記ドーパントの添加はイオンドーピング法またはイオンインプランテーション法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって、ドーパントを添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。
この後、加熱処理を行ってもよい。当該加熱処理の温度は、代表的には、１５０℃以上４５０℃以下、好ましくは２５０℃以上３２５℃以下とする。または、２５０℃から３２５℃まで徐々に温度上昇させながら加熱してもよい。
当該加熱処理により、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃの抵抗を低減することができる。なお、当該加熱処理において、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃは、結晶状態でも非晶質状態でもよい。
次に、図１５（Ｃ）に示すように、ゲート電極２３３の側面にサイドウォール絶縁膜２３７、及びゲート絶縁膜２３９、並びに電極２４１ａ、電極２４１ｂを形成する。
サイドウォール絶縁膜２３７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、サイドウォール絶縁膜２３７として、絶縁膜２２５と同様に、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成してもよい。
ここで、サイドウォール絶縁膜２３７の形成方法について説明する。
まず、絶縁膜２３１およびゲート電極２３３上に、後にサイドウォール絶縁膜２３７となる絶縁膜を形成する。絶縁膜は、スパッタリング法、ＣＶＤ法等により形成する。また、当該絶縁膜の厚さは特に限定はないが、ゲート電極２３３の形状に応じる被覆性を考慮して、適宜選択すればよい。
次に、絶縁膜をエッチングすることによりサイドウォール絶縁膜２３７を形成する。該エッチングは、異方性の高いエッチングであり、サイドウォール絶縁膜２３７は、絶縁膜に異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。
また、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃにおいて、電界緩和領域として機能する幅は、サイドウォール絶縁膜２３７の幅に対応し、またサイドウォール絶縁膜２３７の幅は、ゲート電極２３３の厚さにも対応することから、電界緩和領域の範囲が、所望の範囲となるように、ゲート電極２３３の厚さを決めればよい。
また、サイドウォール絶縁膜２３７の形成工程と共に、異方性の高いエッチングを用いて絶縁膜２３１をエッチングし、酸化物半導体膜２２９を露出させることで、ゲート絶縁膜２３９を形成することができる。
一対の電極２４１ａ、電極２４１ｂは配線２２３ａおよび配線２２３ｂと同様の材料を適宜用いて形成することができる。なお、一対の電極２４１ａ、電極２４１ｂは配線としても機能させてもよい。
一対の電極２４１ａ、電極２４１ｂは、印刷法またはインクジェット法を用いて形成される。または、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエッチングして、一対の電極２４１ａ、電極２４１ｂを形成する。
一対の電極２４１ａ、電極２４１ｂは、サイドウォール絶縁膜２３７及びゲート絶縁膜２３９の側面と接するように、形成されることが好ましい。即ち、トランジスタの一対の電極２４１ａ、電極２４１ｂの端部がサイドウォール絶縁膜２３７上に位置し、酸化物半導体膜２２９において、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃの露出部を全て覆っていることが好ましい。この結果、ドーパントが含まれる一対の第２の領域２３５ｂ、第２の領域２３５ｃにおいて、一対の電極２４１ａ、電極２４１ｂと接する領域がソース領域及びドレイン領域として機能すると共に、サイドウォール絶縁膜２３７及びゲート絶縁膜２３９と重なる領域が電界緩和領域として機能する。また、サイドウォール絶縁膜２３７の長さにより電界緩和領域の幅が制御できるため、一対の電極２４１ａ、電極２４１ｂを形成するためのマスク合わせの精度を緩和することができる。よって、複数のトランジスタにおけるばらつきを低減することができる。
なお、本実施の形態では、ゲート電極２３３の側面に接してサイドウォール絶縁膜２３７を設けたが、本発明はこれに限られるものではなく、サイドウォール絶縁膜２３７を設けない構成とすることもできる。また、本実施の形態では、一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成した後でサイドウォール絶縁膜２３７を設けたが、本発明はこれに限られるものではなく、サイドウォール絶縁膜２３７を設けた後で一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成しても良い。このような構成とすることにより、第１の領域２３５ａをサイドウォール絶縁膜２３７と重畳する領域まで広げることができる。
次に、図１６（Ａ）に示すように、スパッタリング法、ＣＶＤ法、塗布法、印刷法等により、絶縁膜２４３及び絶縁膜２４５を形成する。
絶縁膜２４３、絶縁膜２４５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２４５として、外部への酸素の拡散を防ぐ絶縁膜を用いることで、絶縁膜２４３から脱離する酸素を酸化物半導体膜に供給することができる。外部への酸素の拡散を防ぐ絶縁膜の代表例としては、酸化アルミニウム、酸化窒化アルミニウム等がある。また、絶縁膜２４５として、外部からの水素の拡散を防ぐ絶縁膜を用いることで、外部から酸化物半導体膜への水素の拡散を低減することが可能であり、酸化物半導体膜の欠損を低減することができる。外部からの水素の拡散を防ぐ絶縁膜の代表例としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。また、絶縁膜２４３を、加熱により酸素の一部が脱離する酸化絶縁膜、外部への酸素の拡散を防ぐ絶縁膜と、酸化絶縁膜との３層構造とすることで、効率よく酸化物半導体膜へ酸素を拡散すると共に、外部への酸素の脱離を抑制することが可能であり、温度及び湿度の高い状態でも、トランジスタの特性の変動を低減することができる。
以上の工程により、図１６（Ａ）に示すように、酸化物半導体膜を有するトランジスタ１１０を作製することができる。
上述のように、酸化物半導体膜２２９は水素などの不純物が十分に除去され、十分な酸素が供給されて酸素が過飽和の状態とされることにより、高純度化されたものであることが望ましい。具体的には、酸化物半導体膜２２９の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体膜２２９中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体膜２２９をトランジスタ１１０に用いることにより、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、より好ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体膜２２９を用いることで、極めて優れたオフ電流特性のトランジスタ１１０を得ることができる。
なお、本実施の形態でトランジスタ１１０をトップゲート構造としたが、本発明はこれに限られるものではなく、例えばボトムゲート構造としても良い。また、本実施の形態でトランジスタ１１０は、一対の電極２４１ａおよび電極２４１ｂが、一対の第２の領域２３５ｂおよび第２の領域２３５ｃの上面の少なくとも一部と接する構成としているが、本発明はこれに限られるものではなく、例えば、一対の第２の領域２３５ｂおよび第２の領域２３５ｃが、一対の電極２４１ａおよび電極２４１ｂの少なくとも一部と接する構成としても良い。
次に、絶縁膜２１５、絶縁膜２１７、絶縁膜２２１、絶縁膜２２５、絶縁膜２４３、絶縁膜２４５のそれぞれ一部を選択的にエッチングし、開口部を形成して、ゲート電極２０９、電極２４１ａおよび電極２４１ｂのそれぞれ一部を露出する。次に、開口部に導電膜を成膜した後、該導電膜の一部を選択的にエッチングして、電極２４１ｂに接して配線２４９を、電極２４１ａに接して配線２５０を形成する。配線２４９および配線２５０は、コンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂに示す材料を適宜用いることができる。
ここで、配線２４９は、トランジスタ１１０のドレイン電極とトランジスタ１１２のゲート電極２０９とを電気的に接続するノードＭ１として機能する。また、配線２５０は、トランジスタ１１０のソース電極として機能し、図２（Ｂ）に示す揮発記憶ブロック１０４と電気的に接続される。なお、図２（Ｂ）に示す容量素子１１１を設ける場合には、例えば、配線２５０上に絶縁膜と、当該絶縁膜を介して配線２５０と重畳する導電膜を設ければよい。
また、図１６（Ｂ）においては、トランジスタ１１０のドレイン電極と、トランジスタ１１２のゲート電極２０９とを配線２４９を介して接続する構成としているが、本実施の形態に示す構成はこれに限られるものではない。例えば、トランジスタ１１２上に設けられた絶縁膜の上面にトランジスタ１１２のゲート電極の上面が露出されるような構造とし、当該ゲート電極の上面に直接接するようにトランジスタ１１０のソース電極またはドレイン電極の一方を設ける構成としても良い。
以上の工程により、トランジスタ１１０およびトランジスタ１１２を有するプロセッサの記憶ブロックを作製することができる。
ここで、図１６（Ｂ）に示す断面図に対応するプロセッサの記憶ブロックの平面図の一例を図１７（Ａ）および図１７（Ｂ）に示す。図１７（Ａ）は絶縁膜２２５より下層の構成、つまりトランジスタ１１２の平面図を示しており、図１７（Ｂ）は絶縁膜２２５より上層の構成、つまりトランジスタ１１０の平面図を示している。なお、図１７（Ａ）および図１７（Ｂ）において、図の理解を容易にするため一部の構成（絶縁膜２１５など）を図示していない。また、図１７（Ａ）および図１７（Ｂ）に示す、一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄは、図１３乃至図１６に示す断面図に対応している。
図１７（Ａ）および図１７（Ｂ）に示すプロセッサの記憶ブロックでは、図１６（Ｂ）に示すように、一点鎖線Ｃ−Ｄに係る領域においてトランジスタ１１０と、トランジスタ１１２とが、電気的に接続される。ここで、トランジスタ１１０の少なくとも一部と、トランジスタ１１２の少なくとも一部と、が重畳して設けられる。より好ましくは、酸化物半導体膜２３５の少なくとも一部と、ｎ型の不純物領域２１１ａまたはｎ型の不純物領域２１１ｂの少なくとも一部と、が重畳して設けられる。このような平面レイアウトを採用することにより、酸化物半導体のようなワイドバンドギャップ半導体を用いたトランジスタを設けることによるプロセッサの記憶ブロックの占有面積の増大を抑制することができる。よって、容易に当該プロセッサの記憶ブロックの大容量化を図ることができる。
以上のように、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドバンドギャップ半導体である酸化物半導体材料を用いて、不揮発記憶ブロックのトランジスタを形成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、電力供給がなくとも長期間にわたって電位を保持することが可能であるため、演算部の電源がオフ状態の間も、不揮発記憶ブロックにおいてデータを保持することができる。
このような不揮発記憶ブロックを設けたプロセッサにおいて、先の実施の形態に示すパワーゲーティングの駆動方法を用いることにより、データの退避期間および復帰期間に消費電力が急激に増大し、瞬間的な電圧降下が発生するのを防ぎ、且つデータの退避期間および復帰期間を短縮することができる。これにより、消費電力の低減が図られたパワーゲーティングの駆動方法において、プロセッサの誤動作を抑制し、且つプロセッサの処理速度の向上を図ることができる。
以上、本実施の形態に示す構成、方法などは、本実施の形態に示す構成、方法どうしで組み合わせて用いることもできるし、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることもできる。
（実施の形態３）
上記実施の形態に示すプロセッサの少なくとも一部を利用してＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図１８（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１８（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１８（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えば、タイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図１８（Ａ）に示すＣＰＵでは、レジスタ１１９６に、複数のメモリセルが設けられている。レジスタ１１９６の複数のメモリセルは、上記実施の形態に記載されている揮発記憶ブロックおよび不揮発記憶ブロックを構成している。
図１８（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、上記実施の形態に記載の退避復帰制御部１０６に対応し、レジスタ１１９６におけるデータの退避と復帰の選択を行う。少なくともレジスタ１１９６への電源の供給を停止する場合、レジスタ１１９６において揮発記憶ブロックから不揮発記憶ブロックにデータを退避する。また、少なくともレジスタ１１９６への電源の供給を開始する場合、レジスタ１１９６において不揮発記憶ブロックから揮発記憶ブロックにデータを復帰する。
電源停止に関しては、図１８（Ｂ）または図１８（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。当該スイッチング素子は上記実施の形態に記載の電源制御部１０８に含まれる。以下に図１８（Ｂ）および図１８（Ｃ）の回路の説明を行う。
図１８（Ｂ）および図１８（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング素子として、上記実施の形態に開示した、酸化物半導体材料などのワイドバンドギャップ半導体材料を用いたトランジスタを有する記憶回路の構成の一例を示す。
図１８（Ｂ）に示す構成は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、上記実施の形態に記載されているメモリセルを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図１８（Ｂ）では、スイッチング素子１１４１として、上記実施の形態に開示した、酸化物半導体材料などのワイドバンドギャップ半導体材料を用いたトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図１８（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図１８（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
また、図１８（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている構成の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電位ＶＤＤまたは電源電位ＶＳＳの供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
本実施の形態で示したＣＰＵは、単結晶シリコンなどのワイドバンドギャップ半導体材料以外を用いた第１の半導体素子層の上に酸化物半導体材料などのワイドバンドギャップ半導体材料を用いた第２の半導体素子層を設けた半導体装置で構成される。これにより、高速動作が容易である、単結晶シリコンなどを用いたトランジスタと、オフ電流が極めて小さい、酸化物半導体を用いたトランジスタと、をＣＰＵを構成するトランジスタの役割に合わせて適宜用いることができる。よって、高速動作を維持しつつ、消費電力の低減を図った、ＣＰＵを提供することができる。
また、単結晶シリコンなどの酸化物半導体以外を用いた第１の半導体素子層の上に酸化物半導体を用いた第２の半導体素子層を積層することにより、酸化物半導体材料を用いたトランジスタを設けることによる占有面積の増大を防ぐことができるので、ＣＰＵの高集積化を図ることができる。
また、配線層および第２の半導体素子層に酸化物半導体を用いたトランジスタを形成する工程で余計な工程を増やすことなく容量素子を形成することができ、ＣＰＵを構成する半導体素子と容量素子を効率的に形成することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
ところで、不揮発性のランダムアクセスメモリとして磁気トンネル接合素子（ＭＴＪ素子）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している強磁性体膜の磁化の向きが並行であれば低抵抗状態、反並行であれば高抵抗状態となることで情報を記憶する素子である。したがって、本実施の形態で示す酸化物半導体材料などのワイドバンドギャップ半導体材料を用いたメモリとは原理が全く異なっている。表１はＭＴＪ素子と、本実施の形態に係る半導体装置との対比を示す。
ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといった問題がある。
原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされると磁化の向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。
さらに、ＭＴＪ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。ＭＴＪ素子はビット当たりの材料コストから見ても高価である。
一方、先の実施の形態で示した、酸化物半導体材料などのワイドバンドギャップ半導体材料を用いたトランジスタは、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性が良いといえる。
また、先の実施の形態において示した、酸化物半導体材料などのワイドバンドギャップ半導体材料を用いたトランジスタとシリコンを用いたトランジスタを組み合わせるメモリは、表１に示したように、スピントロニクスデバイスに比べて、耐熱性、３Ｄ化（３層以上の積層構造化）、磁界耐性など多くの点で有利である。なお、表１にあるオーバーヘッドの電力とは、プロセッサ内のメモリ部などに書き込む電力など、所謂オーバーヘッドに消費される電力のことである。
このように、スピントロニクスデバイスに比べて有利な点の多い酸化物半導体を用いたメモリを利用することで、ＣＰＵの省電力化が実現可能となる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本明細書に開示するプロセッサを有する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラなどのカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図１９に示す。
図１９（Ａ）において、室内機３３００および室外機３３０４を有するエアコンディショナーは、先の実施の形態に記載のプロセッサをＣＰＵに用いた電気機器の一例である。具体的に、室内機３３００は、筐体３３０１、送風口３３０２、ＣＰＵ３３０３等を有する。図１９（Ａ）において、ＣＰＵ３３０３が、室内機３３００に設けられている場合を例示しているが、ＣＰＵ３３０３は室外機３３０４に設けられていてもよい。或いは、室内機３３００と室外機３３０４の両方に、ＣＰＵ３３０３が設けられていてもよい。当該ＣＰＵは先の実施の形態に記載したように、消費電力を少なくすることができるため、エアコンディショナーの消費電力を低減することができる。
図１９（Ａ）において、電気冷凍冷蔵庫３３１０は、酸化物半導体を用いたＣＰＵを備える電気機器の一例である。具体的に、電気冷凍冷蔵庫３３１０は、筐体３３１１、冷蔵室用扉３３１２、冷凍室用扉３３１３、野菜室用扉３３１４、ＣＰＵ３３１５等を有する。図１９（Ａ）では、ＣＰＵ３３１５が、筐体３３１１の内部に設けられている。先の実施の形態に記載のプロセッサを含むＣＰＵを、電気冷凍冷蔵庫３３１０のＣＰＵ３３１５に用いることによって電気冷凍冷蔵庫３３１０の消費電力を低減することができる。
図１９（Ａ）において、映像表示装置３３２０は、酸化物半導体を用いたＣＰＵを備える電気機器の一例である。具体的に、映像表示装置３３２０は、筐体３３２１、表示部３３２２、ＣＰＵ３３２３等を有する。図１９（Ａ）では、ＣＰＵ３３２３が、筐体３３２１の内部に設けられている。先の実施の形態に記載のプロセッサを含むＣＰＵを、映像表示装置３３２０のＣＰＵ３３２３に用いることによって、映像表示装置３３２０の消費電力を低減することができる。
図１９（Ｂ）に一例である電気自動車の例を示す。電気自動車３３３０には、二次電池３３３１が搭載されている。二次電池３３３１の電力は、制御回路３３３２により出力が調整されて、駆動装置３３３３に供給される。制御回路３３３２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置３３３４によって制御される。先の実施の形態に記載のプロセッサを含むＣＰＵを、電気自動車３３３０のＣＰＵに用いることによって、電気自動車の消費電力を低減することができる。
なお、駆動装置３３３３は、直流電動機若しくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置３３３４は、電気自動車３３３０の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路３３３２に制御信号を出力する。制御回路３３３２は、処理装置３３３４の制御信号により、二次電池３３３１から供給される電気エネルギーを調整して駆動装置３３３３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（トランジスタのオフ電流について）
以下において、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結果について説明する。
まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいことを考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流の測定を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果を図２０に示す。図２０において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤである。ドレイン電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲では、トランジスタのオフ電流は、検出限界である１×１０−１２Ａ以下であることがわかった。また、トランジスタのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１ａＡ（１×１０−１８Ａ）以下となることがわかった。
次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたトランジスタのオフ電流は、測定器の検出限界である１×１０−１２Ａ以下であることがわかった。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における測定器の検出限界以下の値）を求めた結果について説明する。
はじめに、電流測定方法に用いた特性評価用素子について、図２１を参照して説明する。
図２１に示す特性評価用素子は、測定系８００が３つ並列に接続されている。測定系８００は、容量素子８０２、トランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を有する。トランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８には、高純度化された酸化物半導体を用いたトランジスタを適用した。
測定系８００において、トランジスタ８０４のソース端子およびドレイン端子の一方と、容量素子８０２の端子の一方と、トランジスタ８０５のソース端子およびドレイン端子の一方は、電源（Ｖ２を与える電源）に電気的に接続されている。また、トランジスタ８０４のソース端子およびドレイン端子の他方と、トランジスタ８０８のソース端子およびドレイン端子の一方と、容量素子８０２の端子の他方と、トランジスタ８０５のゲート端子とは、電気的に接続されている。また、トランジスタ８０８のソース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン端子の一方と、トランジスタ８０６のゲート端子は、電源（Ｖ１を与える電源）に電気的に接続されている。また、トランジスタ８０５のソース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン端子の他方とは、電気的に接続され、出力端子となっている。
なお、トランジスタ８０４のゲート端子には、トランジスタ８０４のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ８０８のゲート端子には、トランジスタ８０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。また、出力端子からは電位Ｖｏｕｔが出力される。
次に、上記の特性評価用素子を用いた電流測定方法について説明する。
まず、オフ電流を測定するために電位差を付与する初期期間の概略について説明する。初期期間においては、トランジスタ８０８のゲート端子に、トランジスタ８０８をオン状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０４のソース端子またはドレイン端子の他方と電気的に接続されるノード（つまり、トランジスタ８０８のソース端子およびドレイン端子の一方、容量素子８０２の端子の他方、およびトランジスタ８０５のゲート端子に電気的に接続されるノード）であるノードＡに電位Ｖ１を与える。ここで、電位Ｖ１は、例えば高電位とする。また、トランジスタ８０４はオフ状態としておく。
その後、トランジスタ８０８のゲート端子に、トランジスタ８０８をオフ状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０８をオフ状態とする。トランジスタ８０８をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ８０４はオフ状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期期間が終了する。初期期間が終了した状態では、ノードＡとトランジスタ８０４のソース端子及びドレイン端子の一方との間に電位差が生じ、また、ノードＡとトランジスタ８０８のソース端子及びドレイン端子の他方との間に電位差が生じることになるため、トランジスタ８０４およびトランジスタ８０８には僅かに電荷が流れる。つまり、オフ電流が発生する。
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ８０４のソース端子またはドレイン端子の一方の端子の電位（つまりＶ２）、および、トランジスタ８０８のソース端子またはドレイン端子の他方の端子の電位（つまりＶ１）は低電位に固定しておく。一方で、測定期間中は、上記ノードＡの電位は固定しない（フローティング状態とする）。これにより、トランジスタ８０４に電荷が流れ、時間の経過と共にノードＡに保持される電荷量が変動する。そして、ノードＡに保持される電荷量の変動に伴って、ノードＡの電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動する。
上記電位差を付与する初期期間、および、その後の測定期間における各電位の関係の詳細（タイミングチャート）を図２２に示す。
初期期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ２すなわち低電位（ＶＳＳ）となる。なお、ノードＡに低電位（ＶＳＳ）を与えるのは必須ではない。その後、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオフ状態となるような電位（低電位）として、トランジスタ８０４をオフ状態とする。そして、次に、電位Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオフ状態となるような電位とする。これによって、ノードＡがフローティング状態となり、初期期間が終了する。
その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＡに電荷が流れ込み、またはノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいては、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とすることがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短期間とする。
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡに保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トランジスタ８０５のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力端子の出力電位Ｖｏｕｔの電位も変化することとなる。
得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。
オフ電流の算出に先だって、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求めておく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。上述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として次式のように表すことができる。
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＡに接続される容量ＣＡは、容量素子８０２の容量と他の容量の和である。
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは次式のように表される。
このように、ノードＡに接続される容量ＣＡと、出力端子の出力電位Ｖｏｕｔから、ノードＡの電流ＩＡを求めることができる。
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリーク電流（オフ電流）を測定することができる。
本測定では、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍの、高純度化した酸化物半導体を用いてトランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を作製した。また、並列された各測定系８００において、容量素子８０２の各容量値を、１００ｆＦ、１ｐＦ、３ｐＦとした。
なお、本測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間においては、電位Ｖ１を原則としてＶＳＳとし、１０ｓｅｃから３００ｓｅｃの範囲ごとに、１００ｍｓｅｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用いられるΔｔは、約３００００ｓｅｃとした。
図２３に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。図２３より、時間の経過にしたがって、電位が変化している様子が確認できる。
図２４には、上記電流測定によって算出された室温（２５℃）におけるオフ電流を示す。なお、図２４は、ソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図２４から、ソース−ドレイン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍであることが分かった。また、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１０ｚＡ／μｍ以下であることが分かった。なお、１ｚＡは１０−２１Ａを表す。
さらに、上記電流測定によって算出された８５℃の温度環境下におけるオフ電流について図２５に示す。図２５は、８５℃の温度環境下におけるソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図２５から、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１００ｚＡ／μｍ以下であることが分かった。
以上により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電流が十分に小さくなることが確認された。
１００ プロセッサ
１０１ 命令解析部
１０２ 演算部
１０３ 論理回路ブロック
１０４ 揮発記憶ブロック
１０５ 不揮発記憶ブロック
１０６ 退避復帰制御部
１０７ フラグ格納部
１０８ 電源制御部
１１０ トランジスタ
１１１ 容量素子
１１２ トランジスタ
１１３ トランジスタ
１１４ トランジスタ
１１５ スイッチ
１１６ 論理素子
１１７ 容量素子
１２０ 第１の参照命令羅列
１２２ 第２の参照命令羅列
１３０ 命令羅列
２０１ 半導体基板
２０３ 素子分離領域
２０７ ゲート絶縁膜
２０９ ゲート電極
２１１ａ ｎ型の不純物領域
２１１ｂ ｎ型の不純物領域
２１５ 絶縁膜
２１７ 絶縁膜
２１９ａ コンタクトプラグ
２１９ｂ コンタクトプラグ
２２０ 絶縁膜
２２１ 絶縁膜
２２２ 絶縁膜
２２３ａ 配線
２２３ｂ 配線
２２４ 電極
２２５ 絶縁膜
２２７ 酸化物半導体膜
２２９ 酸化物半導体膜
２３１ 絶縁膜
２３３ ゲート電極
２３５ 酸化物半導体膜
２３５ａ 第１の領域
２３５ｂ 第２の領域
２３５ｃ 第２の領域
２３７ サイドウォール絶縁膜
２３９ ゲート絶縁膜
２４１ａ 電極
２４１ｂ 電極
２４３ 絶縁膜
２４５ 絶縁膜
２４９ 配線
２５０ 配線
８０２ 容量素子
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０８ トランジスタ
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ 演算回路（ＡＬＵ）
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３３００ 室内機
３３０１ 筐体
３３０２ 送風口
３３０３ ＣＰＵ
３３０４ 室外機
３３１０ 電気冷凍冷蔵庫
３３１１ 筐体
３３１２ 冷蔵室用扉
３３１３ 冷凍室用扉
３３１４ 野菜室用扉
３３１５ ＣＰＵ
３３２０ 映像表示装置
３３２１ 筐体
３３２２ 表示部
３３２３ ＣＰＵ
３３３０ 電気自動車
３３３１ 二次電池
３３３２ 制御回路
３３３３ 駆動装置
３３３４ 処理装置

Claims (9)

  1. 命令解析部と、
    演算部と、
    退避復帰制御部と、
    電源制御部と、
    フラグ格納部と、を有し、
    前記演算部は、揮発記憶ブロック及び不揮発記憶ブロックを有する複数の論理回路ブロックを有し、
    前記命令解析部は、プロセッサ外部からの命令を受けて、前記演算部、前記退避復帰制御部及び前記電源制御部に命令を与え、
    前記退避復帰制御部は、前記複数の論理回路ブロックにデータを退避させる命令又はデータを復帰させる命令を与え、
    前記フラグ格納部は、前記退避復帰制御部によってデータの退避済みフラグ又はデータの復帰済みフラグが書き込まれ、
    前記電源制御部は、前記命令解析部または前記退避復帰制御部の命令を受けて前記演算部の電源を停止又は起動し、
    前記データの退避において、
    前記複数の論理回路ブロックは、第１の集まりと第２の集まりを有し、
    前記複数の論理回路ブロックの前記第１の集まりは、前記退避復帰制御部の命令により、前記揮発記憶ブロックから前記不揮発記憶ブロックにデータを退避させ、平行して前記複数の論理回路ブロックの前記第２の集まりは、前記命令解析部の命令を受けて、前記揮発記憶ブロックに格納されたデータを用いて演算を行い、
    前記データの復帰において、
    前記複数の論理回路ブロックは、第３の集まりと第４の集まりを有し、
    前記複数の論理回路ブロックの前記第３の集まりは、前記退避復帰制御部の命令により、前記不揮発記憶ブロックから前記揮発記憶ブロックにデータを復帰させ、平行して前記複数の論理回路ブロックの前記第４の集まりは、前記命令解析部の命令を受けて、前記揮発記憶ブロックに格納されたデータを用いて演算を行うことを特徴とするプロセッサ。
  2. 請求項１において、
    前記退避復帰制御部は、第１の参照命令羅列及び第２の参照命令羅列が格納された記憶部を有し、
    前記演算部を停止させる際に行う前記データの退避を、
    前記演算部の停止命令の前に、前記プロセッサ外部からの命令の羅列と前記第１の参照命令羅列の少なくとも一部とが一致すると、前記退避復帰制御部は、前記演算部の前記論理回路ブロックの前記第１の集まりの揮発記憶ブロックから不揮発記憶ブロックにデータを退避させ、並行して前記演算部の前記論理回路ブロックの前記第２の集まりで演算処理を行う一次退避と、
    前記演算部の停止命令の後に、前記演算部の前記論理回路ブロックの前記第２の集まりの揮発記憶ブロックから不揮発記憶ブロックにデータを退避させる二次退避と、に分割して行い、
    前記演算部を起動させる際に行う前記データの復帰を、
    前記退避復帰制御部は、前記命令解析部の命令を受けて、前記第２の参照命令羅列に従って、前記演算部の複数の論理回路ブロックの前記第４の集まりに、前記不揮発記憶ブロックから前記揮発記憶ブロックにデータを復帰させる命令を与え、
    前記復帰させる命令に従って、前記演算部の前記論理回路ブロックの前記第４の集まりの不揮発記憶ブロックから揮発記憶ブロックにデータを復帰させる一次復帰と、
    前記一次復帰の完了後に、前記演算部の前記論理回路ブロックの前記第３の集まりの不揮発記憶ブロックから揮発記憶ブロックにデータを復帰させ、並行して前記演算部の前記論理回路ブロックの前記第４の集まりで演算処理を行う二次復帰と、に分割して行うことを特徴とするプロセッサ。
  3. 請求項２において、
    前記一次退避において、
    前記演算部の前記論理回路ブロックの前記第１の集まりにおける前記データの退避に応じて、前記退避復帰制御部は、前記演算部の前記論理回路ブロックの前記第１の集まりの退避済みフラグを前記フラグ格納部に書き込み、
    前記二次退避において、
    前記命令解析部は、前記プロセッサの外部から前記演算部停止の命令を受けて、前記退避復帰制御部に前記演算部のデータ退避の命令を与え、
    前記退避復帰制御部は、前記退避済みフラグに従って、前記演算部の前記論理回路ブロックの前記第２の集まりに、揮発記憶ブロックから不揮発記憶ブロックにデータを退避させる命令を与えることを特徴とするプロセッサ。
  4. 請求項２又は請求項３において、
    前記一次退避において、
    前記データの退避を行った前記演算部の前記論理回路ブロックの前記第１の集まりに新たなデータを書き込む場合、前記フラグ格納部に書き込まれた前記論理回路ブロックの前記第１の集まりの前記退避済みフラグを消去することを特徴とするプロセッサ。
  5. 請求項２乃至請求項４のいずれか一において、
    前記一次復帰において、
    前記演算部の前記論理回路ブロックの前記第４の集まりにおける前記データの復帰に応じて、前記退避復帰制御部は、前記演算部の前記論理回路ブロックの前記第４の集まりの復帰済みフラグを前記フラグ格納部に書き込み、
    前記演算部の前記論理回路ブロックの前記第４の集まりにおいて前記データの復帰が完了した後に前記演算部の前記論理回路ブロックの前記第４の集まりのデータ復帰完了の信号を前記命令解析部に送り、
    前記二次復帰において、
    前記命令解析部は、前記データ復帰完了の信号を受けて、前記退避復帰制御部に前記演算部の前記論理回路ブロックの前記第３の集まりに、データを復帰させる命令を与え、
    前記退避復帰制御部は、前記復帰済みフラグに従って、前記演算部の前記論理回路ブロックの前記第３の集まりに、不揮発記憶ブロックから揮発記憶ブロックにデータを復帰させる命令を与え、
    前記演算部の前記論理回路ブロックの前記第３の集まりにおける前記データの復帰に応じて、前記退避復帰制御部は、前記演算部の前記論理回路ブロックの前記第３の集まりの復帰済みフラグを前記フラグ格納部に書き込むことを特徴とするプロセッサ。
  6. 請求項２又は請求項５において、
    前記二次復帰において、
    前記データの復帰がまだ行われていない前記演算部の前記論理回路ブロックの前記第３の集まりで演算処理を行う命令が与えられた場合、前記演算処理を行う命令を待機させることを特徴とするプロセッサ。
  7. 請求項６において、
    前記演算処理を行う命令を待機させた前記演算部の前記論理回路ブロックの前記第３の集まりの不揮発記憶ブロックから揮発記憶ブロックにデータを優先的に復帰させることを特徴とするプロセッサ。
  8. 請求項１乃至請求項７のいずれか一において、
    前記揮発記憶ブロックは、レジスタを含んで構成されることを特徴とするプロセッサ。
  9. 請求項１乃至請求項８のいずれか一において、
    前記不揮発記憶ブロックは、酸化物半導体を有するトランジスタを含んで構成されることを特徴とするプロセッサ。
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