JP2013211008A - マイクロプロセッサおよびマイクロプロセッサの駆動方法 - Google Patents
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Abstract
【課題】消費電力の低減されたマイクロプロセッサおよび当該マイクロプロセッサの駆動方法を提供する。
【解決手段】マイクロプロセッサを、プロセッサコア、キャッシュメモリ、割り込みコントローラ、電源コントローラを備える構造とし、キャッシュメモリの備える複数のメモリセルアレイの一つ以上に、複数のメモリセルにより構成されたメモリセルアレイを用いる構成とする。そして、低消費電力モードへの移行時において、キャッシュメモリへの電源供給を再開した際にプロセッサコアが使用するデータを当該メモリセルアレイにプリフェッチした後に、キャッシュメモリへの電源供給を停止する。そして、キャッシュメモリへの電源供給を再開した後、プロセッサコアが当該メモリセルアレイから必要なデータをフェッチする。
【選択図】図１
【解決手段】マイクロプロセッサを、プロセッサコア、キャッシュメモリ、割り込みコントローラ、電源コントローラを備える構造とし、キャッシュメモリの備える複数のメモリセルアレイの一つ以上に、複数のメモリセルにより構成されたメモリセルアレイを用いる構成とする。そして、低消費電力モードへの移行時において、キャッシュメモリへの電源供給を再開した際にプロセッサコアが使用するデータを当該メモリセルアレイにプリフェッチした後に、キャッシュメモリへの電源供給を停止する。そして、キャッシュメモリへの電源供給を再開した後、プロセッサコアが当該メモリセルアレイから必要なデータをフェッチする。
【選択図】図１
Description
本発明は、物、方法、製造方法、プロセス、マシーン、マニュファクチャー、または、組成物（コンポジション オブ マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明は、マイクロプロセッサおよびマイクロプロセッサの駆動方法に関する。
なお、本明細書中における「マイクロプロセッサ」は、「ＣＰＵ」、「ＭＰＵ」、「プロセッサ」などと同義の言葉と見なしてよい。
半導体装置の微細化技術の進歩に伴い、マイクロプロセッサの集積度は年々高まっている。それに伴い、マイクロプロセッサ内部に備えられた各種半導体素子（例えば、トランジスタなど。）全体におけるリーク電流の総量が増加し、マイクロプロセッサの消費電力が大幅に増加している。このため近年では、マイクロプロセッサにおいて、低消費電力化が重要な課題の一つとなっている。
マイクロプロセッサの低消費電力化を実現する手段の一つとして、マイクロプロセッサを構成する回路ブロックのうち、動作不要なブロックを低消費電力モードに移行させる技術がある（特許文献１）。本特許文献中では、低消費電力モードとして、例えば、不要なブロックへの電源電圧の供給停止などが挙げられている。
マイクロプロセッサの消費電力の大部分は、キャッシュメモリ（単にキャッシュとも言われる。）が占めている。したがって、キャッシュメモリの消費電力を低減する事がマイクロプロセッサの低消費電力化に大きく寄与するといえる。
しかし、上述特許文献を参考にキャッシュメモリに供給される電力を停止すると、キャッシュメモリに蓄えられたデータが消去されてしまう。そのため、キャッシュメモリに再度電源供給を開始した際にキャッシュミスが大量に発生し、マイクロプロセッサの動作に大幅な遅延が生じてしまう。
上記課題を鑑み、本発明では、低消費電力モードと通常動作モードの切り替えが可能なマイクロプロセッサにおいて、消費電力を低減するためにキャッシュメモリへの電力供給を停止した場合においても、電力供給再開後におけるキャッシュミスの発生により生じる処理遅延が抑制されたマイクロプロセッサを提供することを目的の一つとする。または、当該マイクロプロセッサにおいて、電源供給再開後のキャッシュミス発生を効果的に抑制するためのマイクロプロセッサの駆動方法を提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
マイクロプロセッサの構成としては、プロセッサコア、キャッシュメモリ、割り込みコントローラ、電源コントローラを備える構造とし、キャッシュメモリの備える複数のメモリセルアレイの一つ以上に、複数のメモリセルにより構成されたメモリセルアレイを用いる。また、キャッシュメモリの駆動方法としては、低消費電力モードへの移行時において、電源供給再開後（つまり、低消費電力モードから通常動作モードへの移行時。）にプロセッサコアが優先的に使用するデータを、当該メモリセルアレイにプリフェッチした後に、キャッシュメモリへの電源供給を停止する。そして、通常モードへの移行時において、キャッシュメモリへの電源供給を再開した後、プロセッサコアが当該メモリセルアレイから必要なデータをフェッチする。
上記メモリセルアレイは電源供給停止時においても正確なデータを保持しているため、電源供給再開後にプロセッサコアが当該メモリセルアレイから必要なデータをフェッチすることにより、キャッシュミスの発生を抑制できる。
すなわち、本発明の一態様は、演算処理を行うプロセッサコアと、複数のメモリセルにより構成されたメモリセルアレイを少なくとも一つ以上備えるキャッシュメモリと、割り込みベクタが格納された割り込みコントローラと、少なくともキャッシュメモリの電源供給状態を制御する電源コントローラを備え、プロセッサコアが、割り込みコントローラに格納された割り込みベクタをロードして当該割り込みベクタに基づいてキャッシュメモリの備えるメモリセルアレイにデータをプリフェッチし、電源コントローラが、プリフェッチの終了後に少なくともキャッシュメモリへの電源供給停止処理を実行する低消費電力モードと、電源コントローラが、少なくともキャッシュメモリへの電源供給再開処理を実行し、プロセッサコアが、キャッシュメモリへの電源供給再開後にキャッシュメモリの備えるメモリセルアレイのデータをフェッチする通常動作モードを有するマイクロプロセッサである。
上述発明の一態様に示すマイクロプロセッサの構造は、電源供給再開後にプロセッサコアが、正確なデータが保持されたメモリセルアレイから必要なデータをフェッチできる構成であるため、キャッシュミスの発生を抑制できる。
なお、上述発明の一態様において、電源コントローラとして、プリフェッチ終了後にキャッシュメモリおよびプロセッサコアへの電源供給停止処理を実行し、また、割り込みイベントを検知してキャッシュメモリおよびプロセッサコアへの電源供給再開処理を実行する電源コントローラを用いた構造とすることにより、マイクロプロセッサの消費電力を更に低減できる。
なお、上述発明の一態様において、メモリセルが、半導体層として酸化物半導体材料を用いたトランジスタを少なくとも一部に備えるメモリセル、磁気トンネル接合素子を少なくとも一部に備えるメモリセル、フローティングゲートに電荷を保持する機構を備える素子を少なくとも一部に備えるメモリセルのいずれか或いはこれらの組み合わせにより構成されることが好ましい。
なお、上述発明の一態様において、キャッシュメモリの備えるメモリセルアレイの総数に占める不揮発性と見なされる性質を有するメモリセルアレイの割合を５０％以上とすることにより、電源供給再開後にプロセッサコアが必要なデータを、キャッシュメモリ内により多く格納することができるため、電源供給再開後におけるプロセッサコアのキャッシュミスを大きく低減できる。
また、本発明の一態様は、演算処理を行うプロセッサコアと、複数のメモリセルにより構成されたメモリセルアレイを少なくとも一つ以上備えるキャッシュメモリと、割り込みベクタが格納された割り込みコントローラと、少なくともキャッシュメモリの電源供給状態を制御する電源コントローラを有するマイクロプロセッサの駆動方法であって、プロセッサコアが、割り込みコントローラに格納された割り込みベクタをロードして当該割り込みベクタに基づいたプリフェッチ命令をキャッシュメモリに発行し、プリフェッチ後あるいはプリフェッチ中に、プロセッサコアが少なくともキャッシュメモリの電源供給停止を指示する第１の信号を電源コントローラに出力し、第１の信号を受けた電源コントローラが少なくともキャッシュメモリの電源供給停止処理を実行することで、マイクロプロセッサは低消費電力モードとなり、割り込みコントローラが、少なくともキャッシュメモリの電源供給再開を指示する第２の信号を電源コントローラに出力し、第２の信号を受けた電源コントローラが、少なくともキャッシュメモリの電源供給を再開し、電源供給が再開されたプロセッサコアが、割り込みコントローラに格納された割り込みベクタをロードして当該割り込みベクタに基づいてキャッシュメモリに備えられたメモリセルアレイからデータをフェッチすることで、マイクロプロセッサが通常動作モードとなる、マイクロプロセッサの駆動方法である。
上述発明の一態様に示すマイクロプロセッサの駆動方法を用いることにより、電源供給再開後に、プロセッサコアは電源供給再開後に必要となる正確なデータをメモリセルアレイからフェッチすることができるため、キャッシュミスの発生を抑制できる。
なお、上述発明の一態様に示すマイクロプロセッサの駆動方法において、キャッシュメモリ中に備えられた不揮発性と見なされる性質を有するメモリセルアレイの個数をｎ個（ｎは２以上の整数）とした場合、プロセッサコアが、割り込みコントローラに格納された全ての割り込みベクタの中で使用頻度が一番高いものから使用頻度がｎ番目の割り込みベクタをロードすることにより、キャッシュミスの発生を更に抑制できる。
また、上述の発明の一態様において、プロセッサコアが、少なくともキャッシュメモリの電源供給停止を指示する第１の信号を電源コントローラに出力し、第１の信号を受けた電源コントローラが、割り込みベクタのロードを指示する信号をキャッシュメモリに出力し、割り込みベクタのロードを指示する信号を受けたキャッシュメモリが割り込みコントローラから割り込みベクタをロードして、当該割り込みベクタに基づいたプリフェッチを行い、プリフェッチ後、キャッシュメモリが電源コントローラにプリフェッチ終了の信号を出力し、プリフェッチ終了の信号を受けた電源コントローラが、キャッシュメモリおよびプロセッサコアのいずれか或いは両方の電源供給を停止することで、マイクロプロセッサを低消費電力モードとする駆動方法を採用してもよい。
本明細書に記載のマイクロプロセッサの構成を用いることにより、電源供給再開後に必要なデータをメモリセルアレイに正確なデータとして保持できる。なお、当該データは電源供給再開直後にプロセッサコアが優先的に使用するデータとなる。また、本明細書に記載のマイクロプロセッサの駆動方法を用いることにより、電源供給再開直後にプロセッサコアがメモリセルアレイから必要なデータをフェッチできるため、キャッシュミスの発生を抑制できる。
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する実施の形態において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。
また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
また、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
また、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「Ａ上のＢ」の表現であれば、ＡとＢとの間に他の構成要素を含むものを除外しない。
また、本明細書等において「Ａを挟む一対のＢ」という表現は、Ｂが直接Ａに接していると限定するものではない。例えば、「一対のＢがＣを介在してＡを挟む（例えば、「Ｂ＼Ｃ＼Ａ＼Ｃ＼Ｂ」といった構造）」を含むものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。
また、本明細書等において、「指示」という言葉は、「指示を伝える信号」と置き換えることもできる。また、「指示する」という言葉は、「指示を伝える信号を出力する」と置き換えることもできる。
（実施の形態１）
本実施の形態では、図１のブロック図を用いてマイクロプロセッサの構成を説明すると共に、図２乃至図７のブロック図を用いてマイクロプロセッサの駆動方法を説明する。
本実施の形態では、図１のブロック図を用いてマイクロプロセッサの構成を説明すると共に、図２乃至図７のブロック図を用いてマイクロプロセッサの駆動方法を説明する。
＜マイクロプロセッサの構成例＞
図１に示すように、マイクロプロセッサ１００は、内部にキャッシュメモリ１０２、プロセッサコア１０４、電源コントローラ１１０および割り込みコントローラ１０８を有している。また、キャッシュメモリ１０２はメインメモリ１３０と電気的に接続されており、電源コントローラ１１０はスイッチ回路１０６と電気的に接続されている。そして、キャッシュメモリ１０２およびプロセッサコア１０４にはスイッチ回路１０６を介して電源１２０から電源が供給される。なお、割り込みコントローラ１０８は割り込みベクタ（割り込みハンドラのアドレス、とも表現できる。）が格納されている。
図１に示すように、マイクロプロセッサ１００は、内部にキャッシュメモリ１０２、プロセッサコア１０４、電源コントローラ１１０および割り込みコントローラ１０８を有している。また、キャッシュメモリ１０２はメインメモリ１３０と電気的に接続されており、電源コントローラ１１０はスイッチ回路１０６と電気的に接続されている。そして、キャッシュメモリ１０２およびプロセッサコア１０４にはスイッチ回路１０６を介して電源１２０から電源が供給される。なお、割り込みコントローラ１０８は割り込みベクタ（割り込みハンドラのアドレス、とも表現できる。）が格納されている。
本明細書では、マイクロプロセッサの各構成要素（つまり、キャッシュメモリ１０２、プロセッサコア１０４、電源コントローラ１１０および割り込みコントローラ１０８。）のそれぞれを「ブロック」と記載する場合もある。
本明細書の図面では、キャッシュメモリ１０２とプロセッサコア１０４は同じ電源（電源１２０）から電源が供給されているが、異なる電源から電源が供給されてもよい。
本明細書の図面では、電源コントローラ１１０および割り込みコントローラ１０８には電源が供給されていないように記載されているが、これはキャッシュメモリ１０２およびプロセッサコア１０４への電源供給状態を分かり易くするためであり、実際には電源コントローラ１１０および割り込みコントローラ１０８にも電源が供給されている。電源の供給元については特段の限定はない。
本明細書の図面において、各構成要素を繋ぐ実線は信号の伝送経路を示し、各構成要素を繋ぐ斜線が付されている太線は電源の伝送経路を示すものである。なお、太い実線は信号が伝送されている状態、斜線の付されていない白抜きの太線は電源が伝送されていない状態を示すものである。
キャッシュメモリ１０２は、プロセッサコア１０４、電源コントローラ１１０およびメインメモリ１３０と電気的に接続されている。また、スイッチ回路１０６を介して電源１２０から電源が供給されている。
なお、キャッシュメモリ１０２は内部に複数のメモリセルを備えており、まとまった単位のメモリセル（以下、メモリセルアレイ１０３と記載する。）によりデータを保持している。本実施の形態に示すマイクロプロセッサ１００において、キャッシュメモリ１０２は、不揮発性メモリセルにより構成されたメモリセルアレイ１０３を１つ以上備えている。不揮発性メモリセルにより構成されたメモリセルアレイ１０３を、以下の明細書中は「不揮発性メモリセルアレイ」と記載する場合もある。
なお、本明細書において不揮発性とは、電源を遮断しても記憶されているデータが揮発しないと見なされる性質を指し、揮発性とは、電源遮断により記憶されているデータが瞬時に揮発する性質を指す。
不揮発性メモリセルとしては、例えば、半導体層として酸化物半導体材料を用いたトランジスタ（以下、ＯＳトランジスタとも記載する。）を少なくとも一部に備えるメモリセル（以下、ＯＳメモリとも記載する。）、磁気トンネル接合素子を少なくとも一部に備えるメモリセル（以下、磁気抵抗メモリとも記載する。）、フローティングゲートに電荷を保持する機構を備える素子を少なくとも一部に備えるメモリセル（以下、フラッシュメモリとも記載する。）のいずれか或いはこれらの組み合わせにより構成することができる。
ここで、揮発性のメモリセルにより構成されたメモリセルアレイから成るキャッシュメモリ（通常のキャッシュメモリ。）と、メモリセルアレイの一部に上述の不揮発性メモリセルアレイを備えたキャッシュメモリ（本明細書に記載のキャッシュメモリ。）について、キャッシュメモリへの電源供給を停止し、再度再開した場合の動作状況を説明する。
通常のキャッシュメモリでは、メモリセルアレイの一部に電源供給再開後に用いるデータのうち、優先度の高いデータ（以下、単に「データ」と記載する。）をプリフェッチしていても、キャッシュメモリへの電源供給停止により、メモリセルアレイに格納されたデータは、ごく短時間で正確なデータでなくなり、無効なデータとなる（例えば、４区画のメモリセルを有するメモリセルアレイの各メモリセルに格納されている「１」のデータが、電荷の流出によりすべて「０」に変化する、など。）。このため、電源供給再開後において、通常のキャッシュメモリはデータのリセット動作が必要となる。したがって、プリフェッチされたデータは、リセットされているため、プロセッサコア１０４がデータをフェッチしようとした場合、キャッシュメモリからフェッチしようとしてもキャッシュミスが生じるため、メインメモリ（例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）など。）からデータを再度キャッシュメモリにプリフェッチすることが必要となる。
キャッシュメモリとメインメモリ間のデータ転送速度はプロセッサコアとキャッシュメモリ間のデータ転送速度と比較して遅いため、上述のようにメインメモリからデータを再度プリフェッチする必要が生じた場合、マイクロプロセッサの処理に大幅な遅延が生じてしまう。
これに対し、メモリセルアレイ１０３の一部を上述の不揮発性メモリセルアレイとした本実施の形態のキャッシュメモリ１０２では、不揮発性メモリセルアレイに格納されたデータはキャッシュメモリ１０２に供給される電源が停止された場合においてもデータを正確な状態で保持することができる。このため、キャッシュメモリ１０２への電源供給が再開し、プロセッサコア１０４がデータをフェッチしようとした場合、キャッシュメモリ１０２からデータをフェッチでき、キャッシュミスの発生を大幅に抑制できるため、電源供給を停止していたブロックへの電源供給再開後のマイクロプロセッサの処理速度を大幅に向上できる。
なお、上述の不揮発性メモリセルのうち、特にＯＳメモリを用いることが好ましい。ＯＳメモリは、ＯＳトランジスタのオフ電流（トランジスタがオフ状態（非導通状態、非活性状態などとも表現できる。）の時に、ソースとドレインの間に流れる電流をいう。）が極めて低いことを利用して不揮発性を維持するものであるため、フラッシュメモリのようなゲート絶縁膜の劣化に起因した性能劣化は極めて生じにくい。したがって、信頼性の観点などから考え、ＯＳメモリが有利であるといえる。
ＯＳトランジスタの半導体層として用いられる酸化物半導体はエネルギーギャップが３．０電子ボルト以上であり、シリコンのバンドギャップ（１．１電子ボルト）と比較して非常に大きい。
トランジスタのオフ抵抗（トランジスタがオフ状態の時における、ソースとドレイン間の抵抗をいう。）は、チャネルが形成される半導体層における熱的に励起するキャリアの濃度に反比例する。ドナーやアクセプタによるキャリアが全く存在しない状態（真性半導体）であっても、シリコンの場合にはバンドギャップが１．１電子ボルトであるため、室温（３００Ｋ）での熱励起キャリアの濃度は１×１０１１ｃｍ−３程度である。
一方、例えばバンドギャップが３．２電子ボルトの半導体（酸化物半導体を想定。）の場合では熱励起キャリアの濃度は１×１０−７ｃｍ−３程度となる。電子移動度が同じ場合、抵抗率は、キャリア濃度に反比例するので、バンドギャップ３．２電子ボルトの半導体の抵抗率は、シリコンより１８桁も大きい。
このようなバンドギャップの広い酸化物半導体を半導体層に適用したトランジスタ（ＯＳトランジスタ）は、極めて低いオフ電流を実現できる。
なお、ＯＳトランジスタが有する「極めて低いオフ電流」を説明するため、以下に、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結果について説明する。
＜ＯＳトランジスタのオフ電流測定＞
まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいことを考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流の測定を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果を図１８に示す。図１８において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤである。ドレイン電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲では、トランジスタのオフ電流は、検出限界である１×１０−１２Ａ以下であることがわかった。また、トランジスタのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１ａＡ（１×１０−１８Ａ）以下となることがわかった。
まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいことを考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流の測定を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果を図１８に示す。図１８において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤである。ドレイン電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲では、トランジスタのオフ電流は、検出限界である１×１０−１２Ａ以下であることがわかった。また、トランジスタのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１ａＡ（１×１０−１８Ａ）以下となることがわかった。
次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたトランジスタのオフ電流は、測定器の検出限界である１×１０−１２Ａ以下であることがわかった。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における測定器の検出限界以下の値）を求めた結果について説明する。
はじめに、電流測定方法に用いた特性評価用素子について、図１９を参照して説明する。
図１９に示す特性評価用素子は、測定系２３００が３つ並列に接続されている。測定系２３００は、容量素子２３０２、トランジスタ２３０４、トランジスタ２３０５、トランジスタ２３０６、トランジスタ２３０８を有する。トランジスタ２３０４、トランジスタ２３０５、トランジスタ２３０６、トランジスタ２３０８には、高純度化された酸化物半導体を用いたトランジスタを適用した。
測定系２３００において、トランジスタ２３０４のソース端子およびドレイン端子の一方と、容量素子２３０２の端子の一方と、トランジスタ２３０５のソース端子およびドレイン端子の一方は、電源（Ｖ２を与える電源）に電気的に接続されている。また、トランジスタ２３０４のソース端子およびドレイン端子の他方と、トランジスタ２３０８のソース端子およびドレイン端子の一方と、容量素子２３０２の端子の他方と、トランジスタ２３０５のゲート端子とは、電気的に接続されている。また、トランジスタ２３０８のソース端子およびドレイン端子の他方と、トランジスタ２３０６のソース端子およびドレイン端子の一方と、トランジスタ２３０６のゲート端子は、電源（Ｖ１を与える電源）に電気的に接続されている。また、トランジスタ２３０５のソース端子およびドレイン端子の他方と、トランジスタ２３０６のソース端子およびドレイン端子の他方とは、電気的に接続され、出力端子となっている。
なお、トランジスタ２３０４のゲート端子には、トランジスタ２３０４のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ２３０８のゲート端子には、トランジスタ２３０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。また、出力端子からは電位Ｖｏｕｔが出力される。
次に、上記の特性評価用素子を用いた電流測定方法について説明する。
まず、オフ電流を測定するために電位差を付与する初期期間の概略について説明する。初期期間においては、トランジスタ２３０８のゲート端子に、トランジスタ２３０８をオン状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ２３０４のソース端子およびドレイン端子の他方と電気的に接続されるノード（つまり、トランジスタ２３０８のソース端子およびドレイン端子の一方、容量素子２３０２の端子の他方、およびトランジスタ２３０５のゲート端子に電気的に接続されるノード）であるノードＡに電位Ｖ１を与える。ここで、電位Ｖ１は、例えば高電位とする。また、トランジスタ２３０４はオフ状態としておく。
その後、トランジスタ２３０８のゲート端子に、トランジスタ２３０８をオフ状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ２３０８をオフ状態とする。トランジスタ２３０８をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ２３０４はオフ状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期期間が終了する。初期期間が終了した状態では、ノードＡとトランジスタ２３０４のソース端子及びドレイン端子の一方との間に電位差が生じ、また、ノードＡとトランジスタ２３０８のソース端子及びドレイン端子の他方との間に電位差が生じることになるため、トランジスタ２３０４およびトランジスタ２３０８には僅かに電荷が流れる。つまり、オフ電流が発生する。
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ２３０４のソース端子およびドレイン端子の一方の端子の電位（つまりＶ２）、および、トランジスタ２３０８のソース端子およびドレイン端子の他方の端子の電位（つまりＶ１）は低電位に固定しておく。一方で、測定期間中は、上記ノードＡの電位は固定しない（フローティング状態とする）。これにより、トランジスタ２３０４に電荷が流れ、時間の経過と共にノードＡに保持される電荷量が変動する。そして、ノードＡに保持される電荷量の変動に伴って、ノードＡの電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動する。
上記電位差を付与する初期期間、および、その後の測定期間における各電位の関係の詳細（タイミングチャート）を図２０に示す。
初期期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ２３０４がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ２すなわち低電位（ＶＳＳ）となる。なお、ノードＡに低電位（ＶＳＳ）を与えるのは必須ではない。その後、電位Ｖｅｘｔ＿ｂ２を、トランジスタ２３０４がオフ状態となるような電位（低電位）として、トランジスタ２３０４をオフ状態とする。そして、次に、電位Ｖｅｘｔ＿ｂ１を、トランジスタ２３０８がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、Ｖｅｘｔ＿ｂ１を、トランジスタ２３０８がオフ状態となるような電位とする。これによって、ノードＡがフローティング状態となり、初期期間が終了する。
その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＡに電荷が流れ込み、またはノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいては、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とすることがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短期間とする。
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡに保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トランジスタ２３０５のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力端子の出力電位Ｖｏｕｔの電位も変化することとなる。
得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。
オフ電流の算出に先だって、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求めておく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。上述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として以下の式（１）のように表すことができる。
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、以下の式（２）のように表される。ここで、ノードＡに接続される容量ＣＡは、容量素子２３０２の容量と他の容量の和である。
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは以下の式（３）のように表される。
このように、ノードＡに接続される容量ＣＡと、出力端子の出力電位Ｖｏｕｔから、ノードＡの電流ＩＡを求めることができる。
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリーク電流（オフ電流）を測定することができる。
本実施の形態では、高純度化した酸化物半導体を用いてチャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍの、トランジスタ２３０４、トランジスタ２３０５、トランジスタ２３０６、トランジスタ２３０８を作製した。また、並列された各測定系２３００において、容量素子２３０２の各容量値を、１００ｆＦ、１ｐＦ、３ｐＦとした。
なお、本実施の形態に係る測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間においては、電位Ｖ１を原則としてＶＳＳとし、１０ｓｅｃから３００ｓｅｃの範囲ごとに、１００ｍｓｅｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用いられるΔｔは、約３００００ｓｅｃとした。
図２１に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。図２１より、時間の経過にしたがって、出力電位Ｖｏｕｔが変化している様子が確認できる。
図２２には、上記電流測定によって算出された室温（２５℃）におけるオフ電流を示す。なお、図２２は、ソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図２２から、ソース−ドレイン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍであることが分かった。また、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１０ｚＡ／μｍ以下であることが分かった。なお、１ｚＡは１×１０−２１Ａを表す。
さらに、上記電流測定によって算出された８５℃の温度環境下におけるオフ電流について図２３に示す。図２３は、８５℃の温度環境下におけるソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図２３から、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１００ｚＡ／μｍ以下であることが分かった。
以上のように、高純度化された酸化物半導体を用いたトランジスタでは、オフ電流が十分に小さくなることが確認された。なお、実施の形態３にてＯＳトランジスタの具体的な構造および作製方法の一例を、実施の形態４および実施の形態５にてＯＳメモリの具体的な構造および作製方法の一例を記載する。
マイクロプロセッサ１００の構成において、プロセッサコア１０４はキャッシュメモリ１０２、電源コントローラ１１０および割り込みコントローラ１０８と電気的に接続されている。また、スイッチ回路１０６を介して電源１２０から電源が供給されている。
スイッチ回路１０６は、電源コントローラ１１０および電源１２０と電気的に接続され、電源コントローラ１１０から出力される信号（動作不要なブロックへの電源供給停止あるいは再開を指示する信号。）を受けて、動作不要なブロック（本実施の形態では、キャッシュメモリ１０２やプロセッサコア１０４など）への電源供給状態を決定（停止、あるいは再開。）する。スイッチ回路１０６は、動作不要なブロックへの電源供給のＯＮ／ＯＦＦ（導通／非導通とも表現できる。）切り替えを行えればよく、その構造（構成、回路構成とも表現できる。）に特段の限定はない。例えば、トランジスタを用いたスイッチング素子などを用いればよい。なお、本実施の形態では、スイッチ回路１０６はマイクロプロセッサ１００の外部に設けられた構造であるが、マイクロプロセッサ１００の内部に設けられた構造であってもよい。例えば、電源コントローラ１１０内部にスイッチ回路１０６が組み込まれていてもよい。その場合、キャッシュメモリ１０２やプロセッサコア１０４への電源供給停止および再開を行ううえで「電源コントローラ１１０からスイッチ回路１０６に信号を送る」という動作が必ずしも必要ではない。そのため、キャッシュメモリやプロセッサコアへの電源供給を停止する、あるいは再開する処理のことを、電源コントローラ１１０の「電源供給停止処理」や「電源供給再開処理」と表現することができる。
また、スイッチ回路１０６はキャッシュメモリ１０２と電源コントローラ１１０間や、プロセッサコア１０４と電源コントローラ１１０間に設けてもよいし、キャッシュメモリ１０２やプロセッサコア１０４内部に組み込んでもよい。なお、スイッチ回路１０６にどのような構成の回路を用いるかについては特段の限定はなく、公知の技術を用いることができる。
割り込みコントローラ１０８は、プロセッサコア１０４および電源コントローラ１１０と電気的に接続されている。また、キャッシュメモリ１０２への電源供給再開の指示は、まず割り込みコントローラ１０８に入力される。なお、本明細書の図面において、割り込みコントローラ１０８に接続された一点鎖線にて記載された線は、マイクロプロセッサ１００の外部から割り込みコントローラ１０８に電源供給再開の指示が伝わる経路（配線）である。
電源コントローラ１１０は、キャッシュメモリ１０２、プロセッサコア１０４、スイッチ回路１０６および割り込みコントローラ１０８と電気的に接続されている。
本明細書では、キャッシュメモリ１０２およびプロセッサコア１０４の両方に対して電源供給停止処理（および電源供給再開処理。）を行っているが、少なくともキャッシュメモリ１０２に対して当該処理を行ってもよい。キャッシュメモリ１０２はマイクロプロセッサ１００の消費電力の大部分を占めるため、上述処理を行うのみでもマイクロプロセッサ１００の消費電力を大幅に減少できるためである。
＜マイクロプロセッサの駆動方法＞
図２乃至図７のブロック図を用いて、マイクロプロセッサ１００の駆動方法（駆動順序とも言える。）の一例について説明する。なお、以下の説明では、マイクロプロセッサ１００の駆動方法を、動作不要なブロックの動作を停止するために行われる処理（以下、「低消費電力モード移行処理」と記載する場合もある。）と、その後、停止ブロックの動作を再開してプロセッサコアが通常動作（動作不要ブロックの動作を停止した事に起因したキャッシュミスが発生しない状態、とも表現できる。）に戻すために行われる処理（以下、「通常動作モード移行処理」と記載する場合もある。）の２つに分けて説明を行う。
図２乃至図７のブロック図を用いて、マイクロプロセッサ１００の駆動方法（駆動順序とも言える。）の一例について説明する。なお、以下の説明では、マイクロプロセッサ１００の駆動方法を、動作不要なブロックの動作を停止するために行われる処理（以下、「低消費電力モード移行処理」と記載する場合もある。）と、その後、停止ブロックの動作を再開してプロセッサコアが通常動作（動作不要ブロックの動作を停止した事に起因したキャッシュミスが発生しない状態、とも表現できる。）に戻すために行われる処理（以下、「通常動作モード移行処理」と記載する場合もある。）の２つに分けて説明を行う。
＜低消費電力モード移行処理の説明＞
低消費電力モードへの移行が指示されると、まず、プロセッサコア１０４が割り込みコントローラ１０８に格納された割り込みベクタの１つ或いは複数をロードする（図２（Ａ）に対応。）。
低消費電力モードへの移行が指示されると、まず、プロセッサコア１０４が割り込みコントローラ１０８に格納された割り込みベクタの１つ或いは複数をロードする（図２（Ａ）に対応。）。
上述の「低消費電力モードへの移行が指示」とは、具体的には、例えば、プロセッサが動作させているプログラムであるタスクスケジューラが、直ちに実行可能な状態のタスクが存在しないと判断し、電源供給停止信号を送出するプログラムを実行する場合などがある。
なお、上述の割り込みベクタとしては、割り込みコントローラ１０８に格納された複数の割り込みベクタのうち、使用頻度（発生頻度、とも表現できる。）の高い割り込みベクタを、不揮発性メモリセルアレイの個数分以下の数だけロードすればよい。例えばメモリセルアレイ１０３のうち、不揮発性メモリセルアレイが１００個存在する場合、使用頻度の最も高い割り込みベクタをロードする、使用頻度の高い割り込みベクタの上位１０個（１０データ）をロードする、使用頻度の高い割り込みベクタの上位１００個（１００データ）をロードする、といったロードを行えばよい。ロードする割り込みベクタの個数は、実施者が適宜決定すればよい。
マイクロプロセッサ１００は、秒単位のようなマクロな時間軸で見ると常に動作しているが、ナノ秒やマイクロ秒のようなミクロな時間軸で見ると、処理が行われていない時間（例えば、上述で記載した、プロセッサが動作させているプログラムであるタスクスケジューラが、直ちに実行可能な状態のタスクが存在しないと判断する時間）が非常に多く存在している。そのため、処理を行わない一瞬の時間（例えば数ナノ秒から数ミリ秒のような短い時間）に動作不要なブロックへの電源供給停止し、その後電源供給を再開する、といった処理をマイクロプロセッサ１００で行う場合、当該処理に関係した割り込みベクタの使用頻度は自ずと高くなり、当該割り込みベクタがキャッシュメモリ１０２の不揮発性メモリセルアレイに優先的に格納されることとなる。したがって、プロセッサコア１０４は電源供給再開後に当該割り込みベクタをロードして処理を開始するため、通常動作モードへの移行時におけるキャッシュミスの発生を抑制できる。
次に、割り込みコントローラ１０８からロードした割り込みベクタに基づいて、プロセッサコア１０４がキャッシュメモリ１０２にプリフェッチ命令を発行し、プリフェッチが行われる。当該プリフェッチでは、プリフェッチ命令によりメインメモリ１３０から読み出されたデータを、キャッシュメモリ１０２に備えられたメモリセルアレイ１０３のうち、不揮発性メモリセルアレイ（不揮発性メモリセルにより構成されたメモリセルアレイ。）に格納する。
これにより、図２（Ｂ）のように、キャッシュメモリ１０２に備えられた不揮発性メモリセルアレイに、電源供給再開後（つまり、低消費電力モードから通常動作モードへの移行時。）にプロセッサコアが優先的に使用するデータがプリフェッチされる。
図２（Ｂ）では、メモリセルアレイ１０３のうち、斜線のハッチングを付したメモリセルアレイ（第１のメモリセルアレイ１０３（１）および第２のメモリセルアレイ１０３（２）。）を不揮発性メモリセルアレイとして記載している。本明細書の他の図面においても同様の意味を表している。なお、不揮発性メモリセルアレイと揮発性メモリセルアレイの各々の個数は使用用途等により容易に変化するため、本明細書の図面等では、不揮発性メモリセルアレイと揮発性メモリセルアレイに同一の符号を付しているが、勿論、不揮発性メモリセルアレイと揮発性メモリセルアレイは異なるものである。
不揮発性メモリセルアレイの個数が多いほど、より多くの割り込みベクタ（つまり、電源供給再開後に用いる割り込みベクタのうち、優先度の高いもの。）をキャッシュメモリ１０２にプリフェッチできるため、メモリセルアレイ１０３の総数に占める不揮発性メモリセルアレイの割合は、５０％以上、好ましくは８０％以上、より好ましくはメモリセルアレイ１０３の全数が不揮発性メモリセルアレイにより構成されることが望ましい。
なお、上述にて記載したプリフェッチの流れは、プリフェッチに用いる全ての割り込みベクタを割り込みコントローラ１０８からロードした後に、当該ベクタに基づいてキャッシュメモリ１０２にデータをプリフェッチするように記載したが、割り込みコントローラから１つのあるいは一部の割り込みベクタをロードし、当該ベクタに基づいてキャッシュメモリ１０２にデータをプリフェッチする、という動作を複数回行ってプリフェッチを行ってもよい。
次に、プロセッサコア１０４が電源コントローラ１１０に、第１の信号（動作不要なブロックの電源供給停止を指示する信号。）を出力する（図２（Ｃ）に対応。）。
そして、スイッチ回路１０６をＯＦＦ状態とする信号が電源コントローラ１１０から出力され、電源１２０からキャッシュメモリ１０２に供給される電源および、電源１２０からプロセッサコア１０４に供給される電源が停止する（図２（Ｄ）に対応。）。なお、図２（Ｄ）のキャッシュメモリ１０２やプロセッサコア１０４などのように、二重斜線のハッチングが付してあるものはＯＦＦ状態（非導通状態、非活性状態とも表現できる。）であり、本明細書の他の図面においても同様の意味を表している。
本実施の形態では、キャッシュメモリ１０２へのデータのプリフェッチ（図２（Ｂ））と、電源コントローラ１１０への第１の信号の出力（図２（Ｃ））を異なる図を用いて別の工程のように記載しているが、データのプリフェッチと並行して電源コントローラ１１０に第１の信号を出力してもよい。
その場合、キャッシュメモリ１０２への電源供給が停止する前にプリフェッチを終了させる必要がある。このため、例えば電源コントローラ１１０に、キャッシュメモリ１０２からプリフェッチの終了を伝える信号が入力されるまで、電源コントローラ１１０から、スイッチ回路１０６をＯＦＦ状態とする信号が出力されないようにする必要がある。
例えば、電源コントローラ１１０内に、所定の信号が入力されるまで、スイッチ回路１０６をＯＦＦ状態とする信号を出力させない回路（当該機能を待機回路１０７と呼称する。）を備えた構造とする。当該電源コントローラ１１０を用いたマイクロプロセッサ１００では、プロセッサコア１０４から第１の信号およびプリフェッチ命令が発行された場合、図３（Ａ）のようにプリフェッチ命令が実行されるが、電源コントローラ１１０からスイッチ回路１０６をＯＦＦ状態とする信号は出力されない。そして、図３（Ｂ）のように、キャッシュメモリ１０２へのプリフェッチが終了した時点で、キャッシュメモリ１０２はプリフェッチの終了を伝える信号を待機回路１０７に出力する。これにより、図３（Ｃ）のように電源コントローラ１１０はスイッチ回路１０６に対してスイッチ回路１０６をＯＦＦ状態とする信号を出力するため、キャッシュメモリ１０２へのプリフェッチが終了する前にキャッシュメモリ１０２およびプロセッサコア１０４への電源供給が停止することはない。
また、待機回路１０７を電源コントローラ１１０と、キャッシュメモリ１０２と接続されたスイッチ回路１０６間に設ける構造としてもよい。例えば、図４（Ａ）に示すように待機回路１０７をキャッシュメモリ１０２と接続されたスイッチ回路１０６と電源コントローラ１１０間に設ける構造とした場合、プロセッサコア１０４から第１の信号およびプリフェッチ命令が発行されると（図４（Ｂ）参照。）、プリフェッチが行われている間でも、電源コントローラ１１０からはプロセッサコア１０４と接続されたスイッチ回路１０６に第２の信号を出力し、プロセッサコア１０４への電源供給を停止する（図４（Ｃ）参照。）。そして、キャッシュメモリ１０２のプリフェッチが終了した後に、キャッシュメモリ１０２への電源供給が停止される（図４（Ｄ）参照。）。このように、キャッシュメモリ１０２とプロセッサコア１０４への電源供給状態を個別に管理することにより、マイクロプロセッサ１００の消費電力をさらに低減できる。なお、図４（Ａ）乃至図４（Ｄ）では待機回路１０７はマイクロプロセッサ１００の外部に設けられた構造であるが、マイクロプロセッサ１００の内部に設けられた構造であってもよい。
なお上記では、キャッシュメモリ１０２とプロセッサコア１０４の両方について電源供給を停止する構造および処理の説明を行ったが、キャッシュメモリ１０２のみの電源供給を停止する構造および処理（例えば、プロセッサコア１０４に接続されたスイッチ回路１０６がない構造など。）であってもよい。キャッシュメモリ１０２はマイクロプロセッサ１００の消費電力の大部分を占めるため、当該構造および処理でもマイクロプロセッサ１００の消費電力を大幅に減少できるためである。
以上の工程を経ることにより、電源供給再開後（つまり、低消費電力モードから通常動作モードへの移行時。）にプロセッサコアが優先的に使用するデータをキャッシュメモリ１０２にプリフェッチした状態のまま、動作不要なブロック（本実施の形態では、キャッシュメモリ１０２とプロセッサコア１０４を主として記載した。）への電源供給を停止できる。マイクロプロセッサ１００は、秒単位のようなマクロな時間軸で見ると常に動作しているが、ナノ秒やマイクロ秒のようなミクロな時間軸で見ると、処理が行われていない時間が存在している。そのため、処理を行わない一瞬の時間（例えば数ナノ秒から数ミリ秒のような短い時間）にキャッシュメモリ１０２への電源供給を停止し、必要に応じ再度電源供給を再開する、といった処理を常に行うことにより、マイクロプロセッサ１００の消費電力を大幅に低減できる。
＜通常動作モード移行処理の説明＞
続いて、通常動作モード移行処理時における駆動方法についての説明を行う。
続いて、通常動作モード移行処理時における駆動方法についての説明を行う。
割り込みコントローラ１０８に通常動作モードへの移行指示を伝える信号が入力され（割り込みコントローラ１０８が割り込みイベントを検知し、とも表現できる。）、割り込みコントローラ１０８が電源コントローラ１１０に第２の信号（電源供給を停止していたブロックへの電源供給再開を指示する信号。）を出力する（図５（Ａ）に対応。）。
上述の「通常動作モードへの移行指示」とは、具体的には、例えば、プロセッサが動作させているプログラムであるタスクスケジューラが、直ちに実行可能な状態のタスクが存在すると判断し、電源供給再開信号を送出するプログラムを実行する、などがある。
次に、第２の信号を受信した電源コントローラ１１０は、スイッチ回路１０６をＯＮ状態（導通状態、活性状態などとも表現できる。）とする信号をスイッチ回路１０６に出力する。これにより、電源１２０から、キャッシュメモリ１０２およびプロセッサコア１０４に電源が供給される（図５（Ｂ）に対応。）。
次に、電源供給が再開されたプロセッサコア１０４が、割り込みコントローラ１０８に格納された割り込みベクタをロードする（図５（Ｃ）に対応。）。なお、当該ロードでは、電源供給再開後にプロセッサコアが優先的に使用する割り込みハンドラが格納された割り込みベクタが読み出される。
そして、割り込みコントローラ１０８からロードした割り込みベクタに基づいて、プロセッサコア１０４がフェッチを行う。なお、不揮発性メモリセルアレイには、上述の＜低消費電力モード移行処理の説明＞にて記載したように、電源供給再開後にプロセッサコアが優先的に使用するデータが格納されており、キャッシュミスなくフェッチを行える（つまり、メインメモリ１３０から必要なデータを再取得する必要がない、あるいは再取得の頻度が非常に少ない。）ため、電源供給再開後のマイクロプロセッサの処理速度を大幅に向上できる（図５（Ｄ）に対応。）。
以上の工程を経ることにより、電源供給を停止していたブロック（本実施の形態では、キャッシュメモリ１０２とプロセッサコア１０４を主として記載した。）への電源供給再開において、プロセッサコア１０４にて生じるキャッシュミスを極力少なく（またはキャッシュミスをゼロに）でき、マイクロプロセッサ１００の処理を素早く（極力遅延なく）行うことができる。なお、図３や図４にて記載した、待機回路１０７を備えた構造のマイクロプロセッサでも、上述と同様の工程を行うことができるが、次回の停止処理に備えて、キャッシュメモリ１０２へのプリフェッチが終了後に、キャッシュメモリ１０２は当該処理の終了を伝える信号を待機回路１０７に出力して待機回路１０７をＯＦＦ状態にしておく必要がある。
なお、本実施の形態にて記載した内容および当該内容を説明する図面において、マイクロプロセッサ１００に備えられたキャッシュメモリ１０２は、複数のメモリセルアレイ１０３を備える構造として説明したが、キャッシュメモリ１０２は命令キャッシュ（プログラムを一時的に保管する領域、とも表現できる。）、データキャッシュ（データを一時的に保管する領域、とも表現できる。）など複数の領域に分割され、当該領域の各々において複数のメモリセルアレイが存在している場合がある。例えば、図６のマイクロプロセッサ６００に示すように、キャッシュメモリ６０２として、ｎ個（ｎは２以上の整数。）のメモリセルアレイ６１１ａを備える命令キャッシュ６１１、ｍ個（ｍは２以上の整数。）のメモリセルアレイ６１２ａを備えるデータキャッシュ６１２を有する構造を挙げることができる。なお、図６ではスイッチ回路１０６がマイクロプロセッサ６００の外部に設けられているが、マイクロプロセッサ６００の内部に設けられていてもよい。
図６のように、キャッシュメモリ６０２の各々の領域にスイッチ回路１０６を接続することにより、例えば図７（Ａ）のように、命令キャッシュ６１１およびデータキャッシュ６１２への電源供給を停止してキャッシュメモリ６０２全体の動作を停止してもよいし、図７（Ｂ）に示すように、命令キャッシュ６１１への電源供給のみを停止し、データキャッシュ６１２を動作状態としてもよい。このように、キャッシュメモリ６０２の使用状況に応じ、不要なキャッシュ領域（電源を供給する必要がないキャッシュ領域。）のみを選択的にＯＦＦ状態とすることができる。勿論、命令キャッシュ６１１およびデータキャッシュ６１２が１つのスイッチ回路１０６を介して電源に接続されていてもよい。なお、図７（Ａ）および図７（Ｂ）に示すマイクロプロセッサ６００は、キャッシュメモリ６０２中に命令キャッシュ６１１とデータキャッシュ６１２の２つのキャッシュ領域が存在する点で、上記で説明したマイクロプロセッサ１００とは異なっているが、各構成要素の駆動方法（駆動工程）については基本的に同様であり、上述の説明を参酌することができるため、ここでは説明を省略する。
（実施の形態２）
本実施の形態では、実施の形態１と一部の構造が異なるマイクロプロセッサの構造を図８のブロック図を用いて説明するとともに、当該マイクロプロセッサの駆動方法を図９および図１０のブロック図を用いて説明する。
本実施の形態では、実施の形態１と一部の構造が異なるマイクロプロセッサの構造を図８のブロック図を用いて説明するとともに、当該マイクロプロセッサの駆動方法を図９および図１０のブロック図を用いて説明する。
＜マイクロプロセッサの構成例＞
本実施の形態に記載のマイクロプロセッサの構成を図８に示す。図８のマイクロプロセッサ８００は、実施の形態１の図４にて示した構造とほぼ同様であるが、キャッシュメモリ１０２と割り込みコントローラ１０８が電気的に接続されている点で、図４にて示した構造のマイクロプロセッサとは異なる。
本実施の形態に記載のマイクロプロセッサの構成を図８に示す。図８のマイクロプロセッサ８００は、実施の形態１の図４にて示した構造とほぼ同様であるが、キャッシュメモリ１０２と割り込みコントローラ１０８が電気的に接続されている点で、図４にて示した構造のマイクロプロセッサとは異なる。
なお、図８ではスイッチ回路１０６はマイクロプロセッサ８００の外部に設けられているが、マイクロプロセッサ８００の内部に設けてもよい。また、待機回路１０７は電源コントローラ１１０の内部に設けているが、電源コントローラ１１０とスイッチ回路１０６間に設けられてもよい。
＜マイクロプロセッサの駆動方法＞
図９および図１０のブロック図を用いて、マイクロプロセッサ８００の駆動方法（駆動順序とも言える。）の一例について説明する。なお、以下の説明では、実施の形態１と同様に停止処理と再開処理の２つに分けて説明を行う。
図９および図１０のブロック図を用いて、マイクロプロセッサ８００の駆動方法（駆動順序とも言える。）の一例について説明する。なお、以下の説明では、実施の形態１と同様に停止処理と再開処理の２つに分けて説明を行う。
＜低消費電力モード移行処理の説明＞
まず、動作不要なブロックへの電源供給停止が指示されると、プロセッサコア１０４が電源コントローラ１１０に、第１の信号を出力する。電源コントローラ１１０内には待機回路１０７（ＯＦＦ状態）が備えられているため、スイッチ回路１０６をＯＦＦ状態とする信号が電源コントローラ１１０から出力されることはない。そして、電源コントローラ１１０が、割り込みベクタのロードを指示する信号をキャッシュメモリ１０２に出力する（図９（Ａ）に対応。）。
まず、動作不要なブロックへの電源供給停止が指示されると、プロセッサコア１０４が電源コントローラ１１０に、第１の信号を出力する。電源コントローラ１１０内には待機回路１０７（ＯＦＦ状態）が備えられているため、スイッチ回路１０６をＯＦＦ状態とする信号が電源コントローラ１１０から出力されることはない。そして、電源コントローラ１１０が、割り込みベクタのロードを指示する信号をキャッシュメモリ１０２に出力する（図９（Ａ）に対応。）。
次に、割り込みベクタのロードを指示する信号を受けたキャッシュメモリ１０２は、割り込みコントローラ１０８から割り込みベクタをロードし、ロードした割り込みベクタに基づいてプリフェッチを行う（図９（Ｂ）に対応。）。
次に、キャッシュメモリ１０２へのプリフェッチが終了した時点で、キャッシュメモリ１０２は当該処理の終了を伝える信号を電源コントローラ１１０に出力する（図９（Ｃ）に対応。）。
これにより、電源コントローラ１１０に備えられた待機回路１０７はＯＮ状態となり、スイッチ回路１０６をＯＦＦ状態とする信号が電源コントローラ１１０から出力され、キャッシュメモリ１０２およびプロセッサコア１０４への電源供給が停止される（図９（Ｄ）参照。）。
＜通常動作モード移行処理の説明＞
続いて、再開処理時における駆動方法についての説明を行う。
続いて、再開処理時における駆動方法についての説明を行う。
まず、電源供給を停止していたブロックへの電源供給再開が指示され、割り込みコントローラ１０８に当該指示を伝える信号が入力される（割り込みコントローラ１０８が割り込みイベントを検知する、とも表現できる。）と、割り込みコントローラ１０８が電源コントローラ１１０に第２の信号を出力する（図１０（Ａ）に対応。）。
次に、第２の信号を受信した電源コントローラ１１０は、スイッチ回路１０６をＯＮ状態とする信号をスイッチ回路１０６に出力する。これにより、電源１２０から、キャッシュメモリ１０２およびプロセッサコア１０４に電源が供給される（図１０（Ｂ）に対応。）。
そして、電源供給が再開されたプロセッサコア１０４が、割り込みコントローラ１０８に格納された割り込みベクタをロードする（図１０（Ｃ）に対応。）。なお、当該ロードでは、電源供給再開後にプロセッサコアが優先的に使用する割り込みハンドラが格納された割り込みベクタが読み出される。
そして、割り込みコントローラ１０８からロードした割り込みベクタに基づいて、プロセッサコア１０４がフェッチを行う（図１０（Ｄ）参照。）。実施の形態１の＜低消費電力モード移行処理の説明＞に記載したように、メモリセルアレイ１０３の不揮発性メモリセルアレイには電源供給再開後にプロセッサコアが優先的に使用するデータが格納されており、キャッシュミスなくフェッチを行える（つまり、メインメモリ１３０から必要なデータを再取得する必要がない、あるいは再取得の頻度が非常に少ない。）ため、電源供給再開後のマイクロプロセッサの処理速度を大幅に向上できる。
以上の工程を経ることにより、電源供給を停止していたブロック（本実施の形態では、キャッシュメモリ１０２とプロセッサコア１０４を主として記載した。）への電源供給再開において、プロセッサコア１０４にて生じるキャッシュミスを極力少なく（またはキャッシュミスをゼロに）でき、マイクロプロセッサ８００の処理を素早く（極力遅延なく）行うことができる。
（実施の形態３）
本実施の形態では、上述実施の形態にて記載した「ＯＳトランジスタ（半導体層として酸化物半導体材料を用いたトランジスタ）」の具体的な構造および作製方法の一例を図１１乃至図１４を用いて説明する。
本実施の形態では、上述実施の形態にて記載した「ＯＳトランジスタ（半導体層として酸化物半導体材料を用いたトランジスタ）」の具体的な構造および作製方法の一例を図１１乃至図１４を用いて説明する。
＜ＯＳトランジスタの構成例＞
図１１（Ａ）乃至図１１（Ｃ）に、ＯＳトランジスタの例として、トップゲート型のトランジスタ１１５０の平面図および断面図の一例を示す。図１１（Ａ）は平面図であり、図１１（Ｂ）は図１１（Ａ）における一点鎖線Ｆ１−Ｆ２の断面図であり、図１１（Ｃ）は図１１（Ａ）における一点鎖線Ｈ１−Ｈ２の断面図である。なお、図１１（Ａ）では図面が煩雑になることを避けるため、構成要素の一部を省略して記載している。
図１１（Ａ）乃至図１１（Ｃ）に、ＯＳトランジスタの例として、トップゲート型のトランジスタ１１５０の平面図および断面図の一例を示す。図１１（Ａ）は平面図であり、図１１（Ｂ）は図１１（Ａ）における一点鎖線Ｆ１−Ｆ２の断面図であり、図１１（Ｃ）は図１１（Ａ）における一点鎖線Ｈ１−Ｈ２の断面図である。なお、図１１（Ａ）では図面が煩雑になることを避けるため、構成要素の一部を省略して記載している。
図１１（Ａ）乃至図１１（Ｃ）に示すトランジスタ１１５０は、絶縁表面を有する基板１１００上に設けられた、チャネル形成領域として機能する第１の領域１１０２ａおよびチャネル長方向に第１の領域１１０２ａを挟む第２の領域１１０２ｂを有する酸化物半導体膜１１０２と、少なくとも第１の領域１１０２ａ上に設けられた、ゲート絶縁膜１１０６と、ゲート絶縁膜１１０６を挟んで第１の領域１１０２ａ上に設けられた、ゲート電極１１０８と、少なくともゲート電極１１０８の側面に設けられた保護絶縁膜１１１０と、第２の領域１１０２ｂに電気的に接続された、ゲート電極１１０８を挟む一対の電極膜１１１２を有する構造となっている。
なお、トランジスタ１１５０上に更に、表面平坦性の高い絶縁膜を設けてもよい。これにより、トランジスタ１１５０上に配線形成（例えば、トランジスタ１１５０と電気的に接続された取り出し配線などの形成。）が行いやすくなる。
＜ＯＳトランジスタの作製方法＞
図１２乃至図１３を用いて、図１１に示すＯＳトランジスタの作製工程の一例について説明する。
図１２乃至図１３を用いて、図１１に示すＯＳトランジスタの作製工程の一例について説明する。
まず、絶縁表面を有する基板１１００上に、酸化物半導体膜を形成し、フォトリソグラフィ法、印刷法、インクジェット法などを用いて酸化物半導体膜上にマスクを形成し、当該マスクを用いて酸化物半導体膜の一部を選択的に除去して酸化物半導体膜１１０２を形成する（図１２（Ａ）参照。）。なお、酸化物半導体膜１１０２を成膜する前に、アルゴンガスを導入してプラズマを発生させ、絶縁表面を有する基板１１００の表面に付着している粉状物質（パーティクル、ごみともいう）や有機物を除去する処理（逆スパッタ処理とも言われる。）を行うことが好ましい。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
なお、上述の基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などの基板を用いることができる。また、絶縁表面を有していれば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能である。
ここで、上述の「ＳＯＩ基板」という単語は、絶縁膜の表面にシリコン薄膜が設けられた構造（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）を表す単語として用いられるが、ここでの「ＳＯＩ基板」は上述の意味に限定されず、絶縁膜（または絶縁基板）上に半導体膜が設けられた構造（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）を表す単語として用いており、石英基板上にシリコン薄膜が設けられた構造（Ｓｉｌｉｃｏｎ Ｏｎ Ｑｕａｒｔｚ。「ＳＯＱ」と略記されることもある。）や、シリコン薄膜の代わりに窒化ガリウム（ＧａＮ）薄膜や炭化シリコン（ＳｉＣ）薄膜が設けられた構造なども、本明細書中の「ＳＯＩ基板」に含まれるものである。
なお、絶縁表面を有する基板１１００の最上層（つまり、酸化物半導体膜１１０２に接する層）には、加熱処理により酸素を放出する膜（以下、酸素供給膜と記載する。なお、後述にて記載されている酸素供給膜１１０５ａは、以下の酸素供給膜についての説明を当てはめることができる。）が形成されていることが好ましい。以下に理由を記載する。
トランジスタ１１５０において、チャネル形成領域として機能する第１の領域１１０２ａに酸素欠損が存在すると、酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そこで、絶縁表面を有する基板１１００の最上層には酸素供給膜が形成されていることが好ましい。
絶縁表面を有する基板１１００の最上層に酸素供給膜が存在する場合、後述する酸化物半導体膜を成膜後、加熱処理によって酸素供給膜中の酸素の一部を放出するので、酸化物半導体膜に酸素を供給し、酸化物半導体膜中の酸素欠損を補填することができるため、トランジスタのしきい値電圧のマイナス方向へのシフトを抑制できる。特に、酸素供給膜中に少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。例えば、酸素供給膜として酸化シリコンを用いる場合、ＳｉＯ２＋α（ただし、α＞０）で表される酸化シリコン膜を用いることが好ましい。なお、このような化学量論的組成よりも酸素を過剰に含む領域（以下、酸素過剰領域と記載する場合もある。）は、酸素供給膜の少なくとも一部に存在していればよい。
なお、上述の「加熱処理により酸素を放出する膜」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ２以上、好ましくは３．０×１０１９ａｔｏｍｓ／ｃｍ２以上、さらに好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ２以上、さらに好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ２以上であることをいう。
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
ＴＤＳ分析による気体の放出量は、スペクトルの積分値に比例する。このため、測定したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子密度を有する試料において、スペクトルの積分値に対する原子密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、式（４）で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比（Ｍ／ｚ）が３２で検出されるスペクトルの全てが酸素分子由来と仮定する。Ｍ／ｚが３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体であるＭ／ｚが１７の酸素原子およびＭ／ｚが１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳによるスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析によるスペクトルの積分値である。αは、ＴＤＳにおけるスペクトル強度に影響する係数である。式（４）の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
膜中への酸素の導入は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気下で行うプラズマ処理などを用いることができる。
また、過剰酸素を含む絶縁膜の水素濃度が、７．２×１０２０ａｔｏｍｓ／ｃｍ３以上である場合には、トランジスタの初期特性のバラツキの増大、トランジスタの電気特性に関するＬ長（チャネル長）依存性の増大、さらにＢＴストレス試験において、大きく劣化するため、過剰酸素を含む絶縁膜の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。したがって、過剰酸素を含む絶縁膜の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。また、酸化物半導体膜の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。水素濃度の低い膜を形成する詳細な方法については、後述する。
なお、加熱処理により酸素供給膜から酸化物半導体膜に酸素を供給する場合、酸素供給膜から放出される酸素が酸化物半導体膜に効率的に供給されるように、酸素供給膜の下層（つまり、酸素供給膜の酸化物半導体膜と接する面とは逆の面。）に酸素透過性や水蒸気透過性（水分透過性とも表現できる。）の低い膜（以下、バリア膜と記載する場合もある。）を形成することが好ましい。例えば、酸素供給膜の下層にバリア膜として、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜などを形成すればよい。なお、酸化アルミニウム膜を用いる場合、膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることが好ましい。
酸化物半導体膜１１０２は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて酸化物半導体膜を成膜した後に、フォトリソグラフィ法、印刷法、インクジェット法などを用いて酸化物半導体膜上にマスクを形成し、当該マスクを用いて酸化物半導体膜の一部を選択的に除去して酸化物半導体膜１１０２を形成すればよい。また、酸化物半導体膜１１０２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置を用いて成膜してもよい。なお、酸化物半導体膜の膜厚は５ｎｍより大きく２００ｎｍ以下とし、１０ｎｍ以上３０ｎｍ以下とすることが好ましい。
酸化物半導体膜１１０２中の酸素欠損をできるだけ少なくするためには、酸化物半導体膜１１０２は、成膜雰囲気中のガス種に占める酸素ガスの割合が高い状態で成膜することが好ましいため、装置内に酸素を導入することが可能で、かつ、ガス流量の調整ができるスパッタリング装置を用いることが好ましいといえる。そして、スパッタリング装置の成膜チャンバー内への導入ガスは、全体の９０％以上を酸素ガスとして、酸素ガスに加えて他のガスを用いる場合は、当該ガスは希ガスを用いることが望ましい。また、より好ましくは成膜チャンバー内への導入ガスを酸素ガスのみとし、成膜雰囲気中のガス種に占める酸素ガスの割合を極力１００％に近づけることが望ましい。
また、酸化物半導体膜１１０２に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜１１０２において、水素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、更に好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。なお、上述の酸化物半導体膜中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。
上述の理由により、酸化物半導体膜１１０２を成膜する際に用いるガスとしては、水、水素、水酸基又は水素化物などの不純物が含まれないことが好ましい。または、純度が６Ｎ以上好ましくは７Ｎ以上（即ち、ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）のガスを用いることが好ましい。
また、酸化物半導体膜１１０２を成膜するにあたり、成膜室内の水分（水、水蒸気、水素、水酸基または水酸化物を含む）を除去するために、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段は、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜１１０２に含まれる水素、水分などの不純物の濃度を低減できる。
一方、酸化物半導体膜１１０２に、アルカリ金属またはアルカリ土類金属が含まれると、酸化物半導体と結合することによって、キャリアが生成されることがあり、トランジスタのオフ電流が上昇する原因となる。そのため、酸化物半導体膜１１０２において、アルカリ金属またはアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。
なお、スパッタリング装置にて用いるターゲットは、相対密度が９０％以上、好ましくは９５％以上、より好ましくは９９％以上であることが望ましい。相対密度の高いターゲットを用いることにより、成膜した酸化物半導体膜１１０２は緻密な膜となる。
酸化物半導体膜１１０２に用いる酸化物半導体材料としては、少なくともインジウム（Ｉｎ）を含む。特にＩｎと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体材料を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
酸化物半導体膜１１０２は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
酸化物半導体膜１１０２は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
酸化物半導体膜１１０２は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。または、微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。
酸化物半導体膜１１０２は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。
なお、酸化物半導体膜１１０２が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
なお、酸化物半導体膜１１０２は、例えば、単結晶を有してもよい。
酸化物半導体膜１１０２は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
ＣＡＡＣ−ＯＳ膜は、完全な非晶質ではない。ＣＡＡＣ−ＯＳ膜は、例えば結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界、結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。そのため、酸化物半導体を形成する面に対して平坦化処理を行うことが好ましい。平坦化処理としては、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理、またはドライエッチング法などを用いればよい。なお、ＣＭＰ処理を行う場合は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、酸化物半導体を形成する面の平坦性をより向上させることができる。
なお、Ｒａは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式（５）にて定義される。
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
なお、酸化物半導体膜１１０２としてＣＡＡＣ−ＯＳ膜を成膜する場合、以下の三つの方法で成膜すればよい。第１の方法は、２００℃以上４５０℃以下の成膜温度で酸化物半導体膜を成膜し、酸化物半導体膜１１０２をＣＡＡＣ−ＯＳ膜とする方法である。第２の方法は、酸化物半導体膜１１０２を成膜した後、当該膜に対して２００℃以上７００℃以下の熱処理を行うことで、酸化物半導体膜１１０２をＣＡＡＣ−ＯＳ膜とする方法である。第３の方法は、酸化物半導体膜を２層に分けて成膜し、１層目の酸化物半導体膜を薄く成膜した後、２００℃以上７００℃以下の熱処理を行い１層目の膜をＣＡＡＣ−ＯＳ膜とし、当該膜上に２層目の成膜を行うことで、１層目の結晶を種結晶として２層目の酸化物半導体膜をＣＡＡＣ−ＯＳ膜とする方法である。
なお、酸化物半導体膜１１０２は、複数の酸化物半導体膜が積層された構造でもよい。例えば、酸化物半導体膜１１０２を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、第１の酸化物半導体膜と第２の酸化物半導体膜に、異なる組成の金属酸化物を用いてもよい。
また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、ゲート電極に近い側（チャネル側とも表現できる。）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側とも表現できる。）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性をさらに高めることが可能となる。
また、第１の酸化物半導体膜と第２の酸化物半導体膜に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。なお、第１の酸化物半導体膜と第２の酸化物半導体膜の少なくともどちらか一方に非晶質酸化物半導体を適用すると、酸化物半導体膜１１０２の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体膜は、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物半導体を適用することが好ましい。
また、酸化物半導体膜１１０２を３層以上の積層構造とし、複数層の結晶性を有する酸化物半導体膜で非晶質酸化物半導体膜を挟む構造としてもよい。また、結晶性を有する酸化物半導体膜と非晶質酸化物半導体膜を交互に積層する構造としてもよい。酸化物半導体膜１１０２を複数層の積層構造とする場合の上記構成は、それぞれを適宜組み合わせて用いることができる。
なお、酸化物半導体膜１１０２を複数層の積層構造とし、各酸化物半導体膜の形成後に酸素を導入してもよい。酸素の導入は、絶縁表面を有する基板１１００にて記載した方法を用いることができる。なお、酸素を含む雰囲気下でのプラズマ処理では、基板側（基板側に設置されたバイアス印加装置や基板自体。）に直流バイアスを印加した状態でプラズマ処理を行うことにより、酸素プラズマが酸化物半導体膜１１０２中に侵入しやすくなるため好ましいといえる。どの程度のバイアスを印加するかについては、酸化物半導体膜１１０２の膜厚や膜へのダメージなどを考慮して、実施者が適宜調整すればよい。
各酸化物半導体膜の形成毎に酸素を導入することで、酸化物半導体内の酸素欠損を低減する効果を高めることができる。
次に、絶縁表面を有する基板１１００、酸化物半導体膜１１０２上に絶縁膜１１０５を形成する（図１２（Ｂ−１）参照。）。なお、当該絶縁膜は、後の工程にて加工を行うことにより、トランジスタ１１５０のゲート絶縁膜１１０６として機能する。
絶縁膜１１０５は、十分な耐圧および絶縁性を有する酸化物絶縁膜を用いることが好ましい。絶縁膜１１０５としては、例えば、真空蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やプラズマＣＶＤ法などの化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ガリウム膜、酸化イットリウム膜、酸化ランタン膜などを、単層でまたは積層して形成することができる。また、酸化ハフニウム膜、ハフニウムシリケート膜（ＨｆＳｉｘＯｙｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート膜（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート膜（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））などのｈｉｇｈ−ｋ材料を絶縁膜１１０５の少なくとも一部として用いてもよい。これによりゲートリーク電流を低減することができる。
なお、絶縁膜１１０５として酸化物絶縁膜を用いることにより、上述の絶縁表面を有する基板１１００にて記載した内容と同様に、加熱処理によって当該酸化物絶縁膜の酸素の一部を放出させて酸化物半導体膜１１０２に酸素を供給し、酸化物半導体膜１１０２中の酸素欠損を補填することができる。なお、絶縁膜１１０５に対して加熱処理を行うタイミングについては、絶縁膜１１０５の成膜後であれば特段の限定はない。
特に、絶縁膜１１０５中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例えば、絶縁膜１１０５として、ＳｉＯ２＋α（ただし、α＞０）で表される酸化シリコン膜を用いることが好ましい。このような酸化シリコン膜を絶縁膜１１０５として用いることで、酸化物半導体膜１１０２に酸素を供給することができ、当該酸化物半導体膜１１０２を用いたトランジスタ１１５０のトランジスタ特性を良好にすることができる。
なお、図１２（Ｂ−２）に示すように、絶縁膜１１０５を積層構造とする場合、酸素供給膜１１０５ａ上（つまり、酸素供給膜１１０５ａの、酸化物半導体膜１１０２と接する面とは逆の面）に、酸素透過性や水蒸気透過性（水分透過性とも表現できる。）の低いバリア膜１１０５ｂが積層された構造が好ましい。これにより、酸化物半導体膜１１０２から酸素が抜けてしまうことを抑制することができるため、酸素供給膜中の酸素を、酸化物半導体膜１１０２に効率的に供給することができる。また、水素や水分が酸化物半導体膜１１０２に侵入して拡散することを抑制することができる。酸素透過性や水蒸気透過性の低い膜としては、例えば、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜などを用いることができる。酸化アルミニウム膜を用いる場合、膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ１１５０に安定な電気特性を付与することができる。なお、図１２（Ｂ−２）では絶縁膜１１０５は２層構造であるが、上述の酸素供給膜１１０５ａおよびバリア膜１１０５ｂを用いて３層以上の積層構造としてもよい。なお、ここでの酸素供給膜１１０５ａは、絶縁表面を有する基板１１００の説明の際に記載した酸素供給膜の説明を当てはめることができる。
酸素供給膜１１０５ａを、加熱処理により一部の酸素を放出させることのできる膜とするには、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用い、膜中に酸素を添加すればよい。好ましくは、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）方式を用いて、マイクロ波（例えば、周波数２．４５ＧＨｚ）により励起された酸素プラズマにより、膜中に酸素を添加すればよい。当該酸素プラズマ処理においても、絶縁表面を有する基板１１００の説明の際に記載したとおり、基板側（基板側に設置されたバイアス印加装置や基板自体。）に直流バイアスを印加した状態でプラズマ処理を行うことが好ましいといえる。
なお、絶縁表面を有する基板１１００の説明にて記載した酸素供給膜についても、上述の酸素添加処理を行い形成することができる。
また、バリア膜１１０５ｂは、上述のように酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜を直接形成する以外に、例えば、金属膜（酸化添加処理を行うことで、低い酸素透過性および低い水蒸気透過性を発現できる金属膜。例えば、アルミニウム膜などがある。）を形成し、当該金属膜に対して酸素添加処理を行うことで、低い酸素透過性および低い水蒸気透過性を備えたバリア膜１１０５ｂとすることもできる。このような方法により形成された膜は、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜を直接形成する場合と比較してパーティクルの発生が少ないため、トランジスタ１１５０を備えるマイクロプロセッサの歩留まりの低減を抑制できる。
なお、絶縁表面を有する基板１１００の説明にて記載したバリア膜についても、上述の方法を用いて形成することができる。
次に、絶縁膜１１０５上に導電膜を形成した後、フォトリソグラフィ工程により導電膜上にレジストマスクを形成して当該レジストマスクを用いて導電膜を選択的にエッチングし、トランジスタ１１５０のゲート電極１１０８（および、これと同じ層で形成される配線を含む。）を形成した後、レジストマスクを除去する（図１２（Ｃ）参照。）。
ゲート電極１１０８を形成する導電膜としては、例えば、真空蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やプラズマＣＶＤ法などの化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いることができる。ゲート電極に用いる導電膜としては、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、インジウム亜鉛酸化物（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。ゲート電極１１０８は、上記の材料を用いて単層で又は積層して形成することができる。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
また、絶縁膜１１０５と接する側の導電膜の一層として、窒素を含む金属酸化物膜、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）以上、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、当該膜をゲート電極として用いた場合、トランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
なお、ゲート電極１１０８を形成するためのレジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。また、導電膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
次に、イオンドーピング法やイオン注入法により、酸化物半導体膜１１０２の導電率を変化させる不純物イオン１１８０を酸化物半導体膜１１０２に添加し、酸化物半導体膜１１０２中に第２の領域１１０２ｂを形成する。この際、ゲート電極１１０８がマスクとして機能するため、ゲート電極１１０８と重なる酸化物半導体膜１１０２中には、不純物イオン１１８０が添加されず、チャネル形成領域として機能する第１の領域１１０２ａが自己整合的に形成される（図１２（Ｄ）参照。）。
なお、酸化物半導体膜１１０２のうち、不純物イオン１１８０が添加された領域は結晶構造が乱れ、非晶質状態になりやすい。このため、酸化物半導体膜１１０２としてＣＡＡＣ−ＯＳ膜などの結晶性を有する膜を用い、当該膜に対して不純物イオン１１８０を添加した場合、チャネル形成領域として機能する第１の領域１１０２ａは不純物が添加されず結晶性を有する酸化物半導体膜の状態を保ち、第１の領域１１０２ａ以外の領域（つまり、第２の領域１１０２ｂ。）は不純物が添加されて非晶質状態の酸化物半導体膜（または、非晶質状態を多く含む酸化物半導体膜。）になりやすい。
非晶質状態の酸化物半導体膜（または、非晶質状態を多く含む酸化物半導体膜。）は、ＣＡＡＣ−ＯＳ膜などの結晶性を有する酸化物半導体膜から水素などのドナーとなる不純物を吸収しやすいため、第１の領域１１０２ａから第２の領域１１０２ｂに当該不純物が吸収（ゲッタリングとも表現できる。）されトランジスタ１１５０の電気特性を良好なものとすることができる。
不純物イオン１１８０としては、１５族元素（代表的には窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。イオン注入法は、必要なイオンのみを取り出す質量分離器を用いているため、対象物に対して不純物イオン１１８０のみを選択的に添加できる。このため、イオンドーピング法を用いて添加した場合と比べて酸化物半導体膜１１０２中への不純物（例えば水素など）の混入が少なくなるため好ましい。ただし、イオンドーピング法を除外するものではない。
なお、不純物イオン１１８０を添加する際に、不純物イオン１１８０を注入する必要の無い部分をレジストマスクなどで覆った状態で不純物イオン１１８０を添加してもよい。これにより、不純物イオン１１８０の注入による膜へのダメージを低減することができる。
次に、絶縁膜１１０５、ゲート電極１１０８上に絶縁膜１１０９を形成する（図１３（Ａ）参照。）。
絶縁膜１１０９（絶縁膜１１０９に含まれる、領域１１０９ａおよび領域１１０９ｂも含む。）は絶縁膜１１０５と同様の方法および材料を用いて形成すればよいが、好ましくは、酸素供給膜１１０５ａと同様の方法および材料を用いて形成することが好ましい。これにより、加熱処理により絶縁膜１１０９中の酸素を、チャネル形成領域である第１の領域１１０２ａに供給することができる。
なお、絶縁膜１１０９は単層構造としてもよいが、本実施の形態のように酸素供給膜として機能する領域１１０９ａと領域１１０９ａ上の領域１１０９ｂのように複数の領域を有する構造とすることが好ましい。以下に理由を記載する。
絶縁膜１１０９は、本実施の形態のように、ゲート電極１１０８の少なくとも側面を覆う状態（側壁絶縁膜やサイドウォールなどとも言われる。）に形成する、また、後の工程にて除去処理が行われ平坦化膜としての機能を担う場合がある。このため、絶縁膜１１０９はゲート絶縁膜１１０６などと比較して、ある程度厚い膜厚が必要とされる場合がある。その際、絶縁膜１１０９形成後に膜中の深い部分（つまり、酸化物半導体膜１１０２に近い部分。）にまで酸素を添加するためには、イオン注入法やイオンドーピング法などを用い、強いエネルギーで酸素イオンを膜中に添加する処理が必要なる。このため、酸化物半導体膜中に酸素イオンが強いエネルギーで添加され、酸化物半導体膜１１０２の構造に悪影響を与える（例えば、酸化物半導体膜１１０２の結晶性が悪くなるなど。）場合がある。
上述の問題を解消するために、まずは領域１１０９ａを薄く（具体的には、絶縁膜１１０９全体の膜厚の１／５以下、好ましくは１／１０以下）形成し、酸化物半導体膜１１０２へのダメージが無い、または少ない酸素添加処理（例えば、ＩＣＰ方式を用いて、マイクロ波（例えば、周波数２．４５ＧＨｚ）により励起された酸素プラズマを用いたプラズマ処理など。）を用いて、領域１１０９ａを、加熱処理により酸素供給が可能な膜とする。その後、領域１１０９ｂを形成することで、絶縁膜１１０９を平坦化処理に対応できる膜厚とすればよい。なお、絶縁膜１１０９に対して加熱処理を行うタイミングについては、絶縁膜１１０９の成膜後であれば特段の限定はない。
なお、本実施の形態では、領域１１０９ａと領域１１０９ｂを同一の材料により形成しており、両者の界面を正確に確認することは難しいため、点線にて領域１１０９ａと領域１１０９ｂを区別している。しかし、異なる材料を用いて領域１１０９ａおよび領域１１０９ｂを形成した場合は、この限りではない。
次に、ゲート電極１１０８の側面に設けられた保護絶縁膜１１１０を形成した後、ゲート電極１１０８および保護絶縁膜１１１０をマスクとして絶縁膜１１０５を加工し、ゲート絶縁膜１１０６を形成する（図１３（Ｂ）参照。）。
保護絶縁膜１１１０は、絶縁膜１１０９に対して異方性の高いエッチング工程を行うことで自己整合的に形成することができる。例えば、ドライエッチング法を用いると好ましい。ドライエッチング法に用いるエッチングガスとしては、例えば、トリフルオロメタン、オクタフルオロシクロブタン、テトラフルオロメタンなどのフッ素を含むガスが挙げられる。エッチングガスには、希ガスまたは水素を添加してもよい。ドライエッチング法は、基板に高周波電圧を印加する、反応性イオンエッチング法（ＲＩＥ法）を用いると好ましい。
次に、酸化物半導体膜１１０２、ゲート電極１１０８および保護絶縁膜１１１０上に導電膜１１１１、層間絶縁膜１１１４を形成する（図１３（Ｃ）参照。）。
導電膜１１１１としては、真空蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やプラズマＣＶＤ法などの化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて成膜すればよい。なお、導電膜の膜厚は、５０ｎｍ以上１１０００ｎｍ以下とし、１００ｎｍ以上７００ｎｍ以下とすることが好ましい。
導電膜１１１１の材料としては、トランジスタ１１５０の作製工程にて行われる加熱処理に耐えられる材料を用いる。例えば、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、アルミニウム、銅などの金属膜の下側又は上側の一方又は双方にチタン、モリブデン、タングステンなどの高融点金属膜又はそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。又は、導電性の金属酸化物を用いて導電膜を成膜してもよい。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）又はこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
層間絶縁膜１１１４はゲート絶縁膜１１０６と同様の方法および材料を用いて形成すればよい。なお、本実施の形態では層間絶縁膜１１１４は単層構造であるが、積層構造としてもよい。
次に、保護絶縁膜１１１０が露出するように層間絶縁膜１１１４および導電膜１１１１の一部に対して除去処理（平坦化処理とも言える。）を行うことで、トランジスタ１１５０のゲート電極１１０８と重なる導電膜１１１１を除去する。これにより、導電膜１１１１はゲート電極１１０８を挟んで分断され、ゲート電極１１０８を挟む一対の電極膜１１１２となり、トランジスタ１１５０が形成される（図１３（Ｄ）参照。）。
除去処理としては、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理、またはドライエッチング法などを用いればよい。なお、ＣＭＰ処理を行う場合は、１回のみ行ってもよいし、複数回行ってもよい。
なお、化学機械研磨を用いて上述の除去処理を行った場合、基板面内にて除去量にバラツキが生じることがある。このため、除去処理後に更にエッチング処理（ドライエッチングまたは＼およびウェットエッチング処理）を行い、ゲート電極１１０８と重なる導電膜１１１１を確実に除去する工程を行うとよい。
本実施の形態では、一対の電極膜１１１２の上面の高さと保護絶縁膜１１１０の上面の高さが概ね揃っている。このような構成にすることで、一対の電極膜１１１２や保護絶縁膜１１１０上に形成される薄膜の被覆性を向上させることができ、薄い膜や配線の段切れを抑制することができる。例えば、一対の電極膜１１１２と保護絶縁膜１１１０および層間絶縁膜１１１４の間に段差があると、段差部にかかる膜や配線が切れてしまい、不良となってしまうが、一対の電極膜１１１２と保護絶縁膜１１１０および層間絶縁膜１１１４の上面の高さが揃っているとそのような不良を抑制できるため、信頼性を向上させることができる。しかしながら、上述のような不良が発生しない範囲において、一対の電極膜１１１２と保護絶縁膜１１１０および層間絶縁膜１１１４の上面に段差が生じていても、勿論問題はない。
以上の工程により、トランジスタ１１５０を形成できる。また、表面平坦性の高い絶縁膜をトランジスタ１１５０上に形成した後、一部に開口部を設け、トランジスタ１１５０の一部と電気的に接続された配線を開口部に形成することで、トランジスタ１１５０上に更に異なるトランジスタなどの素子を形成することができる。
（実施の形態４）
本実施の形態では、実施の形態３に記載のＯＳトランジスタを備える不揮発メモリセルの一例を、図１４を用いて説明する。
本実施の形態では、実施の形態３に記載のＯＳトランジスタを備える不揮発メモリセルの一例を、図１４を用いて説明する。
図１４は、不揮発性メモリセル（なお、以下の文章においては、不揮発性メモリセルを「半導体装置」と記載することもある。）の構成の一例である。図１４（Ａ）に、半導体装置の断面図を、図１４（Ｂ）に半導体装置の平面図を、図１４（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図１４（Ａ）は、図１４（Ｂ）のＫ−Ｌ、及びＭ−Ｎにおける断面に相当する。
図１４（Ａ）及び図１４（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１７６０を有し、上部に第２の半導体材料を用いたトランジスタ１７６２を有するものである。トランジスタ１７６２としては、実施の形態３で示すトランジスタ１１５０を用いた場合の例を記載する。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタの特性により半導体装置に長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図１４（Ａ）におけるトランジスタ１７６０は、半導体材料（例えば、シリコンなど）を含む基板１７００に設けられたチャネル形成領域１７１６と、チャネル形成領域１７１６を挟むように設けられた不純物領域１７２０と、不純物領域１７２０に接する金属間化合物領域１７２４と、チャネル形成領域１７１６上に設けられたゲート絶縁膜１７０８と、ゲート絶縁膜１７０８上に設けられたゲート電極１７１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
基板１７００上にはトランジスタ１７６０を囲むように素子分離絶縁層１７０６が設けられており、トランジスタ１７６０を覆うように絶縁層１７２８、及び絶縁層１７３０が設けられている。なお、トランジスタ１７６０において、ゲート電極１７１０の側面に側壁絶縁層（サイドウォール絶縁層）を設け、不純物濃度が異なる領域を含む不純物領域１７２０としてもよい。
シリコン基板を用いたトランジスタ１７６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ１７６０を覆うように絶縁膜を２層形成する。トランジスタ１７６２および容量素子１７６４の形成前の処理として、２層の該絶縁膜にＣＭＰ処理を施して、平坦化した絶縁層１７２８、絶縁層１７３０を形成し、同時にゲート電極１７１０の上面を露出させる。
絶縁層１７２８、絶縁層１７３０は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁層１７２８、絶縁層１７３０は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁層１７２８、絶縁層１７３０を形成してもよい。
なお、本実施の形態において、絶縁層１７２８として窒化シリコン膜、絶縁層１７３０として酸化シリコン膜を用いる。
絶縁層１７３０表面において、酸化物半導体膜１７４４形成領域に、平坦化処理を行うことが好ましい。本実施の形態では、研磨処理（例えばＣＭＰ処理）により十分に平坦化した絶縁層１７３０（好ましくは絶縁層１７３０表面の平均面粗さは０．１５ｎｍ以下）上に下地膜１７３１を形成し、下地膜１７３１上に酸化物半導体膜１７４４を形成する。なお、下地膜１７３１としては、上述の実施の形態にて記載したように、結晶性を有する酸化物膜を単層または積層で用いる。下地膜１７３１に用いる酸化物膜としては、酸化物半導体膜１７４４との格子不整合を小さくするため、酸化物半導体膜１７４４の構成元素であるインジウム（Ｉｎ）および亜鉛（Ｚｎ）を含むことが好ましい。これらの材料が含まれることにより、酸化物半導体膜１７４４を、下地膜１７３１との界面近傍から結晶性を有する膜とすることができ、膜厚方向全体において結晶性を有する酸化物半導体膜１７４４とすることができる。また、それらに加えてジルコニウム（Ｚｒ）、イットリウム（Ｙ）またはセリウム（Ｃｅ）から選ばれた一種又は複数種が含まれていることが好ましい。これにより、下地膜１７３１の導電率を低減することができるため、ソース電極およびドレイン電極間を流れるキャリアは下地膜１７３１に影響を受けることなく酸化物半導体膜１７４４を選択的に流れる。
図１４（Ａ）に示すトランジスタ１７６２は、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ１７６２に含まれる酸化物半導体膜１７４４は、上述の実施の形態にて記載したように、水分や水素などの不純物が極力除去されて高純度化されたものであることが望ましい。また、酸素欠損が十分に補填されたものであることが好ましい。このような酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１７６２を得ることができる。
トランジスタ１７６２は、オフ電流が極めて小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
トランジスタ１７６２は作製工程において、ゲート電極１７４８、側壁絶縁膜１７３６ａおよび側壁絶縁膜１７３６ｂ上に設けられた導電膜を化学機械研磨処理により除去する工程を用いて、ソース電極及びドレイン電極として機能する電極膜１７４２ａおよび電極膜１７４２ｂを形成する。
よって、トランジスタ１７６２は、Ｌｏｆｆ幅を小さくすることができるため、トランジスタ１７６２のオン特性を向上させることが可能となる。
電極膜１７４２ａおよび電極膜１７４２ｂの形成工程におけるゲート電極１７４８上の導電膜を除去する工程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきの少ない微細な構造を有するトランジスタを歩留まりよく作製することができる。
トランジスタ１７６２上には、層間絶縁膜１７３５、絶縁膜１７５０が単層または積層で設けられている。本実施の形態では、絶縁膜１７５０として、酸化アルミニウム膜を用いる。酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ１７６２に安定な電気特性を付与することができる。
また、層間絶縁膜１７３５及び絶縁膜１７５０を介して、トランジスタ１７６２の電極膜１７４２ａと重畳する領域には、導電層１７５３が設けられており、電極膜１７４２ａと、層間絶縁膜１７３５と、絶縁膜１７５０と、導電層１７５３とによって、容量素子１７６４が構成される。すなわち、トランジスタ１７６２の電極膜１７４２ａは、容量素子１７６４の一方の電極として機能し、導電層１７５３は、容量素子１７６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１７６４を設けない構成とすることもできる。また、容量素子１７６４は、別途、トランジスタ１７６２の上方に設けてもよい。
トランジスタ１７６２および容量素子１７６４の上には絶縁膜１７５２が設けられている。そして、絶縁膜１７５２上には配線１７５６が設けられ、その配線１７５６はトランジスタ１７６２と他のトランジスタを接続するために設けられている。図１４（Ａ）には図示しないが、配線１７５６は、層間絶縁膜１７３５、絶縁膜１７５０および絶縁膜１７５２などに形成された開口に形成された電極を通して電極膜１７４２ｂと電気的に接続される。ここで、該電極は、少なくともトランジスタ１７６２の酸化物半導体膜１７４４の一部と重畳するように設けられることが好ましい。
図１４（Ａ）及び図１４（Ｂ）において、トランジスタ１７６０と、トランジスタ１７６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１７６０のソース領域またはドレイン領域と酸化物半導体膜１７４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１７６２及び容量素子１７６４が、トランジスタ１７６０の少なくとも一部と重畳するように設けられている。例えば、容量素子１７６４の導電層１７５３は、トランジスタ１７６０のゲート電極１７１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
なお、電極膜１７４２ｂ及び配線１７５６の電気的接続は、電極膜１７４２ｂ及び配線１７５６を直接接触させて行ってもよいし、電極膜１７４２ｂ及び配線１７５６の間の絶縁膜に電極を設けて、該電極を介して行ってもよい。また、間に介する電極は、複数でもよい。
次に、図１４（Ａ）及び図１４（Ｂ）に対応する回路構成の一例を図１４（Ｃ）に示す。
図１４（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１７６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１７６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１７６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１７６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１７６０のゲート電極と、トランジスタ１７６２のソース電極またはドレイン電極の他方は、容量素子１７６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１７６４の電極の他方は電気的に接続されている。
図１４（Ｃ）に示す半導体装置では、トランジスタ１７６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１７６２がオン状態となる電位にして、トランジスタ１７６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１７６０のゲート電極、および容量素子１７６４に与えられる。すなわち、トランジスタ１７６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１７６２がオフ状態となる電位にして、トランジスタ１７６２をオフ状態とすることにより、トランジスタ１７６０のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ１７６２のオフ電流は極めて小さいため、トランジスタ１７６０のゲート電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１７６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１７６０をｎチャネル型とすると、トランジスタ１７６０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ１７６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１７６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１７６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１７６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１７６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ１７６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１７６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、実施の形態３に記載のＯＳトランジスタを備える不揮発メモリセルの、実施の形態４とは異なる構成の一例を、図１５及び図１６を用いて説明を行う。
本実施の形態では、実施の形態３に記載のＯＳトランジスタを備える不揮発メモリセルの、実施の形態４とは異なる構成の一例を、図１５及び図１６を用いて説明を行う。
図１５（Ａ）は、半導体装置の回路構成の一例を示し、図１５（Ｂ）は半導体装置の一例を示す概念図である。まず、図１５（Ａ）に示す半導体装置について説明を行い、続けて図１５（Ｂ）に示す半導体装置について、以下説明を行う。
図１５（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１７６２のソース電極又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１７６２のゲート電極とは電気的に接続され、トランジスタ１７６２のソース電極又はドレイン電極と容量素子１７６４の第１の端子とは電気的に接続されている。
次に、図１５（Ａ）に示す半導体装置（メモリセル１８５０）に、情報の書き込みおよび保持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ１７６２がオン状態となる電位として、トランジスタ１７６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子１７６４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１７６２がオフ状態となる電位として、トランジスタ１７６２をオフ状態とすることにより、容量素子１７６４の第１の端子の電位が保持される（保持）。
酸化物半導体を用いたトランジスタ１７６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１７６２をオフ状態とすることで、容量素子１７６４の第１の端子の電位（あるいは、容量素子１７６４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
次に、情報の読み出しについて説明する。トランジスタ１７６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子１７６４とが導通し、ビット線ＢＬと容量素子１７６４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子１７６４の第１の端子の電位（あるいは容量素子１７６４に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子１７６４の第１の端子の電位をＶ、容量素子１７６４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル１８５０の状態として、容量素子１７６４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図１５（Ａ）に示す半導体装置は、トランジスタ１７６２のオフ電流が極めて小さいという特徴から、容量素子１７６４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
次に、図１５（Ｂ）に示す半導体装置について、説明を行う。
図１５（Ｂ）に示す半導体装置は、上部に記憶回路として図１５（Ａ）に示したメモリセル１８５０を複数有するメモリセルアレイ１８５１ａ及び１８５１ｂを有し、下部に、メモリセルアレイ１８５１（メモリセルアレイ１８５１ａ及び１８５１ｂ）を動作させるために必要な周辺回路１８５３を有する。なお、周辺回路１８５３は、メモリセルアレイ１８５１と電気的に接続されている。
図１５（Ｂ）に示した構成とすることにより、周辺回路１８５３をメモリセルアレイ１８５１（メモリセルアレイ１８５１ａ及び１８５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
周辺回路１８５３に設けられるトランジスタは、実施の形態５のトランジスタ１７６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
なお、図１５（Ｂ）に示した半導体装置では、２つのメモリセルアレイ１８５１（メモリセルアレイ１８５１ａと、メモリセルアレイ１８５１ｂ）が積層された構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良い。
次に、図１５（Ａ）に示したメモリセル１８５０の具体的な構成について図１６を用いて説明を行う。
図１６は、メモリセル１８５０の構成の一例である。図１６（Ａ）に、メモリセル１８５０の断面図を、図１６（Ｂ）にメモリセル１８５０の平面図をそれぞれ示す。ここで、図１６（Ａ）は、図１６（Ｂ）のＯ−Ｐ、及びＱ−Ｒにおける断面に相当する。
図１６（Ａ）及び図１６（Ｂ）に示すトランジスタ１７６２は、実施の形態３または実施の形態４で示した構成と同一の構成とすることができる。すなわち、基板１８００上に設けられた下地膜１７３１として、上述の実施の形態にて記載したように、結晶性を有する酸化物膜を単層または積層で用いる。下地膜１７３１に用いる酸化物膜としては、酸化物半導体膜１７４４との格子不整合を小さくするため、酸化物半導体膜１７４４の構成元素であるインジウム（Ｉｎ）および亜鉛（Ｚｎ）を含むことが好ましい。これらの材料が含まれることにより、酸化物半導体膜１７４４を、下地膜１７３１との界面近傍から結晶性を有する膜とすることができ、膜厚方向全体において結晶性を有する酸化物半導体膜１７４４とすることができる。また、それらに加えてジルコニウム（Ｚｒ）、イットリウム（Ｙ）またはセリウム（Ｃｅ）から選ばれた一種又は複数種が含まれていることが好ましい。これにより、下地膜１７３１の導電率を低減することができるため、ソース電極およびドレイン電極間を流れるキャリアは下地膜１７３１に影響を受けることなく酸化物半導体膜１７４４を選択的に流れる。
トランジスタ１７６２上には、絶縁膜１７５０が単層または積層で設けられている。また、絶縁膜１７５０を介して、トランジスタ１７６２の電極膜１７４２ａと重畳する領域には、導電層１７５３が設けられており、電極膜１７４２ａと、層間絶縁膜１７３５と、絶縁膜１７５０と、導電層１７５３とによって、容量素子１７６４が構成される。すなわち、トランジスタ１７６２の電極膜１７４２ａは、容量素子１７６４の一方の電極として機能し、導電層１７５３は、容量素子１７６４の他方の電極として機能する。
トランジスタ１７６２および容量素子１７６４の上には絶縁膜１７５２が設けられている。そして、絶縁膜１７５２上には配線１７５６が設けられ、その配線１７５６はメモリセル１８５０と隣接するメモリセル１８５０を接続するために設けられている。図示しないが、配線１７５６は、絶縁膜１７５０、絶縁膜１７５２および層間絶縁膜１７３５などに形成された開口を介してトランジスタ１７６２の電極膜１７４２ｂと電気的に接続されている。但し、開口に他の導電層を設け、該他の導電層を介して、配線１７５６と電極膜１７４２ｂとを電気的に接続してもよい。なお、配線１７５６は、図１５（Ａ）の回路図におけるビット線ＢＬに相当する。
図１６（Ａ）及び図１６（Ｂ）において、トランジスタ１７６２の電極膜１７４２ｂは、隣接するメモリセルに含まれるトランジスタのソース電極としても機能することができる。
図１６（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
本明細書に開示するマイクロコンピュータは、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図１７に示す。
本明細書に開示するマイクロコンピュータは、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図１７に示す。
図１７（Ａ）において、室内機３３００および室外機３３０４を有するエアコンディショナーは、上述実施の形態に記載したマイクロプロセッサを用いた電気機器の一例である。具体的に、室内機３３００は、筐体３３０１、送風口３３０２、マイクロプロセッサ３３０３等を有する。図１７（Ａ）において、マイクロプロセッサ３３０３が、室内機３３００に設けられている場合を例示しているが、マイクロプロセッサ３３０３は室外機３３０４に設けられていてもよい。或いは、室内機３３００と室外機３３０４の両方に、マイクロプロセッサ３３０３が設けられていてもよい。マイクロプロセッサ３３０３は実施の形態４や実施の形態５に記載したように、酸化物半導体を用いたトランジスタを備えており、マイクロプロセッサ３３０３の消費電力を少なくすることができるため、エアコンディショナーの消費電力を低減することができる。
図１７（Ａ）において、電気冷凍冷蔵庫３３１０は、酸化物半導体を用いたマイクロプロセッサを備える電気機器の一例である。具体的に、電気冷凍冷蔵庫３３１０は、筐体３３１１、冷蔵室用扉３３１２、冷凍室用扉３３１３、野菜室用扉３３１４、マイクロプロセッサ３３１５等を有する。図１７（Ａ）では、マイクロプロセッサ３３１５が、筐体３３１１の内部に設けられている。マイクロプロセッサ３３１５は、実施の形態４や実施の形態５に示した酸化物半導体を用いたトランジスタを備えており、マイクロプロセッサ３３１５の消費電力を少なくすることができるため、電気冷凍冷蔵庫３３１０の消費電力を低減することができる。
図１７（Ａ）において、映像表示装置３３２０は、酸化物半導体を用いたマイクロプロセッサを備える電気機器の一例である。具体的に、映像表示装置３３２０は、筐体３３２１、表示部３３２２、マイクロプロセッサ３３２３等を有する。図１７（Ａ）では、マイクロプロセッサ３３２３が、筐体３３２１の内部に設けられている。マイクロプロセッサ３３２３は実施の形態４や実施の形態５に示した酸化物半導体を用いたトランジスタを備えており、マイクロプロセッサ３３２３の消費電力を少なくすることができるため、映像表示装置３３２０の消費電力を低減することができる。
図１７（Ｂ）において、電気機器の一例である電気自動車の例を示す。電気自動車３３３０には、二次電池３３３１が搭載されている。二次電池３３３１の電力は、制御回路３３３２により出力が調整されて、駆動装置３３３３に供給される。制御回路３３３２はＲＯＭ（図示しない）、ＲＡＭ（図示しない）、マイクロプロセッサ（図示しない）等を有する処理装置３３３４によって制御される。処理装置３３３４内のマイクロプロセッサは、実施の形態４や実施の形態５に示した酸化物半導体を用いたトランジスタを備えており、マイクロプロセッサの消費電力を少なくすることができるため、電気自動車の消費電力を低減することができる。
なお、駆動装置３３３３は、直流電動機若しくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置３３３４は、電気自動車３３３０の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路３３３２に制御信号を出力する。制御回路３３３２は、処理装置３３３４の制御信号により、二次電池３３３１から供給される電気エネルギーを調整して駆動装置３３３３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
１００ マイクロプロセッサ
１０２ キャッシュメモリ
１０３ メモリセルアレイ
１０４ プロセッサコア
１０６ スイッチ回路
１０７ 待機回路
１０８ 割り込みコントローラ
１１０ 電源コントローラ
１２０ 電源
１３０ メインメモリ
６００ マイクロプロセッサ
６０２ キャッシュメモリ
６１１ 命令キャッシュ
６１１ａ メモリセルアレイ
６１２ データキャッシュ
６１２ａ メモリセルアレイ
８００ マイクロプロセッサ
１１００ 基板
１１０２ 酸化物半導体膜
１１０２ａ 第１の領域
１１０２ｂ 第２の領域
１１０５ 絶縁膜
１１０５ａ 酸素供給膜
１１０５ｂ バリア膜
１１０６ ゲート絶縁膜
１１０８ ゲート電極
１１０９ 絶縁膜
１１０９ａ 領域
１１０９ｂ 領域
１１１０ 保護絶縁膜
１１１１ 導電膜
１１１２ 電極膜
１１１４ 層間絶縁膜
１１５０ トランジスタ
１１８０ 不純物イオン
１７００ 基板
１７０６ 素子分離絶縁層
１７０８ ゲート絶縁膜
１７１０ ゲート電極
１７１６ チャネル形成領域
１７２０ 不純物領域
１７２４ 金属間化合物領域
１７２８ 絶縁層
１７３０ 絶縁層
１７３１ 下地膜
１７３５ 層間絶縁膜
１７３６ａ 側壁絶縁膜
１７３６ｂ 側壁絶縁膜
１７４２ａ 電極膜
１７４２ｂ 電極膜
１７４４ 酸化物半導体膜
１７４８ ゲート電極
１７５０ 絶縁膜
１７５２ 絶縁膜
１７５３ 導電層
１７５６ 配線
１７６０ トランジスタ
１７６２ トランジスタ
１７６４ 容量素子
１８００ 基板
１８５０ メモリセル
１８５１ メモリセルアレイ
１８５１ａ メモリセルアレイ
１８５１ｂ メモリセルアレイ
１８５３ 周辺回路
２３００ 測定系
２３０２ 容量素子
２３０４ トランジスタ
２３０５ トランジスタ
２３０６ トランジスタ
２３０８ トランジスタ
３３００ 室内機
３３０１ 筐体
３３０２ 送風口
３３０３ マイクロプロセッサ
３３０４ 室外機
３３１０ 電気冷凍冷蔵庫
３３１１ 筐体
３３１２ 冷蔵室用扉
３３１３ 冷凍室用扉
３３１４ 野菜室用扉
３３１５ マイクロプロセッサ
３３２０ 映像表示装置
３３２１ 筐体
３３２２ 表示部
３３２３ マイクロプロセッサ
３３３０ 電気自動車
３３３１ 二次電池
３３３２ 制御回路
３３３３ 駆動装置
３３３４ 処理装置
１０２ キャッシュメモリ
１０３ メモリセルアレイ
１０４ プロセッサコア
１０６ スイッチ回路
１０７ 待機回路
１０８ 割り込みコントローラ
１１０ 電源コントローラ
１２０ 電源
１３０ メインメモリ
６００ マイクロプロセッサ
６０２ キャッシュメモリ
６１１ 命令キャッシュ
６１１ａ メモリセルアレイ
６１２ データキャッシュ
６１２ａ メモリセルアレイ
８００ マイクロプロセッサ
１１００ 基板
１１０２ 酸化物半導体膜
１１０２ａ 第１の領域
１１０２ｂ 第２の領域
１１０５ 絶縁膜
１１０５ａ 酸素供給膜
１１０５ｂ バリア膜
１１０６ ゲート絶縁膜
１１０８ ゲート電極
１１０９ 絶縁膜
１１０９ａ 領域
１１０９ｂ 領域
１１１０ 保護絶縁膜
１１１１ 導電膜
１１１２ 電極膜
１１１４ 層間絶縁膜
１１５０ トランジスタ
１１８０ 不純物イオン
１７００ 基板
１７０６ 素子分離絶縁層
１７０８ ゲート絶縁膜
１７１０ ゲート電極
１７１６ チャネル形成領域
１７２０ 不純物領域
１７２４ 金属間化合物領域
１７２８ 絶縁層
１７３０ 絶縁層
１７３１ 下地膜
１７３５ 層間絶縁膜
１７３６ａ 側壁絶縁膜
１７３６ｂ 側壁絶縁膜
１７４２ａ 電極膜
１７４２ｂ 電極膜
１７４４ 酸化物半導体膜
１７４８ ゲート電極
１７５０ 絶縁膜
１７５２ 絶縁膜
１７５３ 導電層
１７５６ 配線
１７６０ トランジスタ
１７６２ トランジスタ
１７６４ 容量素子
１８００ 基板
１８５０ メモリセル
１８５１ メモリセルアレイ
１８５１ａ メモリセルアレイ
１８５１ｂ メモリセルアレイ
１８５３ 周辺回路
２３００ 測定系
２３０２ 容量素子
２３０４ トランジスタ
２３０５ トランジスタ
２３０６ トランジスタ
２３０８ トランジスタ
３３００ 室内機
３３０１ 筐体
３３０２ 送風口
３３０３ マイクロプロセッサ
３３０４ 室外機
３３１０ 電気冷凍冷蔵庫
３３１１ 筐体
３３１２ 冷蔵室用扉
３３１３ 冷凍室用扉
３３１４ 野菜室用扉
３３１５ マイクロプロセッサ
３３２０ 映像表示装置
３３２１ 筐体
３３２２ 表示部
３３２３ マイクロプロセッサ
３３３０ 電気自動車
３３３１ 二次電池
３３３２ 制御回路
３３３３ 駆動装置
３３３４ 処理装置
Claims (9)
- 演算処理を行うプロセッサコアと、
複数のメモリセルにより構成されたメモリセルアレイを少なくとも一つ以上備えるキャッシュメモリと、
割り込みベクタが格納された割り込みコントローラと、
少なくとも前記キャッシュメモリの電源供給状態を制御する電源コントローラを備え、
前記プロセッサコアが、前記割り込みコントローラに格納された前記割り込みベクタをロードして当該割り込みベクタに基づいて前記キャッシュメモリの備える前記メモリセルアレイにデータをプリフェッチし、前記電源コントローラが、前記プリフェッチの終了後に少なくとも前記キャッシュメモリへの電源供給停止処理を実行する低消費電力モードと、
前記電源コントローラが割り込みイベントを検知して、少なくとも前記キャッシュメモリへの電源供給再開処理を実行し、前記プロセッサコアが、前記キャッシュメモリへの電源供給再開後に前記キャッシュメモリの備える前記メモリセルアレイのデータをフェッチする通常動作モードを有するマイクロプロセッサ。 - 前記電源コントローラとして、前記プリフェッチの終了後に前記キャッシュメモリおよび前記プロセッサコアへの電源供給停止処理を実行し、また、前記割り込みイベントを検知して前記キャッシュメモリおよび前記プロセッサコアへの電源供給再開処理を実行する電源コントローラを備える、請求項１に記載のマイクロプロセッサ。
- 前記メモリセルが、半導体層として酸化物半導体材料を用いたトランジスタを少なくとも一部に備えるメモリセル、磁気トンネル接合素子を少なくとも一部に備えるメモリセル、フローティングゲートに電荷を保持する機構を備える素子を少なくとも一部に備えるメモリセルのいずれか或いはこれらの組み合わせにより構成される、請求項１または請求項２に記載のマイクロプロセッサ。
- 前記キャッシュメモリの備えるメモリセルアレイの総数に占める前記メモリセルアレイの割合が５０％以上である請求項１乃至請求項３に記載のマイクロプロセッサ。
- 前記低消費電力モード時において、前記メモリセルアレイに、前記割り込みコントローラに格納された前記割り込みベクタにより示されたデータが格納されている、請求項１乃至請求項４に記載のマイクロプロセッサ。
- 演算処理を行うプロセッサコアと、
複数のメモリセルにより構成されたメモリセルアレイを少なくとも一つ以上備えるキャッシュメモリと、
割り込みベクタが格納された割り込みコントローラと、
少なくとも前記キャッシュメモリの電源供給状態を制御する電源コントローラを有するマイクロプロセッサの駆動方法であって、
前記プロセッサコアが、前記割り込みコントローラに格納された前記割り込みベクタをロードして当該割り込みベクタに基づいたプリフェッチ命令を前記キャッシュメモリに発行し、
前記プリフェッチ後、あるいは前記プリフェッチ中に、前記プロセッサコアが少なくとも前記キャッシュメモリの電源供給停止を指示する第１の信号を前記電源コントローラに出力し、
前記第１の信号を受けた前記電源コントローラが、少なくとも前記キャッシュメモリの電源供給停止処理を実行することで、前記マイクロプロセッサは低消費電力モードとなり、
前記割り込みコントローラが、少なくとも前記キャッシュメモリの電源供給再開を指示する第２の信号を前記電源コントローラに出力し、
前記第２の信号を受けた前記電源コントローラが、少なくとも前記キャッシュメモリの電源供給を再開し、
電源供給が再開された前記プロセッサコアが、前記割り込みコントローラに格納された前記割り込みベクタをロードして当該割り込みベクタに基づいて前記キャッシュメモリに備えられた前記メモリセルアレイからデータをフェッチすることで、前記マイクロプロセッサは通常動作モードとなる、マイクロプロセッサの駆動方法。 - 前記プロセッサコアが、前記キャッシュメモリ中に備えられた前記メモリセルアレイの個数をｎ個（ｎは２以上の整数）とした場合、前記割り込みコントローラに格納された全ての割り込みベクタの中で使用頻度が一番高いものから使用頻度がｎ番目のものまでをロードする、請求項６に記載のマイクロプロセッサの駆動方法。
- 前記プロセッサコアが、少なくとも前記キャッシュメモリの電源供給停止を指示する第１の信号を前記電源コントローラに出力し、
前記第１の信号を受けた前記電源コントローラが、前記割り込みベクタのロードを指示する信号を前記キャッシュメモリに出力し、
前記割り込みベクタのロードを指示する信号を受けた前記キャッシュメモリが前記割り込みコントローラから前記割り込みベクタをロードして、当該割り込みベクタに基づいたプリフェッチを行い、
前記プリフェッチ後、前記キャッシュメモリが前記電源コントローラに前記プリフェッチ終了の信号を出力し、
前記プリフェッチ終了の信号を受けた前記電源コントローラが、前記キャッシュメモリおよび前記プロセッサコアのいずれか或いは両方の電源供給を停止することで、前記マイクロプロセッサが低消費電力モードとなる、請求項６に記載のマイクロプロセッサの駆動方法。 - 前記キャッシュメモリが、前記キャッシュメモリ中に備えられた前記メモリセルアレイの個数をｎ個（ｎは２以上の整数）とした場合、前記割り込みコントローラに格納された全ての割り込みベクタの中で使用頻度が一番高いものから使用頻度がｎ番目のものまでをロードする、請求項８に記載のマイクロプロセッサの駆動方法。
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