JP6189042B2 - 半導体装置 - Google Patents

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Description

開示する発明は、半導体装置及び半導体装置の作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような半導体電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として、酸化亜鉛、又はＩｎ−Ｇａ−Ｚｎ系酸化物を用いてトランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。
ところで、酸化物半導体においては、水素がキャリアの供給源となることが指摘されている。そのため、酸化物半導体の形成時に水素が混入しないような措置を講じることが求められる。また、酸化物半導体のみならず、酸化物半導体に接するゲート絶縁膜の水素を低減することで、しきい値電圧の変動を低減する技術が開示されている（特許文献３参照）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２００９−２２４４７９号公報
また、酸化物半導体において、キャリアの供給源は水素の他に、酸化物半導体中の酸素欠損が挙げられる。酸化物半導体における酸素欠損はドナーとなり、酸化物半導体中にキャリアである電子を生成する。トランジスタのチャネル形成領域を含む酸化物半導体に酸素欠損が多く存在すると、チャネル形成領域中に電子を生じさせてしまい、トランジスタのしきい値電圧をマイナス方向に変動させる要因となる。
上述した問題に鑑み、本発明の一態様では、酸化物半導体を用いた半導体装置であって、安定した電気的特性を付与し、高信頼性化を図ることが可能な半導体装置の作製方法を提供することを目的の一とする。
本明細書等で開示する発明では、酸化物半導体層、酸化物半導体層と重畳するゲート電極層、及び酸化物半導体層とゲート電極層との間に設けられたゲート絶縁層を有するトランジスタにおいて、ゲート絶縁層の側面を、ゲート絶縁層よりも酸素に対する透過性の低い（酸素に対するバリア性を有する）絶縁層で覆う構成とする。
ゲート絶縁層の側面を、ゲート絶縁層よりも酸素に対する透過性の低い絶縁層で覆うことで、ゲート絶縁層端部からの酸素の脱離を防止することができる。ゲート絶縁層は、酸化物半導体層のチャネル形成領域と接する絶縁層であるため、ゲート絶縁層からの酸素の脱離を防止することで、ゲート絶縁層に含まれる酸素欠損に起因する、酸化物半導体層からの（特に酸化物半導体層のチャネル形成領域からの）酸素の引き抜きを防止することができる。結果として、酸化物半導体層の酸素欠損を防止することができる。
また、ゲート絶縁層は、化学量論比よりも過剰に酸素を含む領域（以下、酸素過剰領域とも表記する）を含むことが好ましい。酸化物半導体層と接するゲート絶縁層が酸素過剰領域を有することで、酸化物半導体層へ酸素を供給することが可能となるため、酸化物半導体層からの酸素の脱離を防止し、膜中の酸素欠損を補填することが可能となる。
ゲート絶縁層の側面を覆う絶縁層として、水素、水分などの不純物、及び酸素の両方に対して透過性の低い膜（膜を透過させない遮断効果（ブロック効果）が高い膜）を用いることがより好ましい。このような膜を適用することで、作製工程中及び作製後において、水素、水分等の不純物の酸化物半導体層への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層からの放出を防止することができる。水素、水分などの不純物、及び酸素の両方に対して膜を透過させない遮断効果が高い膜として、例えば酸化アルミニウム膜を適用することができる。
本発明の一態様は、酸化物半導体層と、酸化物半導体層上に設けられたゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重畳するゲート電極層と、酸化物半導体層の上面の一部と接し、ゲート絶縁層の側面、並びに、ゲート電極層の側面及び上面を覆い、ゲート絶縁層よりも酸素に対する透過性が低い絶縁層と、絶縁層を介してゲート電極層の側面に設けられた側壁絶縁層と、酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層と、を有する半導体装置である。
また、本発明の一態様は、非単結晶であって、結晶成分を含む酸化物半導体層と、酸化物半導体層上に設けられたゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重畳するゲート電極層と、酸化物半導体層の上面の一部と接し、ゲート絶縁層の側面、並びに、ゲート電極層の側面及び上面を覆い、ゲート絶縁層よりも酸素に対する透過性が低い絶縁層と、絶縁層を介してゲート電極層の側面に設けられた側壁絶縁層と、酸化物半導体層と接するソース電極層及びドレイン電極層と、を有し、酸化物半導体層において、ソース電極層及びドレイン電極層と接する領域では、結晶成分の占める割合が、ゲート電極層と重畳する領域よりも低い半導体装置である。また、結晶成分は、ｃ軸が酸化物半導体層の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃うことが好ましい。
上記の半導体装置において、絶縁層として、水素及び酸素に対する透過性の低い金属酸化物膜を含むことが好ましい。
また、本発明の他の一態様は、絶縁表面上に酸化物半導体層を形成し、酸化物半導体層上にゲート絶縁膜を形成し、ゲート絶縁膜を介して、酸化物半導体層上にゲート電極層を形成し、ゲート電極層をマスクとしてゲート絶縁膜をエッチングして、酸化物半導体層とゲート電極層の間にゲート絶縁層を形成し、酸化物半導体層及びゲート電極層上に、ゲート絶縁層よりも酸素に対する透過性の低い第１の絶縁膜を形成し、第１の絶縁膜上に第２の絶縁膜を形成し、第２の絶縁膜をエッチングして、第１の絶縁膜を介して、ゲート電極層の側面を覆う側壁絶縁層とし、第１の絶縁膜をエッチングして、酸化物半導体層の上面の一部と接し、ゲート絶縁層の側面、並びに、ゲート電極層の側面及び上面を覆う絶縁層とし、酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層を形成する、半導体装置の作製方法である。
上記の半導体装置の作製方法において、第１の絶縁膜として、金属酸化物膜を形成することが好ましい。また、該金属酸化物膜は、酸化物半導体層及びゲート電極層上に、金属膜を形成した後、金属膜に酸素ドープ処理を行うことによって形成することが好ましい。
本発明の一態様により、安定した電気特性を付与し、高信頼性化を図ることが可能な酸化物半導体を用いた半導体装置を提供することができる。
半導体装置の一態様を説明する平面図及び断面図。 半導体装置の作製方法の一例を説明する断面図。 半導体装置の作製方法の一例を説明する断面図。 半導体装置の作製方法の一例を説明する断面図。 半導体装置の一態様を説明する断面図。 半導体装置の作製方法の一例を説明する断面図。 半導体装置の一態様を説明する断面図。 半導体装置の一態様を示す平面図、断面図及び回路図。 半導体装置の一態様を示す斜視図。 半導体装置の一態様を示す断面図。 半導体装置の一形態を説明するブロック図及びその一部の回路図。 電子機器を説明する図。 電子機器を説明する図。 電子機器を説明する図。 半導体装置の一態様を説明する平面図及び断面図。
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。但し、本明細書に開示する発明は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す本発明の構成において、同一部分又は同様の機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１乃至図４を用いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体層を有するトランジスタを示す。
図１にトランジスタ４２０の構成例を示す。図１（Ａ）は、トランジスタ４２０の平面図であり、図１（Ｂ）は、図１（Ａ）のＸ１−Ｙ１における断面図であり、図１（Ｃ）は、図１（Ａ）のＶ１−Ｗ１における断面図である。なお、図１（Ａ）では煩雑になることを避けるため、トランジスタ４２０の構成要素の一部（例えば、絶縁層４０７等）を省略して図示している。
図１に示すトランジスタ４２０は、基板４００上に設けられた酸化物半導体層４０３と、酸化物半導体層４０３上に設けられたゲート絶縁層４０２と、ゲート絶縁層４０２を介して酸化物半導体層４０３と重畳するゲート電極層４０１と、酸化物半導体層４０３の上面の一部と接し、ゲート絶縁層４０２の側面、並びに、ゲート電極層４０１の側面及び上面を覆う絶縁層４１１と、絶縁層４１１を介してゲート電極層４０１の側面に設けられた側壁絶縁層４１２と、酸化物半導体層４０３と電気的に接続するソース電極層４０５ａ及びドレイン電極層４０５ｂと、を有する。
トランジスタ４２０において、酸化物半導体層４０３の上面の一部、ゲート絶縁層４０２の側面、並びに、ゲート電極層４０１の側面及び上面と接して設けられた絶縁層４１１として、酸素に対するバリア性を有する絶縁層を用いる。より具体的には、絶縁層４１１としてゲート絶縁層よりも酸素に対する透過性が低い絶縁層を用いる。絶縁層４１１として、酸素に対するバリア性を有する絶縁層を設けることで、ゲート絶縁層４０２の側面からの酸素の脱離を防止することができる。ゲート絶縁層４０２は、酸化物半導体層４０３のチャネル形成領域と接する絶縁層であるため、該絶縁層からの酸素の脱離を防止することで、ゲート絶縁層４０２の酸素欠損に起因する酸化物半導体層４０３からの酸素の引き抜きを防止することができる。よって、酸化物半導体層４０３の酸素欠損を防止することができる。
絶縁層４１１としては、例えば、アルミニウム、マグネシウムを添加したアルミニウム、チタンを添加したアルミニウム、マグネシウム、又はチタン等の酸化物膜若しくは窒化物膜を、単層で、又は積層で用いることができる。
また、ゲート絶縁層４０２は、酸素過剰領域を含むことが好ましい。ゲート絶縁層４０２が酸素過剰領域を含むことで、酸化物半導体層４０３へ酸素を供給することが可能となるため、酸化物半導体層４０３からの酸素の脱離を防止するとともに、膜中の酸素欠損を補填することが可能となる。
また、基板４００上に設けられた下地絶縁層４３６、及び／又は絶縁層４０７を、トランジスタ４２０の構成要素としてもよい。下地絶縁層４３６及び絶縁層４０７は、酸化物半導体層４０３と接する絶縁層であるため、ゲート絶縁層４０２と同様に酸素過剰領域を有することが好ましい。
絶縁層４１１として、酸素に対するバリア性に加えて、水素、水分などの不純物に対する透過性の低い膜を用いることがより好ましい。このような膜として、酸化アルミニウム膜を好適に用いることができる。絶縁層４１１として酸化アルミニウム膜を用いることで、酸化物半導体層からの酸素の脱離を防止するだけでなく、トランジスタの電気的特性の変動要因となる水素、水分などの不純物の酸化物半導体層４０３への混入を抑制することができる。
なお、酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすると、酸素及び／又は水素に対する透過性をより低減することができ、トランジスタ４２０に安定な電気特性を付与することが可能となるため、より好ましい。膜密度はラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率測定法（ＸＲＲ：Ｘ−Ｒａｙ Ｒｅｆｌｅｃｔｉｏｎ）によって測定することができる。
トランジスタ４２０に含まれる酸化物半導体層４０３は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
酸化物半導体層は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
酸化物半導体層は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体層は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。または、微結晶酸化物半導体層は、例えば、１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。
酸化物半導体層は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。
なお、酸化物半導体層４０３が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
なお、酸化物半導体層４０３は、例えば、単結晶を有してもよい。
酸化物半導体層４０３は、非単結晶であって結晶成分及び非晶質成分を含むことが好ましい。また、酸化物半導体層４０３は、ゲート絶縁層４０２と重畳する第１の領域４０３ａと、非晶質成分に対して結晶成分の占める割合が、第１の領域４０３ａよりも低い第２の領域４０３ｂとを含み、第２の領域４０３ｂにおいてソース電極層４０５ａ及びドレイン電極層４０５ｂと接し、第１の領域４０３ａはチャネル形成領域として機能することが好ましい。
酸化物半導体層４０３においてチャネル形成領域として機能する第１の領域４０３ａは、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることがより好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体層の一例としては、ＣＡＡＣ−ＯＳ膜がある。すなわち、第１の領域４０３ａはＣＡＡＣ−ＯＳ膜であることがより好ましい。
ＣＡＡＣ−ＯＳ膜は、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、例えば、結晶成分および非晶質成分を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶成分は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質成分と結晶成分の境界、結晶成分と結晶成分の境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶成分は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、ａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶成分間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶成分の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶成分の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶成分が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶成分のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶成分は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。従って、結晶成分のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となるように揃う。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、本実施の形態では、酸化物半導体層４０３の第１の領域４０３ａがＣＡＡＣ−ＯＳ膜であるとして説明を行うが、酸化物半導体層４０３は単結晶または多結晶（ポリクリスタルともいう）であってもよい。
第１の領域４０３ａがＣＡＡＣ−ＯＳ膜の場合、第１の領域４０３ａにおいては、非晶質成分に対して結晶成分の占める割合が高く、第２の領域４０３ｂにおいては、非晶質成分に対して結晶成分の占める割合が低い。なお、第２の領域４０３ｂは、非晶質化されていてもよい。
酸化物半導体を用いたトランジスタにおいて、酸化物半導体を所望の形状にエッチングするためのエッチング処理や、酸化物半導体層の側面の減圧雰囲気への曝露等によって、酸化物半導体層の側面からの酸素の脱離が起こることがある。酸素の脱離による酸素欠損は、キャリアの供給源となりトランジスタの電気特性に影響する。特に酸素欠損が形成される領域がソースとドレインの間にあると、当該領域が意図しないキャリアの移動経路、即ち寄生チャネルとなる。特に、酸化物半導体層がＣＡＡＣ−ＯＳ膜である場合、酸化物半導体層の側面は、表面と比較して酸素の脱離が起きやすく、キャリアが生成されやすい。よって、酸化物半導体層からの酸素の脱離を防止することは、トランジスタが安定した電気特性を得るために重要である。
本実施の形態で示すトランジスタ４２０では、酸化物半導体層４０３のチャネル幅方向の側面を、ゲート絶縁層４０２及び酸素に対するバリア性の高い絶縁層４１１によって覆っているため、当該領域からの酸素の脱離を防止することができる。また、ゲート絶縁層４０２が酸素過剰領域を含む場合、絶縁層４１１を設けることで効果的に酸化物半導体層４０３へ酸素を供給することができるため、酸化物半導体層４０３の酸素欠損を補填することが可能となる。従って、トランジスタ４２０では寄生チャネルの影響を抑制することができ、トランジスタ４２０を用いることで信頼性の高い半導体装置を提供することが可能となる。
トランジスタ４２０の作製方法の一例を、図２乃至図４を用いて以下に説明する。
絶縁表面を有する基板４００上に下地絶縁層４３６を形成する。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。
また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体層４０３を含むトランジスタ４２０を直接作製してもよいし、他の作製基板に酸化物半導体層４０３を含むトランジスタ４２０を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体層を含むトランジスタ４２０との間に剥離層を設けるとよい。
下地絶縁層４３６としては、プラズマＣＶＤ法又はスパッタリング法等により形成することができ、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を含む膜の単層又は積層構造とすることができる。但し、下地絶縁層４３６は、酸化物絶縁層を含む単層又は積層構造として、該酸化物絶縁層が後に形成される酸化物半導体層４０３と接する構造とすることが好ましい。なお、下地絶縁層４３６は、必ずしも設けなくともよい。
下地絶縁層４３６は酸素過剰領域を有すると、下地絶縁層４３６に含まれる過剰な酸素によって、後に形成される酸化物半導体層４０３の酸素欠損を補填することが可能であるため好ましい。下地絶縁層４３６が積層構造の場合は、少なくとも酸化物半導体層４０３と接する層（好ましくは酸化物絶縁層）において酸素過剰領域を有することが好ましい。下地絶縁層４３６に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて下地絶縁層４３６を成膜すればよい。又は、成膜後の下地絶縁層４３６に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して、酸素過剰領域を形成してもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
また、下地絶縁層４３６は、酸素過剰領域を有する層の下側に接して、窒化シリコン膜、窒化酸化シリコン膜又は酸化アルミニウム膜を有することが好ましい。下地絶縁層４３６が窒化シリコン膜、窒化酸化シリコン膜又は酸化アルミニウム膜を有することで、酸化物半導体層４０３への不純物の拡散を防止することができる。
下地絶縁層４３６において酸化物半導体層４０３が接して形成される領域に、平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨法）、ドライエッチング処理、プラズマ処理を用いることができる。
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、下地絶縁層４３６の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、下地絶縁層４３６表面の凹凸状態に合わせて適宜設定すればよい。
また、下地絶縁層４３６を水素（水や水酸基を含む）などの不純物が低減され、かつ酸素過剰な状態とするために、下地絶縁層４３６に水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理（脱水化または脱水素化処理）及び／又は酸素ドープ処理を行ってもよい。脱水化または脱水素化処理と、酸素ドープ処理は複数回行ってもよく、両方を繰り返し行ってもよい。
次に、下地絶縁層４３６上に酸化物半導体層を成膜し、島状に加工して酸化物半導体層４０３を形成する（図２（Ａ）参照）。酸化物半導体層４０３の膜厚は、例えば、１ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至１０ｎｍとする。
酸化物半導体層は、単層構造であってもよいし、積層構造であってもよい。また、非晶質構造であってもよいし、結晶性であってもよい。酸化物半導体層を非晶質構造とする場合には、後の作製工程において、酸化物半導体層に熱処理を行うことによって、結晶性酸化物半導体層としてもよい。非晶質酸化物半導体層を結晶化させる熱処理の温度は、２５０℃以上７００℃以下、好ましくは、４００℃以上、より好ましくは５００℃以上、さらに好ましくは５５０℃以上とする。なお、当該熱処理は、作製工程における他の熱処理を兼ねることも可能である。
酸化物半導体層の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。
酸化物半導体層を成膜する際、できる限り酸化物半導体層に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の成膜室内に供給する雰囲気ガスとして、水素、水、水酸基又は水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、及び希ガスと酸素との混合ガスを適宜用いる。
また、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入して成膜を行うことで、成膜された酸化物半導体層の水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
また、酸化物半導体層をスパッタリング法で成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。
また、基板４００を高温に保持した状態で酸化物半導体層を形成することも、酸化物半導体層中に含まれうる不純物濃度を低減するのに有効である。基板４００を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性酸化物半導体層を形成することができる。
酸化物半導体層４０３としてＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を得る方法としては、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する方法がある。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
平板状のスパッタリング粒子は、例えば、ａ−ｂ面に平行な面の円相当径が３ｎｍ以上１０ｎｍ以下、厚さ（ａ−ｂ面に垂直な方向の長さ）が０．７ｎｍ以上１ｎｍ未満である。なお、平板状のスパッタリング粒子は、ａ−ｂ面に平行な面が正三角形または正六角形であってもよい。ここで、面の円相当径とは、面の面積と等しい正円の直径をいう。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の基板温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。このとき、スパッタリング粒子が正に帯電することで、スパッタリング粒子同士が反発しながら基板に付着するため、スパッタリング粒子が偏って不均一に重なることがなく、厚さの均一なＣＡＡＣ−ＯＳ膜を成膜することができる。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
ＣＡＡＣ−ＯＳ膜を成膜した後、加熱処理を行ってもよい。加熱処理の温度は、１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、ＣＡＡＣ−ＯＳ膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理によりＣＡＡＣ−ＯＳ膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。また、加熱処理を行うことで、ＣＡＡＣ−ＯＳ膜の結晶性をさらに高めることができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、ＣＡＡＣ−ＯＳ膜の不純物濃度をさらに短時間で低減することができる。
または、ＣＡＡＣ−ＯＳ膜を形成する方法としては、酸化物半導体層を薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、表面に概略垂直にｃ軸配向させる方法がある。または、一層目として薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にｃ軸配向させる方法がある。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
酸化物半導体層４０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）を含む。特に、インジウムと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）のいずれか一種または複数種を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、インジウムを含む酸化物半導体を用いたトランジスタは、これらに限られず、必要とする電気的特性（電界効果移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする電気的特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体を用いたトランジスタでは比較的容易に高い電界効果移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を用いたトランジスタでも、バルク内欠陥密度を低くすることにより電界効果移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
本実施の形態において、酸化物半導体層４０３は単層構造を有する。但し、酸化物半導体層４０３は、複数の酸化物半導体層が積層された構造としてもよい。例えば、酸化物半導体層４０３を、第１の酸化物半導体層と第２の酸化物半導体層の積層として、第１の酸化物半導体層と第２の酸化物半導体層に、異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体層に三元系金属の酸化物を用い、第２の酸化物半導体層に二元系金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体層と第２の酸化物半導体層を、どちらも三元系金属の酸化物としてもよい。
また、第１の酸化物半導体層と第２の酸化物半導体層の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
この時、第１の酸化物半導体層と第２の酸化物半導体層のうち、ゲート電極に近い側（チャネル側）の酸化物半導体層のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側）の酸化物半導体層のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性をさらに高めることが可能となる。
また、第１の酸化物半導体層と第２の酸化物半導体層に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。また、第１の酸化物半導体層と第２の酸化物半導体層の少なくともどちらか一方に非晶質酸化物半導体を適用すると、酸化物半導体層４０３の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体層は、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物半導体を適用することが好ましい。
また、酸化物半導体層４０３に、当該酸化物半導体層４０３に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化又は脱水素化）するための熱処理を行うことが好ましい。熱処理の温度は、３００℃以上７００℃以下、又は基板の歪み点未満とする。熱処理は減圧下又は窒素雰囲気下などで行うことができる。
この熱処理によって、ｎ型の導電性を付与する不純物である水素を酸化物半導体から除去することができる。例えば、脱水化又は脱水素化処理後の酸化物半導体層４０３に含まれる水素濃度を、５×１０１９ｃｍ−３以下、好ましくは５×１０１８ｃｍ−３以下とすることができる。
なお、脱水化又は脱水素化のための熱処理は、酸化物半導体層の成膜後であればトランジスタ４２０の作製工程においてどのタイミングで行ってもよい。また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。
なお、下地絶縁層４３６として酸素を含む絶縁層を設ける場合、脱水化又は脱水素化のための熱処理を、酸化物半導体層を島状に加工する前に行うと、下地絶縁層４３６に含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。
熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、熱処理で酸化物半導体層４０３を加熱した後、加熱温度を維持、又はその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス又は一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガス又は一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化又は脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層４０３を高純度化及びｉ型（真性）化することができる。
また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素が同時に脱離して減少してしまうおそれがあるため、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。
脱水化又は脱水素化処理を行った酸化物半導体層に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体層を高純度化及びｉ型（真性）化することができる。高純度化し、ｉ型（真性）化した酸化物半導体を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
酸化物半導体層に酸素導入する場合、酸化物半導体層に直接導入してもよいし、後に形成されるゲート絶縁層４０２や絶縁層４０７などの他の膜を通過して酸化物半導体層４０３へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよい。露出された酸化物半導体層４０３へ直接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いることができる。
酸素の供給ガスとしては、Ｏを含有するガスを用いればよく、例えば、Ｏ２ガス、Ｎ２Ｏガス、ＣＯ２ガス、ＣＯガス、ＮＯ２ガス等を用いることができる。なお、酸素の供給ガスに希ガス（例えばＡｒ）を含有させてもよい。
例えば、イオン注入法で酸化物半導体層４０３へ酸素イオンの注入を行う場合、ドーズ量を１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
または、酸化物半導体層４０３と接する絶縁層を、酸素過剰領域を含む層とし、該絶縁層と酸化物半導体層４０３とが接した状態で熱処理を行うことにより、絶縁層に過剰に含まれる酸素を酸化物半導体層４０３へ拡散させ、酸化物半導体層４０３へ酸素を供給してもよい。該熱処理は、トランジスタ４２０の作製工程における他の熱処理と兼ねることもできる。
酸化物半導体層への酸素の供給は酸化物半導体層の成膜後であれば、そのタイミングは特に限定されない。また、酸化物半導体層への酸素の導入は複数回行ってもよい。また、酸化物半導体層を複数層の積層構造とする場合には、脱水化又は脱水素化のための熱処理及び／又は酸素の供給は、各酸化物半導体層に対して別々に行ってもよいし、積層構造を形成した後の酸化物半導体層４０３に対して行ってもよい。
下地絶縁層４３６と酸化物半導体層４０３とを大気に曝露せずに連続的に形成することが好ましい。下地絶縁層４３６と酸化物半導体層４０３とを大気に曝露せずに連続して形成すると、下地絶縁層４３６表面に水素や水分などの不純物が吸着することを防止することができる。
酸化物半導体層４０３は、膜状の酸化物半導体層をフォトリソグラフィ工程により島状の酸化物半導体層に加工して形成することができる。島状の酸化物半導体層４０３を形成するためのレジストマスクはインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減することができる。
次いで、酸化物半導体層４０３を覆うゲート絶縁膜４０２ａを形成する（図２（Ｂ）参照）。ゲート絶縁膜４０２ａは、例えば、１ｎｍ以上２０ｎｍ以下の膜厚で、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる。
なお、ゲート絶縁膜４０２ａの被覆性を向上させるために、酸化物半導体層４０３表面にも上記平坦化処理を行ってもよい。特にゲート絶縁膜４０２ａとして膜厚の薄い絶縁層を用いる場合、酸化物半導体層４０３表面の平坦性が良好であることが好ましい。
ゲート絶縁膜４０２ａの材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。ゲート絶縁膜４０２ａは、酸化物半導体層４０３と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁膜４０２ａは、膜中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁膜４０２ａとして、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。さらに、ゲート絶縁膜４０２ａは、作製するトランジスタのサイズやゲート絶縁膜４０２ａの段差被覆性を考慮して形成することが好ましい。
また、ゲート絶縁膜４０２ａの材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどの材料を用いてもよい。さらに、ゲート絶縁膜４０２ａは、単層構造としても良いし、積層構造としても良い。
ゲート絶縁膜４０２ａを水素（水や水酸基を含む）などの不純物が低減され、かつ酸素過剰な状態とするために、ゲート絶縁膜４０２ａに水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理（脱水化または脱水素化処理）及び／又は酸素ドープ処理を行ってもよい。脱水化または脱水素化処理と、酸素ドープ処理は複数回行ってもよく、両方を繰り返し行ってもよい。
次にゲート絶縁膜４０２ａ上に導電膜を形成し、該導電膜をエッチングして、ゲート電極層４０１を形成する。また、ゲート電極層４０１をマスクとして、又は、ゲート電極層４０１を形成するためのマスクと同じマスクを用いてゲート絶縁膜４０２ａをエッチングして、ゲート絶縁層４０２を形成する（図２（Ｃ）参照）。
ゲート電極層４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層構造としてもよい。
また、ゲート電極層４０１の材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
また、ゲート絶縁層４０２と接するゲート電極層４０１の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
なお、チャネル幅方向の断面（図１（Ｃ）に示す断面）において、島状の酸化物半導体層４０３の端部と、ゲート電極層４０１及びゲート絶縁層４０２の端部との距離が離れていると、寄生チャネルを抑制することができるため好ましい。
次いで、酸化物半導体層４０３、ゲート絶縁層４０２及びゲート電極層４０１を覆うように、金属膜４１０を形成する（図３（Ａ）参照）。
金属膜４１０は、後に酸素ドープ処理を施されることによって絶縁性の金属酸化物膜となり、選択的にエッチングされた後にトランジスタのバリア膜として機能する膜である。該絶縁性の金属酸化物としては、ゲート絶縁層４０２よりも酸素に対する透過性の低い膜を適用することができる。また、トランジスタ４２０への水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い膜を適用することがより好ましい。また、絶縁性の金属酸化物膜となる金属膜４１０としては、アルミニウム膜、マグネシウムを添加したアルミニウム膜、チタンを添加したアルミニウム膜、マグネシウム膜、チタン膜の単層膜、又は積層膜等を用いることができる。
金属膜４１０は、スパッタリング法、蒸着法、ＣＶＤ法等によって形成することが好ましい。また、金属膜４１０の膜厚は、５ｎｍ以上１０ｎｍ以下とすることが好ましく、５ｎｍ以上７ｎｍ以下とすることがより好ましい。金属膜４１０を５ｎｍ以上とすることで、後の工程で絶縁層４１１とした際に、十分なバリア効果を得ることができる。また、金属膜４１０を１０ｎｍ以下とすることで、後の工程において絶縁膜４１１ａとした際に容易にパターン形成を行うことが可能となる。
次いで、金属膜４１０に対して酸素４３１を導入する処理（酸素ドープ処理や酸素注入処理ともいう）を行う。これによって、金属膜４１０が酸化され、絶縁性の金属酸化物膜である絶縁膜４１１ａが形成される（図３（Ｂ）参照）。
なお、上記の「酸素ドープ」とは、酸素（少なくとも、酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン（酸素分子イオン）及び／又は酸素クラスタイオンのいずれかを含む）をバルクに添加することをいう。なお、当該「バルク」の用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、「酸素ドープ」には、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。
酸素の供給ガスとしては、Ｏを含有するガスを用いればよく、例えば、Ｏ２ガス、Ｎ２Ｏガス、ＣＯ２ガス、ＣＯガス、ＮＯ２ガス等を用いることができる。なお、酸素の供給ガスに希ガス（例えばＡｒ）を含有させてもよい。
ここで、酸化物半導体層４０３がＣＡＡＣ−ＯＳ膜である場合、酸素ドープ処理の条件によっては、膜厚の薄い金属膜４１０と接する領域においては酸素４３１の導入によって結晶成分の結晶構造が乱れうるのに対して、ゲート電極層４０１及びゲート絶縁層４０２と重畳する領域は結晶成分における結晶構造の損傷が起こらない。よって、酸素ドープ処理後の酸化物半導体層４０３において、絶縁膜４１１ａと接する領域では、ゲート絶縁層４０２と接する第１の領域４０３ａよりも非晶質成分に対して結晶成分の占める割合が低下した第２の領域４０３ｂが形成される場合がある。又は当該領域における結晶成分が破壊されて非晶質化することがある。また、酸素ドープ処理を行う前の酸化物半導体層４０３が単結晶や多結晶などの結晶性を有する膜の場合は、酸素ドープ処理によって絶縁膜４１１ａと接する領域における結晶の結晶構造が乱れることで結晶性が低下し、場合によっては非晶質化する。
本実施の形態においては、酸化物半導体層４０３において、結晶構造が乱れた（又は非晶質化した）第２の領域４０３ｂが形成される場合を例に説明する。第２の領域４０３ｂに含まれる結晶成分の結晶構造が乱れることによって、又は非晶質化することによって、第２の領域４０３ｂ中のダングリングボンド、格子間の歪み、空孔、酸素欠損が増加する。なお、図面においては、酸化物半導体層４０３の膜厚方向の全面にわたって第２の領域４０３ｂが形成された場合を図示しているが、本発明の実施の形態はこれに限られない。例えば、第２の領域４０３ｂは、酸化物半導体層４０３の表面の数ｎｍにのみ形成されることもある。
第２の領域４０３ｂのダングリングボンド、格子間の歪み、空孔、酸素欠損は水素のゲッタリングサイトとして利用することができる。酸化物半導体層４０３に加熱処理を行うことにより、酸化物半導体層４０３の第１の領域４０３ａに含まれる水素は熱によって動き回り、水素が第２の領域４０３ｂに引き寄せられる。
酸化物半導体層４０３の第２の領域４０３ｂに、水素をゲッタリングさせるための加熱処理は、例えば、１００℃以上基板の歪み点以下、好ましくは、２００℃以上６５０℃以下とすればよい。加熱処理を行うことにより、酸化物半導体層４０３の第１の領域４０３ａに含まれる水素が、第２の領域４０３ｂに引き寄せられ、ゲッタリングサイトによってゲッタリングされることにより、第１の領域４０３ａの水素濃度を低減することができる。また、酸化物半導体層４０３の第２の領域４０３ｂにおいてゲッタリングされた水素は安定化するため、第１の領域４０３ａに再度拡散されにくい。そのため、酸化物半導体層４０３の第２の領域４０３ｂは、第１の領域４０３ａと比較して水素濃度が増加する。第２の領域４０３ｂの水素濃度が増加することにより、第１の領域４０３ａと比較して、導電性を高めることができる。これにより、酸化物半導体層４０３の第２の領域４０３ｂを、低抵抗領域として機能させることができる。
なお、水素を第２の領域４０３ｂにゲッタリングさせるための加熱処理は、ソース電極層４０５ａおよびドレイン電極層４０５ｂの形成後に行ってもよく、ソース電極層４０５ａおよびドレイン電極層４０５ｂの形成の前後に行ってもよい。また、水素を第１の領域４０３ａから第２の領域４０３ｂにゲッタリングするための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
酸化物半導体において水素の一部はドナーとなり、キャリアである電子を放出する。酸化物半導体層４０３のチャネル形成領域においてキャリア濃度が高まると、ゲート電極層４０１に電圧を印加しなくてもチャネルが形成されてしまい、しきい値電圧が負方向にシフトする。よって、トランジスタ４２０においてチャネル形成領域となる第１の領域４０３ａに含まれる水素を第２の領域４０３ｂにゲッタリングさせることは、トランジスタ４２０のしきい値電圧の制御に効果的である。
なお、本実施の形態においては、絶縁膜４１１ａの形成と、第２の領域４０３ｂの形成を同一の工程で行ったが、本発明の実施の形態はこれに限られず、第２の領域４０３ｂを形成するための工程を別途設けてもよい。例えば、アルゴン等の希ガスを添加して、ゲート電極層４０１及びゲート絶縁層４０２と重畳しない領域に含まれる結晶成分の結晶構造を破壊してもよい。又は、酸化物半導体層の導電率を変化させる元素である、ドーパントを添加することで、第２の領域４０３ｂを形成してもよい。ドーパントとしては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、窒素（Ｎ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。又は、水素を添加して該領域をＮ＋化させてもよい。
又は、金属膜４１０を形成後、加熱処理を行うことで、金属膜４１０に含まれる金属元素をドーパントとして金属膜４１０と接する領域の酸化物半導体層４０３へ拡散させて、第２の領域４０３ｂを形成してもよい。
第２の領域４０３ｂを形成するドーピング工程を、絶縁膜４１１ａの形成工程とは別途設ける場合には、そのタイミングは、ゲート電極層４０１及びゲート絶縁層４０２の形成後であって、側壁絶縁層４１２の形成前であればどのタイミングで行ってもよく、該ドーピング工程を複数回行ってもよい。また、第２の領域４０３ｂを形成するドーピング工程を、絶縁膜４１１ａの形成工程とは別途設ける場合には、金属膜４１０を形成せずに、金属酸化物又は金属窒化物ターゲットを用いたスパッタリング法によって、絶縁膜４１１ａを成膜してもよい。
第２の領域４０３ｂは、第１の領域４０３ａと比較してキャリアを多く含み、低抵抗化された領域でもある。チャネル形成領域を挟んで一対の低抵抗領域を設けることによって、当該一対の低抵抗領域の間に設けられたチャネル形成領域に加わる電界を緩和させることができる。
次いで、絶縁膜４１１ａ上に絶縁膜４１２ａを形成する（図３（Ｃ）参照）。
絶縁膜４１２ａとしては、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等を用いることができる。また、絶縁膜４１２ａは、ＬＰＣＶＤ法、プラズマＣＶＤ法等のＣＶＤ法を用いて形成することが好ましい。本実施の形態では、絶縁膜４１２ａとしてプラズマＣＶＤ法を用いて酸化シリコン膜を成膜する。プラズマＣＶＤ法は、成膜時に膜へゴミなどが付着、混入しにくい上、比較的早い成膜速度で成膜することができるので、絶縁膜４１２ａの厚膜化が可能であり、生産性に有利である。
次いで、絶縁膜４１２ａを異方性エッチングして、自己整合的に側壁絶縁層４１２を形成する（図３（Ｄ）参照）。
次いで、側壁絶縁層４１２及び絶縁膜４１１ａ上にレジストマスク４３５を形成する（図４（Ａ）参照）。レジストマスク４３５は、ゲート電極層４０１と重畳し、且つ、絶縁膜４１１ａを介してゲート電極層４０１の側面に設けられた側壁絶縁層４１２と接するように設けることとする。側壁絶縁層４１２は全てレジストマスク４３５に覆われていても、一部が接していてもよい。但し、レジストマスク４３５は、チャネル長方向及びチャネル幅方向の断面図において、ゲート電極層４０１を挟んで対向する２面の側壁絶縁層４１２の双方と接するように設けることとする。
次いで、レジストマスク４３５及び側壁絶縁層４１２をマスクとして、絶縁膜４１１ａをエッチングして、絶縁層４１１を形成する（図４（Ｂ）参照）。
なお、本実施の形態においては、側壁絶縁層４１２をマスクとして絶縁膜４１１ａをエッチングすることにより、側壁絶縁層４１２の端部と絶縁層４１１の端部が一致する例を示すが、本発明の実施はこれに限られない。例えば、レジストマスク４３５が、側壁絶縁層４１２の全面を覆い、酸化物半導体層４０３の第２の領域４０３ｂと重畳する領域の絶縁膜４１１ａと接する場合、当該レジストマスク４３５を用いて絶縁膜４１１ａをエッチングすることで絶縁層４１１の端部が側壁絶縁層４１２の端部よりも突出する場合がある。
絶縁層４１１は、チャネル長方向及びチャネル幅方向の双方において、ゲート絶縁層４０２の側面を覆い、ゲート絶縁層４０２の側面からの酸素の脱離を防止する機能を有する。
次いで、酸化物半導体層４０３、絶縁層４１１及び側壁絶縁層４１２上に絶縁層４０７を形成し、該絶縁層４０７に開口部を設けた後、開口部を介して酸化物半導体層４０３と電気的に接続するソース電極層４０５ａ及びドレイン電極層４０５ｂを形成する（図４（Ｃ）参照）。
絶縁層４０７としては、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により成膜した、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜等の無機絶縁膜を単層で又は積層構造で用いることができる。または、絶縁層４０７として、トランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよく、無機絶縁膜と平坦化絶縁膜を積層させてもよい。平坦化絶縁膜としては、ポリイミド系樹脂、アクリル系樹脂、ベンゾシクロブテン系樹脂等の有機材料と用いることができる。又は、上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。
ソース電極層４０５ａ及びドレイン電極層４０５ｂに用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としてもよい。また、ソース電極層４０５ａ及びドレイン電極層４０５ｂに用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
例えば、ソース電極層４０５ａ及びドレイン電極層４０５ｂとして、モリブデン膜の単層、窒化タンタル膜と銅膜との積層、又は窒化タンタル膜とタングステン膜との積層などを用いることができる。
ソース電極層４０５ａ及びドレイン電極層４０５ｂは、それぞれ酸化物半導体層４０３の第２の領域４０３ｂと接する。ソース電極層４０５ａ及びドレイン電極層４０５ｂが低抵抗領域である第２の領域４０３ｂと接する構成とすることで、酸化物半導体層４０３と、ソース電極層４０５ａ及びドレイン電極層４０５ｂと、のコンタクト抵抗を低減することができる。
また、ソース電極層４０５ａ及びドレイン電極層４０５ｂに用いる導電膜の成膜時に、高い電力パワーでスパッタリングを行って導電膜の形成プロセスを用いてもよい。この場合、開口部より露出した酸化物半導体層４０３の一部を導電膜の成膜条件によって非晶質とすることができるため、工程数を増加することなく酸化物半導体膜の一部を選択的に非晶質とすることができる。
以上の工程で、本実施の形態のトランジスタ４２０を有する半導体装置を作製することができる。
図１５に本実施の形態で示すトランジスタの変形例を示す。図１５（Ａ）は、トランジスタ４３４の平面図であり、図１５（Ｂ）は、図１５（Ａ）のＶ２−Ｗ２断面における断面図である。なお、図１５（Ａ）では煩雑になることを避けるため、トランジスタ４３４の構成要素の一部（例えば、絶縁層４０７、絶縁層４１６等）を省略して図示している。
図１５に示すトランジスタ４３４は、少なくともチャネル幅方向の酸化物半導体層４０３の端部が、絶縁層４１６によって覆われている点において、先に示したトランジスタ４２０と相違する。
トランジスタ４３４において、絶縁層４１６は、酸素過剰領域を含む、膜厚約１００ｎｍの膜を適用することができる。より具体的には、酸素過剰領域を含む酸化シリコン膜又は酸素過剰領域を含む酸化窒化シリコン膜等を用いることができる。また、絶縁層４１６は、スパッタリング法又はＣＶＤ法によって成膜することができ、酸素雰囲気下で成膜することで酸素過剰領域を含む絶縁層４１６としてもよいし、成膜後の絶縁層４１６に酸素ドープ処理を行って酸素過剰領域を形成してもよい。
トランジスタ４３４は、酸化物半導体層４０３の端部が酸素過剰領域を含む絶縁層４１６によって覆われることで、酸化物半導体層４０３の側面からの酸素の脱離をより抑制することができるため、寄生チャネルの影響を抑制することが可能となる。
本実施の形態で示すトランジスタ４２０及びトランジスタ４３４は、ゲート絶縁層４０２の端部が、ゲート絶縁層４０２よりも酸素に対する透過性が低く、バリア性を有する絶縁層４１１で覆われているため、ゲート絶縁層４０２及び酸化物半導体層４０３からの酸素の脱離を抑制することができる。よって、トランジスタ４２０及びトランジスタ４３４では寄生チャネルの影響を抑制することができ、電気特性変動が抑制され、電気的に安定なトランジスタとすることができる。また、このようなトランジスタを用いることで信頼性の高い半導体装置を提供することが可能となる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１と異なる構造を有する半導体装置について図５乃至図７を用いて説明する。
図５（Ａ）に示すトランジスタ４２２は、トランジスタ４２０と同様に、基板４００上に設けられた酸化物半導体層４０３と、酸化物半導体層４０３上に設けられたゲート絶縁層４０２と、ゲート絶縁層４０２を介して酸化物半導体層４０３と重畳するゲート電極層４０１と、酸化物半導体層４０３の上面の一部と接し、ゲート絶縁層４０２の側面、並びに、ゲート電極層４０１の側面及び上面を覆い、ゲート絶縁層４０２よりも酸素に対する透過性が低い絶縁層４１１と、絶縁層４１１を介してゲート電極層４０１の側面に設けられた側壁絶縁層４１２と、酸化物半導体層４０３と電気的に接続するソース電極層４０５ａ及びドレイン電極層４０５ｂと、を有する。
また、トランジスタ４２２において、下地絶縁層４３６、絶縁層４０７、絶縁層４１４、ソース配線層４１５ａ、又は、ドレイン配線層４１５ｂを構成要素に含めてもよい。ソース配線層４１５ａは、絶縁層４１４及び絶縁層４０７に設けられた開口を介してソース電極層４０５ａと電気的に接続する。また、ドレイン配線層４１５ｂは、絶縁層４１４及び絶縁層４０７に設けられた開口を介してドレイン電極層４０５ｂと電気的に接続する。
トランジスタ４２２において、ソース電極層４０５ａ及びドレイン電極層４０５ｂは、酸化物半導体層４０３の側面及び上面の一部、絶縁層４１１の側面、並びに、側壁絶縁層４１２の側面に接して設けられている。トランジスタ４２２において、酸化物半導体層４０３は、金属膜であるソース電極層４０５ａ又はドレイン電極層４０５ｂ、若しくは、酸素及び水素に対する透過性の低いバリア膜である絶縁層４１１によって全ての領域（側面及び上面）が覆われている。よって、トランジスタ４２２に含まれる酸化物半導体層４０３は、水又は水素の混入、及び酸素の脱離がより抑制され、トランジスタ４２２の信頼性をより向上させることができる。
図５（Ｂ）に示すトランジスタ４２４は、トランジスタ４２２と同様の構成を有している。トランジスタ４２２とトランジスタ４２４の相違点は、側壁絶縁層４１２の形状である。トランジスタ４２４において、側壁絶縁層４１２は、絶縁層４１１の上面を覆うように設けられている。
トランジスタ４２２の作製方法の一例を、図６を用いて以下に説明する。
図１（Ａ）乃至図３（Ｃ）と同様の工程によって、絶縁膜４１２ａを形成した後、該絶縁膜４１２ａに研磨（切削、研削）処理を行い、絶縁膜４１１ａの上面が露出するように、絶縁膜４１２ａの一部を除去する。該研磨処理によって、ゲート電極層４０１と重畳する領域の絶縁膜４１２ａが除去され、開口を有する絶縁膜４１２ｂが形成される。研磨（切削、研削）方法としては、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を好適に用いることができる。
ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合には、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように、研磨レートの異なる研磨を組み合わせることによって、絶縁膜４１２ｂ及び絶縁膜４１１ａの平坦性を向上させることができる。
なお、絶縁膜４１１ａを露出させずに、且つ、絶縁膜４１２ａが平坦性を有するまで研磨処理を行った場合、その後、トランジスタ４２２と同様の作製工程を行うことによってトランジスタ４２４を作製することができる。
絶縁膜４１１ａ及び絶縁膜４１２ｂ上にレジストマスク４３５を形成する（図６（Ａ）参照）。
レジストマスク４３５を用いて、絶縁膜４１１ａ及び絶縁膜４１２ｂをエッチングすることで、絶縁層４１１及び側壁絶縁層４１２を形成する（図６（Ｂ）参照）。
次いで、酸化物半導体層４０３、絶縁層４１１及び側壁絶縁層４１２を覆うように、導電膜を形成し、該導電膜をフォトリソグラフィ工程を用いたレジストマスクによって、選択的にエッチングして、導電膜４０５とする。導電膜４０５は、絶縁層４１１と重畳する領域を有している。その後、導電膜４０５上に絶縁層４０７を形成する（図６（Ｃ）参照）。
導電膜４０５は、実施の形態１で示したソース電極層４０５ａ及びドレイン電極層４０５ｂの材料と同様の材料を用いることができる。
次いで、絶縁層４０７及び導電膜４０５に研磨（切削、研削）処理を行い、絶縁層４１１と重畳する領域の導電膜４０５を除去することで、ソース電極層４０５ａ及びドレイン電極層４０５ｂを形成する。研磨処理によって絶縁層４１１と重畳する領域の導電膜４０５を除去することで、導電膜４０５のチャネル長方向の分断を、レジストマスクを用いることなく行うことができるため、トランジスタが微細なチャネル長を有する場合であっても精度よくソース電極層４０５ａ及びドレイン電極層４０５ｂを形成することができる。
その後、絶縁層４０７上に絶縁層４１４を形成し、絶縁層４１４及び絶縁層４０７に酸化物半導体層４０３に達する開口部を形成する。該開口部にソース電極層４０５ａと電気的に接続するソース配線層４１５ａ、及びドレイン電極層４０５ｂと電気的に接続するドレイン配線層４１５ｂを形成する（図６（Ｄ）参照）。
また、ソース配線層４１５ａ及びドレイン配線層４１５ｂに用いる導電膜の成膜時に、高い電力パワーでスパッタリングを行って導電膜の形成プロセスを用いてもよい。この場合、開口部より露出した酸化物半導体層４０３の一部を導電膜の成膜条件によって非晶質とすることができるため、工程数を増加することなく酸化物半導体膜の一部を非晶質とすることができる。
以上の工程で、本実施の形態のトランジスタ４２２を有する半導体装置を作製することができる。
図７（Ａ）乃至（Ｄ）に、本実施の形態のトランジスタの変形例を示す。
図７（Ａ）に示すトランジスタ４２６は、図４（Ｂ）で示す工程の後、酸化物半導体層４０３、絶縁層４１１及び側壁絶縁層４１２上に、ソース電極層４０５ａ及びドレイン電極層４０５ｂとなる導電膜を形成し、該導電膜をフォトリソグラフィ工程を用いたレジストマスクによってエッチングすることによってソース電極層４０５ａ及びドレイン電極層４０５ｂを形成する例である。
図７（Ｂ）に示すトランジスタ４２８は、トランジスタ４２６と同様に図４（Ｂ）で示す工程の後、酸化物半導体層４０３、絶縁層４１１及び側壁絶縁層４１２上に、ソース電極層４０５ａ及びドレイン電極層４０５ｂとなる導電膜を形成し、該導電膜を、フォトリソグラフィ工程を用いたレジストマスクを徐々に後退させながらエッチングすることによってソース電極層４０５ａ及びドレイン電極層４０５ｂを形成する例である。
図７（Ｃ）に示すトランジスタ４３０は、トランジスタ４２６と同様に図４（Ｂ）で示す工程の後、酸化物半導体層４０３、絶縁層４１１及び側壁絶縁層４１２上に、ソース電極層４０５ａ及びドレイン電極層４０５ｂとなる導電膜を形成し、フォトリソグラフィ工程を用いたレジストマスクによって、導電膜を選択的にエッチングする。その後、選択的にエッチングした導電膜上に絶縁層４０７を形成し、絶縁層４０７及び導電膜に研磨（切削、研削）処理を行い、ゲート電極層４０１と重畳する領域の導電膜を除去することで、ソース電極層４０５ａ及びドレイン電極層４０５ｂを形成する例である。研磨処理によってゲート電極層４０１と重畳する領域の導電膜を除去することで、導電膜のチャネル長方向の分断を、レジストマスクを用いることなく行うことができるため、トランジスタが微細なチャネル長を有する場合であっても精度よくソース電極層４０５ａ及びドレイン電極層４０５ｂを形成することができる。
図７（Ｄ）に示すトランジスタ４３２は、ソース電極層４０５ａ及びドレイン電極層４０５ｂをゲート絶縁層４０２と重畳しない領域に設ける例である。トランジスタ４３２は、図４（Ｂ）で示す工程の後、酸化物半導体層４０３、絶縁層４１１及び側壁絶縁層４１２上に高いパワーでスパッタリングを行い、金属膜（アルミニウム膜、チタン膜など）を形成して、該金属膜と接する領域の酸化物半導体層４０３を非晶質化し、熱処理により酸化物半導体層４０３中に金属元素を拡散させることにより低抵抗化し、ソース電極層として機能する非晶質領域４４５ａ、ドレイン電極層として機能する非晶質領域４４５ｂを形成する例である。なお、非晶質領域４４５ａ及び非晶質領域４４５ｂを形成後、金属膜は除去する。
本実施の形態で示すトランジスタは、ソース電極層４０５ａと酸化物半導体層４０３が接する領域（ソース側コンタクト領域）と、ゲート電極層４０１との距離、及び、ドレイン電極層４０５ｂと酸化物半導体層４０３が接する領域（ドレイン側コンタクト領域）とゲート電極層４０１との距離を縮小することができる。よって、ソース側コンタクト領域又はドレイン側コンタクト領域と、ゲート電極層４０１との間の抵抗を減少させることができ、オン特性を向上させることができる。
また、本実施の形態で示すトランジスタにおいて、側壁絶縁層４１２は、ソース電極層４０５ａ又はドレイン電極層４０５ｂと、ゲート電極層４０１との間に寄生チャネルが形成されることを抑制する機能を有する。
また、本実施の形態で示すトランジスタは、実施の形態１で示したトランジスタと同様にゲート絶縁層４０２の端部が酸素に対するバリア性、好ましくは酸素及び水素に対するバリア性を有する絶縁層４１１で覆われているため、ゲート絶縁層４０２及び酸化物半導体層４０３からの酸素の脱離、及びゲート絶縁層４０２及び酸化物半導体層４０３への水素の混入を抑制することができる。よって、酸化物半導体層４０３を高純度化、及びｉ型（真性）化することができる。高純度化し、ｉ型（真性）化した酸化物半導体を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。
図８は、半導体装置の構成の一例である。図８（Ａ）に、半導体装置の断面図を、図８（Ｂ）に半導体装置の平面図を、図８（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図８（Ａ）は、図８（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。
図８（Ａ）及び図８（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２は、実施の形態２で示すトランジスタ４２６の構造を適用する例である。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態１又は２に示すようなトランジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図８（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１８５に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属間化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極層１１０と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。
基板１８５上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を囲むように絶縁層１２８、１３０が設けられている。
単結晶半導体基板を用いたトランジスタ１６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ１６２および容量素子１６４の形成前の処理として、トランジスタ１６０を覆う絶縁層にＣＭＰ処理を施して、絶縁層１２８、１３０を平坦化すると同時にトランジスタ１６０のゲート電極層の上面を露出させる。
図８（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトップゲート型トランジスタである。ここで、トランジスタ１６２に含まれるゲート絶縁層１４０は、端部が酸素及び水素に対するバリア性を有する絶縁層１４５で覆われている。よって、ゲート絶縁層１４０及び酸化物半導体層１４４からの酸素の脱離、及びゲート絶縁層１４０及び酸化物半導体層１４４への水素の混入を抑制することができ、酸化物半導体層１４４を高純度化、及びｉ型（真性）化することができる。高純度化し、ｉ型（真性）化した酸化物半導体を有するトランジスタ１６２は、極めて優れたオフ特性を有する。また、本実施の形態で示すトランジスタ１６２において、側壁絶縁層１４６は、電極層１４２ａ又は電極層１４２ｂと、ゲート電極層１４８ａとの間に寄生チャネルが形成されることを抑制することができる。
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
トランジスタ１６２上には、絶縁層１５０が単層又は積層で設けられている。また、絶縁層１５０を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電層１４８ｂが設けられており、電極層１４２ａと、絶縁層１５０と、導電層１４８ｂとによって、容量素子１６４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。
トランジスタ１６２および容量素子１６４の上には絶縁層１５２が設けられている。そして、絶縁層１５２上には配線１５６が設けられている。配線１５６はトランジスタ１６２と、他のトランジスタを接続するための配線である。図８（Ａ）には図示しないが、配線１５６は、絶縁層１５２及び絶縁層１５０などに形成された開口に形成された電極層を介して電極層１４２ｂと電気的に接続される。
図８（Ａ）及び図８（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域又はドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。例えば、容量素子１６４の導電層１４８ｂは、トランジスタ１６０のゲート電極層１１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
次に、図８（Ａ）及び図８（Ｂ）に対応する回路構成の一例を図８（Ｃ）に示す。
図８（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極層又はドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極層と、トランジスタ１６２のソース電極層又はドレイン電極層の一方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
図８（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極層、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。又は、ゲート電極層の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、又は、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、実施の形態３とは異なる記憶装置の構造の一形態について説明する。
図９は、記憶装置の斜視図である。図９に示す記憶装置は上部に記憶回路としてメモリセルを複数含む、メモリセルアレイ（メモリセルアレイ３４００（１）乃至メモリセルアレイ３４００（ｎ） ｎは２以上の整数）を複数層有し、下部にメモリセルアレイ３４００（１）乃至メモリセルアレイ３４００（ｎ）を動作させるために必要な論理回路３００４を有する。
図９では、論理回路３００４、メモリセルアレイ３４００（１）及びメモリセルアレイ３４００（２）を図示しており、メモリセルアレイ３４００（１）又はメモリセルアレイ３４００（２）に含まれる複数のメモリセルのうち、メモリセル３１７０ａと、メモリセル３１７０ｂを代表で示す。メモリセル３１７０ａ及びメモリセル３１７０ｂとしては、例えば、上記実施の形態において説明した回路構成と同様の構成とすることもできる。
なお、図１０に、メモリセル３１７０ａに含まれるトランジスタ３１７１ａを代表で示す。また、メモリセル３１７０ｂに含まれるトランジスタ３１７１ｂを代表で示す。トランジスタ３１７１ａ及びトランジスタ３１７１ｂは、酸化物半導体層にチャネル形成領域を有する。酸化物半導体層にチャネル形成領域が形成されるトランジスタの構成については、実施の形態１又は２において説明した構成と同様であるため、説明は省略する。
トランジスタ３１７１ａのソース電極層又はドレイン電極層と同じ層に形成された電極層３５０１ａは、電極層３５０２ａによって、電極層３００３ａと電気的に接続されている。トランジスタ３１７１ｂのソース電極層又はドレイン電極層と同じ層に形成された電極層３５０１ｃは、電極層３５０２ｃによって、電極層３００３ｃと電気的に接続されている。
また、論理回路３００４は、酸化物半導体以外の半導体材料をチャネル形成領域として用いたトランジスタ３００１を有する。トランジスタ３００１は、半導体材料（例えば、シリコンなど）を含む基板３０００に素子分離絶縁層３１０６を設け、素子分離絶縁層３１０６に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるトランジスタとすることができる。なお、トランジスタ３００１は、絶縁表面上に形成された多結晶シリコン膜等の半導体膜や、ＳＯＩ基板のシリコン膜にチャネル形成領域が形成されるトランジスタであってもよい。トランジスタ３００１の構成については、公知の構成を用いることが可能であるため、説明は省略する。
トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間には、配線３１００ａ及び配線３１００ｂが形成されている。配線３１００ａとトランジスタ３００１が形成された層との間には、絶縁層３１４０ａが設けられ、配線３１００ａと配線３１００ｂとの間には、絶縁層３１４１ａが設けられ、配線３１００ｂとトランジスタ３１７１ａが形成された層との間には、絶縁層３１４２ａが設けられている。
同様に、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間には、配線３１００ｃ及び配線３１００ｄが形成されている。配線３１００ｃとトランジスタ３１７１ａが形成された層との間には、絶縁層３１４０ｂが設けられ、配線３１００ｃと配線３１００ｄとの間には、絶縁層３１４１ｂが設けられ、配線３１００ｄとトランジスタ３１７１ｂが形成された層との間には、絶縁層３１４２ｂが設けられている。
絶縁層３１４０ａ、絶縁層３１４１ａ、絶縁層３１４２ａ、絶縁層３１４０ｂ、絶縁層３１４１ｂ、絶縁層３１４２ｂは、層間絶縁層として機能し、その表面は平坦化された構成とすることができる。
配線３１００ａ、配線３１００ｂ、配線３１００ｃ、配線３１００ｄによって、メモリセル間の電気的接続や、論理回路３００４とメモリセルとの電気的接続等を行うことができる。
論理回路３００４に含まれる電極層３３０３は、上部に設けられた回路と電気的に接続することができる。
例えば、図１０に示すように、電極層３５０５によって電極層３３０３は配線３１００ａと電気的に接続することができる。配線３１００ａは、電極層３５０３ａによって、トランジスタ３１７１ａの電極層３５０１ｂと電気的に接続することができる。こうして、配線３１００ａ及び電極層３３０３を、トランジスタ３１７１ａのソースまたはドレインと電気的に接続することができる。また、トランジスタ３１７１ａのソースまたはドレインである電極層３５０１ｂは、電極層３５０２ｂによって電極層３００３ｂと電気的に接続することができる。電極層３００３ｂは、電極層３５０３ｂによって配線３１００ｃと電気的に接続することができる。
図１０では、電極層３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ａを介して行われる例を示したがこれに限定されない。電極層３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ｂを介して行われてもよいし、配線３１００ａと配線３１００ｂの両方を介して行われてもよい。または、配線３１００ａも配線３１００ｂも介さず、他の電極層を用いて行われてもよい。
また、図１０では、トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間には、配線３１００ａが形成された配線層と、配線３１００ｂが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。
また、図１０では、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間には、配線３１００ｃが形成された配線層と、配線３１００ｄが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、半導体装置の一例として、上記実施の形態１又は２に開示したトランジスタを少なくとも一部に用いたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）について説明する。
図１１（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１１（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１１（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図１１（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルには、上記実施の形態３又は４に開示したメモリセルを用いることができる。
図１１（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、論理値を反転させる論理素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。論理値を反転させる論理素子によるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
電源停止に関しては、図１１（Ｂ）または図１１（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１１（Ｂ）及び図１１（Ｃ）の回路の説明を行う。
図１１（Ｂ）及び図１１（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング素子に、上記実施の形態１又は２に開示したトランジスタを含む記憶回路の構成の一例を示す。
図１１（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、実施の形態３又は４に記載されているメモリセルを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図１１（Ｂ）では、スイッチング素子１１４１として、上記実施の形態１又は２に開示したトランジスタを用いており、該トランジスタは、そのゲート電極層に与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図１１（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図１１（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
また、図１１（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
また、スピントロニクスデバイスとして知られるスピンＭＲＡＭ（スピン注入磁化反転型ＭＲＡＭ）と、酸化物半導体を用いたメモリの比較表を表１に示す。
酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを組み合わせるメモリは、表１に示したように、スピントロニクスデバイスと比べて、駆動方式、書き込み原理、材料などが大きく異なっている。
また、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを組み合わせるメモリは、表１に示したように、スピントロニクスデバイスに比べて、耐熱性、３Ｄ化（３層以上の積層構造化）、磁界耐性など多くの点で有利である。なお、表１にあるオーバーヘッドの電力とは、プロセッサ内のメモリ部などに書きこむ電力など、所謂オーバーヘッドに消費される電力のことである。
このように、スピントロニクスデバイスに比べて有利な点の多い酸化物半導体を用いたメモリを利用することで、ＣＰＵの省電力化が実現可能となる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図１２に示す。
図１２（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示することが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示している。また、電力供給のための電源コード９００５を筐体９００１に有している。
実施の形態１又は２に示すトランジスタは、表示部９００３に用いることが可能であり、電子機器に高い信頼性を付与することができる。
表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力することができ、また他の家電製品との通信を可能とする、又は制御を可能とすることで、画面操作により他の家電製品をコントロールする制御装置としてもよい。例えば、イメージセンサ機能を有する半導体装置を用いれば、表示部９００３にタッチ入力機能を持たせることができる。
また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
図１２（Ｂ）は、携帯音楽プレーヤであり、本体３０２１には表示部３０２３と、耳に装着するための固定部３０２２と、スピーカ、操作ボタン３０２４、外部メモリスロット３０２５等が設けられている。実施の形態１又は２のトランジスタ、または実施の形態３又は４に示したメモリを本体３０２１に内蔵されているメモリやＣＰＵなどに適用することにより、より省電力化された携帯音楽プレイヤー（ＰＤＡ）とすることができる。
さらに、図１２（Ｂ）に示す携帯音楽プレーヤにアンテナやマイク機能や無線機能を持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーでの会話も可能である。
図１２（Ｃ）はコンピュータであり、ＣＰＵを含む本体９２０１、筐体９２０２、表示部９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６等を含む。コンピュータは、本発明の一態様を用いて作製される半導体装置をその表示部９２０３に用いることにより作製される。実施の形態５に示したＣＰＵを利用すれば、省電力化されたコンピュータとすることが可能となる。
図１３（Ａ）及び図１３（Ｂ）は２つ折り可能なタブレット型端末である。図１３（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
図１３（Ａ）及び図１３（Ｂ）に示すような携帯機器においては、画像データの一時記憶などにメモリとしてＳＲＡＭまたはＤＲＡＭが使用されている。例えば、実施の形態３又は４に説明した半導体装置をメモリとして使用することができる。先の実施の形態で説明した半導体装置をメモリに採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
また、表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示又は横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。
また、図１３（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。
図１３（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図１３（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図１３（Ａ）及び図１３（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行う構成とすることができる。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。
また、図１３（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図１３（Ｃ）にブロック図を示し説明する。図１３（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１３（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。
図１４（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力することが可能である。実施の形態１又は２に示すトランジスタを用いて表示部８００２に用いることが可能である。
表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの、半導体表示装置を用いることができる。
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えていてもよい。テレビジョン装置８０００は、実施の形態３乃至５のいずれかに示すメモリやＣＰＵを用いることが可能である。
図１４（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショナーは、実施の形態５のＣＰＵを用いた電気機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１４（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。実施の形態５に示したＣＰＵは、酸化物半導体を用いたＣＰＵであるため、耐熱性に優れており、信頼性の高いエアコンディショナーを実現できる。
図１４（Ａ）において、電気冷凍冷蔵庫８３００は、酸化物半導体を用いたＣＰＵを備える電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１４（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。実施の形態５に示したＣＰＵを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。
図１４（Ｂ）において、電気機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。実施の形態５に示したＣＰＵを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。
駆動装置９７０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極層
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属間化合物領域
１２８ 絶縁層
１３０ 絶縁層
１４０ ゲート絶縁層
１４２ａ 電極層
１４２ｂ 電極層
１４４ 酸化物半導体層
１４５ 絶縁層
１４６ 側壁絶縁層
１４８ａ ゲート電極層
１４８ｂ 導電層
１５０ 絶縁層
１５２ 絶縁層
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１８５ 基板
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁層
４０２ａ ゲート絶縁膜
４０３ 酸化物半導体層
４０３ａ 領域
４０３ｂ 領域
４０５ 導電膜
４０５ａ ソース電極層
４０５ｂ ドレイン電極層
４０７ 絶縁層
４１０ 金属膜
４１１ 絶縁層
４１１ａ 絶縁膜
４１２ 側壁絶縁層
４１２ａ 絶縁膜
４１２ｂ 絶縁膜
４１４ 絶縁層
４１５ａ ソース配線層
４１５ｂ ドレイン配線層
４１６ 絶縁層
４２０ トランジスタ
４２２ トランジスタ
４２４ トランジスタ
４２６ トランジスタ
４２８ トランジスタ
４３０ トランジスタ
４３１ 酸素
４３２ トランジスタ
４３４ トランジスタ
４３５ レジストマスク
４３６ 下地絶縁層
４４５ａ 非晶質領域
４４５ｂ 非晶質領域
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３０００ 基板
３００１ トランジスタ
３００３ａ 電極層
３００３ｂ 電極層
３００３ｃ 電極層
３００４ 論理回路
３０２１ 本体
３０２２ 固定部
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部メモリスロット
３１００ａ 配線
３１００ｂ 配線
３１００ｃ 配線
３１００ｄ 配線
３１０６ 素子分離絶縁層
３１４０ａ 絶縁層
３１４０ｂ 絶縁層
３１４１ａ 絶縁層
３１４１ｂ 絶縁層
３１４２ａ 絶縁層
３１４２ｂ 絶縁層
３１７０ａ メモリセル
３１７０ｂ メモリセル
３１７１ａ トランジスタ
３１７１ｂ トランジスタ
３３０３ 電極層
３４００ メモリセルアレイ
３５０１ａ 電極層
３５０１ｂ 電極層
３５０１ｃ 電極層
３５０２ａ 電極層
３５０２ｂ 電極層
３５０２ｃ 電極層
３５０３ａ 電極層
３５０３ｂ 電極層
３５０５ 電極層
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９０００ テーブル
９００１ 筐体
９００２ 脚部
９００３ 表示部
９００４ 表示ボタン
９００５ 電源コード
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (5)

  1. 酸化物半導体層と、
    前記酸化物半導体層上のゲート絶縁層と、
    前記ゲート絶縁層を介して前記酸化物半導体層と重畳するゲート電極層と、
    前記ゲート絶縁層の側面、並びに、前記ゲート電極層の側面及び上面を覆う第１の絶縁層と、
    前記第１の絶縁層を介して前記ゲート電極層の側面を覆う第２の絶縁層と、
    前記酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層と、有し、
    前記第１の絶縁層は、前記ゲート絶縁層よりも酸素に対する透過性が低く、
    前記第２の絶縁層は、酸化シリコン、窒化シリコン、酸化窒化シリコン、又は窒化酸化シリコンを有する半導体装置。
  2. 酸化物半導体層と、
    前記酸化物半導体層上のゲート絶縁層と、
    前記ゲート絶縁層を介して前記酸化物半導体層と重畳するゲート電極層と、
    前記ゲート絶縁層の側面、並びに、前記ゲート電極層の側面及び上面を覆う第１の絶縁層と、
    前記第１の絶縁層を介して前記ゲート電極層の側面を覆う第２の絶縁層と、
    前記酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層と、有し、
    前記第１の絶縁層は、前記ゲート絶縁層よりも酸素に対する透過性が低く、
    前記第１の絶縁層は、アルミニウムの酸化物膜を有し、
    前記第２の絶縁層は、酸化シリコン、窒化シリコン、酸化窒化シリコン、又は窒化酸化シリコンを有する半導体装置。
  3. 酸化物半導体層と、
    前記酸化物半導体層上のゲート絶縁層と、
    前記ゲート絶縁層を介して前記酸化物半導体層と重畳するゲート電極層と、
    前記ゲート絶縁層の側面、並びに、前記ゲート電極層の側面及び上面を覆う第１の絶縁層と、
    前記第１の絶縁層を介して前記ゲート電極層の側面を覆う第２の絶縁層と、
    前記酸化物半導体層と接するソース電極層及びドレイン電極層と、を有し、
    前記酸化物半導体層は、非単結晶であって、結晶成分を含み、
    前記酸化物半導体層において、前記ソース電極層及び前記ドレイン電極層と接する領域では、前記結晶成分の占める割合が、前記ゲート電極層と重畳する領域よりも低い半導体装置。
  4. 酸化物半導体層と、
    前記酸化物半導体層上のゲート絶縁層と、
    前記ゲート絶縁層を介して前記酸化物半導体層と重畳するゲート電極層と、
    前記ゲート絶縁層の側面、並びに、前記ゲート電極層の側面及び上面を覆う第１の絶縁層と、
    前記第１の絶縁層を介して前記ゲート電極層の側面を覆う第２の絶縁層と、
    前記酸化物半導体層と接するソース電極層及びドレイン電極層と、を有し、
    前記酸化物半導体層は、非単結晶であって、結晶成分を含み、
    前記酸化物半導体層において、前記ソース電極層及び前記ドレイン電極層と接する領域では、前記結晶成分の占める割合が、前記ゲート電極層と重畳する領域よりも低く、
    前記第１の絶縁層は、アルミニウムの酸化物膜を有する半導体装置。
  5. 請求項３又は請求項４において、
    前記第２の絶縁層は、酸化シリコン、窒化シリコン、酸化窒化シリコン、又は窒化酸化シリコンを有する半導体装置。
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