KR20150010732A - 반도체 장치 및 그 제작 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

산화물 반도체 재료를 포함한 핀형 구조 트랜지스터에서, 문턱 전압의 마이너스 시프트나 S값의 열화 등의 전기 특성의 편차를 억제한다. 산화물 반도체막이 절연막을 통하여 복수의 게이트 전극에 끼워져 있다. 구체적으로는, 제 1 게이트 전극을 덮도록 제 1 게이트 절연막이 제공되고, 이 제 1 게이트 절연막에 접촉하고, 제 1 게이트 전극을 넘도록 제공된 산화물 반도체막이 있고, 적어도 이 산화물 반도체막을 덮도록 제 2 게이트 절연막이 있고, 이 제 2 게이트 절연막의 일부에 접촉하고, 제 1 게이트 전극을 넘도록 제공된 제 2 게이트 전극이 있다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제작 방법에 관한 것이다. 본 명세서에서 반도체 장치란, 반도체 소자 자체 또는 반도체 소자를 포함하는 것을 말한다. 이러한 반도체 소자로서 예를 들면, 박막 트랜지스터를 들 수 있다. 따라서, 액정 표시 장치 및 기억 장치 등도 반도체 장치에 포함되는 것이다.
절연 표면을 가지는 기판 위에 형성된 반도체 박막을 활성층으로서 이용한 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 넓게 이용되고 있다.
종래의 박막 트랜지스터는 반도체막, 절연막, 및 전극 등을 평면 위에 쌓는, 이른바 플래너형 구조가 주류였다. 제조 프로세스의 미세화가 진행됨에 따라 채널 폭도 축소되기 때문에, 온 전류가 저하된다. 그러므로, 근래에는 종래의 플래너형 구조를 대신할 새로운 구조의 트랜지스터의 개발이 진행되고 있다. 예를 들면, 특허문헌 1에서는, 활성층(특허문헌 1에서는 반도체 박막이라고 기재되어 있음)으로서 폴리 실리콘막을 이용한, 핀형 구조의 트랜지스터가 개시되어 있다.
일본국 특개 2009-206306호 공보
특허문헌 1과 같이 활성층을 핀형 구조로 한 트랜지스터는 플래너형 구조의 트랜지스터와 비교하여, 오프 전류(트랜지스터가 오프 상태일 때에, 소스-드레인 간에 흐르는 전류)를 저감할 수 있기 때문에; 소비 전력의 저감에 효율적이라고 할 수 있다. 그러나, 반도체 장치에 대한 저소비 전력화의 요구는 향후 더욱 높아질 것은 분명하다. 따라서, 트랜지스터에 대해서도 새로운 오프 전류의 억제 대책이 요구된다.
트랜지스터의 오프 전류를 저감하는 방법의 하나로서, 활성층에 산화물 반도체 재료를 이용한 트랜지스터가 제안되고 있다. 트랜지스터의 활성층으로서 산화물 반도체 재료를 이용한 트랜지스터는 실리콘계 반도체 재료를 포함한 트랜지스터와 비교하여 오프 전류가 매우 낮고, 통상의 방법으로는 측정할 수 없는 레벨까지 저감할 수 있는 것이 보고되어 있다.
트랜지스터의 동작의 고속화, 트랜지스터의 저소비 전력화, 고집적화, 저가격화 등을 달성하기 위해서는, 트랜지스터의 미세화는 필수이다. 그러나, 트랜지스터를 미세화하면, 문턱 전압의 마이너스 시프트나 S값(subthreshold value)의 열화 등의 전기 특성의 편차의 발생이 염려된다.
상기 문제점을 감안하여, 본 발명의 일양태는 산화물 반도체 재료를 포함한 핀형 구조 트랜지스터에서, 미세화에 따라 현저해지는 전기 특성 편차를 억제할 수 있는 트랜지스터(반도체 장치)의 구조를 제공하는 것을 목적의 하나로 한다. 동시에, 상기 트랜지스터(반도체 장치)의 제작 방법을 제공하는 것을 목적의 하나로 한다.
본 발명의 일양태는 핀형 구조 트랜지스터에서, 산화물 반도체막이, 산화물 반도체막과 각 게이트 전극 사이에 제공된 절연막을 통하여 복수의 게이트 전극에 끼워져 있다. 구체적으로는, 제 1 게이트 전극을 덮도록 제 1 게이트 절연막이 있고, 이 제 1 게이트 절연막에 접촉하고, 제 1 게이트 전극을 넘도록 제공된 산화물 반도체막이 있고, 적어도 이 산화물 반도체막을 덮도록 제 2 게이트 절연막이 있고, 이 제 2 게이트 절연막의 일부에 접촉하고, 제 1 게이트 전극을 넘도록 제공된 제 2 게이트 전극이 있다.
본 발명의 일양태는 제 1 게이트 전극과, 제 1 게이트 전극을 덮는 제 1 게이트 절연막과, 제 1 게이트 절연막에 접촉하고, 제 1 게이트 전극을 넘도록 제공된 산화물 반도체막과, 적어도 산화물 반도체막을 덮는 제 2 게이트 절연막과, 제 2 게이트 절연막의 일부에 접촉하고, 제 1 게이트 전극을 넘도록 제공된 제 2 게이트 전극과, 제 2 게이트 전극을 끼우고 산화물 반도체막과 전기적으로 접속하는 소스 전극 및 드레인 전극을 포함하는 반도체 장치이다.
본 발명의 다른 일양태는 제 1 게이트 전극과, 제 1 게이트 전극을 덮는 제 1 게이트 절연막과, 제 1 게이트 절연막에 접촉하고, 제 1 게이트 전극을 넘도록 제공된 산화물 반도체막과, 적어도 산화물 반도체막을 덮는 제 2 게이트 절연막과, 제 2 게이트 절연막의 일부에 접촉하고, 제 1 게이트 전극을 넘도록 제공된 제 2 게이트 전극과, 제 2 게이트 절연막 및 제 2 게이트 전극 위의 층간막을 포함하는 반도체 장치이다. 제 2 게이트 절연막 및 층간막에 제공된 개구를 통하여, 소스 전극과 드레인 전극은 산화물 반도체막에 전기적으로 접속된다. 제 2 게이트 전극은 소스 전극 및 드레인 전극 사이에 위치한다.
상기 구성에서, 산화물 반도체막은 채널 형성 영역 및 이 채널 형성 영역을 끼우는 한 쌍의 저저항 영역을 포함하고, 채널 형성 영역은 제 2 게이트 전극과 중첩하고, 소스 전극 및 드레인 전극은 한 쌍의 저저항 영역과 전기적으로 접속하면 바람직하다.
본 발명의 다른 일양태는 제 1 게이트 전극과, 제 1 게이트 전극을 덮는 제 1 게이트 절연막과, 제 1 게이트 절연막에 접촉하고, 제 1 게이트 전극을 넘도록 제공된 산화물 반도체막과, 산화물 반도체막의 일부에 접촉하고, 제 1 게이트 전극을 넘도록 제공된 소스 전극 및 드레인 전극과, 적어도 산화물 반도체막, 소스 전극 및 드레인 전극을 덮는 제 2 게이트 절연막과, 제 2 게이트 절연막의 일부에 접촉하고, 제 1 게이트 전극을 넘도록 제공된 제 2 게이트 전극을 포함하는 반도체 장치이다.
상기 구성에서, 제 2 게이트 전극은 제 2 게이트 절연막을 통하여 소스 전극 및 드레인 전극의 일부와 중첩해도 좋다.
상기 구성에서, 용량 소자를 포함한다. 용량 소자는 하부 전극막과, 하부 전극막을 덮는 전극간 절연막과, 전극간 절연막의 일부에 접촉하고, 하부 전극막을 넘도록 제공된 상부 전극막을 포함한다. 제 1 게이트 전극과 하부 전극막은 동일한 조성이고, 제 1 게이트 절연막과 전극간 절연막은 동일한 조성이고, 제 2 게이트 전극과 상부 전극막은 동일한 조성인 것이 바람직하다.
본 발명의 다른 일양태는 제 1 게이트 전극을 형성하고, 제 1 게이트 전극을 덮는 제 1 게이트 절연막을 형성하고, 제 1 게이트 절연막에 접촉하고, 제 1 게이트 전극을 넘도록 산화물 반도체막을 형성하고, 적어도 산화물 반도체막을 덮는 제 2 게이트 절연막을 형성하고, 제 2 게이트 절연막의 일부에 접촉하고, 제 1 게이트 전극을 넘도록 제 2 게이트 전극을 형성하고, 제 2 게이트 절연막 및 제 2 게이트 전극 위에 층간막을 형성하고, 제 2 게이트 절연막 및 층간막에 개구를 제공하고, 층간막 위에 제 2 게이트 전극을 끼우고 산화물 반도체막과 전기적으로 접속하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 반도체 장치의 제작 방법이다. 제 2 게이트 전극은 소스 전극과 드레인 전극 사이에 위치한다.
상기 제작 방법에서, 제 2 게이트 전극을 형성한 후, 불순물을 첨가하여 제 2 게이트 전극과 중첩하는 산화물 반도체막 중의 영역에 채널 형성 영역, 및 채널 형성 영역을 끼우는 산화물 반도체막 중의 영역에 한 쌍의 저저항 영역을, 각각 자기 정합적으로 형성하면 바람직하다.
본 발명의 다른 일양태는 제 1 게이트 전극을 형성하고, 제 1 게이트 전극을 덮는 제 1 게이트 절연막을 형성하고, 제 1 게이트 절연막에 접촉하고, 제 1 게이트 전극을 넘도록 산화물 반도체막을 형성하고, 산화물 반도체막의 일부에 접촉하고, 제 1 게이트 전극을 넘도록 소스 전극 및 드레인 전극을 형성하고, 적어도 산화물 반도체막, 소스 전극 및 드레인 전극을 덮는 제 2 게이트 절연막을 형성하고, 제 2 게이트 절연막의 일부에 접촉하고, 제 1 게이트 전극을 넘도록 제 2 게이트 전극을 형성하는 단계를 포함하는 반도체 장치의 제작 방법이다.
상기 제작 방법에서, 제 2 게이트 전극은 제 2 게이트 절연막을 사이에 끼우고 소스 전극 및 상기 드레인 전극의 일부와 중첩해도 좋다.
상기 제작 방법에서, 용량 소자를 포함하는 반도체 장치의 제작 방법을 나타낸다. 구체적으로는, 제 1 게이트 전극과 동일층에서 하부 전극막을 형성하고, 하부 전극막을 덮는 전극간 절연막을 형성하고, 전극간 절연막의 일부에 접촉하고, 하부 전극막을 넘도록 제공된 상부 전극막을 형성한다. 제 1 게이트 전극과 하부 전극막은 동일 공정으로 형성되어 있고, 제 1 게이트 절연막과 전극간 절연막은 동일 공정으로 형성되어 있고, 제 2 게이트 전극과 상부 전극막은 동일 공정으로 형성되어 있다.
상기와 같은 구성으로 함으로써, 프론트 게이트 전극으로서 기능하는 제 2 게이트 전극의 전계의 영향을 받기 어려운 영역을, 백 게이트 전극으로서 기능하는 제 1 게이트 전극의 전계에 의해 제어할 수 있기 때문에; 문턱 전압의 마이너스 시프트나 S값의 열화 등의 전기 특성의 편차를 억제할 수 있다. 또한, 백 게이트 전극의 전계에 의해 트랜지스터의 온 전류를 향상시킬 수 있다.
또한, 이 트랜지스터와 동일 공정으로, 트랜지스터의 게이트 전극 및 게이트 절연막을 이용하여 용량 소자를 형성한다. 이것에 의해, 트랜지스터와 용량 소자를 동일 공정으로 형성할 수 있기 때문에 용량 소자를 효율적으로 형성할 수 있다. 또한, 용량 소자의 하부 전극막이 핀형 구조로 되어 있기 때문에; 하부 전극막이 평탄한 경우에 비해, 용량값을 크게 할 수 있다.
도 1의 (A) 내지 도 1의 (C)는 반도체 장치의 일형태를 설명하는 상면도 및 단면도.
도 2의 (A) 내지 도 2의 (D)는 반도체 장치의 제작 방법의 일형태를 설명하는 도면.
도 3의 (A) 내지 도 3의 (D)는 반도체 장치의 제작 방법의 일형태를 설명하는 도면.
도 4의 (A) 내지 도 4의 (C)는 반도체 장치의 일형태를 설명하는 상면도 및 단면도.
도 5의 (A) 내지 도 5의 (D)는 반도체 장치의 제작 방법의 일형태를 설명하는 도면.
도 6은 반도체 장치의 일형태를 설명하는 단면도.
도 7의 (A) 내지 도 7의 (C)는 반도체 장치의 일형태를 나타내는 단면도, 상면도 및 회로도.
도 8의 (A) 및 도 8의 (B)는 반도체 장치의 일형태를 나타내는 회로도 및 사시도.
도 9의 (A) 및 도 9의 (B)는 반도체 장치의 일형태를 나타내는 단면도 및 상면도.
도 10의 (A) 내지 도 10의 (C)는 반도체 장치의 일형태를 설명하는 블록도 및 그 일부의 회로도.
도 11의 (A) 내지 도 11의 (C)는 본 발명의 일양태의 반도체 장치를 이용한 전자 기기를 나타내는 도면.
도 12의 (A) 내지 도 12의 (C)는 본 발명의 일양태의 반도체 장치를 이용한 전자 기기를 나타내는 도면.
도 13의 (A) 내지 도 13의 (C)는 본 발명의 일양태의 반도체 장치를 이용한 전자 기기를 나타내는 도면.
도 14의 (A) 내지 도 14의 (C)는 반도체 장치의 일양태를 나타내는 단면도 및 회로도.
도 15의 (A) 및 도 15의 (B)는 용량 소자의 용량값을 설명하는 도면.
이하에서는, 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나는 일 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다. 도면을 이용하여 발명의 구성을 설명하는데 있어서, 같은 것을 가리키는 부호는 다른 도면간이라도 공통으로 이용한다. 같은 것을 가리킬 때에는 해치 패턴을 같게 하고, 특별히 부호를 붙이지 않는 경우가 있다. 또한, 편의상, 게이트 절연막 등의 절연막은 상면도에는 나타내지 않는 경우가 있다.
단 본 명세서 등에서 "위"라는 용어는, 구성 요소의 위치 관계가 "바로 위"인 것을 한정하는 것은 아니다. 예를 들면, "게이트 절연막 위의 게이트 전극"이라는 표현의 경우, 게이트 절연막과 게이트 전극과의 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다. "아래"에 대해서도 마찬가지이다.
또한, 본 명세서 등에서 "전극"이나 "배선"이라는 용어는, 이러한 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들면, "전극"은 "배선"의 일부로서 이용되는 일이 있고, 그 반대도 또한 마찬가지이다. 또한 "전극"이나 "배선"이라는 용어는, 복수의 "전극"이나 "배선"이 일체로 형성되어 있는 경우 등도 포함한다.
"소스"나 "드레인"의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 서로 바뀌는 경우가 있다. 그러므로, 본 명세서에서는 "소스"나 "드레인"이라는 용어는 서로 바꾸어 이용할 수 있는 것으로 한다.
단 본 명세서 등에서, "전기적으로 접속"에는, "어떠한 전기적 작용을 가지는 것"을 통하여 접속되어 있는 경우가 포함된다. 여기서, "어떠한 전기적 작용을 가지는 것"은 접속 대상간에서의 전기 신호의 수수가 가능한 것이면, 특별히 제한을 받지 않는다.
예를 들면, "어떠한 전기적 작용을 가지는 것"에는 전극이나 배선 등이 포함된다.
또한 본 명세서의 설명에서, "제 1", "제 2" 등의 서수사는 설명의 편의상 붙인 것으로, 그 수를 한정하는 것은 아니다.
또한 본 명세서의 설명에서, "평행"은 2개의 직선이 -10°이상 10°이하의 각도로 배치되어 있는 상태를 말하고, 따라서, －5°이상 5°이하의 경우도 포함된다. 또한, "수직"은 2개의 직선이 80°이상 100°이하의 각도로 배치되어 있는 상태를 말하고, 따라서, 85°이상 95°이하의 경우도 포함된다.
(실시형태 1)
본 실시형태에서는, 반도체 장치의 구성 및 제작 방법의 일양태를 도 1의 (A) 내지 도 1의 (C), 도 2의 (A) 내지 도 2의 (D), 및 도 3의 (A) 내지 도 3의 (D)를 이용하여 설명한다.
＜반도체 장치의 구성예＞
도 1의 (A) 내지 도 1의 (C)에, 반도체 장치의 일례로서 듀얼 게이트형의 트랜지스터(150) 및 용량 소자(160)를 포함하는 반도체 장치의 상면도 및 단면도의 일례를 나타낸다. 도 1의 (A)는 상면도이며, 도 1의 (B)는 도 1의 (A)에서의 일점 쇄선 A1－B1의 단면도이며, 도 1의 (C)은 도 1의 (A)에서의 일점 쇄선 C1－D1 및 일점 쇄선 E1－F1의 단면도이다.
도 1의 (A) 내지 도 1의 (C)에 나타내는 트랜지스터(150)는, 절연 표면을 가지는 기판(100) 위의 하지 절연막(102)과, 하지 절연막(102) 위의 게이트 전극(104a)과, 게이트 전극(104a)을 덮는 게이트 절연막(106a)과, 게이트 절연막(106a)에 접촉하고, 게이트 전극(104a)을 넘도록 제공된 산화물 반도체막(108)과, 적어도 산화물 반도체막(108)을 덮는 게이트 절연막(110a)과, 게이트 절연막(110a)의 일부에 접촉하고, 게이트 전극(104a)을 넘도록 제공된 게이트 전극(112a)과, 게이트 절연막(110a) 및 게이트 전극(112a) 위의 층간막(114)과, 게이트 절연막(110a) 및 층간막(114)에 제공된 개구를 통하여, 층간막(114) 위에 게이트 전극(112a)을 끼우고 산화물 반도체막(108)과 전기적으로 접속하는 소스 전극(116a) 및 드레인 전극(116b)을 포함한다. 산화물 반도체막(108)은 채널 형성 영역(108a) 및 채널 형성 영역(108a)을 끼우는 저저항 영역(108b) 및 저저항 영역(108c)을 포함한다. 채널 형성 영역(108a)은 게이트 전극(112a)과 중첩한다. 소스 전극(116a) 및 드레인 전극(116b)은 저저항 영역(108b) 및 저저항 영역(108c)과 각각 전기적으로 접속하는 구조로 되어 있다.
도 1의 (A)와 같이 산화물 반도체막(108)을 하지 절연막(102)의 표면 또는 피형성면에 대하여 수직인 방향으로부터 본 경우에, 산화물 반도체막(108)의 채널 길이 방향을 X축 방향(또는 A1－B1 방향), 채널 폭 방향을 Y축 방향(또는 E1－F1 방향)이라고 칭하는 경우가 있다. 또한, X－Y면에 수직인 방향을 Z축 방향이라고 칭하는 경우가 있다.
본 실시형태에서는, 게이트 전극(104a)은 X축 방향으로 연장되고, 게이트 전극(112a)은 Y축 방향으로 연장되어 있다.
본 발명의 일양태의 트랜지스터(150)는 프론트 게이트 전극인 게이트 전극(112a)의 전계의 영향을 받기 어려운 영역을 백 게이트 전극으로서 기능하는 게이트 전극(104a)의 전계에 의해 제어할 수 있기 때문에; 문턱 전압의 마이너스 시프트나 S값의 열화 등의 전기 특성의 편차를 억제할 수 있다. 또한, 백 게이트 전극의 전계에 의해 트랜지스터의 온 전류를 향상시킬 수 있다.
또한, 도 1의 (A) 내지 도 1의 (C)에 나타내는 용량 소자(160)는, 하부 전극막(104b), 상부 전극막(112b), 및 하부 전극막(104b)과 상부 전극막(112b)과의 사이에 끼워지는 전극간 절연막(106b) 및 전극간 절연막(110b)을 포함하는 구조로 되어 있다.
＜반도체 장치의 제작 방법＞
도 2의 (A) 내지 도 2의 (D) 및 도 3의 (A) 내지 도 3의 (D)를 이용하여, 도 1의 (A) 내지 도 1의 (C)에 나타내는 반도체 장치의 제작 공정의 일례에 대하여 설명한다.
우선, 절연 표면을 가지는 기판(100)을 준비하여, 기판(100) 위에 하지 절연막(102)을 형성한다(도 2의 (A) 참조).
절연 표면을 가지는 기판(100)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 후의 열처리에 견딜 수 있을 정도의 내열성을 가지고 있는 것이 필요하다. 예를 들면, 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등의 기판을 이용할 수 있다. 절연 표면을 가지고 있으면, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판; 실리콘 게르마늄 등의 화합물 반도체 기판; SOI 기판 등을 이용하는 것도 가능하다. 또한, 실리콘 등의 재료를 반도체 재료로서 포함한 트랜지스터 위에 절연막 등으로 절연 표면을 형성하고, 이 절연막을 기판으로 이용해도 좋다.
또한, 기판(100)으로서 가요성 기판을 이용해도 좋다. 가요성 기판을 이용하는 경우, 가요성 기판 위에 산화물 반도체막(108)을 포함한 트랜지스터(150)를 직접 형성해도 좋고, 다른 제작용 기판에 산화물 반도체막(108)을 포함한 트랜지스터(150)를 제작한 후에 다른 제작 기판으로부터 트랜지스터(150)를 박리하여, 가요성 기판에 전재해도 좋다. 단 제작 기판으로부터 가요성 기판에 박리, 전재하기 위해서, 제작 기판과 산화물 반도체막(108)을 포함한 트랜지스터(150)와의 사이에 박리층을 제공하면 좋다.
단, 기판(100)은 미리 기판(100)의 변형점보다 낮은 온도로 가열 처리를 실시하여, 기판(100)을 수축(shrinkage, 열 수축이라고도 함)시켜 두는 것이 바람직하고, 이것에 의해, 트랜지스터(150)의 제작 공정에서의 기판 가열에 의해 발생하는 수축의 양을 억제할 수 있다. 따라서, 예를 들면, 노광 공정 등에서의 마스크의 정렬 불량을 억제할 수 있다. 또한, 상기 가열 처리에 의해, 기판(100)의 표면에 부착된 수분이나 유기물 등을 제거할 수 있다.
하지 절연막(102)은 플라즈마 CVD법 또는 스퍼터링법을 이용하여 50nm 이상 2㎛ 이하의 막두께로, 산화 실리콘막, 산화 갈륨막, 산화 아연막, 산화 알루미늄막, Ga－Zn 산화물막, 질화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 또는 질화 산화 실리콘막으로부터 선택된 일층 또는 이것들의 적층막을 이용하여 형성된다. 하지 절연막(102)에 의해, 기판(100)측에서의 불순물의 침입을 억제할 수 있다. 단, 하지 절연막(102)은 반드시 제공하지 않아도 좋다.
하지 절연막(102)은 가열 처리에 의해 산소를 방출하는 절연막(산소 공급막)을 이용하여 형성하면 바람직하다.
단, "열처리에 의해 산소를 방출한다"란, TDS(Thermal Desorption Spectroscopy：승온 이탈 가스 분광법) 분석에서, 산소 원자로 환산한 산소의 방출량이 1.0×1019atoms/cm3 이상, 바람직하게는 3.0×1019atoms/cm3 이상, 보다 바람직하게는 1.0×1020atoms/cm3 이상, 보다 더 바람직하게는 3.0×1020atoms/cm3 이상인 것을 말한다.
여기서, TDS 분석에 의한 산소 원자로 환산한 산소의 방출량의 측정 방법에 대하여, 이하에 설명한다.
TDS 분석에 의한 기체의 방출량은 경과 시간에 대한 스펙트럼의 적분값에 비례한다. 그러므로, 측정한 스펙트럼의 적분값과 표준 시료의 기준값의 비에 의해, 기체의 방출량을 계산할 수 있다. 표준 시료의 기준값은, 소정의 원자 밀도를 가지는 시료에서, 스펙트럼의 적분값에 대한 원자 밀도의 비율이다.
예를 들면, 표준 시료인 소정의 밀도의 수소를 포함한 실리콘 웨이퍼의 TDS 분석 결과, 및 절연막의 TDS 분석 결과로부터, 절연막의 산소 분자의 방출량(NO2)은 식(1)으로 구할 수 있다. 여기서, TDS 분석으로 얻어지는 질량 전하비(M/z)가 32로 검출되는 스펙트럼 모두가 산소 분자 유래라고 가정한다. M/z가 32인 것으로 그 밖에 CH3OH가 있지만, 존재할 가능성이 낮기 때문에, 무시할 수 있다. 또한, 산소 원자의 동위체인 M/z가 17인 산소 원자 및 M/z가 18인 산소 원자를 포함한 산소 분자에 대해서도, 자연계에서의 존재 비율이 극미량이기 때문에 고려하지 않는다.
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NH2는, 표준 시료로부터 이탈한 수소 분자를 밀도로 환산한 값이다. SH2는, 표준 시료의 TDS 분석에 의한 경과 시간에 대한 스펙트럼의 적분값이다. 여기서, 표준 시료의 기준치를, NH2/SH2로 한다. SO2는, 절연막의 TDS 분석에 의한 경과 시간에 대한 스펙트럼의 적분값이다. α는, TDS에서의 스펙트럼 강도에 영향을 미치는 계수이다. 식(1)의 상세한 내용에 대해서는, 일본국 특개평 6－275697호 공보를 참조한다. 단 상기 절연막의 산소의 방출량은 전자 과학 주식회사(ESCO Ltd.)제 승온 이탈 분석 장치 EMD－WA1000S/W를 이용하고, 표준 시료로서 1×1016atoms/cm2의 수소 원자를 포함한 실리콘 웨이퍼를 이용하여 측정한다.
또한, TDS 분석에서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 단 상술한 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써, 산소 원자의 방출량에 대해서도 추측할 수 있다.
단 NO2는 산소 분자의 방출량이다. 산소 원자로 환산했을 때의 방출량은 산소 분자의 방출량의 2배가 된다.
산소 공급막의 수소 농도가 7.2×1020atoms/cm3 이상인 경우에는, 트랜지스터의 초기 특성의 편차가 증대하고, 트랜지스터의 전기 특성에 관한 L길이 의존성이 증대하고, 또한 BT 스트레스 시험에서 크게 열화하기 때문에; 산소 공급막의 수소 농도는 7.2×1020atoms/cm3 미만으로 한다. 즉, 산화물 반도체막의 수소 농도는 5×1019atoms/cm3 이하, 또한, 산소 공급막의 수소 농도는 7.2×1020atoms/cm3 미만으로 하는 것이 바람직하다.
단 본 명세서 중에서, 산화 질화 실리콘 등의 "산화 질화물"은 그 조성으로서 질소보다 산소의 함유량이 많은 것을 말한다.
또한 본 명세서 중에서, 질화 산화 실리콘 등의 "질화 산화물"은 그 조성으로서 산소보다 질소의 함유량이 많은 것을 말한다.
다음에, 하지 절연막(102) 위에 게이트 전극(104a) 및 하부 전극막(104b)이 되는 도전막을 성막하고, 포토리소그래피법 등을 이용하여 도전막 위에 마스크를 형성하고, 상기 마스크를 이용하여 도전막의 일부를 위치 선택적으로 제거하여 도전막을 패턴 형성한다(도 2의 (B) 참조).
패턴 형성한 도전막은, 트랜지스터(150)에서는 게이트 전극(104a)으로서 기능하고, 용량 소자(160)에서는 하부 전극막(104b)으로서 기능한다. 백 게이트 전극으로서 기능하는 게이트 전극(104a)의 전계에 의해, 후에 형성되는 프론트 게이트 전극으로서 기능하는 게이트 전극(112a)의 전계의 영향을 받기 어려운 영역을 보충할 수 있기 때문에; 문턱 전압의 마이너스 시프트나 S값의 열화 등의 전기 특성의 편차를 억제할 수 있다. 또한, 게이트 전극(104a)의 전계에 의해 트랜지스터(150)의 온 전류를 향상시킬 수 있다. 게이트 전극(104a) 및 하부 전극막(104b)은 동일 공정으로 패턴 형성되기 때문에, 동일한 조성이다.
패턴 형성한 도전막의 어스펙트비(본 실시형태에서는, 밑변에 대한 높이의 비를 말함)를 높게 함으로써, 평탄한 도전막(밑변이 긴)의 경우에 비해, 용량 소자(160)의 용량값을 크게 할 수 있다. 예를 들면, 도 15의 (A) 및 도 15의 (B)에 나타내는 바와 같이 용량 소자의 하부 전극막이 되는 도전막의 밑변과 높이의 비를 2：1로 하면, 도 15의 (A)에 나타내는 하부 전극막이 평탄한 용량 소자의 용량으로서 기능하는 부분(도면 중의 간격이 넓은 사선부 영역 A)과 비교하여, 도 15의 (B)에 나타내는 하부 전극막이 핀 구조로 되어 있는 용량 소자의 용량으로서 기능하는 부분(도면 중의 간격이 넓은 사선부 영역 B, 영역 C, 영역 D)은 약 2.5배 커진다.
게이트 전극(104a) 및 하부 전극막(104b)이 되는 도전막은 예를 들면, 증착법(진공 증착법을 포함함)이나 스퍼터링법 등의 물리 기상 성장법(PVD：Physical Vapor Deposition)이나 플라즈마 CVD법 등의 화학 기상 성장법(CVD：Chemical Vapor Deposition), 스핀 코트법 등을 이용하여, 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하여 형성될 수 있다. 게이트 전극(104a) 및 하부 전극막(104b)이 되는 도전막으로서는, 도전성의 금속 산화물을 이용하여 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 인듐 주석 산화물(In2O3－SnO2, ITO라고 약기하는 경우가 있음), 인듐 아연 산화물(In2O3－ZnO), 또는, 이러한 금속 산화물 재료에 실리콘 혹은 산화 실리콘을 함유시킨 것을 이용할 수 있다. 게이트 전극(104a) 및 하부 전극막(104b)이 되는 도전막은 상기의 재료를 이용하여 단층으로 또는 적층하여 형성할 수 있다.
후에 형성되는 게이트 절연막(106a)과 접촉하는 측의 도전막의 한 층으로서 질소를 포함한 금속 산화물, 구체적으로는, 질소를 포함한 In－Ga－Zn－O막이나, 질소를 포함한 In－Sn－O막이나, 질소를 포함한 In－Ga－O막이나, 질소를 포함한 In－Zn－O막이나, 질소를 포함한 Sn－O막이나, 질소를 포함한 In－O막이나, 금속 질화막(InN, SnN 등)을 이용할 수 있다. 이러한 막은 5eV 이상, 바람직하게는 5.5eV 이상의 일 함수를 가지고, 상기 막을 게이트 전극으로서 이용한 경우, 트랜지스터의 문턱 전압을 플러스로 할 수 있어, 이른바 노멀리-오프의 스위칭 소자를 실현할 수 있기 때문에 바람직하다.
게이트 전극(104a) 및 하부 전극막(104b)의 일부에 구리막이나 알루미늄막을 이용하는 경우, 구리나 알루미늄이 후에 형성되는 산화물 반도체막(108)에 이르는 것을 방지하기 위한 배리어막을 형성하는 것이 바람직하다. 구리나 알루미늄의 이동을 저해하는 배리어막으로서는, 질화 탄탈막, 텅스텐막, 질화 텅스텐막, 몰리브덴막, 질화 몰리브덴막, 티탄막, 질화 티탄막, 크롬막, 질화 크롬막을 들 수 있다. 이것들을 적절히 선택하여, 구리막이나 알루미늄막과 접촉하여 형성함으로써, 구리나 알루미늄이 산화물 반도체막(108)에 이르는 것을 방지할 수 있다.
적층 구조로 하는 경우는, 예를 들면, 막두께 30nm의 질화 탄탈막, 막두께 200nm의 구리막, 막두께 30nm의 텅스텐막을 적층하여 게이트 전극(104a) 및 하부 전극막(104b)으로 할 수 있다. 또한, 막두께 30nm의 질화 탄탈막을 대신하여, 텅스텐막, 질화 텅스텐막, 질화 몰리브덴막, 질화 티탄막을 이용해도 좋다. 또한, 막두께 30nm의 텅스텐막을 대신하여, 몰리브덴막을 형성해도 좋다. 구리막을 이용함으로써, 배선 저항을 저감할 수 있다. 구리막 위에, 텅스텐막 또는 몰리브덴막을 적층함으로써, 구리가 산화물 반도체막(108)에 이르는 것을 방지할 수 있다. 텅스텐막 또는 몰리브덴막은 일 함수가 비교적 높기 때문에; 게이트 전극(104a)으로서 이용하면, 트랜지스터의 문턱 전압이 플러스가 되기 쉽기 때문에(즉, 노멀리-오프의 트랜지스터가 되기 쉽기 때문에) 적합하다. 단 게이트 절연막(106a)에 의해, 구리가 산화물 반도체막(108)에 이르는 것을 방지할 수 있으면, 텅스텐막 또는 몰리브덴막은 형성하지 않아도 좋다.
단 게이트 전극(104a) 및 하부 전극막(104b)이 되는 도전막의 에칭은 드라이 에칭이어도 웨트 에칭이어도 좋고, 양쪽 모두를 이용해도 좋다.
다음에, 게이트 전극(104a) 및 하부 전극막(104b)을 덮도록 게이트 절연막(106a) 및 전극간 절연막(106b)이 되는 절연막을 형성하여 에칭을 행함으로써, 게이트 절연막(106a) 및 전극간 절연막(106b)을 형성한다(도 2의 (C) 참조).
게이트 절연막(106a) 및 전극간 절연막(106b)이 되는 절연막은 예를 들면, 고밀도 플라즈마를 이용한 성막 처리에 의해 절연성 재료(예를 들면, 질화 실리콘, 질화 산화 실리콘, 산화 질화 실리콘, 또는 산화 실리콘 등)막을 형성하면 좋다. 단 게이트 절연막(106a) 및 전극간 절연막(106b)이 되는 절연막은 단층으로 형성해도 좋고, 복수의 층을 적층하여 형성해도 좋다. 여기에서는, 예를 들면, 질화 실리콘층 위에 산화 질화 실리콘층이 적층된 2층의 적층 구조로 한다. 고밀도인 플라즈마의 발생에 의해, 게이트 절연막(106a) 및 전극간 절연막(106b)이 되는 절연막에서의 플라즈마 데미지를 줄일 수 있다. 따라서, 게이트 절연막(106a) 및 전극간 절연막(106b)이 되는 절연막 중의 댕글링 본드를 저감하여, 결함을 저감하는 것이 가능해지고, 이후 형성되는 산화물 반도체와의 계면을 매우 양호하게 할 수 있다.
게이트 절연막(106a) 및 전극간 절연막(106b)이 되는 절연막은 적어도 산화물 반도체막(108)에 접촉하는 부분에 산소를 포함하고; 특히, 산소의 일부가 가열에 의해 이탈하는 절연성 산화물에 의해 형성하는 것이 바람직하다. 예를 들어, 게이트 절연막(106a)의 산화물 반도체막(108)과 접촉하는 부분을 산화 실리콘에 의해 형성하면, 산화물 반도체막(108)에 산소를 확산시킬 수 있어 산소 결손의 발생을 방지할 수 있다.
단 게이트 절연막(106a) 및 전극간 절연막(106b)이 되는 절연막으로서 하프늄 실리케이트(HfSixOy, x＞0, y＞0), 질소가 첨가된 하프늄 실리케이트(HfSixOy, x＞0, y＞0), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy, x＞0, y＞0), 산화 하프늄, 산화 이트륨 또는 산화 란탄 등의 high－k 재료를 이용하면, 게이트 리크 전류를 저감할 수 있다. 여기서, 게이트 리크 전류란, 게이트 전극과 소스 전극 또는 드레인 전극의 사이에 흐르는 리크 전류를 말한다. 또, high－k 재료에 의해 형성되는 층과 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 질화 산화 실리콘, 산화 아연, 산화 알루미늄, Ga－Zn 산화물, 산화 질화 알루미늄 및 산화 갈륨에 의해 형성되는 층이 적층되어 있어도 좋다. 단, 게이트 절연막(106a) 및 전극간 절연막(106b)이 되는 절연막을 적층 구조로 하는 경우에도, 산화물 반도체막(108)에 접촉하는 부분은 절연성 산화물인 것이 바람직하다. 게이트 절연막(106a) 및 전극간 절연막(106b)은 동일 공정으로 패턴 형성되기 때문에, 동일한 조성이다.
게이트 절연막(106a) 및 전극간 절연막(106b)이 되는 절연막의 두께는, 1nm 이상 300nm 이하, 바람직하게는 5nm 이상 50nm 이하로 하면 좋다. 게이트 절연막(106a) 및 전극간 절연막(106b)이 되는 절연막의 두께를 5nm 이상으로 하면, 게이트 리크 전류를 특히 작게 할 수 있다.
다음에, 게이트 절연막(106a)에 접촉하고, 게이트 전극(104a)을 넘도록 산화물 반도체막(108)을 위치 선택적으로 형성한다(도 2의 (D) 참조).
산화물 반도체막(108)은 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스 레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 이용하여 성막하면 좋다. 산화물 반도체막(108)은 스퍼터링 타겟 표면에 대하여 대략 수직에 복수의 기판 표면이 세트된 상태로 성막을 행하는 스퍼터링 장치를 이용하여 성막해도 좋다. 단 산화물 반도체막(108)의 막두께는 5nm보다 크고 200nm 이하, 바람직하게는 10nm 이상 30nm 이하로 하는 것이 좋다.
산화물 반도체막(108) 중의 산소 결손을 가능한 한 줄이기 위해서는, 산화물 반도체막(108)은 성막 분위기 중의 가스 종에서 차지하는 산소 가스의 비율이 높은 상태로 성막하는 것이 바람직하기 때문에; 장치의 성막 체임버 내에 산소를 도입할 수 있고, 또한, 가스 유량을 조정할 수 있는 스퍼터링 장치를 이용하는 것이 바람직하다고 할 수 있다. 그리고, 스퍼터링 장치의 성막 체임버 내로 도입되는 가스는 전체의 90% 이상이 산소 가스이고, 상기 산소 가스에 외에 다른 가스를 추가로 이용하는 경우, 상기 다른 가스는 희가스를 이용하는 것이 바람직하다.
또한, 산화물 반도체막(108)에 수소가 다량으로 포함되면, 산화물 반도체와 결합함으로써, 수소의 일부가 도너가 되어, 캐리어인 전자를 발생시킨다. 이것에 의해, 트랜지스터의 문턱 전압이 마이너스 방향으로 시프트한다. 그러므로, 산화물 반도체막(108)에서, 수소 농도는, 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하, 보다 더 바람직하게는 1×1016atoms/cm3 이하로 한다. 단 상술한 산화물 반도체막 중의 수소 농도는, 2차 이온 질량분석법(SIMS：Secondary Ion Mass Spectrometry)으로 측정된 것이다.
상술한 이유에 의해, 산화물 반도체막(108)을 성막할 때에 이용하는 가스로서는, 물, 수소, 수산기 또는 수소화물 등의 불순물이 포함되지 않는 것이 바람직하다. 다시 말하면, 순도가 6N(99.9999%) 이상 바람직하게는 7N(99.99999%) 이상(즉, 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)인 가스를 이용하는 것이 바람직하다.
또한, 산화물 반도체막(108)을 성막하는데 있어서, 성막실 내의 수분(물, 수증기, 수소, 수산기 또는 수산화물을 포함함)을 제거하기 위해서, 흡착형의 진공 펌프, 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 배기 수단은 터보 분자 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 성막실은 예를 들면, 수소 원자, 물(H2O) 등 수소 원자를 포함한 화합물(보다 바람직하게는 탄소 원자를 포함한 화합물도) 등이 배기되기 때문에, 상기 성막실에서 성막한 산화물 반도체막(108)에 포함되는 수소, 수분 등의 불순물의 농도를 저감할 수 있다.
단 스퍼터링 장치에서 이용하는 타겟은 상대 밀도가 90% 이상 100% 이하, 바람직하게는 95% 이상 100% 이하인 것이 바람직하다. 상대 밀도가 높은 타겟을 이용함으로써, 성막한 산화물 반도체막(108)은 치밀한 막이 된다.
산화물 반도체막(108)의 재료로서 예를 들면, In－M－Zn－O계 재료를 이용하면 좋다. 여기서, 금속 원소 M은 산소와의 결합 에너지가 In 및 Zn보다 높은 원소이다. 또는, In－M－Zn－O계 재료로부터 산소가 이탈하는 것을 억제하는 기능을 가지는 원소이다. 금속 원소 M의 작용에 의해, 산화물 반도체막의 산소 결손의 생성이 억제된다. 그러므로, 산소 결손에 기인하는 트랜지스터의 전기 특성의 변동을 저감할 수 있어 신뢰성이 높은 트랜지스터를 얻을 수 있다.
금속 원소 M은, 구체적으로는 Al, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Ga, Y, Zr, Nb, Mo, Sn, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, 또는 W이면 좋고, 바람직하게는 Al, Ti, Ga, Y, Zr, Ce, 또는 Hf로 한다. 금속 원소 M은 상술한 원소로부터 일종 또는 2종 이상 선택하면 좋다. 또한, 금속 원소 M 대신 Ge를 이용할 수도 있다.
여기서, In－M－Zn－O계 재료로 나타내어지는 산화물 반도체는, In의 농도가 높을수록 캐리어 이동도 및 캐리어 밀도가 높아진다. 결과, In의 농도가 높을수록 도전율이 높은 산화물 반도체가 된다.
여기서, 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체막은 단결정 산화물 반도체막과 비단결정 산화물 반도체막으로 크게 구별된다. 비단결정 산화물 반도체막은 비정질 산화물 반도체막, 미결정 산화물 반도체막, 다결정 산화물 반도체막, CAAC－OS(C Axis Aligned Crystalline Oxide Semiconductor)막 등을 말한다.
비정질 산화물 반도체막은 막 중에서의 원자 배열이 불규칙하고, 결정 성분을 갖지 않는 산화물 반도체막이다. 미소 영역에서도 결정부를 갖지 않고, 막 전체가 완전한 비정질 구조인 산화물 반도체막이 전형이다.
미결정 산화물 반도체막은 예를 들면, 1nm 이상 10nm 미만의 크기의 미결정(나노 결정이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 원자 배열의 규칙성이 높다. 그러므로, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다.
CAAC－OS막은 복수의 결정부를 포함하는 산화물 반도체막의 하나이며, 대부분의 결정부는 한 변이 100nm 미만의 입방체 내에 들어가는 크기이다. 따라서, CAAC－OS막에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만, 또는 3nm 미만의 입방체 내에 들어가는 크기의 경우도 포함된다. CAAC－OS막은 미결정 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다. 이하, CAAC－OS막에 대하여 상세한 설명을 행한다.
CAAC－OS막을 투과형 전자현미경(TEM：Transmission Electron Microscope)에 의해 관찰하면, 결정부들간의 명확한 경계, 즉 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 그러므로, CAAC－OS막은 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC－OS막을, 시료면과 대략 평행한 방향으로부터 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에서, 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC－OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC－OS막의 피형성면 또는 상면과 평행하게 배열한다.
또한, CAAC－OS막을 시료면과 대략 수직인 방향으로부터 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에서, 금속 원자가 삼각 형상 또는 육각 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 결정부간에서, 금속 원자의 배열에 규칙성은 볼 수 없다.
단면 TEM 관찰 및 평면 TEM 관찰에 의해, CAAC－OS막의 결정부는 배향성을 가지고 있는 것을 알 수 있다.
CAAC－OS막에 대하여, X선 회절(XRD：X－Ray Diffraction) 장치를 이용하여 구조 해석을 행한다. 예를 들면 InGaZnO4의 결정을 포함하는 CAAC－OS막의 out－of－plane법에 의한 해석에서는, 회절각(2θ)이 31°근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되는 것으로부터, CAAC－OS막의 결정이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
CAAC－OS막에 대하여, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in－plane법에 의한 해석에서는, 2θ가 56°근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막이면, 2θ를 56°근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로서 시료를 회전시키면서 분석(φ스캔)을 행한다. 이 경우, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 이에 비하여, CAAC－OS막의 경우는, 2θ를 56°근방에 고정하여 φ스캔한 경우에도, 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC－OS막에서는 다른 결정부간에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 가지고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열한 금속 원자의 각 층은 결정의 ab면에 평행한 면이다.
단 결정부는 CAAC－OS막을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 행했을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC－OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들면, CAAC－OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC－OS막의 피형성면 또는 상면의 법선 벡터와 평행이 되지 않는 경우도 있다.
또한, CAAC－OS막 중의 결정화도가 균일하지 않아도 좋다. 예를 들면, CAAC－OS막의 결정부가 CAAC－OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높아지는 경우가 있다. 또한, CAAC－OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화하여, 부분적으로 결정화도가 다른 영역이 형성되는 경우도 있다.
단 InGaZnO4의 결정을 가지는 CAAC－OS막의 out－of－plane법에 의한 해석에서는, 2θ가 31°근방의 피크 외에, 2θ가 36°근방에도 피크가 나타나는 경우가 있다. 2θ가 36°근방의 피크는 CAAC－OS막 중의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타낸다. CAAC－OS막은 2θ가 31°근방에 피크를 나타내고, 2θ가 36°근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC－OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
단 산화물 반도체막은 예를 들면, 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC－OS막 중, 2종 이상을 포함하는 적층막이어도 좋다.
산화물 반도체막은 성막 직후에, 화학량론적 조성보다 산소가 많은 과포화 상태로 하는 것이 바람직하다. 예를 들면, 스퍼터링법을 이용하여 산화물 반도체막을 성막하는 경우, 성막 가스에 산소가 차지하는 비율이 많은 조건으로 성막하는 것이 바람직하고, 특히 산소 분위기(산소 가스 100%)에서 성막을 행하는 것이 바람직하다. 성막 가스의 산소가 차지하는 비율이 많은 조건, 특히 산소 가스 100%의 분위기에서 성막하면, 예를 들면, 성막 온도가 300℃ 이상인 경우에도, 막 중으로부터의 Zn의 방출이 억제된다.
단, 산화물 반도체막(108)은 복수의 산화물 반도체막이 적층된 구조를 가져도 좋다. 예를 들면, 산화물 반도체막(108)을 제 1 산화물 반도체막과 제 2 산화물 반도체막의 적층으로 하고, 제 1 산화물 반도체막과 제 2 산화물 반도체막에, 다른 조성의 금속 산화물을 이용하여 형성해도 좋다. 예를 들면, 제 1 산화물 반도체막에 삼원계 금속의 산화물을 이용하고, 제 2 산화물 반도체막에 이원계 금속의 산화물을 이용하여 형성해도 좋다. 또한, 예를 들면, 제 1 산화물 반도체막과 제 2 산화물 반도체막 모두를 삼원계 금속 산화물을 이용하여 형성해도 좋다.
또한, 제 1 산화물 반도체막과 제 2 산화물 반도체막의 구성 원소를 동일하게 하고, 양자의 조성을 다르게 해도 좋다. 예를 들면, 제 1 산화물 반도체막의 원자수비를 In：Ga：Zn=1：1：1으로 하고, 제 2 산화물 반도체막의 원자수비를 In：Ga：Zn=3：1：2로 해도 좋다. 또한, 제 1 산화물 반도체막의 원자수비를 In：Ga：Zn=1：3：2로 하고, 제 2 산화물 반도체막의 원자수비를 In：Ga：Zn=2：1：3으로 해도 좋다.
산화물 반도체에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하고 있어, In의 함유율을 높게 함으로써 s궤도의 오버랩이 많아지는 경향이 있다. 따라서, In＞Ga의 조성이 되는 산화물은 In≤Ga의 조성이 되는 산화물과 비교하여 높은 이동도를 구비한다. 또한, Ga는 In과 비교하여 산소 결손의 형성 에너지가 크고 산소 결손이 생기기 어렵기 때문에; In≤Ga의 조성이 되는 산화물은 In＞Ga의 조성이 되는 산화물과 비교하여 안정된 특성을 구비한다.
채널 측에 In＞Ga의 조성이 되는 산화물 반도체를 이용하고, 백 채널측(채널의 반대측)에 In≤Ga의 조성이 되는 산화물 반도체를 이용함으로써, 트랜지스터의 이동도 및 신뢰성을 보다 더 높이는 것이 가능해진다.
또한, 제 1 산화물 반도체막과 제 2 산화물 반도체막에, 결정성이 다른 산화물 반도체를 이용해도 좋다. 즉, 단결정 산화물 반도체, 다결정 산화물 반도체, 비정질 산화물 반도체, 또는 CAAC－OS를 적절히 조합한 구성으로 해도 좋다. 제 1 산화물 반도체막과 제 2 산화물 반도체막의 적어도 어느 한쪽에 비정질 산화물 반도체를 이용하면, 산화물 반도체막(108)의 내부 응력이나 외부로부터의 응력을 완화하여, 트랜지스터의 특성 편차가 저감되고, 또한, 트랜지스터의 신뢰성을 보다 더 높이는 것이 가능해진다.
한편, 비정질 산화물 반도체는 수소 등의 도너가 되는 불순물을 흡수하기 쉽고, 또한, 산소 결손을 일으키기 쉽기 때문에; n형화되기 쉽다. 그러므로, 채널측의 산화물 반도체막은 CAAC－OS 등의 결정성을 가지는 산화물 반도체를 이용하는 것이 바람직하다.
또한, 산화물 반도체막(108)을 3층 이상의 적층 구조로 하고, 복수층의 결정성 반도체막으로 비정질 반도체막을 끼우는 구조로 해도 좋다. 또한, 결정성 반도체막과 비정질 반도체막을 교대로 적층하는 구조로 해도 좋다.
또한, 산화물 반도체막(108)을 복수층의 적층 구조로 하는 경우의 상기 구성은 각각을 적절히 조합하여 이용할 수 있다.
또한, 산화물 반도체막(108)을 복수층의 적층 구조로 하고, 각 산화물 반도체막의 형성 후에 산소를 첨가해도 좋다. 산소의 첨가는 산소 분위기 하에서의 열처리나, 이온 주입법, 이온 도핑법, 플라즈마 이온 주입법, 산소를 포함한 분위기 하에서 행하는 플라즈마 처리 등을 이용할 수 있다.
각 산화물 반도체막을 형성할 때마다 산소를 첨가함으로써, 산화물 반도체 내의 산소 결손을 저감하는 효과를 높일 수 있다.
다음에, 적어도 산화물 반도체막(108) 및 전극간 절연막(106b)을 덮도록 게이트 절연막(110a) 및 전극간 절연막(110b)이 되는 절연막을 형성하여 에칭을 행함으로써, 게이트 절연막(110a) 및 전극간 절연막(110b)을 형성한다(도 3의 (A) 참조).
게이트 절연막(110a) 및 전극간 절연막(110b)이 되는 절연막은 앞의 게이트 절연막(106a) 및 전극간 절연막(106b)이 되는 절연막과 같은 재료 및 방법을 이용하여 형성할 수 있다. 게이트 절연막(110a) 및 전극간 절연막(110b)은 동일 공정으로 패턴 형성되기 때문에, 동일한 조성이다.
게이트 절연막(110a) 및 전극간 절연막(110b)은 산소 공급막을 이용하여 형성되는 것이 바람직하다. 산화물 반도체막을 감싸고, 또한, 산소 공급막의 외측에 배치되도록, 산화물 반도체막의 산소의 방출을 억제하는 블로킹막(AlOx막 등)을 제공하는 것이 바람직하다.
산소 공급막 또는 블로킹막으로 산화물 반도체막을 감쌈으로써, 산화물 반도체막에서 화학량론적 조성과 거의 일치하는 상태, 또는 화학량론적 조성보다 산소가 많은 과포화 상태로 할 수 있다. 예를 들면, 산화물 반도체막의 화학량론적 조성이 In：Ga：Zn：O=1：1：1：4［원자수비］인 경우, In－Ga－Zn－O막에 포함되는 산소의 원자수비는 4보다 많은 상태가 된다.
또한, 전극간 절연막은 전극간 절연막(106b) 또는 전극간 절연막(110b) 중 한쪽만을 형성해도 좋다.
다음에, 게이트 전극(112a) 및 상부 전극막(112b)이 되는 도전막을 성막하고, 포토리소그래피법 등을 이용하여 도전막 위에 마스크를 형성하고, 상기 마스크를 이용하여 게이트 전극(104a) 및 하부 전극막(104b)을 넘도록 도전막의 일부를 위치 선택적으로 제거하여 도전막을 패턴 형성한다(도 3의 (B) 참조).
패턴 형성한 도전막은 트랜지스터(150)에서는 게이트 전극(112a)으로서 기능하고 용량 소자(160)에서는 상부 전극막(112b)으로서 기능한다. 게이트 전극(112a) 및 상부 전극막(112b)은 동일 공정으로 패턴 형성되기 때문에, 동일한 조성이다.
게이트 전극(112a) 및 상부 전극막(112b)이 되는 도전막은 앞의 게이트 전극(104a) 및 하부 전극막(104b)이 되는 도전막과 같은 재료 및 방법을 이용하여 형성할 수 있다.
산화물 반도체막(108)이, 산화물 반도체막(108) 및 게이트 전극(104a) 사이에 제공된 게이트 절연막(106a) 및 산화물 반도체막(108) 및 게이트 전극(112a) 사이에 제공된 게이트 절연막(110a)을 통하여, 게이트 전극(104a) 및 게이트 전극(112a)에 끼워져 있는 구성으로 한다. 이로써, 산화물 반도체막(108)에의 게이트 전계 제어를 복수의 방향으로부터 행할 수 있다. 그러므로, 예를 들어 1×1017/cm3 이상으로 캐리어 농도가 높고, 트랜지스터의 온/오프의 제어를 할 수 없었던 산화물 반도체막을 포함하는 트랜지스터에 대해서도, 트랜지스터의 온/오프의 제어가 가능해진다.
다음에, 산화물 반도체막(108)에 불순물(120)을 첨가하는 처리를 행하고, 자기 정합적으로 채널 형성 영역(108a), 저저항 영역(108b) 및 저저항 영역(108c)을 형성해도 좋다(도 3의 (C) 참조).
이 때, 게이트 전극(112a)이 마스크로서 기능하기 때문에, 게이트 전극(112a)과 중첩하는 산화물 반도체막(108) 중에는 불순물(120)이 첨가되지 않고; 채널 형성 영역(108a)이 자기 정합적으로 형성된다.
단 산화물 반도체막(108) 중, 불순물(120)이 첨가된 영역은 결정 구조가 흐트러져 비정질 상태가 되기 쉽다. 그러므로, 산화물 반도체막(108)으로서 CAAC－OS막 등의 결정성을 가지는 막을 이용하여 상기 막에 대하여 불순물(120)을 첨가한 경우, 채널 형성 영역(108a)은 불순물이 첨가되지 않고 결정성을 가지는 산화물 반도체막 상태를 유지하여, 게이트 전극(112a)과 중첩되지 않는 저저항 영역(108b) 및 저저항 영역(108c)은 불순물이 첨가되어 비정질 상태의 산화물 반도체막(또는, 비정질 상태를 많이 포함한 산화물 반도체막)이 되기 쉽다.
비정질 상태의 산화물 반도체막(또는, 비정질 상태를 많이 포함한 산화물 반도체막)은 CAAC－OS막 등의 결정성을 가지는 산화물 반도체막으로부터 수소 등의 도너가 되는 불순물을 흡수하기 쉽기 때문에; 채널 형성 영역(108a)으로부터 저저항 영역(108b) 및 저저항 영역(108c)에 상기 불순물이 흡수(게터링이라고도 표현할 수 있음)되어 트랜지스터(150)의 전기 특성을 양호한 것으로 할 수 있다.
다음 중에서 선택되는 어느 하나 이상을 불순물(120)로서 이용할 수 있다: 15족 원소(대표적으로는 질소(N), 인(P), 비소(As), 안티몬(Sb)), 붕소(B), 알루미늄(Al), 아르곤(Ar), 헬륨(He), 네온(Ne), 인듐(In), 불소(F), 염소(Cl), 티탄(Ti), 및 아연(Zn) 중에서 선택되는 어느 하나 이상을 이용할 수 있다. 산화물 반도체막(108)에 불순물(120)을 첨가하는 방법으로서 이온 도핑법 또는 이온 주입법을 이용할 수 있다.
산화물 반도체막(108)에 불순물(120)을 첨가하는 처리는, 복수회 행해도 좋다. 산화물 반도체막(108)에 불순물(120)을 첨가하는 처리를 복수회 행하는 경우, 불순물(120)은 복수회 전체에서 같아도 좋고, 1회의 처리마다 바꾸어도 좋다.
다음에, 게이트 전극(112a), 상부 전극막(112b), 게이트 절연막(110a) 및 전극간 절연막(110b) 위에 층간막(114)을 형성하고, 게이트 절연막(110a) 및 층간막(114)에 제공된 개구를 통하여, 층간막(114) 위에 산화물 반도체막(108)의 저저항 영역(108b) 및 저저항 영역(108c)의 각각 전기적으로 접속하는 소스 전극(116a) 및 드레인 전극(116b)을 형성한다(도 3의 (D) 참조).
층간막(114)은 산화 실리콘, 산화 갈륨, 산화 알루미늄, 산화 지르코늄, 산화 이트륨, 산화 하프늄, 산화 란탄, 산화 네오디뮴, 산화 탄탈, 질화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄, 또는 질화 산화 실리콘 등을 이용하여 형성할 수 있다. 층간막(114)은 단층이어도 적층이어도 상관없다. 층간막(114)은 게이트 절연막(106a) 등과 같이 산소의 일부가 가열에 의해 이탈하는 절연성 산화물에 의해 형성해도 좋다.
소스 전극(116a) 및 드레인 전극(116b)은 예를 들면, 스퍼터링법을 이용하여 도전막(예를 들면 금속막, 또는 일 도전형의 불순물 원소가 첨가된 실리콘막 등)을 형성하고, 이 도전막 위에 에칭 마스크를 형성하여 에칭을 행함으로써 위치 선택적으로 형성하면 좋다. 또는, 잉크젯법 등을 이용해도 좋다. 단 소스 전극(116a) 및 드레인 전극(116b)이 되는 도전막은 단층으로 형성해도 좋고, 복수의 층을 적층하여 형성해도 좋다. 예를 들면, Ti층에 의해 Al층을 협지한 3층의 적층 구조로 하면 좋다.
이와 같이 하여, 트랜지스터(150) 및 용량 소자(160)를 제작할 수 있다.
이상에 의해, 프론트 게이트 전극으로서 기능하는 게이트 전극(112a)의 전계의 영향을 받기 어려운 영역을, 백 게이트 전극으로서 기능하는 게이트 전극(104a)의 전계에 의해 제어할 수 있기 때문에; 문턱 전압의 마이너스 시프트나 S값의 열화 등의 전기 특성의 편차를 억제할 수 있다. 또한, 백 게이트 전극의 전계에 의해 트랜지스터의 온 전류를 향상시킬 수 있다. 또한 산화물 반도체막(108)이 게이트 절연막(106a) 및 게이트 절연막(110a)을 통하여 게이트 전극(104a) 및 게이트 전극(112a)에 끼워져 있는 구성으로 한다. 이로써, 산화물 반도체막(108)에의 게이트 전계 제어를 복수의 방향으로부터 행할 수 있다. 그러므로, 예를 들어 1×1017/cm3 이상으로 캐리어 농도가 높고, 트랜지스터의 온/오프의 제어를 할 수 없었던 산화물 반도체막에 대해서도, 트랜지스터의 온/오프의 제어가 가능해진다.
따라서, 양호한 트랜지스터 특성을 가지는 산화물 반도체를 포함한 트랜지스터를 제공하고, 산화물 반도체를 포함한 트랜지스터를 포함하는 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 트랜지스터와 용량 소자를 동일 공정으로 형성할 수 있기 때문에; 용량 소자를 효율적으로 형성할 수 있다.
본 실시형태에서 나타내는 구성, 방법 등은 다른 실시형태에서 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에서 기재한 구조와는 다른 구조의 반도체 장치에 대하여, 그 구조 및 제작 방법의 일양태를 도 4의 (A) 내지 도 4의 (C), 도 5의 (A) 내지 도 5의 (D) 및 도 6을 이용하여 설명한다.
＜반도체 장치의 구성예＞
도 4의 (A) 내지 도 4의 (C)에, 반도체 장치의 예로서 탑 게이트형의 트랜지스터(170) 및 용량 소자(180)를 포함하는 반도체 장치의 상면도 및 단면도의 일례를 나타낸다. 도 4의 (A)는 상면도이며, 도 4의 (B)는 도 4의 (A)에서의 일점 쇄선 A2－B2의 단면도이며, 도 4의 (C)는 도 4의 (A)에서의 일점 쇄선 C2－D2, 일점 쇄선 E2－F2 및 일점 쇄선 G2－H2의 단면도이다.
도 4의 (A) 내지 도 4의 (C)에 나타내는 트랜지스터(170)는, 절연 표면을 가지는 기판(100) 위의 하지 절연막(102)과, 하지 절연막(102) 위의 게이트 전극(104a)과, 게이트 전극(104a)을 덮는 게이트 절연막(106a)과, 게이트 절연막(106a)에 접촉하고, 게이트 전극(104a)을 넘도록 제공된 산화물 반도체막(108)과, 산화물 반도체막(108)에 접촉하고, 게이트 전극(104a)을 넘도록 제공된 소스 전극(116a) 및 드레인 전극(116b)과, 적어도 산화물 반도체막(108), 소스 전극(116a) 및 드레인 전극(116b)을 덮는 게이트 절연막(110a)과, 게이트 절연막(110a)의 일부에 접촉하고, 게이트 전극(104a)을 넘도록 제공된 게이트 전극(112a)과, 게이트 절연막(110a) 및 게이트 전극(112a) 위의 층간막(114)을 포함한다. 게이트 전극(112a)은 소스 전극(116a) 및 드레인 전극(116b)의 일부에 중첩하는 구조로 되어 있다.
도 4의 (A)와 같이 산화물 반도체막(108)을 하지 절연막(102)의 표면 또는 피형성면에 대하여 수직인 방향으로부터 보았을 경우에, 산화물 반도체막(108)의 채널 길이 방향을 X축 방향(또는 A2－B2 방향), 채널 폭 방향을 Y축 방향(또는 E2－F2 방향)이라고 칭하는 경우가 있다. 또한, X－Y면에 수직인 방향을 Z축 방향이라고 칭하는 경우가 있다.
본 실시형태에서는, 게이트 전극(104a)은 X축 방향으로 연장되고, 게이트 전극(112a)은 Y축 방향으로 연장되어 있다.
트랜지스터(170)는 프론트 게이트 전극인 게이트 전극(112a)의 전계의 영향을 받기 어려운 영역을, 백 게이트 전극으로서 기능하는 게이트 전극(104a)의 전계에 의해 제어할 수 있기 때문에; 문턱 전압의 마이너스 시프트나 S값의 열화 등의 전기 특성의 편차를 억제할 수 있다. 또한, 백 게이트 전극의 전계에 의해 트랜지스터(170)의 온 전류를 향상시킬 수 있다. 또한, 게이트 전극(112a)이 소스 전극(116a) 및 드레인 전극(116b)의 일부에 중첩하는 구조는, 트랜지스터(170)의 외부 저항을 작게 할 수 있기 때문에, 온 전류의 저감을 억제할 수 있다.
또한, 도 4에 나타내는 용량 소자(180)는 하부 전극막(104b), 상부 전극막(112b) 및, 하부 전극막(104b)과 상부 전극막(112b)의 사이에 끼워지는 전극간 절연막(106b) 및 전극간 절연막(110b)을 구비하는 구조로 되어 있다.
＜반도체 장치의 제작 방법＞
도 5의 (A) 내지 도 5의 (D)를 이용하여, 도 4의 (A) 내지 도 4의 (C)에 나타내는 반도체 장치의 제작 공정의 일례에 대하여 설명한다.
우선, 절연 표면을 가지는 기판(100)을 준비하여, 기판(100) 위에 하지 절연막(102)을 형성한다. 다음에, 하지 절연막(102) 위에 게이트 전극(104a) 및 하부 전극막(104b)이 되는 도전막을 성막하고, 포토리소그래피법 등을 이용하여 도전막 위에 마스크를 형성하고, 상기 마스크를 이용하여 도전막의 일부를 위치 선택적으로 제거하여 게이트 전극(104a) 및 하부 전극막(104b)을 패턴 형성한다. 다음에, 게이트 전극(104a) 및 하부 전극막(104b)을 덮도록 게이트 절연막(106a) 및 전극간 절연막(106b)이 되는 절연막을 성막하고, 포토리소그래피법 등을 이용하여 절연막 위에 마스크를 형성하고, 상기 마스크를 이용하여 절연막의 일부를 위치 선택적으로 제거하여, 게이트 절연막(106a) 및 전극간 절연막(106b)을 형성한다. 다음에, 게이트 절연막(106a)에 접촉하고, 게이트 전극(104a)을 넘도록 산화물 반도체막(108)을 형성한다(도 2의 (A) 내지 도 2의 (D) 참조).
게이트 전극(104a) 및 하부 전극막(104b)을 패턴 형성할 때, 패턴 형성된 도전막의 어스펙트비(본 실시형태에서는, 밑변에 대한 높이의 비를 말함)를 높게 함으로써, 평탄한 도전막(밑변이 김)의 경우에 비해, 용량 소자(180)의 용량값을 크게 할 수 있다.
기판(100), 하지 절연막(102), 게이트 전극(104a), 하부 전극막(104b), 게이트 절연막(106a), 전극간 절연막(106b) 및 산화물 반도체막(108)의 재료 및 제작 방법 등은 실시형태 1을 참작할 수 있다.
다음에, 산화물 반도체막(108)의 일부에 접촉하고, 게이트 전극(104a)을 넘도록 소스 전극(116a) 및 드레인 전극(116b)을 형성한다(도 5의 (A) 참조).
소스 전극(116a) 및 드레인 전극(116b)의 재료 및 제작 방법 등은 실시형태 1을 참작할 수 있다.
다음에, 적어도 산화물 반도체막(108), 소스 전극(116a), 드레인 전극(116b) 및 전극간 절연막(106b)을 덮도록 게이트 절연막(110a) 및 전극간 절연막(110b)이 되는 절연막을 형성하여 에칭을 행함으로써, 게이트 절연막(110a) 및 전극간 절연막(110b)을 형성한다(도 5의 (B) 참조).
게이트 절연막(110a) 및 전극간 절연막(110b)의 재료 및 제작 방법 등은 실시형태 1을 참작할 수 있다.
다음에, 게이트 전극(112a) 및 상부 전극막(112b)이 되는 도전막을 성막하고, 포토리소그래피법 등을 이용하여 도전막 위에 마스크를 형성하고, 상기 마스크를 이용하여 게이트 전극(104a) 및 하부 전극막(104b)을 넘도록 도전막의 일부를 위치 선택적으로 제거하여 도전막을 패턴 형성한다(도 5의 (C) 참조).
패턴 형성한 도전막은 트랜지스터(170)에서는 게이트 전극(112a)으로서 기능하고, 용량 소자(180)에서는 상부 전극막(112b)으로서 기능한다. 게이트 전극(112a)은 소스 전극(116a) 및 드레인 전극(116b)의 일부에 중첩하는 구조로 되어 있다.
게이트 전극(112a) 및 상부 전극막(112b)의 재료 및 제작 방법 등은 실시형태 1을 참작할 수 있다.
또한, 다음의 구조가 이용되어도 좋다: 전극간 절연막(110b)을 제공하지 않고, 상부 전극막(112b) 대신에 앞의 소스 전극(116a) 및 드레인 전극(116b)이 되는 도전막과 같은 층에서 상부 전극막을 형성해도 좋다.
산화물 반도체막(108)이, 산화물 반도체막(108) 및 게이트 전극(104a) 사이에 제공된 게이트 절연막(106a) 및 산화물 반도체막(108) 및 게이트 전극(112a) 사이에 제공된 게이트 절연막(110a)을 통하여, 게이트 전극(104a) 및 게이트 전극(112a)에 끼워져 있는 구성으로 한다. 이로써, 산화물 반도체막(108)에의 게이트 전계 제어를 복수의 방향으로부터 행할 수 있다. 그러므로, 예를 들어 1×1017/cm3 이상으로 캐리어 농도가 높고, 트랜지스터의 온/오프의 제어를 할 수 없었던 산화물 반도체막을 포함하는 트랜지스터에 대해서도, 트랜지스터의 온/오프의 제어가 가능해진다.
다음에, 게이트 전극(112a), 상부 전극막(112b), 게이트 절연막(110a) 및 전극간 절연막(110b) 위에 층간막(114)을 형성한다(도 5의 (D) 참조).
층간막(114)의 재료 및 제작 방법 등은 실시형태 1을 참작할 수 있다.
이와 같이 하여, 트랜지스터(170) 및 용량 소자(180)를 제작할 수 있다.
도 6에 나타내는 트랜지스터(190)와 같이, 도 5의 (C)에서 도전막을 패턴 형성할 때에, 게이트 전극(112a)이 게이트 절연막(110a)을 통하여 소스 전극(116a) 및 드레인 전극(116b)과 중첩하지 않게 형성함으로써, 게이트 전극(112a)과 소스 전극(116a)간 및 게이트 전극(112a)과 드레인 전극(116b)간의 기생 용량을 저감할 수 있다.
이상에 의해, 프론트 게이트 전극으로서 기능하는 게이트 전극(112a)의 전계의 영향을 받기 어려운 영역을, 백 게이트 전극으로서 기능하는 게이트 전극(104a)의 전계에 의해 제어할 수 있기 때문에; 문턱 전압의 마이너스 시프트나 S값의 열화 등의 전기 특성의 편차를 억제할 수 있다. 또한, 백 게이트 전극의 전계에 의해 트랜지스터의 온 전류를 향상시킬 수 있다. 또한 산화물 반도체막(108)이 게이트 절연막(106a) 및 게이트 절연막(110a)을 통하여 게이트 전극(104a) 및 게이트 전극(112a)에 끼워져 있는 구성으로 한다. 이로써, 산화물 반도체막(108)에의 게이트 전계 제어를 복수의 방향으로부터 행할 수 있다. 그러므로, 예를 들어 1×1017/cm3 이상으로 캐리어 농도가 높고, 트랜지스터의 온/오프의 제어를 할 수 없었던 산화물 반도체막에 대해서도, 트랜지스터의 온/오프의 제어가 가능해진다.
따라서, 양호한 트랜지스터 특성을 가지는 산화물 반도체를 포함한 트랜지스터를 제공하고, 산화물 반도체를 포함한 트랜지스터를 포함하는 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 트랜지스터와 용량 소자를 동일 공정으로 형성할 수 있기 때문에; 용량 소자를 효율적으로 형성할 수 있다.
본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1 또는 실시형태 2에 나타내는 반도체 장치를 사용하여, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기록 횟수에도 제한이 없는 반도체 장치의 일례를, 도면을 이용하여 설명한다.
도 7의 (A) 내지 도 7의 (C)는 반도체 장치의 구성의 일례이다. 도 7의 (A)에 반도체 장치의 단면도를, 도 7의 (B)에 반도체 장치의 상면도를, 도 7의 (C)에 반도체 장치의 회로도를 각각 나타낸다. 여기서, 도 7의 (A)는 도 7의 (B)의 A3－B3에서의 단면에 상당한다.
도 7의 (A) 및 도 7의 (B)에 나타내는 반도체 장치는, 하층에 제 1 반도체 재료를 포함한 트랜지스터(460)를 포함하고, 상층에 제 2 반도체 재료를 포함한 트랜지스터(462) 및 트랜지스터(462)와 동일 공정에 의해 제작된 용량 소자(464)를 포함한다. 본 실시형태에서는, 트랜지스터(462) 및 용량 소자(464)로서 실시형태 1의 트랜지스터(150) 및 용량 소자(160)를 이용한 경우의 예를 기재하지만; 실시형태 2에서 나타내는 트랜지스터 및 용량 소자의 구조를 이용해도 좋다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 다른 금제대폭을 가지는 재료로 하는 것이 바람직하다. 예를 들면, 제 2 반도체 재료를 산화물 반도체 이외의 반도체 재료(예를 들면, 실리콘계 반도체 재료 또는 화합물계 반도체 재료)로 하고, 제 1 반도체 재료를 산화물 반도체로 하면 좋다. 산화물 반도체 이외의 재료를 포함한 트랜지스터는 고속 동작이 용이하다. 산화물 반도체를 포함한 트랜지스터는 그 특성에 의해 장시간의 전하 유지가 가능하다.
상기 트랜지스터는 모두 n채널형 트랜지스터인 것으로서 설명하지만, p채널형 트랜지스터를 이용할 수 있는 것은 말할 것도 없다. 또한, 반도체 장치에 이용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기서 나타내는 것으로 한정할 필요는 없다.
트랜지스터(460)는, 도 7의 (A)에 나타내는 바와 같이 산화물 반도체 이외의 반도체 재료(예를 들면, 실리콘, 게르마늄, 또는 화합물 반도체 재료 등. 화합물 반도체 재료로서는, 예를 들면, GaAs, InP, SiC, ZnSe, GaN, SiGe 등을 이용할 수 있음)를 포함한 기판(400)에 제공된 채널 형성 영역(416)과, 채널 형성 영역(416)을 끼우도록 제공된 불순물 영역(420)과, 불순물 영역(420)에 접촉하는 금속간 화합물 영역(424)과, 채널 형성 영역(416) 위의 게이트 절연막(408)과, 게이트 절연막(408) 위의 게이트 전극(410)을 포함한다. 단 도면에서, 명시적으로는 소스 전극이나 드레인 전극을 가지지 않는 경우가 있지만, 편의상, 이러한 상태를 포함하여 트랜지스터라고 부르는 경우가 있다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위해서, 소스 영역이나 드레인 영역을 포함하여 "소스 전극"이나 "드레인 전극"이라고 표현하는 경우가 있다. 즉, 본 명세서에서, "소스 전극"이라는 기재에는, 소스 영역이 포함될 수 있다. 단 트랜지스터(460)를 포함하는 층에 제공된 각 반도체 소자는, 격벽(490)에 의해 각각이 분리되어 있다.
기판(400) 위의 트랜지스터(460)를 덮도록 절연막(428), 및 절연막(430)이 제공되어 있다. 단 트랜지스터(460)에서, 게이트 전극(410)의 측면에 측벽 절연막(사이드 월 절연막)을 형성하여 불순물 농도가 다른 영역을 포함한 불순물 영역(420)으로 해도 좋다.
단결정 반도체 기판을 이용하여 형성된 트랜지스터(460)는, 고속 동작이 가능하다. 그러므로, 상기 트랜지스터를 판독용의 트랜지스터로서 이용함으로써, 정보의 판독을 고속으로 행할 수 있다. 트랜지스터(460)를 덮도록 절연막을 2층 형성한다. 그리고, 절연막(428) 및 절연막(430) 위에 트랜지스터(462) 및 용량 소자(464)를 형성하는 사전 처리로서 절연막(428) 및 절연막(430)에 제거 처리(예를 들면, CMP 처리)를 행하여, 절연막(428) 및 절연막(430)을 평탄화하고, 동시에 게이트 전극(410)의 상면을 노출시킨다.
절연막(428) 및 절연막(430)은 대표적으로는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막 등의 무기 절연막을 이용할 수 있다. 절연막(428) 및 절연막(430)은 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 형성할 수 있다.
또한, 폴리이미드, 아크릴 수지, 벤조사이클로부텐계 수지 등의 유기 재료를 이용할 수 있다. 또 상기 유기 재료 외에, 저유전율 재료(low－k 재료) 등을 이용할 수 있다. 유기 재료를 이용하는 경우, 스핀 코트법, 인쇄법 등의 습식법에 의해 절연막(428) 및 절연막(430)을 형성해도 좋다.
단 본 실시형태에서, 절연막(428)으로서 질화 실리콘막, 절연막(430)으로서 산화 실리콘막을 이용한다.
본 실시형태에서는, 제거 처리(예를 들면, CMP 처리)에 의해 충분히 평탄화한 절연막(428) 및 절연막(430)(바람직하게는 절연막(428) 및 절연막(430) 표면의 평균면 조도는 0.15nm 이하)의 위에, 제 1 층간막(442) 및 제 2 층간막(444)이 형성되어 있다. 제 1 층간막(442) 및 제 2 층간막(444)은 실시형태 1의 하지 절연막(102)과 같은 방법 및 재료를 이용하여 형성할 수 있다.
또한, 제 1 층간막(442) 및 제 2 층간막(444)에 형성한 개구를 통하여 게이트 전극(410)과 전기적으로 접속된 배선(446)이 제 2 층간막(444) 위에 제공되고, 배선(446)을 형성함으로써 생긴 단차를 평탄하게 하는 평탄화막으로서 기능하는 제 3 층간막(448)이 제공되어 있다. 배선(446)은 실시형태 1의 소스 전극(116a) 및 드레인 전극(116b)과 같은 방법 및 재료를 이용하여 형성할 수 있다. 또한, 제 3 층간막(448)은 실시형태 1의 층간막(114)과 같은 방법 및 재료를 이용하여 형성할 수 있다.
또한, 제 3 층간막(448) 위에는, 하층(트랜지스터(460)를 포함하는 층)과 상층(트랜지스터(462)를 포함하는 층)의 사이에 트랜지스터의 특성에 영향을 미칠 수 있는 불순물의 이동을 억제하는 기능을 가지는 제 4 층간막(450)이 제공되고, 제 4 층간막(450) 위에는, 트랜지스터(462)의 게이트 전극(104a) 및 용량 소자(464)의 하부 전극막(104b)이 제공되어 있다. 제 4 층간막(450), 게이트 전극(104a) 및 하부 전극막(104b) 위에는, 트랜지스터(462)의 산화물 반도체막(108)에 산소를 공급하는 기능을 가지는 하지 절연막(452)이 제공되어 있다. 제 4 층간막(450)으로서는, 구리나 알루미늄이 산화물 반도체막(108)에 이르는 것을 방지하기 위한 배리어막을 형성하는 것이 바람직하다. 구리나 알루미늄의 이동을 저해하는 배리어막으로서는, 질화 탄탈막, 텅스텐막, 질화 텅스텐막, 몰리브덴막, 질화 몰리브덴막, 티탄막, 질화 티탄막, 크롬막, 질화 크롬막을 들 수 있다. 또한, 하지 절연막(452)으로서는, 실시형태 1의 하지 절연막(102)과 같은 방법 및 재료를 이용하여 형성할 수 있다.
그리고, 트랜지스터(462)의 드레인 전극(116b)과 전기적으로 접속되는 배선(456)이, 전극간 절연막(110b), 전극간 절연막(106b), 제 4 층간막(450) 및 하지 절연막(452)에 제공된 개구부를 통해 배선(446)과 전기적으로 접속되어 있다. 배선(446)은 용량 소자(464)의 하부 전극막(104b)과 전기적으로 접속되어 있다. 소스 전극(116a) 및 드레인 전극(116b)은 층간막(114) 위에 제공되고, 소스 전극(116a) 및 드레인 전극(116b) 위에는 보호막(458)이 제공되어 있다. 보호막(458)은 층간막(114)과 같은 방법 및 재료를 이용하여 형성하면 좋다. 단 본 실시형태의 트랜지스터와 용량 소자의 구조나 각 구성 요소는 실시형태 1을 참작할 수 있다.
도 7의 (A)에 나타내는 트랜지스터(462)는 채널 형성 영역에 산화물 반도체 재료를 포함한 트랜지스터이다. 여기서, 트랜지스터(462)에 포함되는 산화물 반도체막(108)은 상술한 실시형태에 기재한 바와 같이, 수분이나 수소 등의 불순물이 최대한 제거되어 고순도화된 것이 바람직하다. 또한, 산소 결손을 충분히 메울 수 있는 것이 바람직하다. 이러한 산화물 반도체막을 이용함으로써, 오프 전류가 매우 작은 트랜지스터(462)를 만들 수 있다.
트랜지스터(462)는 오프 전류가 매우 작기 때문에, 이것을 이용함으로써 장기에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작을 필요로 하지 않거나, 혹은 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 할 수 있기 때문에, 소비 전력을 충분히 저감할 수 있다.
도 7의 (A) 및 도 7의 (B)에서 트랜지스터(460)와 트랜지스터(462)는 적어도 일부가 중첩되도록 제공되어 있다. 트랜지스터(460)의 소스 영역 또는 드레인 영역과 산화물 반도체막(108)의 일부가 중첩되도록 제공되어 있는 것이 바람직하다. 또한, 트랜지스터(460) 및 용량 소자(464)가 중첩되도록 제공되어 있는 것이 바람직하다. 예를 들면, 용량 소자(464)의 하부 전극막(104b) 및 상부 전극막(112b)은 트랜지스터(460)와 적어도 일부가 중첩되어 제공되어 있다. 이러한 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 도모할 수 있기 때문에; 고집적화를 도모할 수 있다.
단 본 실시형태에서는, 트랜지스터(460)의 게이트 전극(410)과 트랜지스터(462)의 드레인 전극(116b)은 배선(446) 및 배선(456)을 통하여 전기적으로 접속되어 있지만; 직접 접속되어 있어도 좋다. 또한, 본 실시형태에서는, 트랜지스터(460)를 포함하는 층과 트랜지스터(462)를 포함하는 층의 사이에, 제 1 층간막(442) 내지 제 4의 층간막(450) 및 하지 절연막(452)이 제공되어 있지만; 반드시 모든 막이 필요하지는 않고, 어느 막을 형성할지에 대해서는 반도체 장치에 필요한 특성, 신뢰성 및 비용 등을 고려하여, 실시자가 적절히 선택하면 좋다.
다음에, 도 7의 (A) 및 도 7의 (B)에 대응하는 회로 구성의 일례를 도 7의 (C)에 나타낸다.
도 7의 (C)에서, 제 1 배선(1st Line)과 트랜지스터(460)의 소스 전극이 전기적으로 접속된다. 제 2 배선(2nd Line)과 트랜지스터(460)의 드레인 전극이 전기적으로 접속되어 있다. 제 3 배선(3rd Line)과 트랜지스터(462)의 소스 전극(또는 드레인 전극)이 전기적으로 접속된다. 제 4 배선(4th Line)과 트랜지스터(462)의 게이트 전극이 전기적으로 접속되어 있다. 트랜지스터(460)의 게이트 전극과 트랜지스터(462)의 드레인 전극(또는 소스 전극)은 용량 소자(464)의 전극의 한쪽과 전기적으로 접속된다. 제 5 배선(5th Line)과 용량 소자(464)의 전극의 다른 한쪽이 전기적으로 접속되어 있다.
도 7의 (C)에 나타내는 반도체 장치에서는, 트랜지스터(460)의 게이트 전극의 전위를 유지할 수 있다는 특징을 살림으로써, 다음과 같이, 정보의 기록, 유지, 판독이 가능하다. 트랜지스터(460)는 활성층(채널 형성 영역이라고도 할 수 있음)에 산화물 반도체(Oxide Semiconductor(OS))를 포함하고 있기 때문에, 트랜지스터의 회로 기호의 옆에 "OS"라는 부호를 붙였다. 본 명세서의 설명에서 이용하는 다른 도면에 대해서도 "OS"라는 부호를 붙인 트랜지스터는 상술한 바와 같은 의미를 가진다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(462)가 온 상태가 되는 전위로 하고, 트랜지스터(462)를 온 상태로 한다. 이것에 의해, 제 3 배선의 전위가 트랜지스터(460)의 게이트 전극, 및 용량 소자(464)에 부여된다. 즉, 트랜지스터(460)의 게이트 전극에는, 소정의 전하가 부여된다(기록). 여기에서는, 다른 2개의 전위 레벨을 부여하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 한쪽이 부여되는 것으로 한다. 그 후, 제 4 배선의 전위를 트랜지스터(462)가 오프 상태가 되는 전위로 하고, 트랜지스터(462)를 오프 상태로 한다. 따라서, 트랜지스터(460)의 게이트 전극에 부여된 전하가 유지된다(유지).
트랜지스터(462)의 오프 전류는 매우 작기 때문에, 트랜지스터(460)의 게이트 전극의 전하는 장시간에 걸쳐서 유지된다.
다음에 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)를 공급한 상태로, 제 5 배선에 적절한 전위(판독 전위)를 부여하면, 트랜지스터(460)의 게이트 전극에 유지된 전하량에 따라, 제 2 배선은 다른 전위를 취한다. 일반적으로, 트랜지스터(460)를 n채널형으로 하면, 트랜지스터(460)의 게이트 전극에 High 레벨 전하가 부여된 경우의 외관의 문턱 전압 Vth _H는 트랜지스터(460)의 게이트 전극에 Low 레벨 전하가 부여된 경우의 외관의 문턱 전압 Vth _L보다 낮아지기 때문이다. 여기서, 외관의 문턱 전압은 트랜지스터(460)를 "온 상태"로 하기 위해서 필요한 제 5 배선의 전위를 말한다. 따라서, 제 5 배선의 전위를 Vth_H와 Vth_L의 사이의 전위 V0로 함으로써, 트랜지스터(460)의 게이트 전극에 부여된 전하를 판별할 수 있다. 예를 들면, 기록에서, High 레벨 전하가 부여된 경우에는, 제 5 배선의 전위가 V0의 (＞Vth_H)가 되면, 트랜지스터(460)는 "온 상태"가 된다. Low 레벨 전하가 부여된 경우에는, 제 5 배선의 전위가 V0의 (＜Vth _L)가 되어도, 트랜지스터(460)는 "오프 상태"인 채이다. 그러므로, 제 2 배선의 전위를 보는 것으로, 유지되어 있는 정보를 판독할 수 있다.
단 메모리 셀을 어레이 형상으로 배치하여 이용하는 경우, 원하는 메모리 셀의 정보만을 판독할 수 있는 것이 필요하다. 이와 같이 정보를 판독하지 않는 경우에는, 게이트 전극 상태에 관계없이 트랜지스터(460)가 "오프 상태"가 되는 전위, 즉, Vth_H보다 작은 전위를 제 5 배선에 공급하면 좋다. 또는, 게이트 전극 상태에 관계없이 트랜지스터(460)가 "온 상태"가 되는 전위, 즉, Vth_L보다 큰 전위를 제 5 배선에 부여하면 좋다.
본 실시형태에 나타내는 반도체 장치에서는, 채널 형성 영역에 산화물 반도체를 이용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써, 매우 장기에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작이 불필요하거나, 또는, 리프레시 동작의 빈도를 매우 낮게 할 수 있기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직함)에도, 장기에 걸쳐 기억 내용을 유지할 수 있다.
또한, 본 실시형태에 나타내는 반도체 장치에서는, 정보의 기록에 높은 전압을 필요로 하지 않고, 소자의 열화 문제도 없다. 예를 들면, 종래의 비휘발성 메모리와 같이, 플로팅 게이트에의 전자의 주입이나, 플로팅 게이트로부터의 전자의 추출을 행할 필요가 없기 때문에, 게이트 절연막의 열화 문제가 전혀 생기지 않는다. 즉, 개시하는 발명에 따른 반도체 장치에서는, 종래의 비휘발성 메모리에서 문제가 되고 있는 재기록 가능 횟수에 제한은 없고, 신뢰성이 비약적으로 향상된다. 또한 트랜지스터의 온 상태, 오프 상태에 따라 정보의 기록을 하기 때문에, 고속의 동작도 용이하게 실현될 수 있다.
이상에 의해, 프론트 게이트 전극으로서 기능하는 게이트 전극(112a)의 전계의 영향을 받기 어려운 영역을, 백 게이트 전극으로서 기능하는 게이트 전극(104a)의 전계에 의해 제어할 수 있기 때문에; 문턱 전압의 마이너스 시프트나 S값의 열화 등의 전기 특성의 편차를 억제할 수 있다. 또한, 백 게이트 전극의 전계에 의해 트랜지스터의 온 전류를 향상시킬 수 있다. 또한 산화물 반도체막(108)이 게이트 절연막(106a) 및 게이트 절연막(110a)을 통하여 게이트 전극(104a) 및 게이트 전극(112a)에 끼워져 있는 구성으로 한다. 이로써, 산화물 반도체막(108)에의 게이트 전계 제어를 복수의 방향으로부터 행할 수 있다. 그러므로, 예를 들어 1×1017/cm3 이상으로 캐리어 농도가 높고, 트랜지스터의 온/오프의 제어를 할 수 없었던 산화물 반도체막에 대해서도, 트랜지스터의 온/오프의 제어가 가능해진다.
또한, 미세화 및 고집적화를 실현하고, 또한 높은 전기적 특성이 부여된 반도체 장치, 및 이 반도체 장치의 제작 방법을 제공할 수 있다.
본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 4)
본 실시형태에서는, 실시형태 1 또는 실시형태 2에 나타내는 반도체 장치를 사용하여, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기록 횟수에도 제한이 없는 반도체 장치에 대하여, 실시형태 3에 나타낸 구성과 다른 구성에 대하여, 도 8의 (A) 및 도 8의 (B) 및 도 9의 (A) 및 도 9의 (B)를 이용하여 설명을 행한다.
도 8의 (A)는 반도체 장치의 회로 구성의 일례를 나타내고, 도 8의 (B)는 반도체 장치의 일례를 나타내는 개념도이다. 우선, 도 8의 (A)에 나타내는 반도체 장치에 대하여 설명을 실시하고, 이어서 도 8의 (B)에 나타내는 반도체 장치에 대하여, 이하에 설명을 행한다.
도 8의 (A)에 나타내는 반도체 장치에서, 비트선(BL)과 트랜지스터(462)의 소스 전극 또는 드레인 전극은 전기적으로 접속되고, 워드선(WL)과 트랜지스터(462)의 게이트 전극과는 전기적으로 접속되고, 트랜지스터(462)의 소스 전극 또는 드레인 전극과 용량 소자(464)의 제 1 단자와는 전기적으로 접속되어 있다.
다음에, 도 8의 (A)에 나타내는 반도체 장치(메모리 셀(650))에 정보의 기록 및 유지를 행하는 경우에 대하여 설명한다.
우선, 워드선(WL)의 전위를 트랜지스터(462)가 온 상태가 되는 전위로 하고, 트랜지스터(462)를 온 상태로 한다. 이것에 의해, 비트선(BL)의 전위가 용량 소자(464)의 제 1 단자에 부여된다(기록). 그 후, 워드선(WL)의 전위를 트랜지스터(462)가 오프 상태가 되는 전위로 하고, 트랜지스터(462)를 오프 상태로 한다. 따라서, 용량 소자(464)의 제 1 단자의 전위가 유지된다(유지).
산화물 반도체를 포함한 트랜지스터(462)는 오프 전류가 매우 작다는 특징을 가지고 있다. 그러므로, 트랜지스터(462)를 오프 상태로 함으로써, 용량 소자(464)의 제 1 단자의 전위(혹은 용량 소자(464)에 축적된 전하)를 매우 장시간에 걸쳐서 유지할 수 있다.
다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(462)가 온 상태가 되면, 부유 상태인 비트선(BL)과 용량 소자(464)가 도통하여, 비트선(BL)와 용량 소자(464)의 사이에서 전하가 재분배된다. 그 결과, 비트선(BL)의 전위가 변화한다. 비트선(BL)의 전위의 변화량은 용량 소자(464)의 제 1 단자의 전위(혹은 용량 소자(464)에 축적된 전하)에 따라 다른 값을 취한다.
예를 들면, 용량 소자(464)의 제 1 단자의 전위를 V, 용량 소자(464)의 용량을 C, 비트선(BL)이 가지는 용량 성분(이하, 비트선 용량이라고도 함)을 CB, 전하가 재분배되기 전의 비트선(BL)의 전위를 VB0라고 하면, 전하가 재분배된 후의 비트선(BL)의 전위는 (CB×VB0＋C×V)/(CB＋C)가 된다. 따라서, 메모리 셀(650)의 상태로서 용량 소자(464)의 제 1 단자의 전위가 V1과 V0의 (V1＞V0)의 2개 상태를 취한다고 하면, 전위 V1를 유지하는 경우의 비트선(BL)의 전위(=(CB×VB0＋C×V1)/(CB＋C))는, 전위 V0를 유지하는 경우의 비트선(BL)의 전위(=(CB×VB0＋C×V0)/(CB＋C))보다 높아지는 것을 알 수 있다.
그리고, 비트선(BL)의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
이와 같이, 도 8의 (A)에 나타내는 반도체 장치는 트랜지스터(462)의 오프 전류가 매우 작다는 특징으로부터, 용량 소자(464)에 축적된 전하는 장시간에 걸쳐서 유지할 수 있다. 즉, 리프레시 동작이 불필요해지거나, 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우에도, 장기에 걸쳐 기억 내용을 유지할 수 있다.
다음에, 도 8의 (B)에 나타내는 반도체 장치에 대하여, 설명을 행한다.
도 8의 (B)에 나타내는 반도체 장치는, 상부에 기억 회로로서 도 8의 (A)에 나타낸 메모리 셀(650)을 복수 포함하는 메모리 셀 어레이(651a) 및 메모리 셀 어레이(651b)를 포함하고, 하부에, 메모리 셀 어레이(651)(메모리 셀 어레이(651a) 및 메모리 셀 어레이(651b))를 동작시키기 위해 필요한 주변 회로(653)를 포함한다. 단 주변 회로(653)는 메모리 셀 어레이(651)와 전기적으로 접속되어 있다. 이러한 구성으로 함으로써, 반도체 장치의 소형화를 도모할 수 있다.
주변 회로(653)에 제공되는 트랜지스터는 트랜지스터(462)와는 다른 반도체 재료를 이용하는 것이 보다 바람직하다. 예를 들면, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소 등을 이용할 수 있고, 단결정 반도체를 이용하는 것이 바람직하다. 그 밖에, 유기 반도체 재료 등을 이용해도 좋다. 이러한 반도체 재료를 포함한 트랜지스터는 충분한 고속 동작이 가능하다. 따라서, 이 트랜지스터에 의해, 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 매우 적절하게 실현할 수 있다.
단 도 8의 (B)에 나타낸 반도체 장치에서는, 2개의 메모리 셀 어레이(651)(메모리 셀 어레이(651a)와 메모리 셀 어레이(651b))가 적층된 구성을 예시했지만; 적층하는 메모리 셀 어레이의 수는 이것으로 한정되지 않는다. 3개 이상의 메모리 셀 어레이를 적층하는 구성으로 해도 좋다.
다음에, 도 8의 (A)에 나타낸 메모리 셀(650)의 구체적인 구성에 대하여 도 9의 (A) 및 도 9의 (B)를 이용하여 설명을 행한다.
도 9의 (A) 및 도 9의 (B)는 메모리 셀(650)의 구성의 일례이다. 도 9의 (A)에 메모리 셀(650)의 단면도를, 도 9의 (B)에 메모리 셀(650)의 상면도를 각각 나타낸다. 여기서, 도 9의 (A)는 도 9의 (B)의 A4－B4에서의 단면에 상당한다.
하지 절연막(452) 위에 제공된 트랜지스터(462)는 실시형태 1 또는 실시형태 3에서 나타낸 구성과 동일한 구성으로 할 수 있다.
도 9의 (A) 및 도 9의 (B)에 나타내는 반도체 장치는, 상층에 제 2 반도체 재료를 포함하여 구성되는 트랜지스터(462) 및 트랜지스터(462)와 동일 공정에 의해 제작된 용량 소자(464)를 포함한다. 또한, 하층에 제 1 반도체 재료를 포함하여 구성되는 트랜지스터 (492)를 포함한다. 본 실시형태에서는, 트랜지스터(462) 및 용량 소자(464)로서 실시형태 1의 트랜지스터(150) 및 용량 소자(160)를 이용한 경우의 예를 기재하지만; 상술한 것 이외의 실시형태로 나타내는 트랜지스터 및 용량 소자의 구조를 이용해도 좋다.
트랜지스터(462)의 게이트 전극(104a)이 용량 소자(464)의 하부 전극막(104b)과, 트랜지스터(462)의 게이트 절연막(106a)이 용량 소자(464)의 전극간 절연막(106b)과, 트랜지스터(462)의 게이트 절연막(110a)이 용량 소자(464)의 전극간 절연막(110b)과, 트랜지스터(462)의 게이트 전극(112a)이 용량 소자(464)의 상부 전극막(112b)과 각각 동일 재료 및 동일 공정에 의해 형성되어 있다. 그리고, 트랜지스터(462)와 용량 소자(464)는 배선(456)에 의해 전기적으로 접속되어 있다.
트랜지스터(462) 및 용량 소자(464)의 위에는 층간막(114)이 제공되고, 층간막(114) 위에 메모리 셀(650)과 인접하는 메모리 셀(650)을 접속하기 위하여 드레인 전극(116b)이 제공되어 있다. 단 드레인 전극(116b)은 도 8의 (A)의 회로도에서의 비트선(BL)에 상당한다.
도 9의 (A)에 나타내는 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 도모할 수 있기 때문에; 고집적화를 도모할 수 있다.
이상과 같이, 하지 절연막(452) 위에 형성된 복수의 메모리 셀은 산화물 반도체를 포함한 트랜지스터에 의해 형성되어 있다. 산화물 반도체를 포함한 트랜지스터는 오프 전류가 작기 때문에, 이것을 이용함으로써 장기에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수 있다.
단 도 9의 (A)와 같이, 실시형태 3과 마찬가지로 트랜지스터(462)를 포함하는 층의 아래에 트랜지스터(492)를 포함하는 층 등 복수의 층을 적층해도 좋다. 예를 들면, 도 9의 (A)에서는, 단결정 반도체 기판을 활성층으로서 이용한 트랜지스터(492) 및, MOS 구조의 용량 소자(494)를 포함하는 층이 트랜지스터(462)를 포함하는 층의 아래에 제공되어 있다. 단 트랜지스터(492) 및, MOS 구조의 용량 소자(494)를 포함하는 층에 제공된 각 반도체 소자는 격벽(490)에 의해 각각이 분리되어 있다.
이와 같이, 산화물 반도체 이외의 재료를 포함한 트랜지스터(다시 말하면, 충분한 고속 동작이 가능한 트랜지스터)를 포함한 주변 회로와 산화물 반도체를 포함한 트랜지스터(보다 넓은 의미로는, 충분히 오프 전류가 작은 트랜지스터)를 포함한 기억 회로 일체를 구비함으로써, 지금까지 없는 특징을 가지는 반도체 장치를 실현할 수 있다. 또한, 주변 회로와 기억 회로를 적층 구조로 함으로써, 반도체 장치의 집적화를 도모할 수 있다.
이상에 의해, 프론트 게이트 전극으로서 기능하는 게이트 전극(112a)의 전계의 영향을 받기 어려운 영역을, 백 게이트 전극으로서 기능하는 게이트 전극(104a)의 전계에 의해 제어할 수 있기 때문에; 문턱 전압의 마이너스 시프트나 S값의 열화 등의 전기 특성의 편차를 억제할 수 있다. 또한, 백 게이트 전극의 전계에 의해 트랜지스터의 온 전류를 향상시킬 수 있다. 또한 산화물 반도체막(108)이 게이트 절연막(106a) 및 게이트 절연막(110a)을 통하여 게이트 전극(104a) 및 게이트 전극(112a)에 끼워져 있는 구성으로 한다. 이로써, 산화물 반도체막(108)에의 게이트 전계 제어를 복수의 방향으로부터 행할 수 있다. 그러므로, 예를 들어 1×1017/cm3 이상으로 캐리어 농도가 높고, 트랜지스터의 온/오프의 제어를 할 수 없었던 산화물 반도체막에 대해서도, 트랜지스터의 온/오프의 제어가 가능해진다.
또한, 미세화 및 고집적화를 실현하고, 또한 높은 전기적 특성을 가지는 반도체 장치, 및 이 반도체 장치의 제작 방법을 제공할 수 있다.
본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 명세서에 나타내는 트랜지스터를 사용한 반도체 장치의 다른 예로서 논리 회로인 NOR형 회로, 및 NAND형 회로를 도 14의 (A) 내지 도 14의 (C)에 나타낸다. 도 14의 (B)는 NOR형 회로이며, 도 14의 (C)는 NAND형 회로이다. 도 14의 (A)는 도 14의 (B)의 NOR형 회로에서의 트랜지스터(802) 및 트랜지스터(803)의 구조를 나타내는 단면도이다.
도 14의 (B) 및 도 14의 (C)에 나타내는 NOR형 회로 및 NAND형 회로에서는, p채널형 트랜지스터인 트랜지스터(801), 트랜지스터(802), 트랜지스터(811), 트랜지스터(814)는, 실시형태 3에서 나타낸 트랜지스터(460)와 같은 구성으로 할 수 있다. 본 실시형태에서는, n형의 도전형을 가지는 반도체 재료를 이용한 기판(800)(예를 들면, n형 단결정 실리콘 기판)에 p형을 부여하는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 도입하여 p형 불순물 영역을 포함하는 p채널형 트랜지스터를 형성한다.
또한, n채널형 트랜지스터인 트랜지스터(803), 트랜지스터(804), 트랜지스터(812), 트랜지스터(813)는, 실시형태 1에 나타내는 트랜지스터(150)와 같은 구조를 가지는 채널 형성 영역에 산화물 반도체막을 포함한 트랜지스터를 적용한다.
도 14의 (A) 내지 도 14의 (C)에 나타내는 NOR형 회로 및 NAND형 회로에서는, 트랜지스터(803), 트랜지스터(804), 트랜지스터(812), 트랜지스터(813)는, 산화물 반도체막의 박막화된 채널 형성 영역을 포함하기 때문에; 이 트랜지스터의 문턱 전압의 마이너스 방향에의 시프트를 억제할 수 있다. 또한, 절연막을 통하여 산화물 반도체막을 끼우도록 2개의 게이트 전극이 제공되어 있다. 한쪽의 게이트 전극을 소위 백 게이트로서 이용한다. 백 게이트의 전위를 적절히 제어하고, 예를 들면 GND로 함으로써 트랜지스터(803), 트랜지스터(804), 트랜지스터(812), 트랜지스터(813)의 문턱 전압을 보다 플러스로 하여; 노멀리-오프의 트랜지스터로 할 수 있다.
본 실시형태는, NOR형 회로에서 트랜지스터(803) 및 트랜지스터(804)에 제공되어 백 게이트로서 기능할 수 있는 게이트 전극끼리 전기적으로 접속하고, NAND형 회로에서 트랜지스터(812) 및 트랜지스터(813)에 제공되어 백 게이트로서 기능하는 게이트 전극끼리 전기적으로 접속하는 예를 나타낸다. 단, 이것으로 한정되지 않고, 상기 백 게이트로서 기능하는 게이트 전극은 각각 독립하여 전기적으로 제어되는 구조여도 좋다.
도 14의 (A)에 나타내는 반도체 장치는 기판(800)으로서 단결정 실리콘 기판을 이용하고, 이 단결정 실리콘 기판을 이용하여 트랜지스터(802)를 형성하고, 트랜지스터(802) 위에 산화물 반도체막을 채널 형성 영역을 포함한 트랜지스터(803)를 적층하는 예이다. 기판(800) 위에는 트랜지스터(802)를 둘러싸도록 소자 분리 절연층(806)이 제공되어 있다.
트랜지스터(803)의 게이트 전극(841a)과 전기적으로 접속된 전극(841b)은 게이트 절연막(843) 및 절연막(839)에 제공된 컨택트홀을 통하여, 트랜지스터(803)와 같은 층에 제공된 전극(835)과 전기적으로 접속되어 있다. 전극(835)은 절연막(836) 및 절연막(833)에 제공된 컨택트홀을 통하여, 배선(832)과 전기적으로 접속되어 있다. 도 14의 (A)에는 명시적으로 도시하지 않지만, 배선(832)은 절연막(830), 절연막(828) 및 절연막(826)에 제공된 컨택트홀을 통하여, 트랜지스터(802)의 게이트 전극(821)과 전기적으로 접속되어 있다. 따라서, 트랜지스터(803)의 게이트 전극(841a)은 트랜지스터(802)의 게이트 전극(821)과 전기적으로 접속되어 있다.
또한, 도 14의 (A)에는 명시적으로 도시하지 않았지만, 트랜지스터(802)의 전극(825)은 배선(834)과 전기적으로 접속되어 있고, 배선(834)은 전극(831)을 통하여 트랜지스터(803)의 전극(845)과 전기적으로 접속되어 있다. 따라서, 트랜지스터(802)의 전극(825)과 트랜지스터(803)의 전극(845)은 전기적으로 접속되어 있다.
단, 트랜지스터(802)의 전극(또는 게이트 전극)과 트랜지스터(803)의 전극(또는 게이트 전극)과의 전기적인 접속은 도 14의 (A)에 나타내는 구성에 한정되지 않고, 사이에 끼우는 전극(또는 배선), 절연막의 구성은 적절히 설정할 수 있다.
도 14의 (A)에 나타내는 바와 같이, 트랜지스터(802)와 트랜지스터(803)를 중첩하여 구성하는 것은, 반도체 장치의 점유 면적의 저감을 도모할 수 있기 때문에, 고집적화를 도모할 수 있다. 또한, 트랜지스터(802)는 노멀리-오프를 실현할 수 있는 트랜지스터이기 때문에, 논리 회로의 제어를 정확하게 행할 수 있다.
이상과 같이, 미세화 및 고집적화를 실현하고, 또한 높은 전기적 특성을 가지는 반도체 장치, 및 이 반도체 장치의 제작 방법을 제공할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 6)
상기 실시형태에 개시한 트랜지스터를 적어도 일부에 이용하여 CPU(Central Processing Unit)를 형성할 수 있다.
도 10의 (A)는 CPU의 구체적인 구성을 나타내는 블록도이다. 도 10의 (A)에 나타내는 CPU는 기판(1190) 위에, 연산 회로(ALU：Arithmetic logic unit)(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(Bus I/F)(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(ROM I/F)(1189)를 포함하고 있다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 이용한다. ROM(1199) 및 ROM 인터페이스(1189)는 별도 칩에 제공해도 좋다. 물론, 도 10의 (A)에 나타내는 CPU는 그 구성을 간략화하여 나타낸 일례에 지나지 않고, 실제의 CPU는 그 용도에 의해 다양한 구성을 가지고 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되어 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코드된 명령에 기초하여 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 인터럽트 컨트롤러(1194)는 CPU의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU 상태에 따라 레지스터(1196)의 판독이나 기록을 행한다.
타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면, 타이밍 컨트롤러(1195)는 기준 클록 신호(CLK1)를 바탕으로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 포함하고 있어 내부 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
도 10의 (A)에 나타내는 CPU에서는, 레지스터(1196)에 메모리 셀이 제공되어 있다. 레지스터(1196)의 메모리 셀에는 상기 실시형태에 기재되어 있는 반도체 장치를 포함한 메모리 셀을 이용할 수 있다.
도 10의 (A)에 나타내는 CPU에서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에서의 유지 동작의 선택을 행한다. 즉, 레지스터(1196)에 포함되는 메모리 셀에서, 논리(값)를 반전시키는 논리 소자에 의한 데이터의 유지를 행할지, 용량 소자에 의한 데이터의 유지를 행할지를 선택한다. 논리(값)를 반전시키는 논리 소자에 의한 데이터의 유지가 선택되는 경우, 레지스터(1196) 내의 메모리 셀에 전원 전압을 공급한다. 용량 소자에 의한 데이터의 유지가 선택되는 경우, 용량 소자에의 데이터를 재기록하여 레지스터(1196) 내의 메모리 셀에의 전원 전압의 공급을 정지할 수 있다.
전원 정지에 관해서는, 도 10의 (B) 또는 도 10의 (C)에 나타내는 바와 같이, 메모리 셀군과 전원 전위 VDD 또는 전원 전위 VSS가 부여되는 노드간에, 스위칭 소자를 형성함으로써 행할 수 있다. 이하에 도 10의 (B) 및 도 10의 (C)의 회로의 설명을 행한다.
도 10의 (B) 및 도 10의 (C)에서는, 메모리 셀에의 전원 전위의 공급을 제어하는 스위칭 소자에, 상기 실시형태에 개시한 트랜지스터를 포함한 기억 회로의 구성의 일례를 나타낸다.
도 10의 (B)에 나타내는 기억 장치는, 스위칭 소자(1141)와 메모리 셀(1142)을 복수 포함하는 메모리 셀군(1143)을 포함하고 있다. 구체적으로, 각 메모리 셀(1142)에는 상기 실시형태에 기재되어 있는 메모리 셀을 이용할 수 있다. 메모리 셀군(1143)에 포함되는 각 메모리 셀(1142)에는 스위칭 소자(1141)를 통하여, 하이 레벨의 전원 전위(VDD)가 공급된다. 또한 메모리 셀군(1143)에 포함되는 각 메모리 셀(1142)에는 신호(IN)의 전위와, 로우 레벨의 전원 전위(VSS)의 전위가 공급된다.
도 10의 (B)에서는, 스위칭 소자(1141)로서 상기 실시형태에 개시한 트랜지스터를 이용한다. 이 트랜지스터는 그 게이트 전극에 부여되는 신호(SigA)에 의해 스위칭이 제어된다.
단 도 10의 (B)에서는, 스위칭 소자(1141)가 트랜지스터를 1개만 포함하는 구성을 나타내지만; 특별히 한정되지 않는다. 스위칭 소자(1141)는 트랜지스터를 복수 포함하고 있어도 좋다. 스위칭 소자(141)가 스위칭 소자로서 기능하는 트랜지스터를 복수 포함하고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
도 10의 (B)에서는, 스위칭 소자(1141)에 의해 메모리 셀군(1143)에 포함되는 각 메모리 셀(1142)에의 하이 레벨의 전원 전위(VDD)의 공급이 제어되지만, 스위칭 소자(1141)에 의해 로우 레벨의 전원 전위(VSS)의 공급이 제어되어도 좋다.
도 10의 (C)에는 메모리 셀군(1143)에 포함되는 각 메모리 셀(1142)에 스위칭 소자(1141)를 통하여, 로우 레벨의 전원 전위(VSS)가 공급되는 기억 장치의 일례를 나타낸다. 스위칭 소자(1141)에 의해, 메모리 셀군(1143)에 포함되는 각 메모리 셀(1142)에의 로우 레벨의 전원 전위(VSS)의 공급을 제어할 수 있다.
메모리 셀군과 전원 전위(VDD) 또는 전원 전위(VSS)가 부여되는 노드간에 스위칭 소자를 제공하여 일시적으로 CPU의 동작을 정지하고, 전원 전압의 공급을 정지한 경우에도 데이터를 유지할 수 있고; 따라서, 소비 전력을 저감할 수 있다. 구체적으로는, 예를 들면, 퍼스널 컴퓨터의 유저가 키보드 등의 입력 장치에의 정보의 입력을 정지하고 있는 동안에도 CPU의 동작을 정지할 수 있고, 그것에 의해 소비 전력을 저감할 수 있다.
여기에서는, CPU를 예로 들어 설명했지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용 가능하다.
본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 7)
본 명세서에 개시하는 반도체 장치는 다양한 전자 기기(유기기도 포함함)에 적용할 수 있다. 전자 기기로서는, 텔레비전, 모니터 등의 표시 장치, 조명 장치, 데스크탑형 혹은 노트형의 퍼스널 컴퓨터, 워드 프로세서, DVD(Digital Versatile Disc)등의 기록 매체에 기억된 정지 화면 또는 동영상을 재생하는 화상 재생 장치, 휴대용 CD 플레이어, 라디오, 테이프 레코더, 헤드폰 스테레오, 스테레오, 무선 전화자기, 트랜시버, 휴대 무선기, 휴대 전화, 카폰, 휴대형 게임기, 계산기, 휴대 정보 단말, 전자 수첩, 전자 서적, 전자 번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라, 전기 면도기, 전자 레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 에어 컨디셔너 등의 공기 조절 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 연기 감지기, 방사선 측정기, 투석 장치 등의 의료 기기 등을 포함한다. 또한 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템 등의 산업 기기도 포함한다. 또한, 석유를 이용한 엔진이나, 비수계 2차 전지로부터의 전력을 이용하여 전동기에 의해 추진하는 이동체 등도 전기 기기의 범주에 포함되는 것으로 한다. 상기 이동체로서 예를 들면, 전기 자동차(EV), 내연 기관과 전동기를 겸비한 하이브리드 차(HEV), 플러그 인 하이브리드 차(PHEV), 이러한 타이어 차바퀴를 무한 궤도로 바꾼 장궤 차량, 전동 어시스트 자전거를 포함한 원동기 부착 자전거, 자동 이륜차, 전동 휠체어, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공위성, 우주 탐사기나 혹성 탐사기, 우주선을 포함한다. 이러한 전자 기기의 구체적인 예를 도 11의 (A) 내지 도 11의 (C)에 나타낸다.
도 11의 (A)는 표시부를 가지는 테이블(9000)을 나타낸다. 테이블(9000)은 하우징(9001)에 표시부(9003)가 내장되어 있어, 표시부(9003)에 의해 영상을 표시할 수 있다. 단 4개의 다리부(9002)에 의해 하우징(9001)을 지지한 구성을 나타낸다. 또한, 전력 공급을 위한 전원 코드(9005)이 하우징(9001)에 구비된다.
실시형태 1 또는 실시형태 2에 나타내는 트랜지스터는 표시부(9003)에 이용하는 것이 가능하고, 전자 기기에 높은 신뢰성을 부여할 수 있다.
표시부(9003)는 터치 입력 기능을 가지고 있다. 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 터치함으로써 화면 조작이나 정보를 입력할 수 있다. 또한, 다른 가전제품과의 통신을 가능하게 하거나, 또는 제어를 가능하게 함으로써, 테이블(9000)을 화면 조작에 의해 다른 가전 제품을 컨트롤하는 제어 장치로 해도 좋다. 예를 들면, 이미지 센서 기능을 가지는 반도체 장치를 이용하면, 표시부(9003)에 터치 입력 기능을 갖게 할 수 있다.
또한, 하우징(9001)에 제공된 경첩에 의해, 표시부(9003)의 화면을 바닥에 대하여 수직으로 세울 수도 있어; 테이블(9000)은 텔레비전 장치로서도 이용할 수 있다. 좁은 방에서는, 큰 화면의 텔레비전 장치를 설치하면 자유로운 공간이 좁아지지만; 테이블에 표시부가 내장되어 있으면, 방 공간을 효율적으로 이용할 수 있다.
도 11의 (B)는 휴대 음악 플레이어이며, 본체(3021)에는 표시부(3023)와, 귀에 장착하기 위한 고정부(3022)와, 스피커, 조작 버튼(3024), 외부 메모리 슬롯(3025) 등을 포함한다. 실시형태 1 또는 실시형태 2의 트랜지스터, 또는 실시형태 3 내지 실시형태 5에 나타낸 반도체 장치를 본체(3021)에 내장되어 있는 메모리나 CPU 등에 적용함으로써, 보다 저소비전력화된 휴대 음악 플레이어(PDA)를 제공할 수 있다.
또한 도 11의 (B)에 나타내는 휴대 음악 플레이어에 안테나나 마이크 기능이나 무선 기능을 갖게 하여 휴대전화와 제휴시키면, 승용차 등을 운전하면서 무선에 의한 핸즈 프리로의 회화도 가능하다.
도 11의 (C)은 컴퓨터이며, CPU를 포함한 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다. 컴퓨터는 본 발명의 일양태를 이용하여 제작되는 반도체 장치를 그 표시부(9203)에 포함함으로써 제작된다. 실시형태 6에 나타낸 CPU를 이용하면, 저소비전력화된 컴퓨터로 하는 것이 가능해진다.
도 12의 (A) 및 도 12의 (B)는 반으로 접을 수 있는 태블릿형 단말이다. 도 12의 (A)는, 연 상태이다. 태블릿형 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 저소비전력 모드 전환 스위치(9036), 잠금쇠(9033), 조작 스위치(9038)를 포함한다.
도 12의 (A) 및 도 12의 (B)에 나타내는 바와 같은 휴대 기기에서는, 화상 데이터의 일시 기억 등에 메모리로서 SRAM 또는 DRAM이 사용되고 있다. 예를 들면, 실시형태 3 내지 실시형태 5에 설명한 반도체 장치를 메모리로서 사용할 수 있다. 앞의 실시형태에 설명한 반도체 장치를 메모리에 채용함으로써, 정보의 기록 및 판독이 빠르고, 장기간의 기억 유지가 가능하고, 또한 소비 전력을 충분히 저감할 수 있다.
표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있어, 표시된 조작 키(9638)를 터치함으로써 데이터 입력을 할 수 있다. 또한 표시부(9631a)에서는, 일례로서 절반의 영역이 표시 기능만을 가지는 구성, 나머지 반의 영역이 터치 패널의 기능을 가지는 구성을 나타내지만 이 구성으로 한정되지 않는다. 표시부(9631a)의 모든 영역이 터치 패널의 기능을 가지는 구성으로 해도 좋다. 예를 들면, 표시부(9631a)의 전면을 키보드 버튼 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 이용할 수 있다.
표시부(9631b)에서도 표시부(9631a)와 마찬가지로, 표시부(9631b)의 일부를 터치 패널의 영역(9632b)으로 할 수 있다. 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치에 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼 표시할 수 있다.
터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 대하여 동시에 터치 입력할 수도 있다.
표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등의 표시의 방향을 전환, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 저소비전력 모드 전환 스위치(9036)는 태블릿형 단말에 내장되어 있는 광 센서로 검출되는 사용 시의 외광의 광량에 따라 표시의 휘도를 최적으로 할 수 있다. 태블릿형 단말은 광 센서뿐만 아니라, 자이로스코프, 가속도 센서 등의 기울기를 검출하는 센서 등의 다른 검출 장치를 내장시켜도 좋다.
단, 도 12의 (A)에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 나타내지만; 특별히 한정되지 않고, 한쪽의 사이즈와 다른 한쪽의 사이즈가 차이가 나도 좋고, 표시의 품질도 차이가 나도 좋다. 예를 들면 한쪽이 또한 보다 고정밀 표시를 행할 수 있는 표시 패널로 해도 좋다.
도 12의 (B)는 닫은 상태이다. 태블릿형 단말은 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634), 배터리(9635), DCDC 컨버터(9636)를 포함한다. 도 12의 (B)에서는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 포함하는 구성에 대하여 나타낸다.
태블릿형 단말은 반으로 접을 수 있기 때문에, 미사용시에 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있기 때문에; 내구성이 뛰어나 장기 사용의 관점으로부터도 신뢰성이 뛰어난 태블릿형 단말을 제공할 수 있다.
또한, 그 밖에도 도 12의 (A) 및 도 12의 (B)에 나타낸 태블릿형 단말은 다양한 정보(정지 화면, 동영상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작 또는 편집하는 터치 입력 기능, 여러가지 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다.
태블릿형 단말의 표면에 장착된 태양 전지(9633)에 의해, 전력을 터치 패널, 표시부, 또는 영상 신호 처리부 등에 공급할 수 있다. 단 태양 전지(9633)는 하우징(9630)의 한 면 또는 양면에 형성할 수 있어 배터리(9635)의 충전을 효율적으로 행하는 구성으로 할 수 있다. 배터리(9635)로서는, 리튬 이온 배터리를 이용하면, 소형화를 도모할 수 있는 등의 이점이 있다.
도 12의 (B)에 나타내는 충방전 제어 회로(9634)의 구성, 및 동작에 대하여 도 12의 (C)에 블록도를 도시하여 설명한다. 도 12의 (C)에는, 태양 전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3), 표시부(9631)에 대하여 도시하고, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3)가 도 12의 (B)에 나타내는 충방전 제어 회로(9634)에 대응하는 개소가 된다.
우선, 외광을 사용하여 태양 전지(9633)에 의해 발전이 되는 경우의 동작의 예에 대하여 설명한다. 태양 전지로 발전한 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)로 승압 또는 강압이 이루어진다. 그리고, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력이 이용될 때에는, 스위치(SW1)를 온으로 하고, 컨버터(9637)로 표시부(9631)에 필요한 전압에 승압 또는 강압을 하게 된다. 또한, 표시부(9631)에서의 표시를 행하지 않을 때는, 스위치(SW1)를 오프로 하고, 스위치(SW2)를 온으로 하여, 배터리(9635)의 충전을 행하는 구성으로 하면 좋다.
단 태양 전지(9633)에 대해서는, 발전 수단의 일례로서 나타냈지만; 특별히 한정되지 않고, 압전 소자(피에조 소자)나 열전 변환 소자(페르티에 소자) 등의 다른 발전 수단에 의한 배터리(9635)의 충전을 행하는 구성이어도 좋다. 예를 들면, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 또 다른 충전 수단을 조합하여 행하는 구성으로 해도 좋다.
도 13의 (A)에서, 텔레비전 장치(8000)는 하우징(8001)에 표시부(8002)가 내장되어 있다. 표시부(8002)에 의해 영상을 표시하고, 스피커부(8003)로부터 음성을 출력할 수 있다. 실시형태 1 또는 실시형태 2에 나타내는 트랜지스터를 이용하여 표시부(8002)에 이용할 수 있다.
표시부(8002)는 액정 표시 장치, 유기 EL 소자 등의 발광 소자를 각 화소에 구비한 발광 장치, 전기 영동 표시 장치, DMD(Digital Micromirror Device), PDP(Plasma Display Panel)등의 반도체 표시 장치를 이용할 수 있다.
텔레비전 장치(8000)는 수신기나 모뎀 등을 구비하여도 좋다. 텔레비전 장치(8000)는 수신기에 의해 일반의 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 혹은 수신자들간 등)의 정보 통신을 행하는 것도 가능하다.
또한, 텔레비전 장치(8000)는 정보 통신을 행하기 위한 CPU나, 메모리를 포함해도 좋다. 텔레비전 장치(8000)는 실시형태 3 내지 실시형태 6 중 어느 하나에 나타내는 메모리나 CPU를 이용할 수 있다.
도 13의 (A)에서, 실내기(8200) 및 실외기(8204)를 포함하는 에어 컨디셔너는 실시형태 6의 CPU를 포함한 전기 기기의 일례이다. 구체적으로, 실내기(8200)는 하우징(8201), 송풍구(8202), CPU(8203) 등을 포함한다. 도 13의 (A)에서, CPU(8203)가 실내기(8200)에 제공되어 있는 경우를 예시하고 있지만; CPU(8203)는 실외기(8204)에 제공되어도 좋다. 혹은 실내기(8200)와 실외기(8204)의 양쪽 모두에 CPU(8203)가 제공되어 있어도 좋다. 실시형태 6에 나타낸 CPU는 산화물 반도체를 이용한 CPU이기 때문에, 내열성이 뛰어나고 신뢰성이 높은 에어 컨디셔너를 실현할 수 있다.
도 13의 (A)에서, 전기 냉동 냉장고(8300)는 산화물 반도체를 이용한 CPU를 구비하는 전기 기기의 일례이다. 구체적으로, 전기 냉동 냉장고(8300)는 하우징(8301), 냉장실용문(8302), 냉동실용문(8303), CPU(8304) 등을 포함한다. 도 13의 (A)에서는, CPU(8304)가 하우징(8301)의 내부에 제공되어 있다. 실시형태 6에 나타낸 CPU를 전기 냉동 냉장고(8300)의 CPU(8304)에 이용함으로써 저소비전력화를 도모할 수 있다.
도 13의 (B) 및 도 13의 (C)에서, 전기 기기의 일례인 전기 자동차의 예를 나타낸다. 전기 자동차(9700)에는 2차 전지(9701)가 탑재되어 있다. 2차 전지(9701)의 전력은 제어 회로(9702)에 의해 출력이 조정되어, 구동 장치(9703)에 공급된다. 제어 회로(9702)는 도시하지 않은 ROM, RAM, CPU 등을 포함하는 처리 장치(9704)에 의해 제어된다. 실시형태 6에 나타낸 CPU를 전기 자동차(9700)의 CPU에 이용하는 것에 의해 저소비전력화를 도모할 수 있다.
구동 장치(9703)는 직류 전동기 혹은 교류 전동기 단체(單體), 또는 전동기와 내연기관을 조합하여 구성된다. 처리 장치(9704)는 전기 자동차(9700)의 운전자의 조작 정보(가속, 감속, 정지 등)나 주행 시의 정보(오르막길이나 내리막길 등의 정보, 구동륜에 걸리는 부하 정보 등)의 입력 정보에 근거하여, 제어 회로(9702)에 제어 신호를 출력한다. 제어 회로(9702)는 처리 장치(9704)의 제어 신호에 의해, 2차 전지(9701)로부터 공급되는 전기 에너지를 조정하여 구동 장치(9703)의 출력을 제어한다. 교류 전동기를 탑재하는 경우는, 도시하지는 않았지만, 직류를 교류로 변환하는 인버터도 내장된다.
본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
100：기판
102：하지 절연막
104a：게이트 전극
104b：하부 전극막
106a：게이트 절연막
106b：전극간 절연막
108：산화물 반도체막
108a：채널 형성 영역
108b：저저항 영역
108c：저저항 영역
110a：게이트 절연막
110b：전극간 절연막
112a：게이트 전극
112b：상부 전극막
114：층간막
116a：소스 전극
116b：드레인 전극
120：불순물
150：트랜지스터
160：용량 소자
170：트랜지스터
180：용량 소자
190：트랜지스터
400：기판
408：게이트 절연막
410：게이트 전극
416：채널 형성 영역
420：불순물 영역
424：금속간 화합물 영역
428：절연막
430：절연막
442：제 1 층간막
444：제 2 층간막
446：배선
448：제 3 층간막
450：제 4 층간막
452：하지 절연막
456：배선
458：보호막
460：트랜지스터
462：트랜지스터
464：용량 소자
490：격벽
492：트랜지스터
494：용량 소자
650：메모리 셀
651：메모리 셀 어레이
651a：메모리 셀 어레이
651b：메모리 셀 어레이
653：주변 회로
800：기판
801：트랜지스터
802：트랜지스터
803：트랜지스터
804：트랜지스터
806：소자 분리 절연층
811：트랜지스터
812：트랜지스터
813：트랜지스터
814：트랜지스터
821：게이트 전극
825：전극
826：절연막
828：절연막
830：절연막
831：전극
832：배선
833：절연막
834：배선
835：전극
836：절연막
839：절연막
841a：게이트 전극
841b：전극
843：게이트 절연막
845：전극
1141：스위칭 소자
1142：메모리 셀
1143：메모리 셀군
1189：ROM 인터페이스
1190：기판
1191：ALU
1192：ALU 컨트롤러
1193：인스트럭션 디코더
1194：인터럽트 컨트롤러
1195：타이밍 컨트롤러
1196：레지스터
1197：레지스터 컨트롤러
1198：버스 인터페이스
1199：ROM
3021：본체
3022：고정부
3023：표시부
3024：조작 버튼
3025：외부 메모리 슬롯
8000：텔레비전 장치
8001：하우징
8002：표시부
8003：스피커부
8200：실내기
8201：하우징
8202：송풍구
8203：CPU
8204：실외기
8300：전기 냉동 냉장고
8301：하우징
8302：냉장실용문
8303：냉동실용문
8304：CPU
9000：테이블
9001：하우징
9002：다리부
9003：표시부
9004：표시 버튼
9005：전원 코드
9033：잠금쇠
9034：스위치
9035：전원 스위치
9036：스위치
9038：조작 스위치
9201：본체
9202：하우징
9203：표시부
9204：키보드
9205：외부 접속 포트
9206：포인팅 디바이스
9630：하우징
9631：표시부
9631a：표시부
9631b：표시부
9632a：영역
9632b：영역
9633：태양 전지
9634：충방전 제어 회로
9635：배터리
9636：DCDC 컨버터
9637：컨버터
9638：조작 키
9639：버튼
9700：전기 자동차
9701：2차 전지
9702：제어 회로
9703：구동 장치
9704：처리 장치
본 출원은 2012년 4월 20일에 일본 특허청에 출원된 일련 번호가 2012-096443인 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (19)

  1. 반도체 장치에 있어서,
    제 1 방향으로 연장하는 제 1 게이트 전극;
    상기 제 1 게이트 전극의 상면 및 측면들을 덮는 제 1 게이트 절연막;
    상기 제 1 게이트 전극을 덮는 산화물 반도체막으로서, 상기 제 1 게이트 전극의 상기 상면과 상기 산화물 반도체막 사이, 그리고 상기 제 1 게이트 전극의 상기 측면들과 상기 산화물 반도체막 사이에 상기 제 1 게이트 절연막이 끼워진, 상기 산화물 반도체막;
    상기 산화물 반도체막을 덮는 제 2 게이트 절연막; 및
    상기 제 1 방향에 수직인 제 2 방향으로 연장하고, 상기 제 2 게이트 절연막 위에 있는 제 2 게이트 전극을 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 게이트 절연막에서의 개구를 통해 상기 산화물 반도체막에 전기적으로 접속된 소스 전극 및 드레인 전극을 더 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 산화물 반도체막은 채널 형성 영역 및 한 쌍의 저저항 영역을 포함하고,
    상기 제 2 게이트 전극은 상기 채널 형성 영역과 중첩하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 2 게이트 절연막 및 상기 제 2 게이트 전극 위에 절연막을 더 포함하는, 반도체 장치.
  5. 제 1 항에 있어서,
    용량 소자를 더 포함하고,
    상기 용량 소자는,
    상기 제 1 게이트 전극과 동일한 재료를 포함하는 하부 전극막; 및
    상기 제 2 게이트 전극과 동일한 재료를 포함하는 상부 전극막을 포함하는, 반도체 장치.
  6. 제 5 항에 있어서,
    상기 용량 소자는 상기 하부 전극막과 상기 상부 전극막 사이에 절연막을 포함하고,
    상기 절연막은 상기 제 1 게이트 절연막 또는 상기 제 2 게이트 절연막과 동일한 재료를 포함하는, 반도체 장치.
  7. 제 5 항에 있어서,
    상기 하부 전극막의 높이는 상기 하부 전극막의 폭보다 큰, 반도체 장치.
  8. 반도체 장치에 있어서,
    제 1 방향으로 연장하는 제 1 게이트 전극;
    상기 제 1 게이트 전극의 상면 및 측면들을 덮는 제 1 게이트 절연막;
    상기 제 1 게이트 전극을 덮는 산화물 반도체막으로서, 상기 제 1 게이트 전극의 상기 상면과 상기 산화물 반도체막 사이, 그리고 상기 제 1 게이트 전극의 상기 측면들과 상기 산화물 반도체막 사이에 상기 제 1 게이트 절연막이 끼워진, 상기 산화물 반도체막;
    상기 산화물 반도체막의 일부를 덮는 소스 전극 및 드레인 전극;
    상기 산화물 반도체막의 일부, 상기 소스 전극, 및 상기 드레인 전극을 덮는 제 2 게이트 절연막; 및
    상기 제 1 방향에 수직인 제 2 방향으로 연장하고, 상기 제 2 게이트 절연막 위에 있는 제 2 게이트 전극을 포함하는, 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 2 게이트 전극은 상기 소스 전극과 상기 드레인 전극 사이에 제공되는, 반도체 장치.
  10. 제 8 항에 있어서,
    상기 제 2 게이트 절연막 및 상기 제 2 게이트 전극 위에 절연막을 더 포함하는, 반도체 장치.
  11. 제 8 항에 있어서,
    용량 소자를 더 포함하고,
    상기 용량 소자는,
    상기 제 1 게이트 전극과 동일한 재료를 포함하는 하부 전극막; 및
    상기 제 2 게이트 전극과 동일한 재료를 포함하는 상부 전극막을 포함하는, 반도체 장치.
  12. 제 11 항에 있어서,
    상기 용량 소자는 상기 하부 전극막과 상기 상부 전극막 사이에 절연막을 포함하고,
    상기 절연막은 상기 제 1 게이트 절연막 또는 상기 제 2 게이트 절연막과 동일한 재료를 포함하는, 반도체 장치.
  13. 제 11 항에 있어서,
    상기 하부 전극막의 높이는 상기 하부 전극막의 폭보다 큰, 반도체 장치.
  14. 반도체 장치의 제작 방법에 있어서,
    제 1 방향으로 제 1 게이트 전극을 형성하는 단계;
    상기 제 1 게이트 전극의 상면 및 측면들을 덮는 제 1 게이트 절연막을 형성하는 단계;
    상기 제 1 게이트 전극을 덮는 산화물 반도체막을 형성하는 단계로서, 상기 제 1 게이트 전극의 상기 상면과 상기 산화물 반도체막 사이, 그리고 상기 제 1 게이트 전극의 상기 측면들과 상기 산화물 반도체막 사이에 상기 제 1 게이트 절연막이 끼워진, 상기 산화물 반도체막을 형성하는 단계;
    상기 산화물 반도체막을 덮는 제 2 게이트 절연막을 형성하는 단계; 및
    상기 제 1 방향에 수직인 제 2 방향으로 연장하고, 상기 제 2 게이트 절연막 위에 있는 제 2 게이트 전극을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  15. 제 14 항에 있어서,
    상기 제 2 게이트 절연막에서의 개구를 통해 상기 산화물 반도체막에 전기적으로 접속된 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  16. 제 14 항에 있어서,
    소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하고,
    상기 제 2 게이트 전극은 상기 소스 전극과 상기 드레인 전극 사이에 제공되는, 반도체 장치의 제작 방법.
  17. 제 14 항에 있어서,
    상기 반도체 장치는 하부 전극막 및 상구 전극막을 포함하는 용량 소자를 포함하고,
    상기 하부 전극막은 상기 제 1 게이트 전극을 형성하는 것과 동일한 단계에서 형성되고,
    상기 상부 전극막은 상기 제 2 게이트 전극을 형성하는 것과 동일한 단계에서 형성되는, 반도체 장치의 제작 방법.
  18. 제 17 항에 있어서,
    상기 용량 소자는 상기 하부 전극막과 상기 상부 전극막 사이에 절연막을 포함하고,
    상기 절연막은 상기 제 1 게이트 절연막 또는 상기 제 2 게이트 절연막과 동일한 재료를 포함하는, 반도체 장치의 제작 방법.
  19. 제 17 항에 있어서,
    상기 하부 전극막의 높이는 상기 하부 전극막의 폭보다 큰, 반도체 장치의 제작 방법.
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