CN101989619A - 薄膜晶体管基底和用于薄膜晶体管基底的薄膜晶体管 - Google Patents

薄膜晶体管基底和用于薄膜晶体管基底的薄膜晶体管 Download PDF

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Abstract

薄膜晶体管(TFT)基底包括在相同基底上的第一和第二TFT。第一TFT具有这样的特征，从而在基底和第一绝缘层之间设有下导电层或底部栅极电极层，而在形成在位于第一绝缘层上的半导体层上的第二绝缘层上设有上导电层或顶部栅极电极层。第一导电层具有第一和第二区域，从而第一区域在不与半导体层重叠的情况下与所述第一导电层重叠，而第二区域与半导体层重叠，并且第一区域大于第二区域，而第二绝缘层比第一绝缘层更薄。除了没有栅极电极层之外，第二TFT具有与第一TFT相同的结构。

Description

薄膜晶体管基底和用于薄膜晶体管基底的薄膜晶体管
本申请基于2009年7月29日提交的日本专利申请No.2009-176951和2010年6月23日提交的日本专利申请No.2010-142280的优先权权益，这些专利申请的内容其全文在这里被引用作为参考。
技术领域
本发明涉及设有多种类型具有不同击穿电压性能的TFT的薄膜晶体管(TFT)基底或TFT电路，具体的，涉及设有通过相对较低的电压和相对较高的电压驱动的至少两个TFT的TFT基底或TFT电路。
背景技术
在采用了设有开关器件的驱动器电路基底或所谓的TFT基底的液晶显示装置中，在由玻璃或石英制成的绝缘基底上形成有多个TFT，并且目前它用于切换像素和其它驱动电路。对于TFT基底而言，最近的技术由于要在单块绝缘基底上设置多种类型具有不同击穿电压性能特性的TFT从而需要TFT基底具有越来越多的功能。具体地说，TFT基底至少需要两种类型的TFT。一种类型是在相对较低的电压(大约1.5-5V)下以高速度驱动的TFT，这通常用于信号处理电路等。另一种类型是在相对较高的电压(大约10-40V)下驱动的TFT，这通常用于驱动像素或外围电路。
一般来说，难以形成兼有高电流驱动性能和高击穿电压性能的TFT。因此，不同类型的TFT单独形成在相同的基底上，从而单独制造出具有高电流驱动性能的一个TFT和具有高击穿电压性能的另一个TFT。例如，如在日本专利申请特许公开No.2003-45892(专利文献1)的图25和段落118-124中所述一样，低电压驱动TFT和高电压驱动TFT设计成在顶部栅极电极和半导体层之间具有不同厚度的栅极绝缘薄膜。在这种结构中，低电压驱动TFT在半导体层例如硅层的上部上设有第一栅极绝缘薄膜，而高电压驱动TFT在半导体层的上部上不仅设有第一栅极绝缘薄膜，而且还设有第二栅极绝缘薄膜，从而高电压驱动TFT的栅极绝缘薄膜的总厚度变为第一栅极绝缘薄膜和第二栅极绝缘薄膜的厚度的总和。
在专利文献1中，低电压驱动TFT和高电压驱动TFT分别需要单独的工序来形成每个顶部栅极电极。另外，第一和第二绝缘薄膜分别在形成低电压驱动TFT和高电压驱动TFT的栅极电极之前形成。因此，这种结构由于需要更多的制造工序所以在生产成本方面是不利的。
发明内容
本发明的示例性目的在于提供一种兼容的TFT，其中可以在不增加在相同基底上的顶部栅极电极形成工序的情况下很容易将不同的击穿电压性能特性改变为任一种击穿电压性能特性。
根据本发明示例性方面的薄膜晶体管(TFT)基底包括位于相同基底上的第一和第二不同类型的TFT。第一TFT其特征在于，下导电层或底部栅极电极层设在基底和第一绝缘层之间，而上导电层或顶部栅极电极层设置在形成在位于第一绝缘层上的半导体层上的第二绝缘层上。第一导电层具有第一和第二区域，从而第一区域在不与半导体层重叠的情况下与第一导电层重叠，而第二区域与半导体层重叠，并且第一区域大于第二区域，同时第二绝缘层比第一绝缘层更薄。除了没有栅极电极层之外，第二TFT具有与第一TFT相同的结构。
附图说明
从下面结合附图给出的详细说明中将了解本发明的示例性特征和优点，其中：
图1A为示例性剖视图，显示出根据本发明的TFT结构；
图1B为示例性透视图，显示出根据本发明在图1A中所示的TFT结构；
图1C为示例性平面图，显示出根据本发明的TFT结构的构思，并且显示出沿着在图1A中所示的虚线I-I剖开的剖视图；
图1D为示例性特征曲线图，显示出根据本发明的TFT结构中在栅极电极的电位和无Si区域与有Si区域的面积比之间的关系；
图2A为根据本发明第一示例性实施方案形成在基底上的低电压TFT的剖视图；
图2B为根据本发明第一示例性实施方案形成在图2A中所示的相同基底上的高电压TFT的剖视图；
图3A为根据本发明第一示例性实施方案的TFT结构的剖视图；
图3B为剖视图，显示出在图3A中所示的TFT结构的多个变化结构；
图4为根据本发明第一示例性实施方案的TFT结构的剖视图；
图5为剖视图，显示出根据本发明第一示例性实施方案的TFT结构的构思的典型变型；
图6A为特征曲线图，显示出在具有浮动顶部栅极或没有顶部栅极的情况下在TFT特征方面的差异；
图6B为特征曲线图，显示出由于面积比改变而出现的在TFT特征方面的差别；
图7为根据本发明第二示例性实施方案的TFT结构的剖视图；
图8为根据本发明第二示例性实施方案的TFT结构的剖视图；
图9A为根据本发明第三示例性实施方案形成在基底上的低电压TFT的剖视图，其具有与第一示例性实施方案相关的偏置结构；
图9B为的根据本发明第三示例性实施方案形成在图9A所示的相同基底上的高电压TFT的剖视图；
图10A为根据本发明第三示例性实施方案形成在基底上的低电压TFT的剖视图，其具有与第二示例性实施方案相关的偏置结构；
图10B为根据本发明第三示例性实施方案形成在图10A所示的相同基底上的高电压TFT的剖视图；
图11A为根据本发明第三示例性实施方案形成在基底上的低电压TFT的剖视图，其具有与第一示例性实施方案相关的多栅极结构；
图11B为根据本发明第三示例性实施方案形成在图11A所示的相同基底上的高电压TFT的剖视图；
图12A为根据本发明第三示例性实施方案形成在基底上的低电压TFT的剖视图，其具有与第二示例性实施方案相关的多栅极结构；
图12B为根据本发明第三示例性实施方案形成在图12A所示的相同基底上的高电压TFT的剖视图；
图13A为根据本发明第三示例性实施方案的改进实施例形成基底上的低电压TFT的剖视图；
图13B为根据本发明第三示例性实施方案的改进实施例形成在图13A所示的基底上的高电压TFT的剖视图；
图14A为平面图，显示出与相关技术相关的像素阵列结构；
图14B为平面图，显示出根据本发明第四示例性实施方案的像素阵列结构；
图14C为平面图，显示出根据本发明第四示例性实施方案的改进实施例的像素阵列结构；
图15A为根据本发明第三示例性实施方案的改进实施例形成在基底上的n通道型低电压TFT，其具有在图13A中所示的用于CMOS(互补金属氧化物半导体)器件的类似结构；
图15B为根据本发明第三示例性实施方案形成在图15A所示的改进实施例的相同基底上的n通道型高电压TFT，其具有在图13B所示的用于CMOS器件的类似结构；
图16A为根据本发明第三示例性实施方案的改进实施例形成在基底上的p通道型低电压TFT，其具有在图13A中所示的用于CMOS(互补金属氧化物半导体)器件的类似结构；
图16B为根据本发明第三示例性实施方案的改进实施例形成在图16A所示的相同基底上的p通道型高电压TFT，其具有在图13B所示的用于CMOS器件的类似结构；
图17A为示意性平面图，显示出根据本发明第五示例性实施方案的TFT结构；
图17B为沿着在图17A中所示的虚线II-II剖开的TFT结构的剖视图；
图17C为沿着在图17A中所示的虚线III-III剖开的TFT结构的剖视图；
图18A为示意性平面图，显示出根据本发明第六示例性实施方案的TFT结构；
图18B为沿着在图18A中所示的虚线IV-IV剖开的TFT结构的剖视图；
图18C为沿着在图18A中所示的虚线V-V剖开的TFT结构的剖视图。
具体实施方式
在说明本发明的示例性实施方案之前，将首先说明本发明的基本构思。为了解决上述问题，第一栅极电极层和第二栅极电极层按照将半导体层例如硅层夹入(sandwich)在绝缘基底上的方式设置。在下面的描述中，位于半导体层下面(基底的近侧)的第一栅极电极层被称为底部栅极电极层，和位于半导体层上方(基底的远侧)的第二栅极电极层被称为顶部栅极电极层。在底部栅极电极层和顶部栅极电极层之间设有第一栅极绝缘薄膜，并且在顶部栅极电极层和半导体层之间设有第二栅极绝缘薄膜。第一栅极绝缘薄膜和第二栅极绝缘薄膜在下面分别被称为底部栅极绝缘薄膜和顶部栅极绝缘薄膜。根据本发明，使底部栅极绝缘薄膜比顶部栅极绝缘薄膜更厚。
在底部栅极电极层和顶部栅极电极层相互电连接时，建立了所谓的双栅极结构，从而施加在底部栅极电极层上的驱动电压同时也施加在顶部栅极电极层上。另一方面，在两个栅极电极层没有直接连接从而没有将顶部栅极电极层的电位固定由此成为浮动状态时，在顶部栅极电极层处的电位受到在结构上与顶部栅极电极层重叠的导电层的电位和在结构上与顶部栅极电极层重叠的半导体层的电位的影响。因此，在顶部栅极电极层处的电位由上述重叠的导电层和半导体层的电位以及形成在上述重叠区域之间的耦合电容决定。在处于浮动状态中的顶部栅极电极层在不与源极/漏极区域重叠的情况下在较大区域中与底部栅极电极层重叠时，尤其在重叠区域与和半导体层重叠的区域相比足够大时，在顶部栅极电极层处的电位变为其数值接近在底部栅极电极层处的电位。
现在将参照图1A至1C对上述内容进行详细说明。作为底部栅极电极层的下金属接线1被底部栅极绝缘薄膜2覆盖。半导体层3按照横跨一部分下金属接线1的方式形成在底部栅极绝缘薄膜2上。在半导体层3上连续形成有顶部栅极绝缘薄膜4和作为顶部栅极电极层的上金属接线5。现在考虑这样一种结构，上金属接线5的尺寸与下金属接线1的尺寸相同，并且下金属接线1的电位固定为VM，同时假设半导体层3的电位为VSi。另外认为上金属接线5的电位没有从外面固定，从而成为所谓的浮动状态。
在这种结构，具有浮动状态的上金属接线5的电位由下金属接线1和半导体层3的电位、以及形成在上金属接线5与下金属接线1和半导体层3两者之间的电容这两者决定。假设形成在上金属接线5和半导体层3之间的电容为CA，形成在上金属接线5和下金属线1之间的电容为CB，则具有浮动状态的上金属接线5的电位VF由下面的公式1表示。
VF＝[(CA/(CA+CB))]×VSi+[(CB/(CA+CB))]×VM  (公式1)
在TFT结构中，在许多情况下，认为在图1所示的结构中的半导体层为通道区域并且其电位通常接近零伏特，从而可以在不引起性质问题的情况下将上面的公式1可以近似为下面的公式2。
VF＝[(CB/(CA+CB))]×VM  (公式1)
从公式2中可以清楚看出，在CB与CA相比足够大时，具有浮动状态的上金属接线5的电位VF变得与下金属接线1的电位VM几乎相同。
图1D显示出在下金属接线1的电位固定为-16V并且栅极绝缘薄膜4的厚度为120nm时随着栅极绝缘薄膜2的膜厚从120nm变为600nm在其纵轴上的浮动栅极的电位或上金属接线5的电位。图1D的横轴表示无Si区域与有Si区域的面积比，即在没有半导体层3的情况下在下金属接线1和上金属接线5之间的第一面积(主要为CB)与在具有半导体层3的情况下在下金属接线1和上金属接线5之间的第二面积(主要为CA)之间的比值。从这个结果可以看出，在上述面积比超过20倍时，具有浮动状态的上金属接线5的电位接近下金属接线1的电位。在实际的TFT结构中，因为半导体层3的电位即通道区域的电位相对变得接近下金属接线1的电位(由于下金属线1的电位或漏极区域的电位的影响)，对于上述面积比的限制变得比在图1D中所示的结果更弱。由于上述机理，即使在顶部栅极电极和底部栅极电极没有直接连接的情况下，上述结构也将通过满足上述结构条件而变得等同于相关技术的上述双栅极结构。
换句话说，因为底部栅极绝缘薄膜比顶部栅极绝缘薄膜更厚，所以由于本发明的结构而导致的双栅极特征主要表现为顶部栅极电极特征，即基于其中栅极绝缘薄膜较薄的情况的特征。另一方面，在删除顶部栅极电极时，TFT主要表现为底部栅极电极特征，即基于其中栅极绝缘薄膜较厚的情况的特征。因此，可以根据是否设有顶部栅极电极来在相同的基底上设置在击穿电压性能上不同的多种类型TFT。因此，可以很容易在相同基底上构造出低电压TFT和高电压TFT。
另外，根据前面考虑的方式，可以提供这样一种TFT结构，它包括设在绝缘基底上的栅极端子层、覆盖栅极端子层的第一绝缘层、设在第一绝缘层上并且包括有源极区域和漏极区域的半导体层、设在半导体层上的第二绝缘层和设在第二绝缘层上的顶部栅极电极层。顶部栅极电极层具有第一区域和第二区域，从而第一区域与半导体层重叠，并且第二区域在不与半导体层重叠的情况下与栅极端子层重叠。并且如必要时选择低电压TFT或高电压TFT中的任一种的情况一样，还可以任意选择具有不同击穿电压性能特征的不同类型TFT中的任一种。
图1B为示例性透视图，显示出根据在图1A中所示的本发明的TFT结构。图1C为示例性平面图，显示出根据本发明的TFT结构的构思以及沿着在图1A所示的虚线I-I剖开的剖视图。在顶部栅极电极处于浮动状态同时只有绝缘层夹在底部栅极电极和顶部栅极电极之间时，在顶部栅极电极处的电位变得与在底部栅极电极处的电位相等。如图1A所示，在存在其中作为通道的半导体层(例如硅层)设置在顶部栅极电极和底部栅极电极之间的区域时，在通道处的电位也影响了浮动顶部栅极电极，并且浮动顶部栅极电极的电位由上述面积比决定。换句话说，在其中它们之间没有设置通道的顶部和底部栅极电极层的重叠区域与其中设有通道的顶部和底部栅极电极的重叠区域相比足够大时，在底部栅极电极处的电位和在浮动顶部栅极电极处的电位变得几乎相等。因此，可以通过向底部栅极电极施加驱动电压而获得与双栅极驱动等同的性能。
一般来说，像素电路的供电电压通常必须至少大约为10V或更大。因此，因为向用于像素晶体管和外围电路的那些TFT施加了相对较高的电压，所以栅极绝缘薄膜的膜厚应该形成为大约100nm或更厚，以便确保其可靠性。满足上述要求的这种TFT一般可以被称为高电压TFT。
另一方面，尤其用于在外围电路中的信号处理电路的TFT为通过大约为5V或更低的低电压驱动的TFT。近年来，因为存在通过越来越低的电压来驱动这些电路的趋势，所以栅极绝缘薄膜的膜厚应该形成为大约120nm或更小。在尤其通过这种供电电压例如3.3V、2.5V或更低电压来驱动TFT时，最好使得栅极绝缘薄膜的厚度减小至大约50nm。满足上述要求的这种TFT一般可以被称为低电压TFT。
但是，根据本发明，低电压TFT和高电压TFT不仅通过其驱动电压或击穿电压性能来分类，而且还根据通过将形成在相同基底上的两个TFT的击穿电压性能进行比较从而一个TFT的击穿电压性能低于或高于另一个TFT的击穿电压性能而得出的相对关系或比较结果来分类。因此，在本发明中以及在下面的说明中，高电压TFT包括其击穿电压性能高于另一个TFT的那些TFT，并且低电压TFT包括其击穿电压性能低于另一个TFT的那些TFT。
一般来说，通常通过与100-120nm的栅极绝缘薄膜厚度折衷而将具有相同击穿电压性能的单个TFT结构而用于高电压TFT和低电压TFT两者。另一方面，根据本发明的示例性实施方案，如在下面实施方案中所述一样在相同基底上设有具有不同击穿电压性能的不同TFT结构。
[示例性实施方案1]
下面将参照图2A和图2B来说明本发明的第一示例性实施方案，其中在用于提供TFT电路基底的相同基底上形成具有相对较低击穿电压性能的第一TFT和其击穿电压性能比第一TFT的更高的第二TFT。
如图2A和图2B所示，每个底部栅极电极20分别形成在共同绝缘基底10的第一TFT区域和第二TFT区域上，并且底部栅极绝缘薄膜30共同形成在底部栅极电极20上。使底部栅极绝缘薄膜30相对较薄以便与施加在第二TFT上的驱动电压对应。每个半导体层40形成在底部栅极绝缘薄膜30上，从而分别为两个TFT提供源极区域41和漏极区域42。然后，将顶部栅极绝缘薄膜31形成为覆盖着半导体层40。使顶部栅极绝缘薄膜31相对较薄以便以比施加在第二TFT上的驱动电压更低的相对较低电压驱动第一TFT。因此，使顶部栅极绝缘薄膜31比底部栅极绝缘薄膜30更薄。如图2A和图2B所示，前面的结构部件对于两个TFT是共同的。
如图2A所示，顶部栅极电极50设在只用于其击穿电压性能低于第二TFT的第一TFT的顶部栅极绝缘薄膜31上。另一方面，如图2B所示，顶部栅极电极没有设在用于其击穿电压性能高于第一TFT的第二TFT的顶部栅极绝缘薄膜31上。中间层绝缘薄膜32共同形成用于两个TFT，并且源极/漏极电极接线70设置成分别通过接触孔与源极区域41和漏极区域42连接。
这样，具有不同击穿电压性能的第一TFT结构和第二TFT结构可以很容易形成在相同的基底上。通过满足参照图1所述的本发明条件，在图2A中所示的第一TFT由形成在比底部栅极绝缘薄膜30更薄的顶部栅极绝缘薄膜31上的顶部栅极电极50决定。另一方面，因为在图2B中所示的第二TFT由设置在比顶部栅极绝缘薄膜31更厚的底部栅极绝缘薄膜30下面的底部栅极电极20决定，所以第二TFT的击穿电压性能变得高于第一TFT的击穿电压性能。
因此，通过使得用于底部栅极电极的绝缘薄膜的厚度大于用于顶部栅极电极的绝缘薄膜的厚度，并且通过设置顶部栅极电极，从而对于可以由顶部栅极电极驱动的第一TFT而言可以建立双栅极结构或等同的结构。另一方面，在没有设置或删除了顶部栅极电极时，建立了由底部栅极电极驱动的第二TFT，并且使得第二TFT的击穿电压性能可以高于第一TFT的击穿电压性能。
因此，第一TFT和第二TFT的上述组合不限于通常所称的低电压TFT和高电压TFT的这种组合，而是可以应用于这样的组合，其中具有用于像素电极的顶部栅极电极的第一TFT和没有顶部栅极电极(在其它区域中位于相同的基底上，顶部栅极电极用于与用于像素电极的TFT相比其击穿电压性能更高的更高电压TFT)的第二TFT。因此，可以通过决定是否设有顶部栅极电极来在相同基底上很容易形成具有不同击穿电压性能的两种TFT。
在下面的说明中，参照图3A，详细说明了在将在图2A中所示的第一TFT应用于用于像素的TFT上的情况下的TFT结构以及制造方法。
由Cr制成的底部栅极电极20形成在由玻璃或石英制成的透明基底10上。电极21为形成在相同层上的一层底部栅极电极20的一部分上以在未示出的不同部分处与底部栅极电极20连接。另外，可以在底部栅极电极20和基底10之间形成用来防止污染物从基底材料中扩散的绝缘薄膜。底部栅极电极20可以由其它金属例如Mo、W、Ti、Nb和Al或者这些金属的合金或者这些金属的层压结构或者这些金属的硅化合物中的任一种制成。使底部栅极电极20的膜厚必须足够厚以便不会让光透过，并且具有足够低的电阻。另一方面其厚度应该限制为充分覆盖底部栅极绝缘薄膜。因此，最好使得底部栅极电极20的厚度在20nm至400nm的范围内。
接着，在底部栅极电极20上形成由SiO2制成的底部栅极绝缘薄膜30。底部栅极绝缘薄膜30的材料不限于SiO2，而是可以采用TaO、SiON、SiN或SiO2和SiN的层叠薄膜中的任一种。在采用包含有一定量杂质的低碱性玻璃或碱石灰玻璃作为基底材料时，可以在基底和底部栅极电极之间适当设置氧化物层，例如SiO2、或SiN层或SiO/SiN的层叠层。至于底部栅极绝缘薄膜30的膜厚，最好做得相对较厚以便与施加TFT上的电压值对应，该TFT由比施加在用于像素的TFT上的电压更高的电压驱动。作为试验制造的示例，通过在120nm、200nm、400nm和600nm中改变其厚度来形成底部栅极绝缘薄膜30。
接着，通过采用CVD(化学蒸汽沉积)并且在进行通道注入之后通过采用受激准分子激光器施加ELA(受激准分子激光器退火)来进行结晶化由此形成多晶硅薄膜，从而沉积出膜厚大约为50nm的半导体层例如硅层40。之后，将硅层40进行图案成形为岛形。在底部栅极绝缘薄膜30的厚度为120nm时，在激光结晶化过程期间热量容易从底部栅极绝缘薄膜30中散发出，并且发现结晶速度根据底部栅极电极的存在或不存在而不同。因此，最好使得底部栅极绝缘薄膜30的膜厚大于或等于200nm。
接着，通过采用SiO2来形成顶部栅极绝缘薄膜31。顶部栅极绝缘薄膜31的材料不限于SiO2，而是可以采用TaO、SiON、SiN或SiO2和SiN的层叠薄膜中的任一种。至于顶部栅极绝缘薄膜31的膜厚，最好将它形成为相对较薄以便以相对较低的电压驱动TFT，其厚度至少比底部栅极绝缘薄膜30更薄。在该示例性实施方案中，顶部栅极绝缘薄膜31做成为具有120nm的厚度。代替减小顶部栅极绝缘薄膜31的厚度，可以使得顶部栅极绝缘薄膜31的每单位面积的绝缘薄膜性能大于底部栅极绝缘薄膜30的绝缘薄膜性能。因为可以通过绝缘薄膜的膜厚和绝缘薄膜的介电常数来控制绝缘性能，所以最好采用介电常数较高的材料例如TaO，以便做得较薄，从而对于顶部栅极电极特征而言获得更高的驱动能力。
接着，通过采用Cr来形成顶部栅极电极50。与底部栅极电极20类似，顶部栅极电极50可以由其它金属例如Mo、W、Ti、Nb和Al或这些金属的合金或者这些金属的层叠结构来制成。底部栅极电极20和顶部栅极电极50不必由相同的材料制成。
接着，通过采用顶部栅极电极50作为掩模，将N型杂质例如磷或P型杂质例如硼以高浓度注入硅层40中，以形成源极区域41和漏极区域42。该源极和漏极区域可以在形成顶部栅极电极50之前通过以高浓度将N型或P型杂质注入到从顶部栅极电极的端部延伸预定长度的外侧区域中以形成源极和漏极区域来形成，并且在形成顶部栅极电极50之后，可以通过采用顶部栅极电极50作为掩模将N型或P型杂质以低浓度注入来形成LDD(轻微掺杂漏极)。在该情况中，上述预定长度的长度为LDD长度。
可以通过留下用作掩模的顶部栅极电极50来制成相对较低电压的TFT，同时可以通过蚀刻去除如图2B所示的顶部栅极电极来制造出相对较高电压的TFT。这样，可以很容易在相同基底上形成在不同电压下的不同类型TFT。
也可以采用以下方法作为在相同基底上形成高电压TFT和低电压TFT的另一种方法。
通过在从顶部栅极电极的端部延伸预定长度的外侧区域处以高浓度将N型或P型杂质注入到半导体层中来形成源极/漏极区域。在只在预想为低电压TFT的区域上形成顶部栅极电极之后，用保护膜覆盖整个区域。之后，去除保护膜的与必要部分(例如顶部栅极电极区域及其附近区域)对应的以及必要时在高电压TFT的漏极边缘附近的选定部分，从而在保护膜中形成开口。然后，通过采用顶部栅极电极50作为掩模来形成在低电压TFT中的LDD区域，同时通过向半导体层注入少量N型或P型杂质并且通过采用保护膜作为掩模来形成在高电压TFT中的LDD区域。
在LDD区域不必要时，可以通过向半导体层注入高浓度N型或P型杂质来在从用于低电压TFT的顶部栅极电极的边缘延伸出的预定外侧区域和高电压TFT的预定区域处形成源极/漏极区域。
接着，用SiO2、SiN或SiO2和SiN的层叠薄膜之一来形成第一层间绝缘薄膜32，然后打开接触孔60和61以便分别用于源极/漏极电极接线70和电极接线71。接触孔60被设置为使源极/漏极电极接线70分别与硅层的源极区域41和漏极区域42连接。同时接触孔61被设置为使电极接线71与形成在底部栅极电极20的相同层上的电极21连接。因为接触孔60和接触孔71具有不同的深度，所以必须使得绝缘层到硅的蚀刻选择性比例在打开接触孔60和61时较大。在上述蚀刻选择性速度不够大时，会出现这样的麻烦，即硅层的蚀刻将在打开接触孔61之前在接触孔60处进行，并且在最差的情况中，硅层将过度蚀刻并且蚀穿，因此适当的接触将被破坏。
为此，可以如图3B所示通过在形成顶部栅极电极50之前打开接触孔62来避免出现上述过度蚀刻的问题。
接触孔62可以在形成顶部栅极绝缘薄膜31之前打开。如图3B所示，在用于接触孔的打开过程在形成顶部栅极电极50之前进行时，可以采用如图4所示在打开接触孔63之后在形成顶部栅极电极时形成位于顶部栅极电极50的相同层上的电极51的方法。可以通过将它们形成有连续接线层来电连接顶部栅极电极50和电极21，从而使得顶部栅极电极50和电极21具有相同的电位。之外，因为电极21和底部栅极电极20如上所述相互电连接，所以顶部栅极电极50和底部栅极电极20具有相同的电位。换句话说，在通过采用设置在硅层下面的底部栅极电极来驱动TFT时，位于硅层上方的顶部栅极电极也同时被驱动，因此可以获得双栅极结构。
接着，用SiN形成第二层间绝缘层33以保护TFT结构，并且由此形成晶体管电路基底。在采用这种TFT作为像素晶体管时，可以开有另一个接触孔80以便与由氧化铟锡(ITO)制成的透明像素电极90。在像素之外的区域中，透明像素电极90不必为透明电极。
根据本发明的上述示例性实施方案，可以采用底部栅极电极或下层导电层来驱动低电压TFT和高电压TFT这两个晶体管。如上所述，由于顶部栅极电极对于高电压TFT而言不存在，所以获得由栅极绝缘薄膜(形成为相对较厚)相对底部栅极电极决定的特性，并且也可以获得在高电压操作中非常可靠的晶体管。
对于低电压TFT而言，按照满足上述条件的方式来形成顶部栅极电极。在该情况下，获得与同时驱动顶部栅极电极和底部栅极电极两者等同的特征，并且获得由栅极绝缘薄膜(形成为相对较薄)相对顶部栅极电极来决定的特征，因此可以实现以高电流驱动性能进行高速驱动。
换句话说，由于存在满足上述条件的顶部栅极电极层，所以可以在共同的TFT基底上选择地构造出以高速驱动的低电压TFT和具有高击穿电压性能的高电压TFT。
另一方面，近年来，因为像素的孔径比由于显示分辨率改进和功能复杂化而趋向降低，所以为了补偿应该增大背光亮度。在上述专利文献1中所示的TFT结构中，因为来自外面的光例如背光进入TFT的硅层，所以在硅层中产生出电子和空穴对。具体地说，因为在通道和漏极之间的边界区域周围产生出的电子或空穴在电场作用下作为泄漏电流部分流入到漏极区域中，所以它们被检测为漏极电流。换句话说，由于光照射出现了由于漏出电流增加而引起的所谓光漏电流的问题。因此，由于在像素存储性能或像素性能中写入的电压减小，所以存在例如对比度降低、亮点或暗点缺陷等的问题以及在栅极线路驱动电路中出现误操作等的问题。
但是，根据本发明的上述示例性实施方案，因为底部栅极电极形成为与作为在半导体层中的高浓度杂质注入区域的源极/漏极区域重叠，所以底部栅极电极具有阻断在位于通道和漏极之间的边界区域周围进入的外部光的功能，由此能够消除上述光漏电流的问题。
在下面详细说明了在图2、图3和图4中所示的TFT结构的操作。在图4中所示的结构中，在顶部栅极电极50和形成在顶部栅极电极50的相同层处的电极51相互电连接时，建立了双栅极结构。因为顶部栅极绝缘薄膜31与底部栅极绝缘薄膜30相比较薄，所以TFT的特征由与顶部栅极电极相关的特征决定。另一方面，在顶部栅极电极50不存在时，TFT特征将由底部栅极电极特征决定。因此，有或没有顶部栅极电极的条件，可以很容易制作和区分两种不同的特征。具体地说，在顶部栅极电极50存在时，获得具有高电流驱动性能的低电压TFT，在顶部栅极电极50不存在时，获得具有大栅极击穿电压的高电压TFT。
在图4所示的结构中，即使在顶部栅极电极50和形成在相同层上的电极51没有电连接并且顶部栅极电极50为浮动状态如在图2和图3中所示的结构的情况下，也能够在前面已经提到的下面条件下获得上述双栅极效果的相同效果。
也就是说，对于在底部栅极电极和顶部栅极电极之间的那些区域而言，在没有设置通道的区域与设有通道的区域相比足够大时，在底部栅极电极处的电位和在浮动的顶部栅极电极处的电位变得几乎相等，并且因此可以通过驱动底部栅极电极来获得双栅极驱动的等同性能。
因为设有通道的区域和没有设置通道的区域的所期望的面积比在底部栅极电极和顶部栅极电极之间的距离在没有设置通道的区域处减小时而减小，所以更期望具有如图5所示的结构。换句话说，更期望的是，在底部栅极电极和顶部栅极电极之间没有设置通道的区域处底部栅极绝缘薄膜30的厚度和顶部栅极绝缘薄膜31的厚度的总和小于在底部栅极电极和顶部栅极电极之间在设有通道的区域处底部栅极绝缘薄膜30的厚度和顶部栅极绝缘薄膜31的厚度的总和。通过在形成硅层岛的过程期间增大蚀刻量，从而可以很容易形成在图5中所示的结构。
在图2、图3和图4中，因为在源极/漏极电极接线70的至少一部分与顶部栅极电极50重叠时浮动顶部栅极电极的电位受到源极/栅极电位的影响，所以期望源极/漏极电极接线尽可能不会与顶部栅极电极重叠。
制作出具有上述结构的TFT，并且在图6中显示出这些TFT的测量特征。该结构的底部栅极绝缘薄膜的厚度为600nm，并且顶部栅极绝缘薄膜的厚度为120nm，并且在具有顶部栅极电极的结构中，将其中绝缘薄膜只设在顶部栅极电极和底部栅极电极之间的区域选作为通道区域的八倍。
在图6A中，水平轴表示施加在底部栅极电极上的电压，并且垂直轴表示漏极电流，并且表示根据浮动顶部栅极电极的存在或不存在可以清楚制作出并且区分出两种不同的特征。换句话说，从源自底部栅极绝缘薄膜的较厚膜厚得到的这种特征中获得没有顶部栅极电极的TFT特征，因此可以获得具有高栅极击穿电压的高电压TFT。另一方面，从根据顶部栅极绝缘薄膜的膜厚推导出的这种特征获得具有顶部栅极电极的TFT特征，因此可以获得具有高电流驱动性能的低电压TFT。
在图6B中，显示出在只有绝缘材料设在顶部栅极电极和底部栅极电极之间的区域与通道区域的面积比改变时漏极电流的变化。在上述面积比大约为1.5的情况中，表示这种TFT在高电流驱动性能方面不够。在上述面积比大于或等于8时，如上所述可以充分获得高电流驱动性能。图1D还建议上述面积比最好较大，并且期望上述面积比大于或等于20。
[示例性实施方案2]
在上述第一示例性实施方案中，虽然显示出在源极/漏极电极接线70位于顶部栅极电极上方的情况，但是在图7中所示的第二示例性实施方案具有这样一种结构，从而源极/漏极电极接线70位于顶部栅极电极下方。也就是说，根据第二示例性实施方案，在形成顶部栅极绝缘薄膜31之前形成源极/漏极电极接线70。通过该方法，可以省略形成在图2的结构中所示的接触孔60所需的过程。代替在图2中所示的接触孔61，形成接触孔160，从而形成在底部栅极电极20的相同层上的电极21与接触孔160连接。也就是说，用于接触孔160的开口在形成顶部栅极电极50之前形成在底部栅极绝缘薄膜30和顶部栅极绝缘薄膜31两者中。因此形成了顶部栅极电极50和形成在顶部栅极电极50的相同层上的电极51。至于有关其它制造方法和结构的限制条件都与第一示例性实施方案相同，并且所获得的优点也与第一示例性实施方案相同。
作为图7的变型的实施例，如图8所示，用于接触电极21的接触孔81可以在形成第一层间绝缘薄膜32并且没有形成接触孔160之后与在打开接触孔80同时打开。在该情况下，与电极21接触的电极91应该与透明的像素电极90同时形成。在除了像素之外的区域中，像素电极90和电极91的材料不必是透明的电极材料。
[示例性实施方案3]
在本发明的第三示例性实施方案中，描述了将本发明应用于具有偏置结构的TFT上的结构。如图9至图13所述，可以很容易并且同时在相同基底上设置低电压TFT和高电压TFT这两个TFT。在图9和图10中，分别显示出根据第一示例性实施方案的一个实施例和根据第二示例性实施方案的另一个实施例，并且由此显示出在相同的基底上具有低电压TFT(或高电流驱动TFT)和高电压TFT(或高击穿电流性能TFT)的组合结构的TFT基底，并且这些结构中的任一种可以适当地用于TFT基底电路。按照相同的方式，图11和图12分别显示出两个实施例。在图11A和图11B中所示的一个实施例与第一示例性实施方案相关联，并且在图12A和12B中所示的另一个实施例与第二示例性实施方案相关联。
但是，在这些实施方案中，需要注意以下方面。因为顶部栅极电极在高电压TFT处不存在，所以当在制造过程中存在采用顶部栅极电极作为掩模进行的杂质注入工序时，会不小心将杂质注入到高电压TFT的通道区域中。为了避免杂质的不小心注入，采用光致抗蚀层作为掩模，而不是采用顶部栅极电极作为掩模。在这种情况下，因为用于源极/漏极区域的杂质的高浓度注入和用于LDD区域的杂质的低浓度注入需要采用光致抗蚀层作为掩模，所以不可避免地会增加制造工序数量。为了抑制用于这种LDD区域的制造工序数量增加，可以按照下面的方式进行制造过程。
在第一示例性实施方案中所示的结构中，在通过在形成顶部栅极电极50之前注入高浓度N型或P型杂质来形成源极区域41和漏极区域42时，通过在从距离顶部栅极电极边缘预定长度的地方开始延伸出的外侧区域处注入低浓度N型或P型杂质来形成源极/漏极区域。在该情况中，如图9至图13所示，底部栅极电极20被形成从而它可以与上述预定长度的所有区域重叠。
在该示例性实施方案中，与第一和第二示例性实施方案不同，没有形成LDD区域，并且由此消除了通过采用顶部栅极电极作为掩模注入低浓度N型或P型杂质的步骤。换句话说，预定长度的区域为偏置区域。因为所有这些偏置区域都通过底部栅极绝缘薄膜与底部栅极电极重叠，所以由于在底部栅极电极处的电位影响，所以偏置区域具有与LDD区域等同的功能。换句话说，因为偏置区域具有高电阻，从而造成在不存在任何与偏置区域重叠的底部栅极电极时出现接通电流变小的问题，但是这个问题可以通过在底部栅极电极处的电位的影响来消除。因此，通过采用该技术，可以去除LDD形成过程，由此能够减少制造工序。
在设有低电压TFT和高电压TFT的TFT基底中，高电压TFT的特征具有自身依赖于底部栅极电极的特征，并且低电压TFT特征其次由通过顶部栅极电极驱动的特征决定。换句话说，在顶部栅极电极为浮动状态时，在低电压TFT中的底部栅极电极的作用在于通过采用底部栅极电极来控制浮动电位，因此不需要控制如一般栅极电极必须控制的通道区域。因此，为了形成用于高电流驱动的低电压TFT，夹在底部栅极电极和顶部栅极电极之间不包括通道区域的区域尺寸应该做得足够大，并且如后面针对另一个示例性实施方案所述一样，底部栅极电极不必与通道区域重叠。
但是，鉴于下面两点原因，底部栅极电极最好与偏置区域重叠。
第一点原因在于，在具有偏置区域的TFT中，由于通过使得底部栅极电极与整个偏置区域重叠而导致的电位在底部栅极电极处的影响，偏置区域具有与LDD区域等同的功能。
第二点原因在于，底部栅极电极具有通过阻断背光的光进入硅层来抑制光漏电流的有用功能。公知的是，由于光漏电流的主要起因在于光进入到那些区域例如通道区域和漏极区域的边界部分(或联接区域)、LDD区域和偏置区域中，所以重要的是要在光学上阻断上述区域。因此，上述底部栅极电极对于抑制光漏电流而言具有充分的效果。鉴于上述两点，在低电压TFT中，最好将底部栅极电极布置成如图11和图12所示一样与LDD区域或偏置区域重叠。
虽然在第一和第二示例性实施方案中所述的实施方案涉及采用多晶硅作为半导体层的TFT，但是本发明不限于这种多晶硅作为硅薄膜，本发明还可以是应用于采用非晶硅的TFT的技术。在下面，将说明采用非晶硅的TFT结构。也就是说，在图9至图12中所示的TFT结构中所用的硅层可以由非晶硅层代替。或者如图13所示，可以通过与专利文献1的非晶硅TFT的制造方法接近的方式来生产出该硅层。具体地说，与前面实施方案一样，在玻璃基底上形成栅极电极和形成底部栅极绝缘薄膜以及在形成非晶硅层之后可以将高度掺杂有N型杂质(例如磷)的非晶硅形成为源极区域41和漏极区域42。至于其它结构及其制造方法，它们与在图9至图12中所示的情况相同。
在第一至第三示例性实施方案中所述的任意实施方案中，最好使得形成在上金属接线5和下金属接线1之间的电容CB如图1所示一样尽可能大。为了实现这个效果，除了如上所述使得在底部栅极电极和顶部栅极电极之间没有存在半导体层例如硅层的区域尽可能大的方法之外，还可以采用在图5中所示的印版雕刻结构。换句话说，因为可以通过使得在印版雕刻结构中在没有半导体层的区域中在底部栅极电极和顶部栅极电极之间的绝缘薄膜厚度比在具有半导体层的区域中在底部栅极电极1和顶部栅极电极5之间的绝缘薄膜厚度更薄来使得电容CB与在上金属接线5和半导体层3之间的电容CA的容量比相对较大，所以可以实现与增大其中在底部栅极电极和顶部栅极电极之间不存在半导体层的区域等同的效果。
半导体例如硅的岛通常通过采用光蚀刻工艺形成。可以很容易通过在蚀刻半导体层时深蚀刻绝缘薄膜2(底部栅极绝缘薄膜)然后形成顶部栅极绝缘薄膜4和顶部栅极电极来获得这种结构。虽然最好如此蚀刻底部栅极绝缘薄膜，从而底部栅极电极在蚀刻半导体期间暴露出，但是即使稍微蚀刻底部栅极绝缘薄膜也能够获得一定的效果。
[示例性实施方案4]
在下面将说明将在第一至第三示例性实施方案中所述的设有浮动顶部栅极电极的底部栅极驱动TFT应用于像素阵列的方法。图14A显示出与在液晶显示面板的TFT基底中通常所用的普通TFT阵列在一起的像素电极90的阵列结构，并且图14B和图14C显示出具有根据本发明示例性实施方案的TFT阵列的像素电极90的阵列结构。在图14B所示的像素阵列中，通过它使得数据线72与源极/漏极电极接线70连接，顶部栅极电极50的接线被形成以使它与底部栅极电极20的接线重叠。在图14C中，顶部栅极电极50分别布置成没有与数据线72重叠。虽然可以将它制作为图14B的结构以便实现本发明的效果，但是鉴于不仅数据线72的电位难以影响栅极电极50，而且在栅极电极50和数据线72之间的寄生电容也能够明显降低，所以优选采用在图14C中所示的实施方案。
如上所述，在它是形成有n通道型晶体管或p通道型晶体管中的任一种的单通道型器件时，在相同基底上形成低电压TFT和高电压TFT的方法必要时应该以高浓度或以低浓度注入N型或P型杂质。在它为CMOS器件时，如图15和图16所示，以低浓度注入N型或P型杂质，并且必要时以高浓度进行注入。因此，可以分别根据需要例如具有n通道型晶体管或p通道型晶体管中的任一种的低电压TFT和高电压TFT以及具有n通道型晶体管和p通道型晶体管两种类型的低电压TFT和高电压TFT来构造出不同的CMOS TFT基底。
在图15和图16中所示的每种结构基本上采用在图13中所示的结构。在采用了在图15A和15B中所示的n通道型TFT的低电压TFT和高电压TFT中，分别设有n型源极区域41(n)和n型漏极区域42(n)。并且在采用了在图16A和16B中所示的p通道型TFT的低电压TFT和高电压TFT中，分别设有p型源极区域41(p)和p型漏极区域42(p)。因为其它部件与在图13中所示的结构相同，所以这些说明将省去。
[示例性实施方案5]
下面将参照图17对第五示例性实施方案进行说明。图17A显示出平面图，图17B显示出沿着在图17A中所示的虚线剖开的剖视图，并且图17C显示出沿着在图17A中所示的虚线III-III剖开的剖视图。
在绝缘基底10上，形成有栅极端子层101的金属接线，并且覆盖着第一绝缘层2。在第一绝缘层2上形成有半导体层3。半导体层3设有源极区域41和漏极区域42，并且由第二绝缘层4覆盖。在第二绝缘层4上形成有顶部栅极电极层50。该顶部栅极电极层50具有第一区域和第二区域，从而第一区域与半导体层3(包括源极/漏极区域)重叠，并且第二区域在没有与半导体层3重叠的情况下与栅极端子层101重叠。
从栅极端子层101借助第二区域给顶部栅极电极层50提供用来驱动该晶体管的栅极信号。所期望的信号/电压通过接触孔(未示出)提供给与源极区域41和漏极区域42连接的由导电层(与在图2中的附图标记70对应)制成的源极/漏极接线。根据第五示例性实施方案的这个TFT由顶部栅极电极50驱动，并且可以通过选择顶部栅极绝缘薄膜4的厚度和/或通道长度而用于高电压TFT或低电压TFT。
因为半导体层(包括源极/漏极区域)与其中半导体层形成在底部栅极电极上的结构相比形成在平坦表面上，所以很容易控制制造过程例如激光结晶过程和蚀刻过程。即使在由于与生产相关的缺陷而出现栅漏的情况下，因为顶部栅极电极50与栅极端子层101分开并且在它们之间设有绝缘层从而不会直接接触，所以可以通过防止过电流流向整个系统来避免这个致命缺陷。
[示例性实施方案6]
下面将参照图18对第六示例性实施方案进行说明。图18A显示出平面图，图18B显示出沿着在图18A所示的虚线IV-IV剖开的剖视图，并且图18C显示出沿着在图18A中所示的虚线V-V剖开的剖视图。
在透明绝缘基底10上，形成有由ITO(氧化铟锡)制成的栅极端子层101的透明导电接线，并且被作为第一绝缘层2的SiO2层覆盖着。由InGaZnO(包括铟、镓和锌的氧化物的透明半导体)制成的透明半导体层3形成在第一绝缘层2上。该半导体层3设有由ITO层制成的源极区域41和漏极区域42并且被作为第二绝缘层4的SiO2层覆盖着。在第二绝缘层4上形成由ITO制成的透明顶部栅极电极层50。该顶部栅极电极层50具有第一和第二区域，从而第一区域与半导体层3(包括源极/漏极区域)重叠，并且第二区域在不与半导体层3重叠的情况下与栅极端子层101重叠。
虽然在上述示例性实施方案中InGaZnO用作透明半导体层，但是也可以采用晶体的或非晶体的其它氧化物半导体例如ZnO、AlZnSnO、InHfZnO和ZnSnO。对于透明导体而言，上述ITO可以由其它透明导体例如InZnO代替。
按照与在第五示例性实施方案中所述的类似方式通过第二区域从栅极端子层101向顶部栅极电极层50提供用来驱动该晶体管的栅极信号。通过接触孔(未示出)给与源极区域41和漏极区域42连接的由导体层(未示出)制成的源极/漏极接线提供所期望的信号/电压。根据第六示例性实施方案的这个TFT由顶部栅极电极50驱动，并且可以通过选择顶部栅极绝缘薄膜4的厚度和/或通道长度而用作高电压TFT或低电压TFT。
根据该示例性实施方案的结构，除了在第五示例性实施方案中所述的好处之外还可以获得下面的优点。在需要通过透明结构例如液晶显示装置如用在图18C中的三波纹箭头所示一样发射光的装置中，因为栅极电极层和栅极端子层的重叠区域的每一个都由透明材料制成，所以甚至在液晶显示面板的TFT基底的像素区域中也可以形成栅极电极层和栅极端子层的重叠区域，由此提高了在那些层处的感生电容，并且导致更加可靠的晶体管操作。
在上述示例性实施方案中，虽然采用了SiO2作为绝缘薄膜，但是代替它也可以采用SiN层。因为SiN的折射率接近ITO的折射率，所以可以抑制在界面处由于折射率不同而导致的反射，因此可以改善显示装置的透光性。该示例性实施方案不仅可以应用于液晶显示装置，而且还可以应用于有机EL(电荧光)显示装置和采用了用于大面积的光学性能的图像感测装置。
本发明可以用于在相同基底上具有不同类型TFT例如具有相对较高击穿电压的高电压TFT和具有相对较低击穿电压性能的低电压TFT的晶体管电路基底中。
根据本发明的示例性实施方案，通过选择是否形成顶部栅极电极层，从而可以在用于形成顶部栅极电极的工序数量最少的情况下单独在相同基底上设置具有不同击穿电压性能特征的多种类型TFT。具体地说，可以很容易单独提供以高速驱动的低电压TFT和具有高击穿电压性能的高电压TFT，并且可以抑制生产成本的增加。
前面实施方案的说明用来使得本领域普通技术人员能够制造和使用本发明。而且，这些示例性实施方案的各种变型对于本领域普通技术人员而言都是显而易见的，并且在这里所限定的一般原理和特定实施例可以不需要创造性地应用于其它实施方案。因此，本发明不打算局限于在这里所述的示例性实施方案，而是可以根据由权利要求和等同方案的限制条件所限定的最宽范围。
另外，要指出的是，本发明人的意图在于即使在起诉期间要修改权利要求的情况下也要保留所要求保护的发明的所有等同方案。

Claims (12)

1.一种薄膜晶体管，包括：
形成在绝缘基底上的第一绝缘层；
形成在所述第一绝缘层上的第一半导体层；
形成在所述第一半导体层上的第二绝缘层；
设置在所述绝缘基底和所述第一绝缘层之间的第一导电层；以及
形成在所述第二绝缘层上的具有浮动状态的第二导电层，所述第二导电层包括第一区域和第二区域，从而所述第一区域为与所述第一半导体层重叠的顶部栅极电极区域，而所述第二区域为在没有与所述第一半导体层重叠的区域中与所述第一导电层重叠的电容耦合区域，并且使所述第二区域的尺寸比所述第一区域的尺寸更大，从而在所述第二导电层处的电位接近在所述第一导电层处的电位或大约为在所述第一导电层处的电位。
2.如权利要求1所述的薄膜晶体管，其中所述顶部栅极电极区域和所述电容耦合区域的面积比大于或等于8。
3.如权利要求1所述的薄膜晶体管，其中所述第一导电层包括与所述第一半导体层重叠的底部栅极电极区域。
4.如权利要求1所述的薄膜晶体管，其中所述第一导电层没有形成在与所述第一半导体层重叠的区域处。
5.如权利要求4所述的薄膜晶体管，其中所述绝缘基底、所述第一绝缘层和所述第二绝缘层分别由透明材料制成。
6.一种薄膜晶体管基底，包括：
设在所述绝缘基底上且占据第一薄膜晶体管区域的如权利要求3所述的薄膜晶体管；以及
形成在所述绝缘基底上以占据第二薄膜晶体管区域的第二薄膜晶体管，所述第二薄膜晶体管包括：
形成在所述绝缘基底上的所述第一绝缘层；
形成在所述第一绝缘层上的第二半导体层；
形成在所述第二半导体层上的所述第二绝缘层；以及
第二底部栅极电极层，其形成在所述绝缘基底和所述第一绝缘层之间，以便在所述第二薄膜晶体管区域中与所述第二半导体层重叠，其中所述第二导电层不存在于在所述第二绝缘层上与所述第二半导体层重叠的区域处。
7.如权利要求6所述的薄膜晶体管基底，其中在分别与所述第一半导体层和所述第二半导体层重叠的区域中所述第二绝缘层的厚度比所述第一绝缘层的厚度更薄。
8.如权利要求6所述的薄膜晶体管基底，其中在所述顶部栅极电极区域和所述第一半导体层之间的所述第二绝缘层的每单位面积的第一绝缘层电容大于在所述底部栅极电极区域和所述第一半导体层之间的所述第一绝缘层的每单位面积的第二绝缘层电容。
9.如权利要求6所述的薄膜晶体管基底，其中所述第一绝缘层的厚度大于或等于200nm。
10.如权利要求6所述的薄膜晶体管基底，其中所述第一半导体层和所述第二半导体层中的每一个分别在所述第一半导体层和所述第二半导体层内或附近设有源极区域和漏极区域，并且所述底部栅极电极区域与在所述第一薄膜晶体管区域中的所述源极区域和所述漏极区域的一部分重叠，而所述顶部栅极电极区域没有与所述源极区域和所述漏极区域重叠。
11.如权利要求6所述的薄膜晶体管基底，其中所述第二导电层的所有区域与在所述第一薄膜晶体管区域中的所述第一导电层重叠。
12.如权利要求6所述的薄膜晶体管基底，其中在所述第一薄膜晶体管区域内，使在所述第二导电层没有与第一半导体层重叠的区域中在所述第二导电层和所述第一导电层之间的绝缘薄膜的厚度比在所述第二导电层与所述第一半导体层重叠的区域中在所述顶部栅极电极区域和所述底部栅极电极区域之间的绝缘薄膜的厚度更薄。
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