JP2011171703A - 電圧調整回路 - Google Patents

電圧調整回路 Download PDF

Info

Publication number
JP2011171703A
JP2011171703A JP2010240683A JP2010240683A JP2011171703A JP 2011171703 A JP2011171703 A JP 2011171703A JP 2010240683 A JP2010240683 A JP 2010240683A JP 2010240683 A JP2010240683 A JP 2010240683A JP 2011171703 A JP2011171703 A JP 2011171703A
Authority
JP
Japan
Prior art keywords
transistor
layer
oxide semiconductor
source
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2010240683A
Other languages
English (en)
Other versions
JP2011171703A5 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Jun Koyama
潤 小山
Kei Takahashi
圭 高橋
Masashi Tsubuki
将志 津吹
Kosei Noda
耕生 野田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2010240683A priority Critical patent/JP2011171703A/ja
Publication of JP2011171703A publication Critical patent/JP2011171703A/ja
Publication of JP2011171703A5 publication Critical patent/JP2011171703A5/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load

Abstract

【課題】トランジスタにおけるオフ電流を低減し、電圧調整回路における出力電圧の変換効率を向上させる。
【解決手段】ゲート、ソース、及びドレインを有し、ソース及びドレインの一方に第１の信号が入力され、ゲートにクロック信号である第２の信号が入力され、チャネル形成層として酸化物半導体層を有し、オフ電流が１０ａＡ／μｍ以下であるトランジスタと、第１の電極及び第２の電極を有し、第１の電極がトランジスタのソース及びドレインの他方に電気的に接続され、第２の電極に高電源電圧及び低電源電圧が交互に与えられる容量素子と、を有し、第１の信号の電圧を昇圧又は降圧し、昇圧又は降圧した電圧である第３の信号を出力信号としてトランジスタのソース及びドレインの他方を介して出力する構成とする。
【選択図】図１

Description

本発明の一形態は、酸化物半導体を用いたトランジスタにより構成される電圧調整回路に関する。
絶縁表面を有する基板上に形成された半導体薄膜を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタは、液晶テレビに代表されるような表示装置に用いられている。薄膜トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が公知であるが、その他の材料として酸化物半導体が注目されている。
酸化物半導体の材料としては、酸化亜鉛又は酸化亜鉛を成分とする材料が知られている。そして、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物（酸化物半導体）で形成された薄膜トランジスタが開示されている（特許文献１乃至３）。
特開２００６−１６５５２７号公報 特開２００６−１６５５２８号公報 特開２００６−１６５５２９号公報
しかしながら、酸化物半導体は、薄膜形成工程において化学量論的組成からずれてしまう。例えば、酸素の過不足によって酸化物半導体の電気伝導度が変化してしまう。また、酸化物半導体の薄膜形成中に混入する水素が酸素（Ｏ）−水素（Ｈ）結合を形成して電子供与体となり、電気伝導度を変化させる要因となる。さらにＯ−Ｈは極性分子なので、酸化物半導体によって作製される薄膜トランジスタのような能動デバイスに対して特性の変動要因となる。
電子キャリア濃度が１０１８／ｃｍ３未満としても、酸化物半導体においては実質的にはＮ型であり、特許文献１乃至３に開示される薄膜トランジスタのオン・オフ比は１０３程度しか得られていない。このような薄膜トランジスタのオン・オフ比が低い理由はオフ電流が高いことによるものである。
また、オフ電流の高いトランジスタを用いて例えば昇圧回路などの電圧調整回路を構成する場合、トランジスタがオフ状態のときであっても該トランジスタを介してリーク電流が流れてしまうため、所望の電圧への変換効率が悪くなるなどの問題がある。
このような問題に鑑み、本発明の一態様は、安定した電気的特性（例えば、オフ電流がきわめて低減されている）を有する薄膜トランジスタを提供することを課題とする。また、電圧調整回路において所望の電圧への変換効率を高めることを課題とする。
本発明の一形態は、電子供与体（ドナー）となる不純物を除去することにより高純度化させた、真性又は実質的に真性な半導体であり、シリコン半導体よりもエネルギーギャップが大きい酸化物半導体をチャネル形成層に有するトランジスタを用いて昇圧回路又は降圧回路などの電圧調整回路を構成するものである。これにより、トランジスタにおけるオフ状態のリーク電流（オフ電流）の低減を図り、さらにトランジスタにおけるオフ電流の低減により、所望の値の電圧への変換効率の向上を図る。
酸化物半導体に含まれる水素濃度は、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下である。また、酸化物半導体に含まれる水素若しくはＯＨ基は除去される。また、キャリア濃度は、５×１０１４／ｃｍ３以下、好ましくは５×１０１２／ｃｍ３以下である。
また、酸化物半導体のエネルギーギャップは２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上であり、さらに、ドナーを形成する水素等の不純物を極力低減し、キャリア濃度を１×１０１４／ｃｍ３以下、好ましくは１×１０１２／ｃｍ３以下となるようにする。
さらに、上記酸化物半導体を有するトランジスタでは、チャネル幅１μｍあたりのオフ電流を１０ａＡ／μｍ（１×１０−１７Ａ／μｍ）以下にすること、さらには１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、さらには１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下、好ましくは、１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下と、従来のシリコンを用いたトランジスタと比較しても非常に低くすることができる。さらに、トランジスタの温度が８５℃の場合であってもチャネル幅１μｍあたりのオフ電流を１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、好ましくは１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下と、従来のシリコンを用いたトランジスタと比較しても非常に低くすることができる。
このように、水素濃度が十分に低減されて高純度化された酸化物半導体層を用いたトランジスタを用いることにより、従来のシリコンを用いたトランジスタを用いる場合と比較してもリーク電流による消費電力の少ない電圧調整回路を実現できる。
本発明の一態様は、ゲート、ソース、及びドレインを有し、ソース及びドレインの一方に第１の信号が入力され、ゲートにクロック信号である第２の信号が入力され、チャネル形成層として酸化物半導体層を有し、オフ電流が１０ａＡ／μｍ以下であるトランジスタと、第１の電極及び第２の電極を有し、第１の電極がトランジスタのソース及びドレインの他方に電気的に接続され、第２の電極に高電源電圧及び低電源電圧が交互に与えられる容量素子と、を有し、第１の信号の電圧を昇圧又は降圧し、昇圧又は降圧した電圧である第３の信号を出力信号としてトランジスタのソース及びドレインの他方を介して出力する電圧調整回路である。
互いに直列接続で電気的に接続されたｎ段（ｎは２以上の自然数）の単位昇圧回路と、ｎ段の単位昇圧回路により昇圧された電圧を出力信号として出力する出力回路と、を有し、ｎ段の単位昇圧回路のそれぞれは、ゲート、ソース、及びドレインを有し、ソース及びドレインの一方に第１の信号が入力される第１のトランジスタと、第１の電極及び第２の電極を有し、第１の電極が第１のトランジスタのソース及びドレインの他方に電気的に接続された第１の容量素子と、ゲート、ソース、及びドレインを有し、ソース及びドレインの他方が容量素子の第２の電極に電気的に接続された第２のトランジスタと、ゲート、ソース、及びドレインを有し、ソース及びドレインの一方が容量素子の第２の電極に電気的に接続された第３のトランジスタと、を含み、出力回路は、ゲート、ソース、及びドレインを有し、ソース及びドレインの一方が第ｎ段目の単位昇圧回路における第１のトランジスタのソース及びドレインの他方に電気的に接続された第４のトランジスタと、第１の電極及び第２の電極を有し、第１の電極が第４のトランジスタのソース及びドレインの他方に電気的に接続された第２の容量素子と、を含み、第１のトランジスタ乃至第４のトランジスタのそれぞれは、チャネル形成層として酸化物半導体層を備え、オフ電流が１０ａＡ／μｍ以下であり、２Ｋ―１段目（Ｋは１乃至ｎ／２であり、Ｋは自然数）の単位昇圧回路における第１のトランジスタのゲート及び第３のトランジスタのゲート、並びに２Ｋ段目の単位昇圧回路における第２のトランジスタのゲートに電気的に接続され、クロック信号が入力される第１のクロック信号線と、２Ｋ―１段目の単位昇圧回路における第３のトランジスタのゲート、並びに２Ｋ段目の単位昇圧回路における第１のトランジスタのゲート及び第３のトランジスタのゲートに電気的に接続され、クロック信号の反転クロック信号が入力される第２のクロック信号線と、をさらに有する電圧調整回路である。
互いに直列接続で電気的に接続されたｎ段（ｎは２以上の自然数）の単位降圧回路と、ｎ段の単位降圧回路により降圧された電圧を出力信号として出力する出力回路と、を有し、ｎ段の単位降圧回路のそれぞれは、ゲート、ソース、及びドレインを有し、ソース及びドレインの一方に第１の信号が入力される第１のトランジスタと、第１の電極及び第２の電極を有し、第１の電極が第１のトランジスタのソース及びドレインの他方に電気的に接続された第１の容量素子と、ゲート、ソース、及びドレインを有し、ソース及びドレインの他方が容量素子の第２の電極に電気的に接続された第２のトランジスタと、ゲート、ソース、及びドレインを有し、ソース及びドレインの一方が容量素子の第２の電極に電気的に接続された第３のトランジスタと、を含み、出力回路は、ゲート、ソース、及びドレインを有し、ソース及びドレインの一方が第ｎ段目の単位降圧回路における第１のトランジスタのソース及びドレインの他方に電気的に接続された第４のトランジスタと、第１の電極及び第２の電極を有し、第１の電極が第４のトランジスタのソース及びドレインの他方に電気的に接続された第２の容量素子と、を含み、第１のトランジスタ乃至第４のトランジスタのそれぞれは、チャネル形成層として酸化物半導体層を備え、オフ電流が１０ａＡ／μｍ以下であり、２Ｋ―１段目（Ｋは１乃至ｎ／２であり、Ｋは自然数）の単位降圧回路における第１のトランジスタのゲート及び第２のトランジスタのゲート、並びに２Ｋ段目の単位降圧回路における第２のトランジスタのゲートに電気的に接続され、クロック信号が入力される第１のクロック信号線と、２Ｋ―１段目の単位降圧回路における第３のトランジスタのゲート、並びに２Ｋ段目の単位降圧回路における第１のトランジスタのゲート及び第３のトランジスタのゲートに電気的に接続され、クロック信号の反転クロック信号が入力される第２のクロック信号線と、をさらに有する電圧調整回路である。
本発明の一態様により、トランジスタのリーク電流を低減し、不要な出力信号の電圧の降下又は上昇を低減することができるため、所望の電圧への変換効率を向上させることができる。
電圧調整回路の構成の一例を示す回路図。 図１に示す電圧調整回路の動作の一例を説明するためのタイミングチャート。 電圧調整回路の構成の一例を示す回路図。 電圧調整回路の構成の一例を示す回路図 トランジスタを説明する図。 トランジスタの作製方法を説明する図。 トランジスタを説明する図。 トランジスタの作製方法を説明する図。 トランジスタを説明する図。 トランジスタの作製方法を説明する図。 酸化物半導体を用いた逆スタガ型の薄膜トランジスタの縦断面図。 図１１に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）。 （Ａ）ゲート電極１００１に正の電位（＋ＶＧ）が印加された状態を示す図（Ｂ）ゲート電極１００１に負の電位（−ＶＧ）が印加された状態を示す図。 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。 酸化物半導体を用いたトランジスタの特性評価用回路図。 酸化物半導体を用いたトランジスタの特性評価用タイミングチャート。 酸化物半導体を用いたトランジスタの特性を示す図。 酸化物半導体を用いたトランジスタの特性を示す図。 酸化物半導体を用いたトランジスタの特性を示す図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタを説明する図。 トランジスタ及び容量素子を説明する図。 電子機器を説明する図。 電圧調整回路のレイアウトを示す図。 電圧調整回路のレイアウトを示す拡大図。 電圧調整回路の入出力信号の波形を示す図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではないとする。
（実施の形態１）
本実施の形態では、本発明の一態様である電圧調整回路について説明する。
本実施の形態の電圧調整回路の構成の一例は、入力信号として信号Ｓ１及び信号Ｓ２が入力され、入力された信号Ｓ１を昇圧又は降圧し、信号Ｓ１の電圧を昇圧又は降圧した電圧である信号Ｓ３を出力信号として出力する機能を有する。さらに、本実施の形態の電圧調整回路の構成の一例について図１を用いて説明する。図１は、本実施の形態における電圧調整回路の構成の一例を示す回路図である。
図１に示す電圧調整回路は、トランジスタ１０１と、容量素子１０２と、を有する。
なお、本明細書において、トランジスタとして例えば電界効果トランジスタを用いることができる。
また、本明細書において、電界効果トランジスタは、ゲート、ソース、及びドレインを少なくとも有する。電界効果トランジスタとしては、例えば薄膜トランジスタ（ＴＦＴともいう）を用いることができる。また、電界効果トランジスタとしては、例えばトップゲート型、又はボトムゲート型のトランジスタを用いることができる。
ソースとは、ソース電極、及びソース配線の一部又は全部のことをいう。また、ソース電極とソース配線とを区別せずにソース電極及びソース配線の両方の機能を有する導電層をソースという場合がある。
ドレインとは、ドレイン電極、及びドレイン配線の一部又は全部のことをいう。また、ドレイン電極とドレイン配線とを区別せずにドレイン電極及びドレイン配線の両方の機能を有する導電層をドレインという場合がある。
ゲートとは、ゲート電極及びゲート配線の一部又は全部のことをいう。また、ゲート電極とゲート配線とを区別せずにゲート電極及びゲート配線の両方の機能を有する導電層をゲートという場合がある。
また、本明細書において、トランジスタのソースとドレインは、トランジスタの構造や動作条件などによって互いに入れ替わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、本書類（明細書、特許請求の範囲又は図面など）においては、ソース及びドレインのいずれか一方をソース及びドレインの一方と表記し、他方をソース及びドレインの他方と表記する。
また、本明細書における電界効果トランジスタは、チャネル形成層としての機能を有する酸化物半導体層を有するトランジスタである。なお、チャネル形成層の水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。該水素濃度は、例えば二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）による値である。また、トランジスタのキャリア濃度は、１×１０１４／ｃｍ３以下、好ましくは１×１０１２／ｃｍ３以下とする。
また、本明細書において、容量素子として例えば第１の電極と、第２の電極と、誘電体と、を有する構成の容量素子を用いることができる。
トランジスタ１０１は、ソース及びドレインの一方に信号Ｓ１が入力され、ゲートに信号Ｓ２が入力され、ソース及びドレインの他方の電圧が信号Ｓ３の電圧となる。図１に示す電圧調整回路は、トランジスタ１０１のソース及びドレインの他方を介して信号Ｓ３を出力する。
なお、一般的に電圧とは、２点間における電位の差（電位差ともいう）のことをいう。しかし、電圧と電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位（基準電位ともいう）との電位差を、該一点の電圧として用いる場合がある。
なお、本明細書において、信号として例えば電圧などを用いたアナログ信号又はデジタル信号を用いることができる。例えば電圧を用いた信号（電圧信号ともいう）としては、少なくとも第１の電圧状態及び第２の電圧状態を有する信号を用いることが好ましく、例えば第１の電圧状態としてハイレベルの電圧状態及び第２の電圧状態としてローレベルの電圧状態を有するデジタル信号などを用いることができる。なお、ハイレベルのときの電圧を電圧ＶＨ又は単にＶＨともいい、ローレベルの電圧を電圧ＶＬ又は単にＶＬともいう。また、第１の電圧状態の電圧及び第２の電圧状態の電圧は、各信号によって異なる場合があり、また、ノイズなどの影響があるため、第１の電圧状態の電圧及び第２の電圧状態の電圧は、一定値ではなく、それぞれ一定の範囲内の値であればよい。
容量素子１０２は、第１の電極がトランジスタ１０１のソース及びドレインの他方に電気的に接続され、第２の電極に高電源電圧（電圧ＶＤＤ又は単にＶＤＤともいう）又は低電源電圧（電圧ＶＳＳ又は単にＶＳＳともいう）が与えられる。なお、容量素子１０２の第１の電極と、トランジスタ１０１のソース及びドレインの他方との接続箇所をノードＮ１１１ともいう。
信号Ｓ１は、電圧調整回路の第１の入力信号（信号ＩＮＶＣ１ともいう）としての機能を有する。
信号Ｓ２は、電圧調整回路の第２の入力信号（信号ＩＮＶＣ２ともいう）としての機能を有する。信号Ｓ２としては、例えばクロック信号を用いることができる。クロック信号は、第１の電圧状態と第２の電圧状態とが周期的に繰り返される信号である。クロック信号における第１の電圧状態及び第２の電圧状態の値は、適宜設定することができる。
信号Ｓ３は、電圧調整回路の出力信号（信号ＯＵＴＶＣともいう）としての機能を有する。
次に、図１に示す電圧調整回路の動作（駆動方法ともいう）の一例について図２を用いて説明する。図２は、図１に示す電圧調整回路の動作の一例を説明するためのタイミングチャートであり、信号Ｓ１、信号Ｓ２、及び信号Ｓ３、並びに容量素子１０２の第２の電極の電圧（電圧ＶＣともいう）の電圧波形をそれぞれ示したものである。なお、図２を用いて説明する図１に示す電圧調整回路の動作の一例では、信号Ｓ１をハイレベルとローレベルの２値のデジタル信号とし、トランジスタ１０１をＮ型トランジスタとし、信号Ｓ２がハイレベルとローレベルとが周期的に繰り返されるクロック信号であるとして説明する。
図１に示す電圧調整回路は、複数の期間に分けて説明することができる。各期間における動作について以下に説明する。
期間１５１では、時刻Ａ１にて、信号Ｓ１がハイレベルになり、信号Ｓ２がハイレベルになり、容量素子１０２の第２の電極に低電源電圧が与えられ、容量素子１０２の第２の電極の電圧ＶＣはＶＬになる。
このとき、トランジスタ１０１のソースとドレインの間が導通状態（オン状態ともいう）になり、ノードＮ１１１の電圧が上昇し始める。ノードＮ１１１の電圧は、Ｖ１まで上昇する。Ｖ１は、ＶＨである。このとき、容量素子１０２の第１の電極と第２の電極の間に印加される電圧は、Ｖ１−ＶＬであり、信号Ｓ３の電圧は、Ｖ１になる。
次に、期間１５２では時刻Ａ２にて、信号Ｓ１がハイレベルのままであり、信号Ｓ２がローレベルになり、容量素子１０２の第２の電極に高電源電圧が与えられる。
このとき、トランジスタ１０１は非導通状態（オフ状態ともいう）になり、容量素子１０２の第２の電極に与えられる電圧（電圧ＶＣ）が電圧ＶＬから電圧ＶＨに変化するため、容量素子１０２の第２の電極の電圧の変化に合わせて容量素子１０２の第１の電極の電圧も変化し始める。ノードＮ１１１の電圧は、電圧Ｖ１よりもさらに大きい値、すなわちＶ２まで上昇する。電圧Ｖ２は、２ＶＨである。このとき、容量素子１０２の第１の電極と第２の電極の間に印加される電圧は、Ｖ２−ＶＨであり、信号Ｓ３の電圧は、Ｖ２になる。このように、期間１５２において、電圧調整回路の出力信号である信号Ｓ３の電圧は、電圧調整回路に入力される信号Ｓ１の電圧が昇圧された値となる。
以上のように、本実施の形態の電圧調整回路では、入力された電圧信号を変化させ、入力された電圧信号よりも高い電圧又は低い電圧の信号を出力することができる。
また、本実施の形態の電圧調整回路では、トランジスタとして、チャネル形成層としての機能を有する酸化物半導体層を含み、チャネル形成層の水素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下であり、キャリア濃度が１×１０１４／ｃｍ３以下、好ましくは１×１０１２／ｃｍ３以下であるトランジスタを用いた構成である。該トランジスタを用いることにより、電圧調整回路における絶縁耐圧を向上させることができる。また、上記酸化物半導体層を含むトランジスタは、リーク電流が低いため、従来のトランジスタと比較して、容量素子に蓄積された電荷のリークを低減できるため、消費電力を低減し、また、出力信号の不要な電圧の降下又は上昇を低減し、所望の値の電圧への到達速度を格段に向上させることができ、所望の電圧への変換効率を向上させることができる。
また、本実施の形態の電圧調整回路は、容量素子をトランジスタと同一工程により形成することができる。これにより、工程数の増加を抑制することができる。
（実施の形態２）
本実施の形態では、本発明の一態様である電圧調整回路の一例として昇圧回路について説明する。
本実施の形態における電圧調整回路の回路構成の一例について図３を用いて説明する。図３は、本実施の形態における電圧調整回路の回路構成の一例を示す回路図である。
図３に示す電圧調整回路は、ｎ段（ｎは２以上の自然数）の単位昇圧回路である単位昇圧回路２１１＿１乃至２１１＿ｎと、出力回路２１２と、を有する構成とみなすことができる。各回路の構成について以下に説明する。なお、図３では、一例としてｎが偶数の場合について示しているが、これに限定されず、奇数であってもよい。
図３に示すｎ段の単位昇圧回路は、単位昇圧回路２１１＿１乃至単位昇圧回路２１１＿ｎのｎ個の単位昇圧回路を用いて構成され、Ｍ段目（Ｍは２乃至ｎの自然数）の単位昇圧回路２１１＿Ｍは、Ｍ−１段目の単位昇圧回路２１１＿Ｍ−１に電気的に接続される。
単位昇圧回路２１１＿１乃至単位昇圧回路２１１＿ｎのそれぞれ、すなわちｋ段目（ｋは２乃至ｎの自然数）の単位昇圧回路２１１＿ｋは、トランジスタ２０１＿ｋと、容量素子２０２＿ｋと、トランジスタ２０３＿ｋと、トランジスタ２０４＿ｋと、を有する。
Ｍ段目の単位昇圧回路２１１＿Ｍにおけるトランジスタ２０１＿Ｍのソース及びドレインの一方は、Ｍ−１段目の単位昇圧回路２１１＿Ｍ−１におけるトランジスタ２０１＿Ｍ−１のソース及びドレインの他方に電気的に接続される。なお、Ｍ段目の単位昇圧回路２１１＿Ｍにおけるトランジスタ２０１＿Ｍのソース及びドレインの一方と、Ｍ−１段目の単位昇圧回路２１１＿Ｍ−１におけるトランジスタ２０１＿Ｍ−１のソース及びドレインの他方との接続箇所をノードＮ１＿Ｍ−１ともいい、１段目の単位昇圧回路２１１＿１におけるトランジスタ２０１＿１のソース及びドレインの一方をノードＮ１＿０ともいう。
容量素子２０２＿ｋの第１の電極は、トランジスタ２０１＿ｋのソース及びドレインの他方に電気的に接続される。
トランジスタ２０３＿ｋは、ソース及びドレインの一方に高電源電圧が与えられ、ソース及びドレインの他方が容量素子２０２＿ｋの第２の電極に電気的に接続される。
トランジスタ２０４＿ｋは、ソース及びドレインの一方が容量素子２０２＿ｋの第２の電極に電気的に接続され、ソース及びドレインの他方に低電源電圧が与えられる。
さらに、２Ｋ−１段目（Ｋは１乃至ｎ／２であり、Ｋは自然数）の単位昇圧回路２１１＿２Ｋ−１は、トランジスタ２０１＿２Ｋ−１のゲートがクロック信号線２２１に電気的に接続され、トランジスタ２０３＿２Ｋ−１のゲートがクロック信号線２２２に電気的に接続され、トランジスタ２０４＿２Ｋ−１のゲートがクロック信号線２２１に電気的に接続される。
また、２Ｋ段目の単位昇圧回路２１１＿２Ｋは、トランジスタ２０１＿２Ｋのゲートがクロック信号線２２２に電気的に接続され、トランジスタ２０３＿２Ｋのゲートがクロック信号線２２１に電気的に接続され、トランジスタ２０４＿２Ｋのゲートがクロック信号線２２２に電気的に接続される。
クロック信号線２２１にはクロック信号ＣＫ１が入力され、クロック信号線２２２にはクロック信号ＣＫＢ１が入力される。
さらに、１段目の単位昇圧回路２１１＿１は、トランジスタ２０１＿１のソース及びドレインの一方に信号ＩＮ１が入力される。
出力回路２１２は、ｎ段目の単位昇圧回路２１１＿ｎに電気的に接続される。
さらに、トランジスタ２０５は、ソース及びドレインの一方がｎ段目の単位昇圧回路２１１＿ｎにおけるトランジスタ２０１＿ｎのソース及びドレインの他方に電気的に接続される。また、トランジスタ２０５のソース及びドレインの他方の電圧は、電圧調整回路の出力信号である信号ＯＵＴ１の電圧になる。
さらに、ｎが奇数の場合にはトランジスタ２０５のゲートにクロック信号ＣＫＢ１が入力され、ｎが偶数の場合にはトランジスタ２０５のゲートにクロック信号ＣＫ１が入力される。
容量素子２０６は、第１の電極がトランジスタ２０５のソース及びドレインの他方に電気的に接続され、第２の電極に低電源電圧が与えられる。また、容量素子２０６の容量は、他の単位昇圧回路２１１＿ｋにおける容量素子２０２＿ｋの容量より大きくすることが好ましい。これにより、電圧調整回路の出力信号、すなわち信号ＯＵＴ１の電圧状態をより安定させることができる。
トランジスタ２０１＿ｋ、トランジスタ２０３＿ｋ、トランジスタ２０４＿ｋ、及びトランジスタ２０５のそれぞれとしては、チャネル形成層としての機能を有する酸化物半導体層を有するトランジスタを用いることができる。なお、チャネル形成層の水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。該水素濃度は、例えば二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）による値である。またトランジスタ２０１＿ｋ、トランジスタ２０３＿ｋ、及びトランジスタ２０４＿ｋ、及びトランジスタ２０５のそれぞれのキャリア濃度は、１×１０１４／ｃｍ３以下、好ましくは１×１０１２／ｃｍ３以下とする。
クロック信号ＣＫ１とクロック信号ＣＫＢ１は、それぞれ電圧状態が変化するタイミングが異なるクロック信号であり、例えばクロック信号ＣＫ１がハイレベルになるとき、クロック信号ＣＫＢ１はローレベルであることが好ましく、クロック信号ＣＫＢ１がハイレベルになるとき、クロック信号ＣＫ１はローレベルであることが好ましい。クロック信号ＣＫＢ１としては、例えばクロック信号ＣＫ１の反転信号を用いることができ、クロック信号ＣＫＢ１は、例えばインバータなどのＮＯＴ回路を用いてクロック信号ＣＫ１の電圧状態を反転させることにより生成することができる。クロック信号ＣＫ１及びクロック信号ＣＫＢ１におけるハイレベル及びローレベルの電圧の値は、適宜設定することができる。また、クロック信号ＣＫ１は、例えばリングオシレータなどの発振回路とバッファ回路を用いて生成することもできる。また、図３に示す電圧調整回路では、クロック信号ＣＫ１及びクロック信号ＣＫＢ１のみを用いる場合について示しているが、これに限定されず、本実施の形態における電圧調整回路では、３相以上のクロック信号を用いることもできる。
以上のように、本実施の形態における電圧調整回路の一例は、ｎ段の単位昇圧回路と、ｎ段目の単位昇圧回路に電気的に接続された出力回路と、を有し、それぞれの単位昇圧回路は、スイッチング素子としての機能を有する複数のトランジスタと、容量素子を有し、複数のトランジスタを選択的にオン状態又はオフ状態にすることにより、電圧調整回路に入力された信号電圧を昇圧させ、昇圧した電圧を出力回路により電圧調整回路の出力信号として出力する構成である。また、本実施の形態における電圧調整回路の一例は、トランジスタとして、チャネル形成層としての機能を備えた、高純度化された酸化物半導体層を有するトランジスタを用いる。これにより、各ノードの電圧の保持時間を長くすることができ、また、目的の電圧までの到達時間を短くすることができ、電圧変換効率を向上させることができる。
次に、図３に示す電圧調整回路の動作の一例について説明する。なお、ここで説明する図３に示す電圧調整回路の動作の一例では、信号ＩＮ１をハイレベルとローレベルの２値のデジタル信号とし、トランジスタ２０１＿ｋ、トランジスタ２０３＿ｋ、トランジスタ２０４＿ｋ、及びトランジスタ２０５をＮ型トランジスタとし、クロック信号ＣＫ１及びクロック信号ＣＫＢ１をハイレベルとローレベルとが周期的に繰り返されるクロック信号であるとして説明する。
図３に示す電圧調整回路の動作は、複数の期間に分けて説明することができる。各期間における動作について以下に説明する。
まず、第１の期間では、クロック信号ＣＫ１がハイレベルになり、クロック信号ＣＫＢ１がローレベルになる。
このとき、２Ｋ―１段目の単位昇圧回路２１１＿２Ｋ−１において、トランジスタ２０１＿２Ｋ−１及びトランジスタ２０４＿２Ｋ−１がオン状態になり、トランジスタ２０３＿２Ｋ−１がオフ状態になる。トランジスタ２０１＿２Ｋ−１がオン状態のとき、ノードＮ１＿２Ｋ−１と、ノードＮ１＿２Ｋ−２とが同じ電圧になる。このときのノードＮ１＿２Ｋ−１の電圧をＶ＿２Ｋ−１とする。また、トランジスタ２０４＿２Ｋ−１がオン状態のとき容量素子２０２＿２Ｋ−１の第２の電極には低電源電圧が与えられる。また、容量素子２０２＿２Ｋ−１には（Ｖ＿２Ｋ−１）−ＶＳＳの電圧が与えられる。
次に、第２の期間では、クロック信号ＣＫ１がローレベルになり、クロック信号ＣＫＢ１がハイレベルになる。
このとき、２Ｋ−１段目の単位昇圧回路２１１＿２Ｋ−１において、トランジスタ２０１＿２Ｋ−１及びトランジスタ２０４＿２Ｋ−１がオフ状態になり、トランジスタ２０３＿２Ｋ−１がオン状態になる。よって、容量素子２０２＿２Ｋ−１の第２の電極の電圧がＶＨに上昇するため、容量素子２０２＿２Ｋ−１の第２の電極の電圧の上昇に合わせて容量素子２０２＿２Ｋ−１の第１の電極の電圧も上昇し始める。また、第２の期間では、２Ｋ段目の単位昇圧回路２１１＿２Ｋにおいて、トランジスタ２０１＿２Ｋ及びトランジスタ２０４＿２Ｋがオン状態になり、トランジスタ２０３＿２Ｋがオフ状態になる。トランジスタ２０１＿２Ｋがオン状態のときノードＮ１＿２Ｋと、ノードＮ１＿２Ｋ−１とが同じ電圧となる。このときのノードＮ１＿２Ｋの電圧をＶ＿２Ｋとする。また、トランジスタ２０４＿２Ｋがオン状態のとき、容量素子２０２＿２Ｋの第２の電極には低電源電圧が与えられる。また、容量素子２０２＿２ＫにはＶ＿２Ｋ−ＶＳＳの電圧が与えられる。このように、第２の期間において、ノードＮ１＿２Ｋ−１の電圧は、第１の期間におけるノードＮ１＿２Ｋ−１の電圧が昇圧された値となる。
次に、第３の期間では、第１の期間と同様にクロック信号ＣＫ１がハイレベルになり、クロック信号ＣＫＢ１がローレベルになる。
このとき、２Ｋ段目の単位昇圧回路２１１＿２Ｋにおいて、トランジスタ２０１＿２Ｋ及びトランジスタ２０４＿２Ｋがオフ状態になり、トランジスタ２０３＿２Ｋがオン状態になる。よって、容量素子２０２＿２Ｋの第２の電極の電圧がＶＨに上昇するため、容量素子２０２＿２Ｋの第２の電極の電圧の上昇に合わせて容量素子２０２＿２Ｋの第１の電極の電圧も上昇し始める。また、第３の期間では、２Ｋ−１段目の単位昇圧回路２１１＿２Ｋ−１において、トランジスタ２０１＿２Ｋ−１及びトランジスタ２０４＿２Ｋ−１がオン状態になり、トランジスタ２０３＿２Ｋ−１がオフ状態になる。トランジスタ２０１＿２Ｋ−１がオン状態のときノードＮ１＿２Ｋ−１と、ノードＮ１＿２Ｋ−２とが同じ電圧になる。また、トランジスタ２０４＿２Ｋ−１がオン状態のとき容量素子２０２＿２Ｋ−１の第２の電極には低電源電圧が与えられる。また、容量素子２０２＿２Ｋ−１には（Ｖ＿２Ｋ−１）−ＶＳＳの電圧が与えられる。このように第３の期間において、ノードＮ１＿２Ｋの電圧は、第２の期間におけるノードＮ１＿２Ｋの電圧が昇圧された値となる。
その後の動作においても上記に示す第１の期間乃至第３の期間の動作が繰り返し行われることにより、昇圧動作が行われる。このとき、ｎが奇数の場合には第２の期間にて、また、ｎが偶数の場合には第１の期間及び第３の期間にてトランジスタ２０５がオン状態になり、容量素子２０６の第１の電極の電圧が上昇し始め、容量素子２０６の第１の電極及び第２の電極の間に印加される電圧は、ｎ段目の単位昇圧回路２１１＿ｎにおける容量素子２０２＿ｎの容量をＣａ１とし、容量素子２０６の容量をＣｂ１とし、トランジスタ２０５がオフ状態のときのノードＮ１＿ｎの電圧をＶａ１とし、トランジスタ２０５がオフ状態のときの信号ＯＵＴ１の電圧をＶｂ１とし、容量素子２０６に負荷が電気的に接続された場合の負荷による消費電流が無視できる程度に低いと仮定すると、（（Ｃａ１×Ｖａ１）＋（Ｃｂ１×Ｖｂ１））／（Ｃａ１＋Ｃｂ１）となり、図３に示す電圧調整回路は、信号ＩＮ１の電圧を昇圧し、電圧ＶＩＮ１を昇圧した電圧である信号ＯＵＴ１を出力信号として出力する。
以上のように、本実施の形態の電圧調整回路の一例では、各単位昇圧回路において昇圧動作を行うことにより、入力された信号の電圧より大きい電圧の信号を出力信号として出力することができる。
また、本実施の形態の電圧調整回路の一例は、チャネル形成層として高純度化された酸化物半導体層を用いたトランジスタをｎ段の単位昇圧回路及び出力回路におけるトランジスタに用いた構成である。これにより、電圧調整回路におけるトランジスタのリーク電流を低減し、出力信号の電圧の不要な降下又は上昇を低減することができ、昇圧動作により所望の電圧となるまでの到達速度を速くすることができ、所望の電圧への変換効率を向上させることができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の一態様である電圧調整回路の他の一例として降圧回路について説明する。
本実施の形態における電圧調整回路の回路構成の一例について図４を用いて説明する。図４は、本実施の形態における電圧調整回路の回路構成の一例を示す回路図である。
図４に示す電圧調整回路は、ｎ段（ｎは２以上の自然数）の単位降圧回路である単位昇圧回路５１１＿１乃至５１１＿ｎと、出力回路５１２と、を有する。なお、図４では、一例としてｎが偶数であるとして示しているが、これに限定されず、奇数であってもよい。
図４に示すｎ段の単位降圧回路は、単位降圧回路５１１＿１乃至単位降圧回路５１１＿ｎのｎ個の単位降圧回路を用いて構成され、ｍ段目（ｍは２乃至ｎの自然数）の単位降圧回路５１１＿ｍは、ｍ−１段目の単位降圧回路５１１＿ｍ−１に電気的に接続される。
単位降圧回路５１１＿１乃至単位降圧回路５１１＿ｎのそれぞれ、すなわちｋ段目の単位降圧回路５１１＿ｍは、トランジスタ５０１＿ｍと、容量素子５０２＿ｍと、トランジスタ５０３＿ｍと、トランジスタ５０４＿ｍと、を有する。
ｍ段目の単位降圧回路５１１＿ｍにおけるトランジスタ５０１＿ｍのソース及びドレインの一方は、ｍ−１段目の単位降圧回路５１１＿ｍ−１におけるトランジスタ５０１＿ｍ−１のソース及びドレインの他方に電気的に接続される。ｍ段目の単位降圧回路５１１＿ｍにおけるトランジスタ５０１＿ｍのソース及びドレインの一方と、ｍ−１段目の単位降圧回路５１１＿ｍ−１におけるトランジスタ５０１＿ｍ−１のソース及びドレインの他方との接続箇所をノードＮ２＿ｍ−１ともいい、１段目の単位降圧回路５１１＿１におけるトランジスタ５０１＿１のソース及びドレインの一方をノードＮ２＿０ともいう。
容量素子５０２＿ｍの第１の電極は、トランジスタ５０１＿ｍのソース及びドレインの他方に電気的に接続される。
トランジスタ５０３＿ｍは、ソース及びドレインの一方に高電源電圧が与えられ、ソース及びドレインの他方が容量素子５０２＿ｍの第２の電極に電気的に接続される。
トランジスタ５０４＿ｍは、ソース及びドレインの一方が容量素子５０２＿ｍの第２の電極に電気的に接続され、ソース及びドレインの他方に低電源電圧が与えられる。
さらに、２Ｋ−１段目の単位降圧回路５１１＿２Ｋ−１は、トランジスタ５０１＿２Ｋ−１のゲートにクロック信号ＣＫ２が入力され、トランジスタ５０３＿２Ｋ−１のゲートにクロック信号ＣＫ２が入力され、トランジスタ５０４＿２Ｋ−１のゲートにクロック信号ＣＫＢ２が入力される。
また、２Ｋ段目の単位降圧回路５１１＿２Ｋは、トランジスタ５０１＿２Ｋのゲートがクロック信号線５２２に電気的に接続され、トランジスタ５０３＿２Ｋのゲートがクロック信号線５２２に電気的に接続され、トランジスタ５０４＿２Ｋのゲートがクロック信号線５２１に電気的に接続される。
クロック信号線５２１には、クロック信号ＣＫ２が入力され、クロック信号線５２２には、クロック信号ＣＫＢ２が入力される。
さらに、１段目の単位降圧回路５１１＿１は、トランジスタ５０１＿１のソース及びドレインの一方に信号ＩＮ２が入力される。
出力回路５１２は、ｎ段目の単位降圧回路５１１＿ｎに電気的に接続される。
さらに、トランジスタ５０５は、ソース及びドレインの一方がｎ段目の単位降圧回路５１１＿ｎにおけるトランジスタ５０１＿ｎのソース及びドレインの他方に電気的に接続される。また、トランジスタ５０５のソース及びドレインの他方の電圧は、電圧調整回路の出力信号である信号ＯＵＴ２の電圧になる。
さらに、ｎが奇数の場合にはトランジスタ５０５のゲートにクロック信号ＣＫＢ２が入力され、ｎが偶数の場合にはトランジスタ５０５のゲートにクロック信号ＣＫ２が入力される。
容量素子５０６は、第１の電極がトランジスタ５０５のソース及びドレインの他方に電気的に接続され、第２の電極に低電源電圧が与えられる。また、容量素子５０６の容量は、他の単位降圧回路５１１＿ｋにおける容量素子５０２＿ｋの容量より大きくすることが好ましい。これにより、電圧調整回路の出力信号、すなわち信号ＯＵＴ２の電圧状態をより安定させることができる。
トランジスタ５０１＿ｍ、トランジスタ５０３＿ｍ、トランジスタ５０４＿ｍ、及びトランジスタ５０５のそれぞれとしては、チャネル形成層としての機能を有する酸化物半導体層を有するトランジスタを用いることができる。なお、チャネル形成層の水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。該水素濃度は、例えば二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）による値である。またトランジスタ５０１＿ｋ、トランジスタ５０３＿ｋ、及びトランジスタ５０４＿ｋ、及びトランジスタ５０５のそれぞれのキャリア濃度は、１×１０１４／ｃｍ３以下、好ましくは１×１０１２／ｃｍ３以下とする。
クロック信号ＣＫ２とクロック信号ＣＫＢ２は、それぞれ電圧状態が変化するタイミングが異なるクロック信号であり、例えばクロック信号ＣＫ２がハイレベルになるとき、クロック信号ＣＫＢ２はローレベルであることが好ましく、クロック信号ＣＫＢ２がハイレベルになるとき、クロック信号ＣＫ２はローレベルであることが好ましい。クロック信号ＣＫＢ２としては、例えばクロック信号ＣＫ２の反転信号を用いることができ、クロック信号ＣＫＢ２は、例えばインバータなどのＮＯＴ回路を用いてクロック信号ＣＫ２の電圧状態を反転させることにより生成することができる。クロック信号ＣＫ２及びクロック信号ＣＫＢ２におけるハイレベル及びローレベルの電圧の値は、適宜設定することができる。また、クロック信号ＣＫ２は、例えばリングオシレータなどの発振回路とバッファ回路を用いて生成することもできる。また、図４に示す電圧調整回路では、クロック信号ＣＫ２及びクロック信号ＣＫＢ２のみを用いる場合について示しているが、これに限定されず、本実施の形態における電圧調整回路では、３相以上のクロック信号を用いることもできる。
以上のように、本実施の形態における電圧調整回路の一例は、ｎ段の単位降圧回路と、ｎ段目の単位降圧回路に電気的に接続された出力回路と、を有し、それぞれの単位降圧回路は、スイッチング素子としての機能を有する複数のトランジスタと、容量素子を有し、複数のトランジスタを選択的にオン状態又はオフ状態にすることにより、電圧調整回路に入力された信号電圧を降圧させ、降圧した電圧を出力回路により電圧調整回路の出力信号として出力する構成である。また、本実施の形態における電圧調整回路の一例は、トランジスタとして、チャネル形成層としての機能を備えた、高純度化された酸化物半導体層を有するトランジスタを用いる。これにより、各ノードの電圧の保持時間を長くすることができ、また、目的の電圧までの到達時間を短くすることができ、電圧変換効率を向上させることができる。
次に、図４に示す電圧調整回路の動作の一例について説明する。なおここで説明する図４に示す電圧調整回路の動作の一例では、信号ＩＮ２をハイレベルとローレベルの２値のデジタル信号とし、トランジスタ５０１＿ｍ、トランジスタ５０３＿ｍ、トランジスタ５０４＿ｍ、及びトランジスタ５０５をＮ型トランジスタとし、クロック信号ＣＫ２及びクロック信号ＣＫＢ２がハイレベルとローレベルとが周期的に繰り返されるクロック信号であるとして説明する。
図４に示す電圧調整回路の動作は、複数の期間に分けて説明することができる。各期間における動作について以下に説明する。
まず第１の期間では、クロック信号ＣＫ２がハイレベルになり、クロック信号ＣＫＢ２がローレベルになる。
このとき、２Ｋ―１段目の単位降圧回路５１１＿２Ｋ−１において、トランジスタ５０１＿２Ｋ−１及びトランジスタ５０３＿２Ｋ−１がオン状態になり、トランジスタ５０４＿２Ｋ−１がオフ状態になる。トランジスタ５０１＿２Ｋ−１がオン状態のときノードＮ２＿２Ｋ−１とノードＮ２＿２Ｋ−２とが同じ電圧になる。このときノードＮ２＿２Ｋ−１の電圧をＶ＿２Ｋ−１とする。またトランジスタ５０３＿２Ｋ−１がオン状態のとき容量素子５０２＿２Ｋ−１の第２の電極には高電源電圧が与えられる。また、容量素子５０２＿２Ｋ−１には（Ｖ＿２Ｋ−１）−ＶＤＤの電圧が与えられる。
次に、第２の期間では、クロック信号ＣＫ２がローレベルになり、クロック信号ＣＫＢ２がハイレベルになる。
このとき、２Ｋ−１段目の単位降圧回路５１１＿２Ｋ−１において、トランジスタ５０１＿２Ｋ−１及びトランジスタ５０３＿２Ｋ−１がオフ状態になり、トランジスタ５０４＿２Ｋ−１がオン状態になる。よって、容量素子５０２＿２Ｋ−１の第２の電極の電圧がＶＬに下降するため、容量素子５０２＿２Ｋ−１の第２の電極の電圧の下降に合わせて容量素子５０２＿２Ｋ−１の第１の電極の電圧も下降し始める。また、第２の期間では、２Ｋ段目の単位降圧回路５１１＿２Ｋにおいて、トランジスタ５０１＿２Ｋ及びトランジスタ５０３＿２Ｋがオン状態になる。トランジスタ５０１＿２Ｋがオン状態のときノードＮ２＿２ＫとノードＮ２＿２Ｋ−１とが同じ電圧になる。このとき、ノードＮ２＿２Ｋの電圧をＶ＿２Ｋとする。また、トランジスタ５０３＿２Ｋがオン状態のとき、容量素子５０２＿２Ｋの第２の電極には高電源電圧が与えられる。また、容量素子５０２＿２Ｋには、Ｖ＿２Ｋ−ＶＤＤの電圧が与えられる。このように、第２の期間において、ノードＮ２＿２Ｋ−１の電圧は、第１の期間におけるノードＮ２＿２Ｋ−１の電圧が降圧された値となる。
次に、第３の期間では、クロック信号ＣＫ２がハイレベルになり、クロック信号ＣＫＢ２がローレベルになる。
このとき、２Ｋ段目の単位降圧回路５１１＿２Ｋにおいて、トランジスタ５０１＿２Ｋ及びトランジスタ５０３＿２Ｋがオフ状態になり、トランジスタ５０４＿２Ｋがオン状態になる。容量素子５０２＿２Ｋの第２の電極の電圧がＶＬに下降するため、容量素子５０２＿２Ｋの第２の電極の電圧の下降に合わせて容量素子５０２＿２Ｋの第１の電極の電圧も下降し始める。また、第３の期間では、２Ｋ−１段目の単位降圧回路５１１＿２Ｋ−１において、トランジスタ５０１＿２Ｋ−１及びトランジスタ５０３＿２Ｋ−１がオン状態になりトランジスタ５０４＿２Ｋ−１がオフ状態になる。トランジスタ５０１＿２Ｋ−１がオン状態のときノードＮ２＿２Ｋ−１とノードＮ２＿２Ｋとが同じ電圧になる。また、トランジスタ５０３＿２Ｋ−１がオン状態のとき容量素子５０２＿２Ｋ−１の第２の電極には高電源電圧が与えられる。また、容量素子５０２＿２Ｋ−１には（Ｖ＿２Ｋ−１）−ＶＤＤの電圧が与えられる。このように第３の期間において、ノードＮ２＿２Ｋの電圧は、第２の期間におけるノードＮ２＿２Ｋの電圧が降圧された値となる。
その後の動作においても上記に示す第１の期間乃至第３の期間の動作が繰り返し行われることにより、降圧動作が行われる。このとき、ｎが奇数の場合には第２の期間にて、また、ｎが偶数の場合には第１の期間及び第３の期間にてトランジスタ５０５がオン状態になり、容量素子５０６の第１の電極の電圧が下降し始め、容量素子５０６の第１の電極及び第２の電極の間に印加される電圧は、ｎ段目の単位降圧回路５１１＿ｎの容量素子５０２＿ｎの容量をＣａ２とし、容量素子５０６の容量をＣｂ２とし、トランジスタ５０５がオフ状態のときのノードＮ２＿ｎの電圧をＶａ２とし、トランジスタ５０５がオフ状態のときの信号ＯＵＴ２の電圧をＶｂ２とし、容量素子５０６に負荷が電気的に接続された場合の負荷による消費電流が無視できる程度に低いと仮定すると、（（Ｃａ２×Ｖａ２）＋（Ｃｂ２×Ｖｂ２））／（Ｃａ２＋Ｃｂ２）となり、図４に示す電圧調整回路は、信号ＩＮ２の電圧の降圧し、電圧ＶＩＮ２を降圧した電圧である信号ＯＵＴ２を出力信号として出力する。
以上のように、本実施の形態の電圧調整回路の一例では、各単位降圧回路において降圧動作を行うことにより、入力された信号の電圧より小さい電圧の信号を出力信号として出力することができる。
また、本実施の形態の電圧調整回路の一例は、チャネル形成層として高純度化された酸化物半導体層を用いたトランジスタをｎ段の単位降圧回路及び出力回路におけるトランジスタに用いた構成である。これにより、電圧調整回路におけるトランジスタのリーク電流を低減し、出力信号の電圧の不要な降下又は上昇を低減し、降圧動作により所望の電圧となるまでの到達速度を速くすることができ、所望の電圧への変換効率を向上させることができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態は、本明細書で開示する電圧調整回路を構成するトランジスタに適用できる薄膜トランジスタの例を示す。
本実施の形態のトランジスタ及びトランジスタの作製方法の一形態を、図５及び図６を用いて説明する。
図５（Ａ）（Ｂ）にトランジスタの平面及び断面構造の一例を示す。図５（Ａ）（Ｂ）に示すトランジスタ４１０は、トップゲート構造の薄膜トランジスタの一つである。
図５（Ａ）は、トップゲート構造のトランジスタ４１０の平面図であり、図５（Ｂ）は、図５（Ａ）の線Ｃ１−Ｃ２における断面図である。
トランジスタ４１０は、絶縁表面を有する基板４００上に、絶縁層４０７、酸化物半導体層４１２、ソース電極層又はドレイン電極層４１５ａ、及びソース電極層又はドレイン電極層４１５ｂ、ゲート絶縁層４０２、ゲート電極層４１１を含み、ソース電極層又はドレイン電極層４１５ａ、及びソース電極層又はドレイン電極層４１５ｂのそれぞれに配線層４１４ａ、配線層４１４ｂが接して設けられ電気的に接続されている。
また、トランジスタ４１０をシングルゲート構造のトランジスタとするが、本実施の形態のトランジスタを、チャネル形成領域を複数有するマルチゲート構造のトランジスタとしてもよい。
以下、図６（Ａ）乃至（Ｅ）を用い、絶縁表面を有する基板４００上にトランジスタ４１０を作製する工程を説明する。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板４００としては、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いるとよい。また、ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料を用いることができる。なお、酸化ホウ素（Ｂ２Ｏ３）と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いることが好ましい。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶縁体でなる基板を用いてもよい。他にも、結晶化ガラスなどを用いることができる。また、プラスチック基板等も適宜用いることができる。また、基板としてシリコンなどの半導体基板を用いることもできる。
まず、絶縁表面を有する基板４００上に下地膜となる絶縁層４０７を形成する。酸化物半導体層４１２と接する絶縁層４０７としては、酸化シリコン層、酸化窒化シリコン層（ＳｉＯｘＮｙとも呼ぶ、ただし、ｘ＞ｙ＞０）、酸化アルミニウム層、又は酸化窒化アルミニウム層などの酸化物絶縁層を用いると好ましい。絶縁層４０７の形成方法としては、プラズマＣＶＤ法又はスパッタリング法等を用いることができるが、絶縁層４０７中に水素が多量に含まれないようにするためには、スパッタリング法で絶縁層４０７を成膜することが好ましい。
本実施の形態では、絶縁層４０７として、スパッタリング法により酸化シリコン層を形成する。基板４００を処理室へ搬送し、水素及び水分が除去された高純度酸素を含むスパッタリングガスを導入しシリコン半導体のターゲットを用いて、基板４００に絶縁層４０７として、酸化シリコン層を成膜する。また、基板４００は、室温でもよいし、加熱されていてもよい。
例えば、石英（好ましくは合成石英）を用い、基板温度１０８℃、基板とターゲットとの距離（Ｔ−Ｓ間距離）を６０ｍｍ、圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲＦスパッタリング法により酸化シリコン膜を成膜する。膜厚は１００ｎｍとする。なお、石英（好ましくは合成石英）に代えて、シリコンターゲットを酸化シリコン膜を成膜するためのターゲットとして用いることができる。なお、スパッタリングガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
この場合において、処理室内の残留水分を除去しつつ絶縁層４０７を成膜することが好ましい。絶縁層４０７に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを備えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜し絶縁層４０７に含まれる不純物の濃度を低減できる。
絶縁層４０７を成膜する際に用いるスパッタリングガスとしては、水素、水、水酸基又は水素化物などの不純物が、数濃度ｐｐｍ程度、数濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法、直流電源を用いるＤＣスパッタリング法、又はパルス的にバイアスを与えるパルスＤＣスパッタリング法などがある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタリング装置もある。多元スパッタリング装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッタリング装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタリング法を用いるスパッタリング装置がある。
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタリングガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリング法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
また、絶縁層４０７は積層構造でもよく、例えば、絶縁層４０７を、基板４００側から窒化シリコン層、窒化酸化シリコン層（ＳｉＮｘＯｙとも呼ぶ、ただし、ｘ＞ｙ＞０）、窒化アルミニウム層、又は窒化酸化アルミニウムなどの窒化物絶縁層と、上記酸化物絶縁層とを積層する積層構造としてもよい。
例えば、酸化シリコン層と基板との間に水素及び水分が除去された高純度窒素を含むスパッタリングガスを導入しシリコンターゲットを用いて窒化シリコン層を成膜する。この場合においても、酸化シリコン層と同様に、処理室内の残留水分を除去しつつ窒化シリコン層を成膜することが好ましい。
なお、窒化シリコン層を形成する場合も、成膜時に基板を加熱してもよい。
絶縁層４０７として窒化シリコン層と酸化シリコン層とを積層する場合、窒化シリコン層と酸化シリコン層を、同じ処理室において、共通のシリコンターゲットを用いて成膜することができる。先に窒素を含むスパッタリングガスを導入して、処理室内に装着されたシリコンターゲットを用いて窒化シリコン層を形成し、次に、スパッタリングガスを酸素を含むスパッタリングガスに切り替えて同じシリコンターゲットを用いて酸化シリコン層を成膜する。窒化シリコン層と酸化シリコン層とを大気に曝露せずに連続して形成することができるため、窒化シリコン層表面に水素や水分などの不純物が吸着することを防止することができる。
次に、絶縁層４０７上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形成する。
また、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁層４０７が形成された基板４００を予備加熱し、基板４００に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、後に形成するゲート絶縁層４０２の成膜前の基板４００に行ってもよいし、後に形成するソース電極層又はドレイン電極層４１５ａ及びソース電極層又はドレイン電極層４１５ｂまで形成した基板４００にも同様に行ってもよい。
なお、酸化物半導体膜をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁層４０７の表面に付着しているゴミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側に高周波電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
また、酸化物半導体膜を、スパッタリング法により成膜する。酸化物半導体膜としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いることができる。本実施の形態では、酸化物半導体膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタリング法により成膜する。また、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタリング法により酸化物半導体膜を形成することができる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行ってもよい。
また、酸化物半導体膜を成膜する際に用いるスパッタリングガスとしては、水素、水、水酸基又は水素化物などの不純物が、数濃度ｐｐｍ程度、数濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
また、酸化物半導体膜をスパッタリング法で作製するためのターゲットとして、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のターゲットの他の例としては、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比である金属酸化物ターゲットを用いることができる。また、上記に示すターゲットに限定されず、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比である金属酸化物ターゲットを用いてもよい。また、作製される金属酸化物ターゲットのうち、全体の体積に対して全体の体積から空隙などが占める空間を除いた部分の体積の割合（充填率ともいう）は、９０％以上１００％以下、好ましくは９５％以上９９．９％である。充填率の高い金属酸化物ターゲットを用いることにより形成した酸化物半導体膜は、緻密な膜となる。
減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタリングガスを導入し、金属酸化物をターゲットとして基板４００上に酸化物半導体膜を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを備えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も含む）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。また、酸化物半導体膜成膜時に基板を加熱してもよい。
成膜条件の一例としては、基板温度室温、基板とターゲットとの距離を６０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素及びアルゴン（酸素流量１５ｓｃｃｍ：アルゴン流量３０ｓｃｃｍ＝１：２）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
次に、酸化物半導体膜を第１のフォトリソグラフィ工程により島状の酸化物半導体層４１２に加工する（図６（Ａ）参照）。また、島状の酸化物半導体層４１２を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、ここでの酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
また、ウェットエッチング後のエッチング液は、エッチングされた材料とともに洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング液、エッチング時間、温度等）を適宜調節する。
本実施の形態では、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用いたウェットエッチング法により、酸化物半導体膜を島状の酸化物半導体層４１２に加工する。
本実施の形態では、酸化物半導体層４１２に、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、酸化物半導体層への水や水素の混入を防ぐことにより、含有水素濃度が低い酸化物半導体層を得る。この第１の加熱処理によって酸化物半導体層４１２の脱水化又は脱水素化を行うことができる。
なお、加熱処理装置は、電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移動させ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能となる。
なお、第１の加熱処理においては、窒素、又はヘリウム、ネオン、若しくはアルゴン等の希ガスに、水、水素などが含まれないことが好ましい。例えば、加熱処理装置に導入する窒素、又はヘリウム、ネオン、若しくはアルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、又は酸化物半導体膜の材料によっては、酸化物半導体層４１２が結晶化し、微結晶層又は多結晶層となる場合もある。例えば、結晶化率が９０％以上、又は８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の加熱処理の条件、又は酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。また、非晶質の酸化物半導体の中に微結晶部（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる場合もある。
また、第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成膜後、酸化物半導体層上にソース電極及びドレイン電極を積層させた後、ソース電極及びドレイン電極上にゲート絶縁層を形成した後、のいずれで行ってもよい。
次に、絶縁層４０７及び酸化物半導体層４１２上に、導電膜を形成する。例えば、スパッタリング法や真空蒸着法で導電膜を形成すればよい。導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、又は上述した元素を成分とする合金、若しくは上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、イットリウムのいずれか一又は複数から選択された材料を用いてもよい。また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ膜を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素を単数、又は複数組み合わせた膜、合金膜、若しくは窒化膜を用いてもよい。
第２のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層又はドレイン電極層４１５ａ、ソース電極層又はドレイン電極層４１５ｂを形成した後、レジストマスクを除去する（図６（Ｂ）参照）。なお、形成されたソース電極層、ドレイン電極層の端部はテーパ形状であると、上に積層するゲート絶縁層の被覆性が向上するため好ましい。
本実施の形態ではソース電極層又はドレイン電極層４１５ａ、ソース電極層又はドレイン電極層４１５ｂとしてスパッタリング法により膜厚１５０ｎｍのチタン膜を形成する。
なお、導電膜のエッチングの際に、酸化物半導体層４１２が除去されて、その下の絶縁層４０７が露出しないように、酸化物半導体膜及び絶縁膜のそれぞれの材料及びエッチング条件を適宜調節する。
本実施の形態では、導電膜としてＴｉ膜を用いて、酸化物半導体層４１２には、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いて、エッチャントとしてアンモニア過水（アンモニア、水、過酸化水素水の混合液）を用いる。
なお、第２のフォトリソグラフィ工程では、酸化物半導体層４１２の一部がエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層又はドレイン電極層４１５ａ、ソース電極層又はドレイン電極層４１５ｂを形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
第２のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いる。酸化物半導体層４１２上で隣り合うソース電極層の下端部とドレイン電極層の下端部との間隔幅によって後に形成される薄膜トランジスタのチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いて第２のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成される薄膜トランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化でき、さらにオフ電流値を極めて小さくすることができるため、低消費電力化も図ることができる。
次に、絶縁層４０７、酸化物半導体層４１２、ソース電極層又はドレイン電極層４１５ａ、ソース電極層又はドレイン電極層４１５ｂ上にゲート絶縁層４０２を形成する（図６（Ｃ）参照）。
ゲート絶縁層４０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層で又は積層して形成することができる。なお、ゲート絶縁層４０２中に水素が多量に含まれないようにするためには、スパッタリング法でゲート絶縁層４０２を成膜することが好ましい。スパッタリング法により酸化シリコン膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタリングガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
また、ゲート絶縁層４０２としては、例えばＨｆＯｘ（ｘ＞０）などを用いることもできる。ゲート絶縁層４０２としてＨｆＯｘなどを用いることにより、酸化物半導体層側からゲート電極に向かって流れるリーク電流を低減することができる。
また、ゲート絶縁層４０２を、ソース電極層又はドレイン電極層４１５ａ、ソース電極層又はドレイン電極層４１５ｂ側から酸化シリコン層と窒化シリコン層を積層した構造とすることもできる。例えば、第１のゲート絶縁層として膜厚５ｎｍ以上３００ｎｍ以下の酸化シリコン層（ＳｉＯｘ（ｘ＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層としてスパッタリング法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を積層して、膜厚１００ｎｍのゲート絶縁層としてもよい。本実施の形態では、圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲＦスパッタリング法により膜厚１００ｎｍの酸化シリコン層を形成する。
次に、第３のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行ってゲート絶縁層４０２の一部を除去して、ソース電極層又はドレイン電極層４１５ａ、ソース電極層又はドレイン電極層４１５ｂに達する開口４２１ａ、４２１ｂを形成する（図６（Ｄ）参照）。
次に、ゲート絶縁層４０２、及び開口４２１ａ、４２１ｂ上に導電膜を形成した後、第４のフォトリソグラフィ工程によりゲート電極層４１１、配線層４１４ａ、４１４ｂを形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート電極層４１１、配線層４１４ａ、４１４ｂを形成するための導電膜は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
例えば、ゲート電極層４１１、配線層４１４ａ、４１４ｂの２層の積層構造としては、アルミニウム層上にモリブデン層が積層された２層の積層構造、又は銅層上にモリブデン層を積層した２層構造、又は銅層上に窒化チタン層若しくは窒化タンタル層を積層した２層構造、窒化チタン層とモリブデン層とを積層した２層構造とすることが好ましい。３層の積層構造としては、タングステン層又は窒化タングステン層と、アルミニウムとシリコンの合金又はアルミニウムとチタンの合金と、窒化チタン層又はチタン層とを積層した積層とすることが好ましい。なお、透光性を有する導電膜を用いてゲート電極層を形成することもできる。透光性を有する導電膜としては、透光性導電性酸化物等をその例に挙げることができる。
本実施の形態ではゲート電極層４１１、配線層４１４ａ、４１４ｂとしてスパッタリング法により膜厚１５０ｎｍのチタン膜を形成する。
次に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態では、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。また、第２の加熱処理は、トランジスタ４１０上に保護絶縁層や平坦化絶縁層を形成してから行ってもよい。
さらに、大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回繰り返して行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。
以上の工程で、水素、水分、水素化物、水酸化物の濃度が低減された酸化物半導体層４１２を有するトランジスタ４１０を形成することができる（図６（Ｅ）参照）。
また、トランジスタ４１０上に保護絶縁層や、平坦化のための平坦化絶縁層を設けてもよい。例えば、保護絶縁層として酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層で又は積層して形成することができる。
また、平坦化絶縁層としては、ポリイミド、アクリル樹脂、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁層を形成してもよい。
なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いてもよい。また、有機基はフルオロ基を有していてもよい。
平坦化絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタリング法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
上記のように、酸化物半導体膜を成膜するに際し、成膜時の雰囲気中の残留水分を除去することで、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。それにより、酸化物半導体膜の安定化を図ることができる。
また、本実施の形態に示すトランジスタと同一工程で本発明の一態様の電圧調整回路における容量素子を形成することもできる。トランジスタ及び容量素子を同一工程で形成することにより、工程数の増加を低減することができる。
上記構造のトランジスタにすることにより、安定な電気特性を有し信頼性の高いトランジスタを提供することができる。また、該トランジスタはリーク電流が低いため、該トランジスタを用いて本発明の一態様である電圧調整回路を構成することにより、所望の値の電圧への到達速度を格段に向上させることができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態は、本明細書で開示する電圧調整回路を構成するトランジスタに適用できる薄膜トランジスタの他の例を示す。なお、実施の形態４と同一部分又は同様な機能を有する部分、及び工程は、実施の形態４と同様とすればよく、その繰り返しの説明は適宜省略する。また、同じ箇所の詳細な説明も適宜省略する。
本実施の形態のトランジスタ及びトランジスタの作製方法の一形態を、図７及び図８を用いて説明する。
図７（Ａ）（Ｂ）にトランジスタの平面及び断面構造の一例を示す。図７（Ａ）（Ｂ）に示すトランジスタ４６０は、トップゲート構造の薄膜トランジスタの一つである。
図７（Ａ）は、トップゲート構造のトランジスタ４６０の平面図であり、図７（Ｂ）は図７（Ａ）の線Ｄ１−Ｄ２における断面図である。
トランジスタ４６０は、絶縁表面を有する基板４５０上に、絶縁層４５７、ソース電極層又はドレイン電極層４６５ａ（４６５ａ１、４６５ａ２）、酸化物半導体層４６２、ソース電極層又はドレイン電極層４６５ｂ、配線層４６８、ゲート絶縁層４５２、ゲート電極層４６１（４６１ａ、４６１ｂ）を含み、ソース電極層又はドレイン電極層４６５ａ（４６５ａ１、４６５ａ２）は配線層４６８を介して配線層４６４と電気的に接続している。また、図示していないが、ソース電極層又はドレイン電極層４６５ｂもゲート絶縁層４５２に設けられた開口において他の配線層と電気的に接続する。
以下、図８（Ａ）乃至（Ｅ）を用い、絶縁表面を有する基板４５０上にトランジスタ４６０を作製する工程を説明する。
まず、絶縁表面を有する基板４５０上に下地膜となる絶縁層４５７を形成する。
本実施の形態では、絶縁層４５７として、スパッタリング法により酸化シリコン層を形成する。基板４５０を処理室へ搬送し、水素及び水分が除去された高純度酸素を含むスパッタリングガスを導入しシリコンターゲット又は石英（好ましくは合成石英）を用いて、基板４５０に絶縁層４５７として、酸化シリコン層を成膜する。なお、スパッタリングガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
例えば、純度が６Ｎであり、石英（好ましくは合成石英）をターゲットとして用い、基板温度１０８℃、基板とターゲットとの距離（Ｔ−Ｓ間距離）を６０ｍｍ、圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲＦスパッタリング法により酸化シリコン膜を成膜する。膜厚は１００ｎｍとする。なお、石英（好ましくは合成石英）に代えてシリコンターゲットを酸化シリコン膜を成膜するためのターゲットとして用いることができる。
この場合において、処理室内の残留水分を除去しつつ絶縁層４５７を成膜することが好ましい。絶縁層４５７に水素、水酸基又は水分が含まれないようにするためである。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜し絶縁層４５７に含まれる不純物の濃度を低減できる。
絶縁層４５７を成膜する際に用いるスパッタリングガスとしては、水素、水、水酸基又は水素化物などの不純物が、数濃度ｐｐｍ程度、数濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
また、絶縁層４５７は積層構造でもよく、例えば、基板４５０側から窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、窒化酸化アルミニウム層などの窒化物絶縁層と、上記酸化物絶縁層とを積層する積層構造としてもよい。
例えば、酸化シリコン層と基板上に水素及び水分が除去された高純度窒素を含むスパッタリングガスを導入しシリコンターゲットを用いて窒化シリコン層を成膜し、その後、酸化シリコン層を成膜する。この場合においても、酸化シリコン層と同様に、処理室内の残留水分を除去しつつ窒化シリコン層を成膜することが好ましい。
次に、絶縁層４５７上に、導電膜を形成し、第１のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層又はドレイン電極層４６５ａ１、４６５ａ２を形成した後、レジストマスクを除去する（図８（Ａ）参照）。ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２は断面図では分断されて示されているが、連続した膜である。なお、形成されたソース電極層、ドレイン電極層の端部はテーパ形状であると、上に積層するゲート絶縁層の被覆性が向上するため好ましい。
ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、イットリウムのいずれか一又は複数から選択された材料を用いてもよい。また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ膜を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素を単数、又は複数組み合わせた膜、合金膜、若しくは窒化膜を用いてもよい。
本実施の形態ではソース電極層又はドレイン電極層４６５ａ１、４６５ａ２としてスパッタリング法により膜厚１５０ｎｍのチタン膜を形成する。
次に、絶縁層４５７上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形成する。
次に、酸化物半導体膜を形成し、第２のフォトリソグラフィ工程により島状の酸化物半導体層４６２に加工する（図８（Ｂ）参照）。本実施の形態では、酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタリング法により成膜する。
減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタリングガスを導入し、金属酸化物をターゲットとして基板４５０上に酸化物半導体膜を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを備えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も含む）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。また、酸化物半導体膜成膜時に基板を加熱してもよい。
酸化物半導体膜を成膜する際に用いるスパッタリングガスとしては、水素、水、水酸基又は水素化物などの不純物が、数濃度ｐｐｍ程度、数濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
成膜条件の一例としては、基板温度室温、基板とターゲットの距離を６０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素及びアルゴン（酸素流量１５ｓｃｃｍ：アルゴン流量３０ｓｃｃｍ＝１：２）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質が軽減でき、膜厚分布も均一となるため好ましい。酸化物半導体膜は、好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
本実施の形態では、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用いたウェットエッチング法により、酸化物半導体膜を島状の酸化物半導体層４６２に加工する。
本実施の形態では、酸化物半導体層４６２に、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、酸化物半導体層への水や水素の混入を防ぎ、酸化物半導体層を得る。この第１の加熱処理によって酸化物半導体層４６２の脱水化又は脱水素化を行うことができる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移動させ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能となる。
なお、第１の加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、又は酸化物半導体層の材料によっては、酸化物半導体層４６２が結晶化し、微結晶膜又は多結晶膜となる場合もある。
また、第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成膜後、酸化物半導体層上にさらにソース電極及びドレイン電極を積層させた後、ソース電極及びドレイン電極上にゲート絶縁層を形成した後、のいずれで行ってもよい。
次に、絶縁層４５７及び酸化物半導体層４６２上に、導電膜を形成し、第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層又はドレイン電極層４６５ｂ、配線層４６８を形成した後、レジストマスクを除去する（図８（Ｃ）参照）。ソース電極層又はドレイン電極層４６５ｂ、配線層４６８はソース電極層又はドレイン電極層４６５ａ１、４６５ａ２と同様な材料及び工程で形成すればよい。
本実施の形態ではソース電極層又はドレイン電極層４６５ｂ、配線層４６８を形成するための導電膜としてスパッタリング法により膜厚１５０ｎｍのチタン膜を形成する。本実施の形態では、ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２とソース電極層又はドレイン電極層４６５ｂに同じチタン膜を用いる例のため、ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２とソース電極層又はドレイン電極層４６５ｂとはエッチングにおいて選択比がとれない。よって、ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２が、ソース電極層又はドレイン電極層４６５ｂのエッチング時にエッチングされないように、酸化物半導体層４６２に覆われないソース電極層又はドレイン電極層４６５ａ２上に配線層４６８を設けている。ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２とソース電極層又はドレイン電極層４６５ｂとにエッチング工程において高い選択比を有する異なる材料を用いる場合には、エッチング時にソース電極層又はドレイン電極層４６５ａ２を保護する配線層４６８は、必ずしも設けなくてもよい。
なお、導電膜のエッチングの際に、酸化物半導体層４６２が除去されないように、導電膜及び酸化物半導体膜のそれぞれの材料及びエッチング条件を適宜調節する。
本実施の形態では、導電膜としてＴｉ膜を用いて、酸化物半導体層４６２にはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いて、エッチャントとしてアンモニア過水（アンモニア、水、過酸化水素水の混合液）を用いる。
なお、第３のフォトリソグラフィ工程では、酸化物半導体層４６２の一部がエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層又はドレイン電極層４６５ｂ、配線層４６８を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次に、絶縁層４５７、酸化物半導体層４６２、ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２、及びソース電極層又はドレイン電極層４６５ｂ上にゲート絶縁層４５２を形成する。
ゲート絶縁層４５２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層で又は積層して形成することができる。なお、ゲート絶縁層４５２中に水素が多量に含まれないようにするためには、スパッタリング法でゲート絶縁層４５２を成膜することが好ましい。スパッタリング法により酸化シリコン膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタリングガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
また、ゲート絶縁層４５２としては、例えばＨｆＯｘ（ｘ＞０）などを用いることもできる。ゲート絶縁層４５２としてＨｆＯｘなどを用いることにより、酸化物半導体層側からゲート電極に向かって流れるリーク電流を低減することができる。
ゲート絶縁層４５２は、ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２、ソース電極層又はドレイン電極層４６５ｂ側から酸化シリコン層と窒化シリコン層を積層した構造とすることもできる。本実施の形態では、圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲＦスパッタリング法により膜厚１００ｎｍの酸化シリコン層を形成する。
次に、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行ってゲート絶縁層４５２の一部を除去して、配線層４６８に達する開口４２３を形成する（図８（Ｄ）参照）。図示しないが開口４２３の形成時にソース電極層又はドレイン電極層４６５ｂに達する開口を形成してもよい。本実施の形態では、ソース電極層又はドレイン電極層４６５ｂへの開口はさらに層間絶縁層を積層した後に形成し、電気的に接続する配線層を開口に形成する例とする。
次に、ゲート絶縁層４５２、及び開口４２３上に導電膜を形成した後、第５のフォトリソグラフィ工程によりゲート電極層４６１（４６１ａ、４６１ｂ）、配線層４６４を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート電極層４６１（４６１ａ、４６１ｂ）、配線層４６４を形成するための導電膜は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
本実施の形態ではゲート電極層４６１（４６１ａ、４６１ｂ）、配線層４６４の形成するための導電膜としてスパッタリング法により膜厚１５０ｎｍのチタン膜を形成する。
次に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態では、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。また、第２の加熱処理は、トランジスタ４６０上に保護絶縁層や平坦化絶縁層を形成してから行ってもよい。
さらに、大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は、一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回繰り返して行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。
以上の工程で、水素、水分、水素化物、水酸化物の濃度が低減された酸化物半導体層４６２を有するトランジスタ４６０を形成することができる（図８（Ｅ）参照）。
また、トランジスタ４６０上に保護絶縁層や、平坦化のための平坦化絶縁層を設けてもよい。なお、図示しないが、ゲート絶縁層４５２、保護絶縁層や平坦化絶縁層にソース電極層又はドレイン電極層４６５ｂに達する開口を形成し、その開口に、ソース電極層又はドレイン電極層４６５ｂと電気的に接続する配線層を形成する。
上記のように酸化物半導体膜を成膜するに際し、成膜時の雰囲気中の残留水分を除去することで、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。それにより酸化物半導体膜の安定化を図ることができる。
また、本実施の形態に示すトランジスタと同一工程で本発明の一態様の電圧調整回路における容量素子を形成することもできる。トランジスタ及び容量素子を同一工程で形成することにより、工程数の増加を低減することができる。
上記構造のトランジスタにすることにより、安定な電気特性を有し信頼性の高いトランジスタを提供することができる。また、該トランジスタはリーク電流が低いため、該トランジスタを用いて本発明の一態様である電圧調整回路を構成することにより、所望の値の電圧への到達速度を格段に向上させることができる。また、該トランジスタを用いて本発明の一態様である電圧調整回路を構成することにより、安定な電気特性を有し信頼性の高い電圧調整回路を提供することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態は、本明細書で開示する電圧調整回路を構成するトランジスタに適用できる薄膜トランジスタの他の例を示す。なお、実施の形態４又は実施の形態５と同一部分又は同様な機能を有する部分、及び工程は、実施の形態４又は実施の形態５と同様とすればよく、その繰り返しの説明は適宜省略する。また同じ箇所の詳細な説明も適宜省略する。本実施の形態で示すトランジスタ４２５、４２６は、実施の形態１乃至実施の形態３の電圧調整回路を構成するトランジスタとして用いることができる。
本実施の形態の薄膜トランジスタを、図９を用いて説明する。
図９（Ａ）（Ｂ）に薄膜トランジスタの断面構造の一例を示す。図９（Ａ）（Ｂ）に示すトランジスタ４２５、４２６は、酸化物半導体層を導電層とゲート電極層とで挟んだ構造の薄膜トランジスタの一つである。
また、図９（Ａ）（Ｂ）において、基板にシリコン基板を用いており、シリコン基板４２０上に設けられた絶縁層４２２上にトランジスタ４２５、４２６がそれぞれ設けられている。
図９（Ａ）において、シリコン基板４２０に設けられた絶縁層４２２と絶縁層４０７との間に少なくとも酸化物半導体層４１２全体と重なるように導電層４２７が設けられている。
なお、図９（Ｂ）は、絶縁層４２２と絶縁層４０７との間の導電層が、導電層４２４のようにエッチングにより加工され、酸化物半導体層４１２の少なくともチャネル領域を含む一部と重なる例である。
導電層４２７、４２４は後工程で行われる加熱処理温度に耐えられる金属材料であればよく、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜、又は上述した元素を成分とする窒化物などを用いることができる。また、単層構造でも積層構造でもよく、例えばタングステン層単層、又は窒化タングステン層とタングステン層とを積層する積層構造などを用いることができる。
また、導電層４２７、４２４は、電位がトランジスタ４２５、４２６のゲート電極層４１１と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層４２７、４２４の電位がＧＮＤ、０Ｖという固定電位であってもよい。
導電層４２７、４２４によって、トランジスタ４２５、４２６の電気特性を制御することができる。
また、導電層を設けることにより第２のゲート電極層を形成する構成に限定されず、例えば基板として半導体基板を用いる場合には該基板を熱酸化することにより該基板に形成された領域を第２のゲート電極層として機能させることもできる。
また、本実施の形態に示すトランジスタと同一工程で本発明の一態様の電圧調整回路における容量素子を形成することもできる。トランジスタ及び容量素子を同一工程で形成することにより、工程数の増加を低減することができる。
上記構造のトランジスタにすることにより、安定な電気特性を有し信頼性の高いトランジスタを提供することができる。また、該トランジスタはリーク電流が低いため、該トランジスタを用いて本発明の一態様である電圧調整回路を構成することにより、所望の値の電圧への到達速度を格段に向上させることができる。また、該トランジスタを用いて本発明の一態様である電圧調整回路を構成することにより、安定な電気特性を有し信頼性の高い電圧調整回路を提供することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態は、本明細書で開示する電圧調整回路を構成するトランジスタに適用できる薄膜トランジスタの例を示す。
本実施の形態の薄膜トランジスタ及び薄膜トランジスタの作製方法の一形態を、図１０を用いて説明する。
図１０（Ａ）乃至（Ｅ）に薄膜トランジスタの作製方法の一例を示す。図１０（Ａ）乃至（Ｅ）に示すトランジスタ３９０は、ボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。
また、トランジスタ３９０をシングルゲート構造のトランジスタとするが、本実施の形態のトランジスタを、チャネル形成領域を複数有するマルチゲート構造のトランジスタとしてもよい。
以下、図１０（Ａ）乃至（Ｅ）を用い、絶縁表面を有する基板３９４上にトランジスタ３９０を作製する工程を説明する。
まず、絶縁表面を有する基板３９４上に導電膜を形成した後、第１のフォトリソグラフィ工程によりゲート電極層３９１を形成する。形成されたゲート電極層の端部はテーパ形状であると、上に積層するゲート絶縁層の被覆性が向上するため好ましい。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
絶縁表面を有する基板３９４に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板３９４としては、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いるとよい。また、ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。なお、酸化ホウ素（Ｂ２Ｏ３）と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いることが好ましい
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶縁体でなる基板を用いてもよい。他にも、結晶化ガラスなどを用いることができる。また、プラスチック基板等も適宜用いることができる。また基板としてシリコンなどの半導体基板を用いることもできる。
また、下地膜となる絶縁膜を基板３９４とゲート電極層３９１との間に設けてもよい。下地膜は、基板３９４からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。
また、ゲート電極層３９１を形成するための導電膜は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
例えば、ゲート電極層３９１の２層の積層構造としては、アルミニウム層上にモリブデン層が積層された２層の積層構造、銅層上にモリブデン層を積層した２層構造、銅層上に窒化チタン層若しくは窒化タンタル層を積層した２層構造、窒化チタン層とモリブデン層とを積層した２層構造、又は窒化タングステン層とタングステン層とを積層した２層構造とすることが好ましい。３層の積層構造としては、タングステン層又は窒化タングステン層と、アルミニウムとシリコンの合金又はアルミニウムとチタンの合金と、窒化チタン層又はチタン層とを積層した積層とすることが好ましい。なお、透光性を有する導電膜を用いてゲート電極層を形成することもできる。透光性を有する導電膜としては、透光性導電性酸化物等をその例に挙げることができる。
次に、ゲート電極層３９１上にゲート絶縁層３９７を形成する。
ここで、不純物を除去することによりＩ型化又は実質的にＩ型化された酸化物半導体（高純度化された酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、ゲート絶縁層との界面は重要である。そのため高純度化された酸化物半導体層に接するゲート絶縁層（ＧＩ）は、高品質化が要求される。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好にすることができるからである。ここで用いられる高密度プラズマ装置としては、１×１０１１／ｃｍ３以上のプラズマ密度を達成できる装置を用いることができる。
例えば、３ｋＷ〜６ｋＷのマイクロ波電力を印加してプラズマを発生させて、絶縁膜の成膜を行う。チャンバーに材料ガスとしてモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）と希ガスを導入し、１０Ｐａ〜３０Ｐａの圧力下で高密度プラズマを発生させてガラス等の絶縁表面を有する基板上に絶縁膜を形成する。その後、モノシランガスの供給を停止し、大気に曝すことなく亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁膜表面にプラズマ処理を行ってもよい。少なくとも亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁膜表面に行われるプラズマ処理は、絶縁膜の成膜より後に行う。チャンバーに導入するモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）との流量比は、１：１０から１：２００の範囲とする。また、チャンバーに導入する希ガスとしては、ヘリウム、アルゴン、クリプトン、キセノンなどを用いることができるが、中でも安価であるアルゴンを用いることが好ましい。
もちろん、ゲート絶縁層３９７として良質な絶縁膜を形成できるものであれば、スパッタリング法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処理によってゲート絶縁膜の膜質、酸化物半導体との界面特性が改質される絶縁膜であってもよい。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであればよい。
さらに、８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（ＢＴ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体の主成分との結合手が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生成された未結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発することとなる。これに対して、本発明の一態様であるトランジスタは、酸化物半導体の不純物、特に水素や水等を極力除去し、上記のようにゲート絶縁層との界面特性を良好にすることにより、ＢＴ試験に対しても安定な薄膜トランジスタを得ることを可能としている。
また、ゲート絶縁層３９７としては、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層で又は積層して形成することができる。
また、ゲート絶縁層３９７としては、例えばＨｆＯｘ（ｘ＞０）などを用いることもできる。ゲート絶縁層３９７としてＨｆＯｘなどを用いることにより、酸化物半導体層側からゲート電極に向かって流れるリーク電流を低減することができる。
また、ゲート絶縁層３９７は、酸化シリコン層と窒化シリコン層を積層した構造とすることもできる。本実施の形態では、一例として圧力３０Ｐａ、マイクロ波電力６ｋＷで高密度プラズマＣＶＤ法により膜厚１００ｎｍの酸化窒化シリコン層を形成する。このときチャンバーに導入するモノシランガス（ＳｉＨ４）と亜酸素窒素（Ｎ２Ｏ）との流量比は、１：１０とする。
また、ゲート絶縁層３９７、酸化物半導体膜３９３に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極層３９１が形成された基板３９４、又はゲート絶縁層３９７までが形成された基板３９４を予備加熱し、基板３９４に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下好ましくは１５０℃以上３００℃以下である。なお、予備加熱室に設ける排気手段は、クライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、酸化物絶縁層３９６の成膜前に、ソース電極層又はドレイン電極層３９５ａ及びソース電極層又はドレイン電極層３９５ｂまで形成した基板３９４にも同様に行ってもよい。
次に、ゲート絶縁層３９７上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜３９３を形成する（図１０（Ａ）参照）。
なお、酸化物半導体膜３９３をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層３９７の表面に付着しているゴミを除去することが好ましい。
酸化物半導体膜３９３はスパッタリング法により成膜する。酸化物半導体膜３９３は、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いることができる。本実施の形態では、酸化物半導体膜３９３をＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタリング法により成膜する。また、酸化物半導体膜３９３は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタリング法により形成することができる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行ってもよい。
酸化物半導体膜３９３をスパッタリング法で作製するためのターゲットとして、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のターゲットの他の例としては、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比である金属酸化物ターゲットを用いることができる。また、上記に示すターゲットに限定されず、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比である金属酸化物ターゲットを用いてもよい。また、作製される金属酸化物ターゲットの充填率は、９０％以上１００％以下、好ましくは９５％以上９９．９％である。充填率の高い金属酸化物ターゲットを用いることにより形成した酸化物半導体膜は、緻密な膜となる。
減圧状態に保持された処理室内に基板を保持し、基板を室温又は４００℃未満の温度に加熱する。そして、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタリングガスを導入し、金属酸化物をターゲットとして基板３９４上に酸化物半導体膜３９３を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを備えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も含む）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。また、クライオポンプにより処理室内に残留する水分を除去しながらスパッタリング成膜を行うことで、酸化物半導体膜３９３を成膜する際の基板温度は室温から４００℃未満とすることができる。
成膜条件の一例としては、基板とターゲットの距離を６０ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
次に、酸化物半導体膜を第２のフォトリソグラフィ工程により島状の酸化物半導体層３９９に加工する（図１０（Ｂ）参照）。また、島状の酸化物半導体層３９９を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート絶縁層３９７にコンタクトホールを形成する場合、その工程は酸化物半導体層３９９の形成時に行うことができる。
なお、ここでの酸化物半導体膜３９３のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング液、エッチング時間、温度等）を適宜調節する。
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層３９９及びゲート絶縁層３９７の表面に付着しているレジスト残渣などを除去することが好ましい。
次に、ゲート絶縁層３９７、及び酸化物半導体層３９９上に、導電膜を形成する。導電膜をスパッタリング法や真空蒸着法で形成すればよい。導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、又は上述した元素を成分とする合金、若しくは上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、イットリウムのいずれか一又は複数から選択された材料を用いてもよい。また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ膜を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素を単数、又は複数組み合わせた膜、合金膜、若しくは窒化膜を用いてもよい。
第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層又はドレイン電極層３９５ａ、ソース電極層又はドレイン電極層３９５ｂを形成した後、レジストマスクを除去する（図１０（Ｃ）参照）。
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いる。酸化物半導体層３９９上で隣り合うソース電極層の下端部とドレイン電極層の下端部との間隔幅によって後に形成される薄膜トランジスタのチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成される薄膜トランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化でき、さらにオフ電流値を極めて小さくできるため、低消費電力化も図ることができる。
なお、導電膜のエッチングの際に、酸化物半導体層３９９が除去されないように、導電膜及び酸化物半導体膜のそれぞれの材料及びエッチング条件を適宜調節する。
本実施の形態では、導電膜としてＴｉ膜を用いて、酸化物半導体層３９９にはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いて、エッチャントとしてアンモニア過水（アンモニア、水、過酸化水素水の混合液）を用いる。
なお、第３のフォトリソグラフィ工程では、酸化物半導体層３９９の一部がエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層又はドレイン電極層３９５ａ、ソース電極層又はドレイン電極層３９５ｂを形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去してもよい。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
プラズマ処理を行った場合、酸化物半導体層の一部に接する保護絶縁膜となる酸化物絶縁層として酸化物絶縁層３９６を形成する（図１０（Ｄ）参照）。本実施の形態では、酸化物半導体層３９９がソース電極層又はドレイン電極層３９５ａ、ソース電極層又はドレイン電極層３９５ｂと重ならない領域において、酸化物半導体層３９９と酸化物絶縁層３９６とが接するように形成する。
本実施の形態では、酸化物絶縁層３９６として、島状の酸化物半導体層３９９、ソース電極層又はドレイン電極層３９５ａ、ソース電極層又はドレイン電極層３９５ｂまで形成された基板３９４を室温又は１００℃未満の温度に加熱し、水素及び水分が除去された高純度酸素を含むスパッタリングガスを導入しシリコン半導体のターゲットを用いて、欠陥を含む酸化シリコン層を成膜する。
例えば、純度が６Ｎであり、ボロンがドープされたシリコンターゲット（抵抗値０．０１Ωｃｍ）を用い、基板とターゲットの距離（Ｔ−Ｓ間距離）を８９ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）雰囲気下でパルスＤＣスパッタリング法により酸化シリコン膜を成膜する。膜厚は３００ｎｍとする。なお、シリコンターゲットに代えて石英（好ましくは合成石英）を酸化シリコン膜を成膜するためのターゲットとして用いることができる。なお、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３９６を成膜することが好ましい。酸化物半導体層３９９及び酸化物絶縁層３９６に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを備えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物絶縁層３９６に含まれる不純物の濃度を低減できる。
なお、酸化物絶縁層３９６として、酸化シリコン層に代えて、酸化窒化シリコン層、酸化アルミニウム層、又は酸化窒化アルミニウム層などを用いることもできる。
さらに、酸化物絶縁層３９６と酸化物半導体層３９９とを接した状態で１００℃乃至４００℃で加熱処理を行ってもよい。本実施の形態における酸化物絶縁層３９６は欠陥を多く含むため、この加熱処理によって酸化物半導体層３９９中に含まれる水素、水分、水酸基又は水素化物などの不純物を酸化物絶縁層３９６に拡散させ、酸化物半導体層３９９中に含まれる該不純物をより低減させることができる。
以上の工程で、水素、水分、水酸基又は水素化物の濃度が低減された酸化物半導体層３９２を有するトランジスタ３９０を形成することができる（図１０（Ｅ）参照）。
上記のように酸化物半導体膜を成膜するに際し、成膜時の雰囲気中の残留水分を除去することで、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。それにより酸化物半導体膜の安定化を図ることができる。
酸化物絶縁層上に保護絶縁層を設けてもよい。本実施の形態では、保護絶縁層３９８を酸化物絶縁層３９６上に形成する。保護絶縁層３９８としては、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いる。
酸化物絶縁層３９６まで形成された基板３９４を１００℃〜４００℃の温度に加熱し、水素及び水分が除去された窒素を含む高純度のスパッタリングガスを導入しシリコン半導体のターゲットを用いて保護絶縁層３９８として、窒化シリコン膜を成膜する。この場合においても、酸化物絶縁層３９６と同様に、処理室内の残留水分を除去しつつ保護絶縁層３９８を成膜することが好ましい。
保護絶縁層３９８を形成する場合、保護絶縁層３９８の成膜時に１００℃〜４００℃に基板３９４を加熱することで、酸化物半導体層３９９中に含まれる水素若しくは水分を酸化物絶縁層３９６に拡散させることができる。この場合上記酸化物絶縁層３９６の形成後に加熱処理を行わなくてもよい。
酸化物絶縁層３９６として酸化シリコン層を、保護絶縁層３９８として窒化シリコン層を積層する場合、酸化シリコン層と窒化シリコン層を同じ処理室において、共通のシリコンターゲットを用いて成膜することができる。先に酸素を含むスパッタリングガスを導入して、処理室内に装着されたシリコンターゲットを用いて酸化シリコン層を形成し、次にスパッタリングガスを窒素を含むスパッタリングガスに切り替えて同じシリコンターゲットを用いて窒化シリコン層を成膜する。酸化シリコン層と窒化シリコン層とを大気に曝露せずに連続して形成することができるため、酸化シリコン層表面に水素や水分などの不純物が吸着することを防止することができる。この場合、酸化物絶縁層３９６として酸化シリコン層を形成し、保護絶縁層３９８として窒化シリコン層を積層した後、酸化物半導体層中に含まれる水素若しくは水分を酸化物絶縁層３９６に拡散させるための加熱処理（温度１００℃乃至４００℃）を行うとよい。
保護絶縁層３９８の形成後、さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回繰り返して行ってもよい。また、この加熱処理を、酸化物絶縁層３９６の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。この加熱処理によって、ノーマリーオフとなる薄膜トランジスタを得ることができる。よって薄膜トランジスタの信頼性を向上できる。
また、ゲート絶縁層上にチャネル形成領域とする酸化物半導体層を成膜するに際し、雰囲気中の残留水分を除去することで、該酸化物半導体層中の水素及び水素化物の濃度を低減することができる。
上記の工程は、４００℃以下の温度で行われるため、厚さが１ｍｍ以下で、一辺が１ｍを超えるガラス基板を用いる製造工程にも適用することができる。また、４００℃以下の処理温度で全ての工程を行うことができる。
さらに、図１１に酸化物半導体を用いた逆スタガ型の薄膜トランジスタの縦断面図を示す。ゲート電極１００１上にゲート絶縁膜１００２を介して酸化物半導体層１００３が設けられ、その上にソース電極１００４ａ及びドレイン電極１００４ｂが設けられ、ソース電極１００４ａ及びドレイン電極１００４ｂの上に酸化物絶縁層１００５が設けられ、酸化物絶縁層１００５を挟んで酸化物半導体層１００３の上に導電層１００６が設けられる。
図１２は、図１１に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。図１２（Ａ）はソースとドレインの間の電圧を等電位（ＶＤ＝０Ｖ）とした場合を示し、図１２（Ｂ）はソースに対しドレインに正の電位（ＶＤ＞０）を加えた場合を示す。
図１３は、図１１におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）である。図１３（Ａ）はゲート（Ｇ１）に正の電位（＋ＶＧ）が印加された状態であり、ソースとドレインの間にキャリア（電子）が流れるオン状態を示している。また、図１３（Ｂ）は、ゲート（Ｇ１）に負の電位（−ＶＧ）が印加された状態であり、オフ状態（少数キャリアは流れない）である場合を示す。
図１４は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す。
金属は縮退しているため、伝導帯中にフェルミ準位が位置する。一方、従来の酸化物半導体は一般にＮ型であり、その場合のフェルミ準位（ＥＦ）は、バンドギャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化物半導体において、成膜方法にも依存するが、酸化物半導体層には多少の水素若しくは水が含有され、その一部が電子を供給するドナーとなり、Ｎ型化する一つの要因であることが知られている。
これに対して本発明の一態様の電圧調整回路のトランジスタに適用する酸化物半導体は、Ｎ型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することにより真性（Ｉ型）、又は実質的に真性な半導体としたものである。すなわち、不純物を添加してＩ型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化されたＩ型（真性半導体）又はそれに近づけることを特徴としている。そうすることにより、フェルミ準位は、真性フェルミ準位と同じレベルにまですることができる。
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は４．３ｅＶと言われている。ソース電極及びドレイン電極を構成するチタン（Ｔｉ）の仕事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体界面において、電子に対してショットキー型の障壁は形成されない。
すなわち、金属の仕事関数と酸化物半導体の電子親和力が等しい場合、両者が接触すると図１２（Ａ）で示すようなエネルギーバンド図（模式図）が示される。
図１２（Ｂ）において、黒丸（●）は電子を示し、ドレインに正の電位が印加されると、電子はバリア（ｈ）を超えて酸化物半導体に注入され、ドレインに向かって流れる。この場合、バリア（ｈ）の高さは、ゲート電圧とドレイン電圧に依存して変化するが、正のドレイン電圧が印加された場合には、電圧印加のない図１２（Ａ）のバリアの高さ、すなわちバンドギャップ（Ｅｇ）の１／２よりもバリア（ｈ）の高さは、小さい値となる。
このとき、電子は、図１３（Ａ）で示すようにゲート絶縁膜と高純度化された酸化物半導体との界面における、酸化物半導体側のエネルギー的に安定な最低部を移動する。
また、図１３（Ｂ）において、ゲート電極１００１に負の電位（逆バイアス）が印加されると、少数キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。
例えば、薄膜トランジスタのチャネル幅Ｗが１×１０４μｍでチャネル長が３μｍの素子であっても、オフ電流が１０−１３Ａ以下であり、サブスレッショルドスイング値（Ｓ値）が０．１Ｖ／ｄｅｃ．（ゲート絶縁膜厚１００ｎｍ）である。
さらに、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求めた結果について、以下に説明する。
高純度化された酸化物半導体を用いたトランジスタのオフ電流は、測定器の検出限界である１×１０−１３Ａ以下である。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における測定器の検出限界以下の値）を求めた結果について、以下に説明する。
はじめに、電流測定方法に用いた特性評価用素子について、図１５を参照して説明する。
図１５に示す特性評価用素子は、測定系８００が３つ並列接続で電気的に接続される。測定系８００は、容量素子８０２、トランジスタ８０４、トランジスタ８０５、トランジスタ８０６、及びトランジスタ８０８を有する。トランジスタ８０４、トランジスタ８０８には、一例として実施の形態４に従って作製したトランジスタを使用した。
トランジスタ８０８は、ソース及びドレインの一方に電圧Ｖ１１が入力され、ゲートに電位Ｖｅｘｔ＿ｂ１が入力される。電位Ｖｅｘｔ＿ｂ１は、トランジスタ８０８のオン状態又はオフ状態を制御する電位である。
トランジスタ８０４は、ソース及びドレインの一方がトランジスタ８０８のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方に電圧Ｖ１２が入力され、ゲートに電位Ｖｅｘｔ＿ｂ２が入力される。電位Ｖｅｘｔ＿ｂ２は、トランジスタ８０４のオン状態又はオフ状態を制御する電位である。
容量素子８０２は、第１端子及び第２端子を有し、第１端子がトランジスタ８０４のソース及びドレインの一方に電気的に接続され、第２端子がトランジスタ８０４のソース及びドレインの他方に電気的に接続される。なお、容量素子８０２の第１端子と、トランジスタ８０８のソース及びドレインの他方、トランジスタ８０４のソース及びドレインの一方、及びトランジスタ８０５のゲートと、の接続箇所をノードＡともいう。
トランジスタ８０６は、ソース及びドレインの一方に電位Ｖ１１が入力され、ゲートが自身のソース及びドレインの一方に電気的に接続される。
トランジスタ８０５は、ソース及びドレインの一方がトランジスタ８０６のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方に電位Ｖ１２が入力される。
なお、測定系８００において、トランジスタ８０６のソース及びドレインの他方とトランジスタ８０５のソース及びドレインの一方との接続箇所が出力端子となっており、測定系８００は、出力端子を介して電位Ｖｏｕｔを出力する。
次に、図１５に示す測定系を用いた電流測定方法について説明する。
まず、オフ電流を測定するために電位差を付与する初期化期間の概略について説明する。初期化期間においては、電位Ｖｅｘｔ＿ｂ１の値をトランジスタ８０８がオン状態になる値にし、トランジスタ８０８をオン状態にし、ノードＡに電位Ｖ１１を与える。ここで、電位Ｖ１１は、例えば高電位とする。また、トランジスタ８０４をオフ状態にしておく。
その後、電位Ｖｅｘｔ＿ｂ１をトランジスタ８０８がオフ状態になる値にし、トランジスタ８０８をオフ状態にする。さらにトランジスタ８０８をオフ状態にした後に、電位Ｖ１１を低電位とする。ここでも、トランジスタ８０４はオフ状態にしておく。また、電位Ｖ１２は電位Ｖ１１と同じ電位とする。以上により、初期化期間が終了する。初期化期間が終了した状態では、ノードＡとトランジスタ８０４のソース電極及びドレイン電極の他方との間に電位差が生じ、また、ノードＡとトランジスタ８０８のソース電極及びドレイン電極の一方との間に電位差が生じることになるため、トランジスタ８０４及びトランジスタ８０８には僅かに電荷が流れる。つまり、オフ電流が発生する。
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ８０４のソース又はドレインの他方の電位（つまり電位Ｖ１２）、及び、トランジスタ８０８のソース又はドレインの一方の電位（つまり電位Ｖ１１）は低電位に固定しておく。一方で、測定期間中は、上記ノードＡの電位は固定しない（浮遊状態とする）。これにより、トランジスタ８０４に電荷が流れ、時間の経過と共にノードＡに保持される電荷量が変動する。そして、ノードＡに保持される電荷量の変動に伴って、ノードＡの電位が変動する。つまり、出力端子の出力電位である電位Ｖｏｕｔも変動する。
上記電位差を付与する初期化期間、及び、その後の測定期間における各電位の関係の詳細（タイミングチャート）を図１６に示す。
初期化期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオン状態になるような電位（高電位）とする。これによって、ノードＡの電位はＶ１２すなわち低電位（例えばＶｓｓ）となる。その後、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオフ状態になるような電位（低電位）として、トランジスタ８０４をオフ状態とする。そして、次に、電位Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ１１、すなわち高電位（例えばＶＤＤ）となる。その後、Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオフ状態となるような電位とする。これによって、ノードＡが浮遊状態となり、初期化期間が終了する。
その後の測定期間においては、電位Ｖ１１及び電位Ｖ１２を、ノードＡに電荷が流れ込み、又はノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１１及び電位Ｖ１２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいては、出力回路を動作させる必要が生じるため、一時的にＶ１１を高電位（ＶＤＤ）とすることがある。なお、Ｖ１１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短期間とする。
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡに保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トランジスタ８０５のゲートの電位が変動することを意味するから、時間の経過と共に、出力端子の出力電位Ｖｏｕｔの電位も変化する。
得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。
オフ電流の算出の前に、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求めておく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。上述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として次式のように表すことができる。
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＡに接続される容量ＣＡは、容量素子８０２の容量と他の容量の和である。
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（又はノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは次式のように表される。
このように、ノードＡに接続される容量ＣＡと、出力端子の出力電位Ｖｏｕｔから、ノードＡの電流ＩＡを求めることができる。
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリーク電流（オフ電流）を測定することができる。
本実施の形態では、高純度化した酸化物半導体を用いてトランジスタ８０４、トランジスタ８０８を作製した。トランジスタのチャネル長（Ｌ）とチャネル幅（Ｗ）の比は、Ｌ／Ｗ＝１／５とした。また、並列された各測定系８００において、容量素子８０２の容量値をそれぞれ、１００ｆＦ、１ｐＦ、３ｐＦとした。
なお、本実施の形態に係る測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間においては、電位Ｖ１１を原則としてＶＳＳとし、１０〜３００ｓｅｃごとに、１００ｍｓｅｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用いられるΔｔは、約３００００ｓｅｃとした。
図１７に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。９０時間程度から、電位変化の様子が確認できる。
図１８には、上記電流測定によって算出されたオフ電流を示す。なお、図１８は、ソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図１８から、ソース−ドレイン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍであることが分かった。また、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１０ｚＡ／μｍ以下であることが分かった。なお、１ｚＡは１０−２１Ａを表す。
さらに、上記トランジスタの温度が８５℃のときの上記電流測定によって算出されたオフ電流について図１９に示す。図１９は、８５℃のときのソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図１９から、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１００ｚＡ／μｍ以下であることが分かった。
以上、高純度化された酸化物半導体を用いたトランジスタでは、オフ電流が十分に小さくなることが確認された。
このように、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することにより、薄膜トランジスタの動作を良好にすることができる。
また、本実施の形態に示すトランジスタと同一工程で本発明の一態様の電圧調整回路における容量素子を形成することもできる。トランジスタ及び容量素子を同一工程で形成することにより、工程数の増加を低減することができる。
上記構造のトランジスタにすることにより、安定な電気特性を有し信頼性の高いトランジスタを提供することができる。また、該トランジスタはリーク電流が低いため、該トランジスタを用いて本発明の一態様である電圧調整回路を構成することにより、所望の値の電圧への到達速度を格段に向上させることができる。また、該トランジスタを用いて本発明の一態様である電圧調整回路を構成することにより、安定な電気特性を有し信頼性の高い電圧調整回路を提供することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態８）
本実施の形態は、本明細書で開示する電圧調整回路を構成するトランジスタに適用できる薄膜トランジスタの他の例を示す。
本実施の形態の薄膜トランジスタ及び薄膜トランジスタの作製方法の一形態を図２０を用いて説明する。
図２０（Ａ）乃至（Ｅ）に薄膜トランジスタの断面構造の一例を示す。図２０（Ａ）乃至（Ｅ）に示すトランジスタ３１０は、ボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。
また、トランジスタ３１０をシングルゲート構造のトランジスタとするが、本実施の形態のトランジスタを、チャネル形成領域を複数有するマルチゲート構造のトランジスタとしてもよい。
以下、図２０（Ａ）乃至（Ｅ）を用い、絶縁表面を有する基板３００上にトランジスタ３１０を作製する工程を説明する。
まず、絶縁表面を有する基板３００上に導電膜を形成した後、第１のフォトリソグラフィ工程によりゲート電極層３１１を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
絶縁表面を有する基板３００に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板３００としては、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いるとよい。また、ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。なお、酸化ホウ素（Ｂ２Ｏ３）と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いることが好ましい
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶縁体でなる基板を用いてもよい。他にも、結晶化ガラスなどを用いることができる。また、基板としてシリコンなどの半導体基板を用いることもできる。
下地膜となる絶縁膜を基板３００とゲート電極層３１１との間に設けてもよい。下地膜は、基板３００からの不純物元素の拡散を防止する機能があり、窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一又は複数の膜による積層により形成することができる。
また、ゲート電極層３１１を形成するための導電膜は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
例えば、ゲート電極層３１１の２層の積層構造としては、アルミニウム層上にモリブデン層が積層された２層の積層構造、銅層上にモリブデン層を積層した２層の積層構造、銅層上に窒化チタン層若しくは窒化タンタル層を積層した２層の積層構造、窒化チタン層とモリブデン層とを積層した２層の積層構造、又は窒化タングステン層とタングステン層との２層の積層構造とすることが好ましい。３層の積層構造としては、タングステン層又は窒化タングステン層と、アルミニウムと珪素の合金又はアルミニウムとチタンの合金の層と、窒化チタン層又はチタン層とを積層した積層とすることが好ましい。
次に、ゲート電極層３１１上にゲート絶縁層３０２を形成する。
ここで、不純物を除去することによりＩ型化又は実質的にＩ型化された酸化物半導体（高純度化された酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、ゲート絶縁層との界面は重要である。そのため、高純度化された酸化物半導体層に接するゲート絶縁層（ＧＩ）は、高品質化が要求される。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好にすることができるからである。ここで用いられる高密度プラズマ装置としては、１×１０１１／ｃｍ３以上のプラズマ密度を達成できる装置を用いることができる。
例えば、３ｋＷ〜６ｋＷのマイクロ波電力を印加してプラズマを発生させて、絶縁膜の成膜を行う。チャンバーに材料ガスとしてモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）と希ガスを導入し、１０Ｐａ〜３０Ｐａの圧力下で高密度プラズマを発生させてガラス等の絶縁表面を有する基板上に絶縁膜を形成する。その後、モノシランガスの供給を停止し、大気に曝すことなく亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁膜表面にプラズマ処理を行ってもよい。少なくとも亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁膜表面に行われるプラズマ処理は、絶縁膜の成膜より後に行う。チャンバーに導入するモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）との流量比は、１：１０から１：２００の範囲とする。また、チャンバーに導入する希ガスとしては、ヘリウム、アルゴン、クリプトン、キセノンなどを用いることができるが、中でも安価であるアルゴンを用いることが好ましい。
もちろん、ゲート絶縁層３０２として良質な絶縁膜を形成できるものであれば、スパッタリング法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処理によってゲート絶縁膜の膜質、酸化物半導体との界面特性が改質される絶縁膜であってもよい。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであればよい。
さらに、８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（ＢＴ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体の主成分との結合手が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生成された未結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発することとなる。これに対して、本発明の一態様であるトランジスタは、酸化物半導体の不純物、特に水素や水等を極力除去し、上記のようにゲート絶縁層との界面特性を良好にすることにより、ＢＴ試験に対しても安定な薄膜トランジスタを得ることを可能としている。
また、ゲート絶縁層３０２としては、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層で又は積層して形成することができる。
また、ゲート絶縁層３０２としては、例えばＨｆＯｘなどを用いることもできる。ゲート絶縁層３０２としてＨｆＯｘなどを用いることにより、酸化物半導体層側からゲート電極に向かって流れるリーク電流を低減することができる。
また、ゲート絶縁層３０２は、酸化シリコン層と窒化シリコン層を積層した構造とすることもできる。本実施の形態では、一例として圧力３０Ｐａ、マイクロ波電力６ｋＷで高密度プラズマＣＶＤ法により膜厚１００ｎｍの酸化窒化シリコン層を形成する。このときチャンバーに導入するモノシランガス（ＳｉＨ４）と亜酸素窒素（Ｎ２Ｏ）との流量比は、１：１０とする。
次に、ゲート絶縁層３０２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜３３０を形成する。
なお、酸化物半導体膜３３０をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層３０２の表面に付着しているゴミを除去することが好ましい。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
酸化物半導体膜３３０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。本実施の形態では、酸化物半導体膜３３０としてＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタリング法により成膜する。この段階での断面図が図２０（Ａ）に相当する。また、酸化物半導体膜３３０は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタリング法により形成することができる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行ってもよい。
酸化物半導体膜３３０をスパッタリング法で作製するためのターゲットとして、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のターゲットの他の例としては、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比である金属酸化物ターゲットを用いることができる。また、上記に示すターゲットに限定されず、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比である金属酸化物ターゲットを用いてもよい。また、作製される金属酸化物ターゲットの充填率は、９０％以上１００％以下、好ましくは９５％以上９９．９％である。充填率の高い金属酸化物ターゲットを用いることにより形成した酸化物半導体膜は、緻密な膜となる。
酸化物半導体膜３３０を成膜する際に用いるスパッタリングガスとしては、水素、水、水酸基又は水素化物などの不純物が、数濃度ｐｐｍ程度、数濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタリングガスを導入し、金属酸化物をターゲットとして基板３００上に酸化物半導体膜３３０を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを備えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も含む）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
次に、酸化物半導体膜３３０を第２のフォトリソグラフィ工程により島状の酸化物半導体層３３１に加工する。また、島状の酸化物半導体層３３１を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次に、酸化物半導体層に第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体層の脱水化又は脱水素化を行うことができる。第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、酸化物半導体層への水や水素の混入を防ぎ、酸化物半導体層３３１を得る（図２０（Ｂ）参照）。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移動させ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能となる。
なお、第１の加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、又は酸化物半導体層の材料によっては、酸化物半導体層３３１が結晶化し、微結晶層又は多結晶層となる場合もある。例えば、結晶化率が９０％以上、又は８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の加熱処理の条件、又は酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。また、非晶質の酸化物半導体の中に微結晶部（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる場合もある。
また、第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜３３０に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成膜後、酸化物半導体層上にソース電極及びドレイン電極を積層させた後、ソース電極及びドレイン電極上に保護絶縁膜を形成した後、のいずれで行ってもよい。
また、ゲート絶縁層３０２にコンタクトホールを形成する場合、その工程は酸化物半導体膜３３０に脱水化又は脱水素化処理を行う前でも行った後に行ってもよい。
なお、ここでの酸化物半導体膜のエッチングは、ウェットエッチングに限定されずドライエッチングを用いてもよい。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング液、エッチング時間、温度等）を適宜調節する。
次に、ゲート絶縁層３０２、及び酸化物半導体層３３１上に、導電膜を形成する。例えばスパッタリング法や真空蒸着法で導電膜を形成すればよい。導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、イットリウムのいずれか一又は複数から選択された材料を用いてもよい。また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ膜を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素を単数、又は複数組み合わせた膜、合金膜、若しくは窒化膜を用いてもよい。
導電膜成膜後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層３１５ａ、ドレイン電極層３１５ｂを形成した後、レジストマスクを除去する（図２０（Ｃ）参照）。
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いる。酸化物半導体層３３１上で隣り合うソース電極層の下端部とドレイン電極層の下端部との間隔幅によって後に形成される薄膜トランジスタのチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成される薄膜トランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化でき、さらにオフ電流値が極めて小さくできるため、低消費電力化も図ることができる。
なお、導電膜のエッチングの際に、酸化物半導体層３３１が除去されないように、導電膜及び酸化物半導体膜のそれぞれの材料及びエッチング条件を適宜調節する。
本実施の形態では、導電膜としてＴｉ膜を用いて、酸化物半導体層３３１にはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いて、エッチャントとしてアンモニア過水（アンモニア、水、過酸化水素水の混合液）を用いる。
なお、第３のフォトリソグラフィ工程では、酸化物半導体層３３１の一部がエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層３１５ａ、ドレイン電極層３１５ｂを形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、酸化物半導体層とソース電極層及びドレイン電極層の間に、酸化物導電層を形成してもよい。酸化物導電層とソース電極層及びドレイン電極層を形成するための導電層は、連続成膜が可能である。酸化物導電層はソース領域及びドレイン領域として機能しうる。
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層とソース電極層及びドレイン電極層との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタの高速動作を達成することができる。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
次に、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行う。このプラズマ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
プラズマ処理を行った後、酸化物半導体層の一部に接する保護絶縁膜となる酸化物絶縁層３１６を形成する。
酸化物絶縁層３１６は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、酸化物絶縁層３１６に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。酸化物絶縁層３１６に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体層中の酸素の引き抜き、が生じ酸化物半導体層のバックチャネルが低抵抗化（Ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、酸化物絶縁層３１６はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。
本実施の形態では、酸化物絶縁層３１６として膜厚２００ｎｍの酸化珪素膜をスパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化珪素膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲット又は珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び窒素雰囲気下でスパッタリング法により酸化珪素膜を形成することができる。酸素欠乏状態となり低抵抗化、即ちＮ型化した酸化物半導体層に接して形成する酸化物絶縁層３１６は、水分、水素イオン、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、又は酸化窒化アルミニウム膜などを用いる。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３１６を成膜することが好ましい。酸化物半導体層３３１及び酸化物絶縁層３１６に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを備えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物絶縁層３１６に含まれる不純物の濃度を低減できる。
酸化物絶縁層３１６を成膜する際に用いるスパッタリングガスとしては、水素、水、水酸基又は水素化物などの不純物が、数濃度ｐｐｍ程度、数濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
次に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層が酸化物絶縁層３１６と接した状態で加熱される。
以上の工程を経ることによって、成膜後の酸化物半導体膜に対して脱水化又は脱水素化のための加熱処理を行って低抵抗化した後、酸化物半導体膜の一部を選択的に酸素過剰な状態とする。その結果、ゲート電極層３１１と重なるチャネル形成領域３１３はＩ型となり、ソース電極層３１５ａに重なる高抵抗ソース領域３１４ａと、ドレイン電極層３１５ｂに重なる高抵抗ドレイン領域３１４ｂとが自己整合的に形成される。以上の工程でトランジスタ３１０が形成される（図２０（Ｄ）参照）。
さらに、大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は、一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回繰り返して行ってもよい。また、この加熱処理を、酸化物絶縁膜の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。この加熱処理によって、ノーマリーオフとなる薄膜トランジスタを得ることができる。よって薄膜トランジスタの信頼性を向上できる。また、酸化物絶縁層に欠陥を多く含む酸化シリコン層を用いると、この加熱処理によって酸化物半導体層中に含まれる該不純物をより低減させる効果を奏する。
なお、ドレイン電極層３１５ｂ（及びソース電極層３１５ａ）と重畳した酸化物半導体層において高抵抗ドレイン領域３１４ｂ（及び高抵抗ソース領域３１４ａ）を形成することにより、薄膜トランジスタの信頼性の向上を図ることができる。具体的には、高抵抗ドレイン領域３１４ｂを形成することで、ドレイン電極層３１５ｂから高抵抗ドレイン領域３１４ｂ、チャネル形成領域３１３にかけて、導電性を段階的に変化させうるような構造とすることができる。そのため、ドレイン電極層３１５ｂに高電源電位ＶＤＤを供給する配線を接続して動作させる場合、ゲート電極層３１１とドレイン電極層３１５ｂとの間に高電界が印加されても高抵抗ドレイン領域３１４ｂがバッファとなり局所的な高電界が印加されず、トランジスタの絶縁耐圧を向上させた構成とすることができる。
また、酸化物半導体層における高抵抗ソース領域又は高抵抗ドレイン領域は、酸化物半導体層の膜厚が１５ｎｍ以下と薄い場合は膜厚方向全体にわたって形成されるが、酸化物半導体層の膜厚が３０ｎｍ以上５０ｎｍ以下とより厚い場合は、酸化物半導体層の一部、ソース電極層又はドレイン電極層と接する領域及びその近傍が低抵抗化し、酸化物半導体層においてゲート絶縁膜に近い領域はＩ型とすることもできる。
酸化物絶縁層３１６上にさらに保護絶縁層を形成してもよい。例えば、ＲＦスパッタリング法を用いて窒化珪素膜を形成する。ＲＦスパッタリング法は、量産性がよいため、保護絶縁層の成膜方法として好ましい。保護絶縁層は、水分、水素イオン、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などを用いる。本実施の形態では、保護絶縁層として保護絶縁層３０３を、窒化シリコン膜を用いて形成する（図２０（Ｅ）参照）。
本実施の形態では、酸化物絶縁層３１６まで形成された基板３００を１００℃〜４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタリングガスを導入しシリコン半導体のターゲットを用いて、保護絶縁層３０３として、窒化シリコン膜を成膜する。この場合においても、酸化物絶縁層３１６と同様に、処理室内の残留水分を除去しつつ保護絶縁層３０３を成膜することが好ましい。
また、保護絶縁層３０３上に平坦化のための平坦化絶縁層を設けてもよい。
また、保護絶縁層３０３の上（平坦化絶縁層を設ける場合には平坦化絶縁層の上）に酸化物半導体層と重なる導電層を設けてもよい。導電層は、電位がトランジスタ３１０のゲート電極層３１１と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層の電位がＧＮＤ、０Ｖという固定電位であってもよい。
導電層によって、トランジスタ３１０の電気特性を制御することができる。
また、本実施の形態に示すトランジスタと同一工程で本発明の一態様の電圧調整回路における容量素子を形成することもできる。トランジスタ及び容量素子を同一工程で形成することにより、工程数を低減することができる。
上記構造のトランジスタにすることにより、安定な電気特性を有し信頼性の高いトランジスタを提供することができる。また、該トランジスタはリーク電流が低いため、該トランジスタを用いて本発明の一態様である電圧調整回路を構成することにより、所望の値の電圧への到達速度を格段に向上させることができる。また、該トランジスタを用いて本発明の一態様である電圧調整回路を構成することにより、安定な電気特性を有し信頼性の高い電圧調整回路を提供することができる。
なお本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態９）
本実施の形態は、本明細書で開示する電圧調整回路を構成するトランジスタに適用できる薄膜トランジスタの他の例を示す。
本実施の形態の薄膜トランジスタ及び薄膜トランジスタの作製方法の一形態を、図２１を用いて説明する。
図２１（Ａ）乃至（Ｄ）に薄膜トランジスタのび断面構造の一例を示す。図２１（Ａ）乃至（Ｄ）に示すトランジスタ３６０は、チャネル保護型（チャネルストップ型ともいう）と呼ばれるボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。
また、トランジスタ３６０をシングルゲート構造のトランジスタとするが、本実施の形態のトランジスタを、チャネル形成領域を複数有するマルチゲート構造のトランジスタとしてもよい。
以下、図２１（Ａ）乃至（Ｄ）を用い、絶縁表面を有する基板３２０上にトランジスタ３６０を作製する工程を説明する。
まず、絶縁表面を有する基板３２０上に導電膜を形成した後、第１のフォトリソグラフィ工程によりゲート電極層３６１を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート電極層３６１を形成するための導電膜は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
次に、ゲート電極層３６１上にゲート絶縁層３２２を形成する。
ここで、不純物を除去することによりＩ型化又は実質的にＩ型化された酸化物半導体（高純度化された酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、ゲート絶縁層との界面は重要である。そのため高純度化された酸化物半導体層に接するゲート絶縁層（ＧＩ）は、高品質化が要求される。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好にすることができるからである。ここで用いられる高密度プラズマ装置としては、１×１０１１／ｃｍ３以上のプラズマ密度を達成できる装置を用いることができる。
例えば、３ｋＷ〜６ｋＷのマイクロ波電力を印加してプラズマを発生させて、絶縁膜の成膜を行う。チャンバーに材料ガスとしてモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）と希ガスを導入し、１０Ｐａ〜３０Ｐａの圧力下で高密度プラズマを発生させてガラス等の絶縁表面を有する基板上に絶縁膜を形成する。その後、モノシランガスの供給を停止し、大気に曝すことなく亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁膜表面にプラズマ処理を行ってもよい。少なくとも亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁膜表面に行われるプラズマ処理は、絶縁膜の成膜より後に行う。チャンバーに導入するモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）との流量比は、１：１０から１：２００の範囲とする。また、チャンバーに導入する希ガスとしては、ヘリウム、アルゴン、クリプトン、キセノンなどを用いることができるが、中でも安価であるアルゴンを用いることが好ましい。
もちろん、ゲート絶縁層３２２として良質な絶縁膜を形成できるものであれば、スパッタリング法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処理によってゲート絶縁膜の膜質、酸化物半導体との界面特性が改質される絶縁膜であってもよい。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであればよい。
さらに、８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（ＢＴ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体の主成分との結合手が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生成された未結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発することとなる。これに対して、本発明の一態様であるトランジスタは、酸化物半導体の不純物、特に水素や水等を極力除去し、上記のようにゲート絶縁層との界面特性を良好にすることにより、ＢＴ試験に対しても安定な薄膜トランジスタを得ることを可能としている。
また、ゲート絶縁層３２２としては、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層で又は積層して形成することができる。
また、ゲート絶縁層３２２としては、例えばＨｆＯｘなどを用いることもできる。ゲート絶縁層３２２としてＨｆＯｘなどを用いることにより、酸化物半導体層側からゲート電極に向かって流れるリーク電流を低減することができる。
また、ゲート絶縁層３２２を、酸化シリコン層と窒化シリコン層を積層した構造とすることもできる。本実施の形態では、一例として圧力３０Ｐａ、マイクロ波電力６ｋＷで高密度プラズマＣＶＤ法により膜厚１００ｎｍの酸化窒化シリコン層を形成する。このとき、チャンバーに導入するモノシランガス（ＳｉＨ４）と亜酸素窒素（Ｎ２Ｏ）との流量比は、１：１０とする。
次に、ゲート絶縁層３２２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形成し、第２のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。本実施の形態では、酸化物半導体膜を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタリング法により成膜する。
この場合において、処理室内の残留水分を除去しつつ酸化物半導体膜を成膜することが好ましい。酸化物半導体膜に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを備えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
酸化物半導体膜を成膜する際に用いるスパッタリングガスとしては、水素、水、水酸基又は水素化物などの不純物が、数濃度ｐｐｍ程度、数濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
次に、酸化物半導体層の脱水化又は脱水素化を行う。脱水化又は脱水素化を行う第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、酸化物半導体層への水や水素の混入を防ぎ、酸化物半導体層３３２を得る（図２１（Ａ）参照）。
次に、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行う。このプラズマ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
次に、ゲート絶縁層３２２、及び酸化物半導体層３３２上に、酸化物絶縁膜を形成した後、第３のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行って酸化物絶縁層３６６を形成した後、レジストマスクを除去する。
本実施の形態では、酸化物絶縁層３６６として膜厚２００ｎｍの酸化珪素膜をスパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化珪素膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲット又は珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び窒素雰囲気下でスパッタリング法により酸化珪素膜を形成することができる。酸素欠乏状態となり低抵抗化、即ちＮ型化した酸化物半導体層に接して形成する酸化物絶縁層３６６は、水分、水素イオン、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、又は酸化窒化アルミニウム膜などを用いる。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３６６を成膜することが好ましい。酸化物半導体層３３２及び酸化物絶縁層３６６に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを備えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物絶縁層３６６に含まれる不純物の濃度を低減できる。
酸化物絶縁層３６６を成膜する際に用いるスパッタリングガスとしては、水素、水、水酸基又は水素化物などの不純物が、数濃度ｐｐｍ程度、数濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
次に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層が酸化物絶縁層３６６と接した状態で加熱される。
本実施の形態は、さらに酸化物絶縁層３６６が設けられ一部が露出している酸化物半導体層３３２に対して、窒素、不活性ガス雰囲気下、又は減圧下で加熱処理を行う。酸化物絶縁層３６６によって覆われていない露出された酸化物半導体層３３２の領域は、窒素、不活性ガス雰囲気下、又は減圧下で加熱処理を行うと、低抵抗化することができる。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。
酸化物絶縁層３６６が設けられた酸化物半導体層３３２に対する窒素雰囲気下の加熱処理によって、酸化物半導体層３３２の露出領域は低抵抗化し、抵抗の異なる領域（図２１（Ｂ）においては斜線領域及び白地領域で示す）を有する酸化物半導体層３６２となる。
次に、ゲート絶縁層３２２、酸化物半導体層３６２、及び酸化物絶縁層３６６上に、導電膜を形成した後、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行ってソース電極層３６５ａ、ドレイン電極層３６５ｂを形成した後、レジストマスクを除去する（図２１（Ｃ）参照）。
ソース電極層３６５ａ、ドレイン電極層３６５ｂの材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。
以上のように、成膜後の酸化物半導体膜に対して脱水化又は脱水素化のための加熱処理を行うことにより、酸化物半導体層を酸素欠乏状態として低抵抗化、即ちＮ型化した後、酸化物半導体層に接するように酸化物絶縁層を形成し、酸化物半導体層の一部を選択的に酸素過剰な状態とする。その結果、ゲート電極層３６１と重なるチャネル形成領域３６３は、Ｉ型となる。このとき、少なくともチャネル形成領域３６３に比べてキャリア濃度が高く、ソース電極層３６５ａに重なる高抵抗ソース領域３６４ａと、チャネル形成領域３６３に比べてキャリア濃度が高く、ドレイン電極層３６５ｂに重なる高抵抗ドレイン領域３６４ｂとが自己整合的に形成される。以上の工程でトランジスタ３６０が形成される。
さらに、大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。本実施の形態では、１５０℃で１０時間加熱処理を行う。この加熱処理は、一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回繰り返して行ってもよい。また、この加熱処理を、酸化物絶縁膜の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。この加熱処理によって、酸化物半導体層から酸化物絶縁層中に水素がとりこまれ、ノーマリーオフとなる薄膜トランジスタを得ることができる。よって、薄膜トランジスタの信頼性を向上できる。
なお、ドレイン電極層３６５ｂ（及びソース電極層３６５ａ）と重畳した酸化物半導体層において高抵抗ドレイン領域３６４ｂ（及び高抵抗ソース領域３６４ａ）を形成することにより、薄膜トランジスタの信頼性の向上を図ることができる。具体的には、高抵抗ドレイン領域３６４ｂを形成することで、ドレイン電極層３６５ｂから高抵抗ドレイン領域３６４ｂ、チャネル形成領域３６３にかけて、導電性を段階的に変化させうるような構造とすることができる。そのため、ドレイン電極層３６５ｂに高電源電位ＶＤＤを供給する配線を接続して動作させる場合、ゲート電極層３６１とドレイン電極層３６５ｂとの間に高電界が印加されても高抵抗ドレイン領域３６４ｂがバッファとなり局所的な高電界が印加されず、トランジスタの絶縁耐圧を向上させた構成とすることができる。
ソース電極層３６５ａ、ドレイン電極層３６５ｂ、酸化物絶縁層３６６上に保護絶縁層３２３を形成する。本実施の形態では、保護絶縁層３２３を、窒化珪素膜を用いて形成する（図２１（Ｄ）参照）。
なお、ソース電極層３６５ａ、ドレイン電極層３６５ｂ、酸化物絶縁層３６６上にさらに酸化物絶縁層を形成し、該酸化物絶縁層上に保護絶縁層３２３を積層してもよい。
上記構造のトランジスタにすることにより、安定な電気特性を有し信頼性の高いトランジスタを提供することができる。また、該トランジスタはリーク電流が低いため、該トランジスタを用いて本発明の一態様である電圧調整回路を構成することにより、所望の値の電圧への到達速度を格段に向上させることができる。また、該トランジスタを用いて本発明の一態様である電圧調整回路を構成することにより、安定な電気特性を有し信頼性の高い電圧調整回路を提供することができる。
また、本実施の形態に示すトランジスタと同一工程で本発明の一態様の電圧調整回路における容量素子を形成することもできる。トランジスタ及び容量素子を同一工程で形成することにより、工程数の増加を低減することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１０）
本実施の形態は、本明細書で開示する電圧調整回路を構成するトランジスタに適用できる薄膜トランジスタの他の例を示す。
本実施の形態の薄膜トランジスタ及び薄膜トランジスタの作製方法の一形態を、図２２を用いて説明する。
また、トランジスタ３５０をシングルゲート構造のトランジスタとするが、本実施の形態のトランジスタを、チャネル形成領域を複数有するマルチゲート構造のトランジスタとしてもよい。
以下、図２２（Ａ）乃至（Ｄ）を用い、絶縁表面を有する基板３４０上にトランジスタ３５０を作製する工程を説明する。
まず、絶縁表面を有する基板３４０上に導電膜を形成した後、第１のフォトリソグラフィ工程によりゲート電極層３５１を形成する。本実施の形態では、ゲート電極層３５１を形成するための導電膜として、膜厚１５０ｎｍのタングステン膜を、スパッタリング法を用いて形成する。
次に、ゲート電極層３５１上にゲート絶縁層３４２を形成する。
ここで、不純物を除去することによりＩ型化又は実質的にＩ型化された酸化物半導体（高純度化された酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、ゲート絶縁層との界面は重要である。そのため高純度化された酸化物半導体層に接するゲート絶縁層（ＧＩ）は、高品質化が要求される。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好にすることができるからである。ここで用いられる高密度プラズマ装置としては、１×１０１１／ｃｍ３以上のプラズマ密度を達成できる装置を用いることができる。
例えば、３ｋＷ〜６ｋＷのマイクロ波電力を印加してプラズマを発生させて、絶縁膜の成膜を行う。チャンバーに材料ガスとしてモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）と希ガスを導入し、１０Ｐａ〜３０Ｐａの圧力下で高密度プラズマを発生させてガラス等の絶縁表面を有する基板上に絶縁膜を形成する。その後、モノシランガスの供給を停止し、大気に曝すことなく亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁膜表面にプラズマ処理を行ってもよい。少なくとも亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁膜表面に行われるプラズマ処理は、絶縁膜の成膜より後に行う。チャンバーに導入するモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）との流量比は、１：１０から１：２００の範囲とする。また、チャンバーに導入する希ガスとしては、ヘリウム、アルゴン、クリプトン、キセノンなどを用いることができるが、中でも安価であるアルゴンを用いることが好ましい。
もちろん、ゲート絶縁層３４２として良質な絶縁膜を形成できるものであれば、スパッタリング法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処理によってゲート絶縁膜の膜質、酸化物半導体との界面特性が改質される絶縁膜であってもよい。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであればよい。
さらに、８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（ＢＴ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体の主成分との結合手が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生成された未結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発することとなる。これに対して、本発明の一態様であるトランジスタは、酸化物半導体の不純物、特に水素や水等を極力除去し、上記のようにゲート絶縁層との界面特性を良好にすることにより、ＢＴ試験に対しても安定な薄膜トランジスタを得ることを可能としている。
また、ゲート絶縁層３４２としては、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層で又は積層して形成することができる。
また、ゲート絶縁層３４２としては、例えばＨｆＯｘなどを用いることもできる。ゲート絶縁層３４２としてＨｆＯｘなどを用いることにより、酸化物半導体層側からゲート電極に向かって流れるリーク電流を低減することができる。
また、ゲート絶縁層３４２は、酸化シリコン層と窒化シリコン層を積層した構造とすることもできる。本実施の形態では、一例として圧力３０Ｐａ、マイクロ波電力６ｋＷで高密度プラズマＣＶＤ法により膜厚１００ｎｍの酸化窒化シリコン層を形成する。このとき、チャンバーに導入するモノシランガス（ＳｉＨ４）と亜酸素窒素（Ｎ２Ｏ）との流量比は、１：１０とする。
次に、ゲート絶縁層３４２に、導電膜を形成し、第２のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層３５５ａ、ドレイン電極層３５５ｂを形成した後、レジストマスクを除去する（図２２（Ａ）参照）。
次に、酸化物半導体膜３４５を形成する（図２２（Ｂ）参照）。本実施の形態では、酸化物半導体膜３４５をＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタリング法により成膜する。酸化物半導体膜３４５を第３のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。
この場合において、処理室内の残留水分を除去しつつ酸化物半導体膜３４５を成膜することが好ましい。酸化物半導体膜３４５に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを備えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物半導体膜３４５に含まれる不純物の濃度を低減できる。
酸化物半導体膜３４５を成膜する際に用いるスパッタリングガスとしては、水素、水、水酸基又は水素化物などの不純物が、数濃度ｐｐｍ程度、数濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
次に、酸化物半導体層の脱水化又は脱水素化を行う。脱水化又は脱水素化を行う第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、酸化物半導体層への水や水素の混入を防ぎ、酸化物半導体層３４６を得る（図２２（Ｃ）参照）。
また、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移動させ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能となる。
さらに、酸化物半導体層３４６に接する保護絶縁膜となる酸化物絶縁層３５６を形成する。
酸化物絶縁層３５６は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、酸化物絶縁層３５６に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。酸化物絶縁層３５６に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体層中の酸素の引き抜き、が生じ酸化物半導体層のバックチャネルが低抵抗化（Ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、酸化物絶縁層３５６はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。
本実施の形態では、酸化物絶縁層３５６として膜厚２００ｎｍの酸化珪素膜をスパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化珪素膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲット又は珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び窒素雰囲気下でスパッタリング法により酸化珪素膜を形成することができる。酸素欠乏状態となり低抵抗化、即ちＮ型化した酸化物半導体層に接して形成する酸化物絶縁層３５６は、水分、水素イオン、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、又は酸化窒化アルミニウム膜などを用いる。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３５６を成膜することが好ましい。酸化物半導体層３４６及び酸化物絶縁層３５６に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを備えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物絶縁層３５６に含まれる不純物の濃度を低減できる。
酸化物絶縁層３５６を成膜する際に用いるスパッタリングガスとしては、水素、水、水酸基又は水素化物などの不純物が、数濃度ｐｐｍ程度、数濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
次に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層が酸化物絶縁層３５６と接した状態で加熱される。
以上のように、脱水化又は脱水素化のための加熱処理を行うことにより、酸化物半導体層を酸素欠乏状態として低抵抗化、即ちＮ型化した後、酸化物半導体層に接するように酸化物絶縁層を形成することにより、酸化物半導体層の一部を選択的に酸素過剰な状態とする。その結果、高抵抗なＩ型の酸化物半導体層３５２が形成される。以上の工程でトランジスタ３５０が形成される。
さらに、大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。本実施の形態では、１５０℃で１０時間加熱処理を行う。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回繰り返して行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。この加熱処理によって、酸化物半導体層から酸化物絶縁層中に水素がとりこまれ、ノーマリーオフとなる薄膜トランジスタを得ることができる。よって、薄膜トランジスタの信頼性を向上できる。
なお、酸化物絶縁層３５６上にさらに保護絶縁層を形成してもよい。例えば、ＲＦスパッタリング法を用いて窒化珪素膜を形成する。本実施の形態では、保護絶縁層として保護絶縁層３４３を、窒化珪素膜を用いて形成する（図２２（Ｄ）参照）。
また、保護絶縁層３４３上に平坦化のための平坦化絶縁層を設けてもよい。
上記構造のトランジスタにすることにより、安定な電気特性を有し信頼性の高いトランジスタを提供することができる。また、該トランジスタはリーク電流が低いため、該トランジスタを用いて本発明の一態様である電圧調整回路を構成することにより、所望の値の電圧への到達速度を格段に向上させることができる。また、該トランジスタを用いて本発明の一態様である電圧調整回路を構成することにより、安定な電気特性を有し信頼性の高い電圧調整回路を提供することができる。
また、本実施の形態に示すトランジスタと同一工程で本発明の一態様の電圧調整回路における容量素子を形成することもできる。トランジスタ及び容量素子を同一工程で形成することにより、工程数の増加を低減することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１１）
本実施の形態は、本明細書で開示する電圧調整回路を構成するトランジスタに適用できる薄膜トランジスタの他の例を示す。
本実施の形態では、薄膜トランジスタの作製工程の一部が実施の形態８と異なる例を図２３に示す。図２３は、図２０と工程が一部異なる点以外は同じであるため、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は適宜省略する。
まず、基板３７０上にゲート電極層３８１を形成し、第１のゲート絶縁層３７２ａ、第２のゲート絶縁層３７２ｂを積層する。本実施の形態では、ゲート絶縁層を２層構造とし、第１のゲート絶縁層３７２ａに窒化物絶縁層を、第２のゲート絶縁層３７２ｂに酸化物絶縁層を用いる。
酸化絶縁層としては、酸化シリコン層、酸化窒化シリコン層、又は酸化アルミニウム層、又は酸化窒化アルミニウム層などを用いることができる。また、窒化絶縁層としては、窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、又は窒化酸化アルミニウム層などを用いることができる。
また、第１のゲート絶縁層３７２ａ又は第２のゲート絶縁層３７２ｂとしては、例えばＨｆＯｘなどを用いることもできる。第１のゲート絶縁層３７２ａ又は第２のゲート絶縁層３７２ｂとしてＨｆＯｘなどを用いることにより、酸化物半導体層側からゲート電極に向かって流れるリーク電流を低減することができる。
本実施の形態では、ゲート電極層３８１側から窒化シリコン層と酸化シリコン層とを積層した構造とする。第１のゲート絶縁層３７２ａとしてスパッタリング法により膜厚５０ｎｍ以上２００ｎｍ以下（本実施の形態では５０ｎｍ）の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し、第１のゲート絶縁層３７２ａ上に第２のゲート絶縁層３７２ｂとして膜厚５ｎｍ以上３００ｎｍ以下（本実施の形態では１００ｎｍ）の酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、膜厚１５０ｎｍのゲート絶縁層とする。
次に、酸化物半導体膜の形成を行い、酸化物半導体膜をフォトリソグラフィ工程により島状の酸化物半導体層に加工する。本実施の形態では、酸化物半導体膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタリング法により成膜する。
この場合において、処理室内の残留水分を除去しつつ酸化物半導体膜を成膜することが好ましい。酸化物半導体膜に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを備えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
酸化物半導体膜を成膜する際に用いるスパッタリングガスとしては、水素、水、水酸基又は水素化物などの不純物が、数濃度ｐｐｍ程度、数濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
次に、酸化物半導体層の脱水化又は脱水素化を行う。脱水化又は脱水素化を行う第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４２５℃以上７５０℃以下とする。なお、４２５℃以上であれば加熱処理時間は１時間以下でよいが、４２５℃未満であれば加熱処理時間は、１時間よりも長時間行うこととする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下において加熱処理を行った後、酸化物半導体層への水や水素の混入を防ぐ。その後、同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）を導入して冷却を行う。酸素ガス又はＮ２Ｏガスに、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
なお、加熱処理装置は電気炉に限られず、例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＬＲＴＡ装置、ランプだけでなく、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を用いてもよい。ＧＲＴＡとは高温のガスを用いて加熱処理を行う方法である。ガスには、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。ＲＴＡ法を用いて、６００℃〜７５０℃で数分間加熱処理を行ってもよい。
また、脱水化又は脱水素化を行う第１の加熱処理後に２００℃以上４００℃以下、好ましくは２００℃以上３００℃以下の温度で酸素ガス又はＮ２Ｏガス雰囲気下での加熱処理を行ってもよい。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。
以上の工程を経ることによって酸化物半導体膜全体を酸素過剰な状態とすることで、高抵抗化、即ちＩ型化させる。よって、全体がＩ型化した酸化物半導体層３８２を得る。
次に、酸化物半導体層３８２上に導電膜を形成し、フォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行ってソース電極層３８５ａ、ドレイン電極層３８５ｂを形成し、スパッタリング法で酸化物絶縁層３８６を形成する。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３８６を成膜することが好ましい。酸化物半導体層３８２及び酸化物絶縁層３８６に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを備えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物絶縁層３８６に含まれる不純物の濃度を低減できる。
酸化物絶縁層３８６を成膜する際に用いるスパッタリングガスとしては、水素、水、水酸基又は水素化物などの不純物が、数濃度ｐｐｍ程度、数濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
以上の工程で、トランジスタ３８０を形成することができる。
なお、薄膜トランジスタの電気的特性のばらつきを軽減するため、不活性ガス雰囲気下、又は窒素ガス雰囲気下で加熱処理（好ましくは１５０℃以上３５０℃未満）を行ってもよい。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は、一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回繰り返して行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。この加熱処理によって、酸化物半導体層から酸化物絶縁層中に水素がとりこまれ、ノーマリーオフとなる薄膜トランジスタを得ることができる。よって薄膜トランジスタの信頼性を向上できる。
酸化物絶縁層３８６上に保護絶縁層３７３を形成する。本実施の形態では、保護絶縁層３７３として、スパッタリング法を用いて膜厚１００ｎｍの窒化珪素膜を形成する。
窒化物絶縁層からなる保護絶縁層３７３及び第１のゲート絶縁層３７２ａは、水分や、水素や、水素化物、水酸化物などの不純物を含まず、これらが外部から侵入することをブロックする効果がある。
従って、保護絶縁層３７３形成後の製造プロセスにおいて、外部からの水分などの不純物の侵入を防ぐことができデバイスの長期信頼性を向上することができる。
また、窒化物絶縁層からなる保護絶縁層３７３と第１のゲート絶縁層３７２ａとの間に設けられる絶縁層の一部を除去し、保護絶縁層３７３と第１のゲート絶縁層３７２ａとが接する構造としてもよい。
従って、酸化物半導体層中の水分や、水素や、水素化物、水酸化物などの不純物を究極にまで低減し、かつ該不純物の混入を防止し、酸化物半導体層中の不純物濃度を低く維持することができる。
また、保護絶縁層３７３上に平坦化のための平坦化絶縁層を設けてもよい。
また、保護絶縁層３７３の上に酸化物半導体層と重なる導電層を設けてもよい。導電層は、電位がトランジスタ３８０のゲート電極層３８１と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層の電位がＧＮＤ、０Ｖという固定電位であってもよい。
導電層によって、トランジスタ３８０の電気特性を制御することができる。
上記構造のトランジスタにすることにより、安定な電気特性を有し信頼性の高いトランジスタを提供することができる。また、該トランジスタはリーク電流が低いため、該トランジスタを用いて本発明の一態様である電圧調整回路を構成することにより、所望の値の電圧への到達速度を格段に向上させることができる。また、該トランジスタを用いて本発明の一態様である電圧調整回路を構成することにより、安定な電気特性を有し信頼性の高い電圧調整回路を提供することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１２）
本実施の形態では、本発明の一態様である電圧調整回路におけるトランジスタ及び容量素子の構造について説明する。
本実施の形態における本発明の一態様に適用可能なトランジスタ及び容量素子の構造の一例について図２４を用いて説明する。図２４（Ｂ）は本実施の形態におけるトランジスタ及び容量素子の構造の一例を示す断面図である。なお図２４に示すトランジスタは、一例として図２０に示すトランジスタとし、詳細については、図２０に示すトランジスタの説明を適宜援用する。
図２４（Ｂ）に示すように、トランジスタ３１０及び容量素子３０９は、基板３０１の上に設けられる。
容量素子３０９は、基板３０１の上に設けられた導電層３０４と、ゲート絶縁層３０２を挟んで導電層３０４の上に設けられた導電層３０６と、を有する。このとき、ゲート絶縁層は、容量素子の誘電体としての機能を有する。
導電層３０４は、トランジスタ３１０におけるゲート電極層３１１と同一の導電膜を用いて形成され、ゲート絶縁層３０２に設けられた開口部を介してドレイン電極層３１５ｂに電気的に接続される。導電層３０４は、容量素子３０９の第１の電極及び第２の電極のいずれか一方としての機能を有する。
導電層３０６は、トランジスタ３１０におけるソース電極層３１５ａ及びドレイン電極層３１５ｂと同一の導電膜を用いて形成される。導電層３０６は、容量素子３０９の第１の電極及び第２の電極の他方としての機能を有する。
以上のように、本発明の一態様である電圧調整回路において、トランジスタのゲート電極と同じ導電膜を用いて形成された導電層、ゲート絶縁層、及びトランジスタのソース電極及びドレイン電極と同じ導電膜を用いて形成された導電層を用いて容量素子を構成することができる。
以上のように、同一工程によりトランジスタ及び容量素子を作製することができる。これにより、工程数の増加を抑制することができる。
また、図２４に示すトランジスタのドレイン電極は、ゲート絶縁層に設けられた開口部を介して容量素子の一方の電極に電気的に接続された構造である。これにより良好なコンタクトを得ることができ、接触抵抗を低減することができる。よって開口の数の低減、開口の数の低減による占有面積の縮小を図ることができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態１３）
本実施の形態は、本発明の一態様である電圧調整回路を適用することができる電子機器の一例について図２５を用いて説明する。
図２５（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。なお、図２５（Ａ）に示すノート型のパーソナルコンピュータに供給する電源電圧を生成するために実施の形態１乃至実施の形態３に示す電圧調整回路を適用することができる。
図２５（Ｂ）は、携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成されている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子２８０８などを備えている。また、筐体２８００には、携帯型情報端末の充電を行う太陽電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８０１に内蔵されている。
また、表示パネル２８０２はタッチパネルを備えており、図２５（Ｂ）には映像表示されている複数の操作キー２８０５を点線で示している。なお、図２５（Ｂ）に示す携帯電話は、太陽電池セル２８１０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路（実施の形態１乃至実施の形態３に示した電圧調整回路）を実装している。
以上のように、本発明の一態様である電圧調整回路は、様々な電子機器に適用することができ、また、効率よく電源電圧を電子機器に供給することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
本実施例では、２段構成の単位昇圧回路と、出力回路を有する電圧調整回路について説明する。
本実施例の電圧調整回路のレイアウトを図２６に示す。
図２６に示す電圧調整回路は、２段の単位昇圧回路（単位昇圧回路１３０１＿１及び単位昇圧回路１３０１＿２）と、出力回路１３０２と、リングオシレータ１３０３と、を有する。
さらに、図２６における単位昇圧回路１３０１＿１の拡大図を図２７に示す。
図２７に示すように、単位昇圧回路１３０１＿１は、トランジスタ１４０１＿１と、容量素子１４０２＿１と、トランジスタ１４０３＿１と、トランジスタ１４０４＿１と、を有する。
トランジスタ１４０１＿１は、図３におけるトランジスタ２０１＿１に相当し、容量素子１４０２＿１は、図３における容量素子２０２＿１に相当し、トランジスタ１４０３＿１は図３におけるトランジスタ２０３＿１に相当し、トランジスタ１４０４＿１は、図３におけるトランジスタ２０４＿１に相当する。
また、トランジスタ１４０１＿１、トランジスタ１４０３＿１、及びトランジスタ１４０４＿１は、図２０に示す構造のトランジスタである。
また、トランジスタ１４０１＿１、トランジスタ１４０３＿１、及びトランジスタ１４０４＿１のＬ／Ｗ比を３／５０とし、容量素子１４０２＿１の容量を２０ｐＦとした。また、出力回路１３０２における容量素子の容量を４００ｐＦとした。
出力回路１３０２は、図３に示す出力回路２１２に相当する。
リングオシレータ１３０３は、クロック信号及び反転クロック信号を出力する発振回路であり、例えば複数の論理回路を用いて生成される。なお図２６に示すようにリングオシレータ１３０３は、電圧調整回路と、同一基板上に形成することができる。リングオシレータ１３０３を電圧調整回路と同一基板上に形成することにより、端子数の低減又は配線の長さを短縮することができる。
さらに、図２６に示す電圧調整回路の出力電圧の測定を行った。測定結果について図２８を用いて説明する。図２８は、図２６に示す電圧調整回路の出力電圧結果を示す図である。なお、測定において、電圧調整回路の入力信号を高電源電圧とし、高電源電圧を振幅が１．６Ｖであり、パルス周期が８０ｍｓｅｃであるパルス電圧とし、低電源電圧を０Ｖとした。
図２８（Ａ）は、電圧調整回路の入力信号の波形を示す図であり、図２８（Ｂ）は、電圧調整回路の出力信号の波形を示す図である。
図２８（Ａ）及び図２８（Ｂ）に示すように、入力信号の電圧が１．６Ｖのとき、出力信号の電圧が約４．８Ｖであり、電圧調整回路の出力電圧が入力された電圧の約３倍に昇圧されている。図２６に示す電圧調整回路において、入力信号の電圧が１．６Ｖのときの出力信号の電圧の理論値は、４．８Ｖであるため、図２６に示す電圧調整回路により出力信号の電圧をほぼ理論値まで昇圧することができることがわかる。
以上のように、本実施例の電圧調整回路は、昇圧後の電圧がほぼ理論電圧であるため、本発明の一態様である電圧調整回路におけるトランジスタのリーク電流が低く、本発明の一態様である電圧調整回路が高い変換効率を有していることがわかる。
１０１ トランジスタ
１０２ 容量素子
１５１ 期間
１５２ 期間
２０１ トランジスタ
２０２ 容量素子
２０３ トランジスタ
２０４ トランジスタ
２０５ トランジスタ
２０６ 容量素子
２１１ 単位昇圧回路
２１２ 出力回路
２２１ クロック信号線
２２２ クロック信号線
３００ 基板
３０１ 基板
３０２ ゲート絶縁層
３０３ 保護絶縁層
３０４ 導電層
３０６ 導電層
３０９ 容量素子
３１０ トランジスタ
３１１ ゲート電極層
３１３ チャネル形成領域
３１４ａ 高抵抗ソース領域
３１４ｂ 高抵抗ドレイン領域
３１５ａ ソース電極層
３１５ｂ ドレイン電極層
３１６ 酸化物絶縁層
３２０ 基板
３２２ ゲート絶縁層
３２３ 保護絶縁層
３３０ 酸化物半導体膜
３３１ 酸化物半導体層
３３２ 酸化物半導体層
３４０ 基板
３４２ ゲート絶縁層
３４３ 保護絶縁層
３４５ 酸化物半導体膜
３４６ 酸化物半導体層
３５０ トランジスタ
３５１ ゲート電極層
３５２ 酸化物半導体層
３５５ａ ソース電極層
３５５ｂ ドレイン電極層
３５６ 酸化物絶縁層
３６０ トランジスタ
３６１ ゲート電極層
３６２ 酸化物半導体層
３６３ チャネル形成領域
３６４ａ 高抵抗ソース領域
３６４ｂ 高抵抗ドレイン領域
３６５ａ ソース電極層
３６５ｂ ドレイン電極層
３６６ 酸化物絶縁層
３７０ 基板
３７２ａ ゲート絶縁層
３７２ｂ ゲート絶縁層
３７３ 保護絶縁層
３８０ トランジスタ
３８１ ゲート電極層
３８２ 酸化物半導体層
３８５ａ ソース電極層
３８５ｂ ドレイン電極層
３８６ 酸化物絶縁層
３９０ トランジスタ
３９１ ゲート電極層
３９２ 酸化物半導体層
３９３ 酸化物半導体膜
３９４ 基板
３９５ａ ソース電極層又はドレイン電極層
３９５ｂ ソース電極層又はドレイン電極層
３９６ 酸化物絶縁層
３９７ ゲート絶縁層
３９８ 保護絶縁層
３９９ 酸化物半導体層
４００ 基板
４０２ ゲート絶縁層
４０７ 絶縁層
４１０ トランジスタ
４１１ ゲート電極層
４１２ 酸化物半導体層
４１４ａ 配線層
４１４ｂ 配線層
４１５ａ ソース電極層又はドレイン電極層
４１５ｂ ソース電極層又はドレイン電極層
４２１ａ 開口
４２０ シリコン基板
４２２ 絶縁層
４２３ 開口
４２４ 導電層
４２５ トランジスタ
４２７ 導電層
４５０ 基板
４５２ ゲート絶縁層
４５７ 絶縁層
４６０ トランジスタ
４６１ ゲート電極層
４６２ 酸化物半導体層
４６４ 配線層
４６５ａ ソース電極層又はドレイン電極層
４６５ｂ ソース電極層又はドレイン電極層
４６５ａ１ ソース電極層又はドレイン電極層
４６５ａ２ ソース電極層又はドレイン電極層
４６８ 配線層
５０１ トランジスタ
５０２ 容量素子
５０３ トランジスタ
５０４ トランジスタ
５０５ トランジスタ
５０６ 容量素子
５１１ 単位降圧回路
５１２ 出力回路
５２１ クロック信号線
５２２ クロック信号線
８００ 測定系
８０２ 容量素子
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０８ トランジスタ
１００１ ゲート電極
１００２ ゲート絶縁膜
１００３ 酸化物半導体層
１００４ａ ソース電極
１００４ｂ ドレイン電極
１００５ 酸化物絶縁層
１００６ 導電層
１３０１ 単位昇圧回路
１３０２ 出力回路
１３０３ リングオシレータ
１４０１ トランジスタ
１４０２ 容量素子
１４０３ トランジスタ
１４０４ トランジスタ
２８００ 筐体
２８０１ 筐体
２８０２ 表示パネル
２８０３ スピーカー
２８０４ マイクロフォン
２８０５ 操作キー
２８０６ ポインティングデバイス
２８０７ カメラ用レンズ
２８０８ 外部接続端子
２８１０ 太陽電池セル
２８１１ 外部メモリスロット
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード

Claims (7)

  1. ゲート、ソース、及びドレインを有し、前記ソース及び前記ドレインの一方に第１の信号が入力され、前記ゲートにクロック信号である第２の信号が入力され、チャネル形成層として酸化物半導体層を有し、オフ電流が１０ａＡ／μｍ以下であるトランジスタと、
    第１の電極及び第２の電極を有し、前記第１の電極が前記トランジスタのソース及び前記ドレインの他方に電気的に接続され、前記第２の電極に高電源電圧及び低電源電圧が交互に与えられる容量素子と、を有し、
    前記第１の信号の電圧を昇圧又は降圧し、前記昇圧又は前記降圧した電圧である第３の信号を出力信号として前記トランジスタのソース及びドレインの他方を介して出力する電圧調整回路。
  2. 請求項１において、
    前記トランジスタのオフ電流は、１００ｚＡ／μｍ以下である電圧調整回路。
  3. 請求項１又は請求項２において、
    前記酸化物半導体層のキャリア濃度は、５×１０１４／ｃｍ３以下である電圧調整回路。
  4. 互いに直列接続で電気的に接続されたｎ段（ｎは２以上の自然数）の単位昇圧回路と、
    前記ｎ段の単位昇圧回路により昇圧された電圧を出力信号として出力する出力回路と、を有し、
    前記ｎ段の単位昇圧回路のそれぞれは、
    ゲート、ソース、及びドレインを有し、前記ソース及び前記ドレインの一方に第１の信号が入力される第１のトランジスタと、
    第１の電極及び第２の電極を有し、前記第１の電極が前記第１のトランジスタのソース及び前記ドレインの他方に電気的に接続された第１の容量素子と、
    ゲート、ソース、及びドレインを有し、前記ソース及び前記ドレインの他方が前記容量素子の第２の電極に電気的に接続された第２のトランジスタと、
    ゲート、ソース、及びドレインを有し、前記ソース及び前記ドレインの一方が前記容量素子の第２の電極に電気的に接続された第３のトランジスタと、を含み、
    前記出力回路は、
    ゲート、ソース、及びドレインを有し、前記ソース及び前記ドレインの一方が第ｎ段目の単位昇圧回路における前記第１のトランジスタのソース及び前記ドレインの他方に電気的に接続された第４のトランジスタと、
    第１の電極及び第２の電極を有し、前記第１の電極が前記第４のトランジスタのソース及び前記ドレインの他方に電気的に接続された第２の容量素子と、を含み、
    前記第１のトランジスタ乃至前記第４のトランジスタのそれぞれは、チャネル形成層として酸化物半導体層を備え、オフ電流が１０ａＡ／μｍ以下であり、
    ２Ｋ―１段目（Ｋは１乃至ｎ／２であり、２Ｋは自然数）の単位昇圧回路における前記第１のトランジスタのゲート及び前記第３のトランジスタのゲート、並びに２Ｋ段目の単位昇圧回路における前記第２のトランジスタのゲートに電気的に接続され、クロック信号が入力される第１のクロック信号線と、
    ２Ｋ―１段目の単位昇圧回路における前記第３のトランジスタのゲート、並びに２Ｋ段目の単位昇圧回路における前記第１のトランジスタのゲート及び前記第３のトランジスタのゲートに電気的に接続され、前記クロック信号の反転クロック信号が入力される第２のクロック信号線と、をさらに有する電圧調整回路。
  5. 互いに直列接続で電気的に接続されたｎ段（ｎは２以上の自然数）の単位降圧回路と、
    前記ｎ段の単位降圧回路により降圧された電圧を出力信号として出力する出力回路と、を有し、
    前記ｎ段の単位降圧回路のそれぞれは、
    ゲート、ソース、及びドレインを有し、前記ソース及び前記ドレインの一方に第１の信号が入力される第１のトランジスタと、
    第１の電極及び第２の電極を有し、前記第１の電極が前記第１のトランジスタのソース及び前記ドレインの他方に電気的に接続された第１の容量素子と、
    ゲート、ソース、及びドレインを有し、前記ソース及び前記ドレインの他方が前記容量素子の第２の電極に電気的に接続された第２のトランジスタと、
    ゲート、ソース、及びドレインを有し、前記ソース及び前記ドレインの一方が前記容量素子の第２の電極に電気的に接続された第３のトランジスタと、を含み、
    前記出力回路は、
    ゲート、ソース、及びドレインを有し、前記ソース及び前記ドレインの一方が第ｎ段目の単位降圧回路における前記第１のトランジスタのソース及び前記ドレインの他方に電気的に接続された第４のトランジスタと、
    第１の電極及び第２の電極を有し、前記第１の電極が前記第４のトランジスタのソース及び前記ドレインの他方に電気的に接続された第２の容量素子と、を含み、
    前記第１のトランジスタ乃至前記第４のトランジスタのそれぞれは、チャネル形成層として酸化物半導体層を備え、オフ電流が１０ａＡ／μｍ以下であり、
    ２Ｋ―１段目（Ｋは１乃至ｎ／２であり、２Ｋは自然数）の単位降圧回路における前記第１のトランジスタのゲート及び前記第２のトランジスタのゲート、並びに２Ｋ段目の単位降圧回路における前記第２のトランジスタのゲートに電気的に接続され、クロック信号が入力される第１のクロック信号線と、
    ２Ｋ―１段目の単位降圧回路における前記第３のトランジスタのゲート、並びに２Ｋ段目の単位降圧回路における前記第１のトランジスタのゲート及び前記第３のトランジスタのゲートに電気的に接続され、前記クロック信号の反転クロック信号が入力される第２のクロック信号線と、をさらに有する電圧調整回路。
  6. 請求項４又は請求項５において、
    前記第１のトランジスタ乃至前記第４のトランジスタのそれぞれのオフ電流は、１００ｚＡ／μｍ以下である電圧調整回路。
  7. 請求項４乃至請求項６のいずれか一項において、
    前記第１のトランジスタ乃至前記第４のトランジスタのそれぞれの前記酸化物半導体層のキャリア濃度は、５×１０１４／ｃｍ３以下である電圧調整回路。
JP2010240683A 2009-10-30 2010-10-27 電圧調整回路 Withdrawn JP2011171703A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010240683A JP2011171703A (ja) 2009-10-30 2010-10-27 電圧調整回路

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2009250396 2009-10-30
JP2009250396 2009-10-30
JP2010012618 2010-01-22
JP2010012618 2010-01-22
JP2010240683A JP2011171703A (ja) 2009-10-30 2010-10-27 電圧調整回路

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2015005326A Division JP5938116B2 (ja) 2009-10-30 2015-01-14 電圧調整回路

Publications (2)

Publication Number Publication Date
JP2011171703A true JP2011171703A (ja) 2011-09-01
JP2011171703A5 JP2011171703A5 (ja) 2013-10-31

Family

ID=43921792

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2010240683A Withdrawn JP2011171703A (ja) 2009-10-30 2010-10-27 電圧調整回路
JP2015005326A Expired - Fee Related JP5938116B2 (ja) 2009-10-30 2015-01-14 電圧調整回路
JP2016096785A Active JP6122529B2 (ja) 2009-10-30 2016-05-13 電圧調整回路

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2015005326A Expired - Fee Related JP5938116B2 (ja) 2009-10-30 2015-01-14 電圧調整回路
JP2016096785A Active JP6122529B2 (ja) 2009-10-30 2016-05-13 電圧調整回路

Country Status (5)

Country Link
US (2) US8766608B2 (ja)
JP (3) JP2011171703A (ja)
KR (1) KR101751712B1 (ja)
TW (2) TWI569122B (ja)
WO (1) WO2011052366A1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013054823A1 (en) * 2011-10-14 2013-04-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2013093565A (ja) * 2011-10-07 2013-05-16 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013201428A (ja) * 2012-02-23 2013-10-03 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US9450199B2 (en) 2013-02-08 2016-09-20 Samsung Display Co., Ltd. Method of forming nano crystals and method of manufacturing organic light-emitting display apparatus including thin film having the same
JP2016174176A (ja) * 2016-05-31 2016-09-29 株式会社半導体エネルギー研究所 半導体装置
WO2019066931A1 (en) * 2017-09-29 2019-04-04 Intel Corporation VOLTAGE REGULATOR CIRCUIT COMPRISING ONE OR MORE THIN FILM TRANSISTORS
JP2020194969A (ja) * 2011-09-29 2020-12-03 株式会社半導体エネルギー研究所 半導体装置
JPWO2019142080A1 (ja) * 2018-01-19 2021-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011049230A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Voltage regulator circuit
KR101751712B1 (ko) * 2009-10-30 2017-06-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전압 조정 회로
WO2011068025A1 (en) * 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Dc converter circuit and power supply circuit
KR102008754B1 (ko) 2010-01-24 2019-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치와 이의 제조 방법
US8637802B2 (en) * 2010-06-18 2014-01-28 Semiconductor Energy Laboratory Co., Ltd. Photosensor, semiconductor device including photosensor, and light measurement method using photosensor
US9362820B2 (en) 2010-10-07 2016-06-07 Semiconductor Energy Laboratory Co., Ltd. DCDC converter, semiconductor device, and power generation device
JP6030334B2 (ja) 2011-05-20 2016-11-24 株式会社半導体エネルギー研究所 記憶装置
JP6013680B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
TWI580189B (zh) 2011-12-23 2017-04-21 半導體能源研究所股份有限公司 位準位移電路及半導體積體電路
JP6243136B2 (ja) 2012-05-02 2017-12-06 株式会社半導体エネルギー研究所 スイッチングコンバータ
US8947158B2 (en) 2012-09-03 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2014065389A1 (en) * 2012-10-25 2014-05-01 Semiconductor Energy Laboratory Co., Ltd. Central control system
US9007092B2 (en) 2013-03-22 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9246476B2 (en) 2013-05-10 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit
TWI643435B (zh) 2013-08-21 2018-12-01 日商半導體能源研究所股份有限公司 電荷泵電路以及具備電荷泵電路的半導體裝置
US9653487B2 (en) * 2014-02-05 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, module, and electronic device
JP6462404B2 (ja) 2014-02-28 2019-01-30 株式会社半導体エネルギー研究所 Ｄｃｄｃコンバータ、半導体装置、及び電子機器
US9537478B2 (en) 2014-03-06 2017-01-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102267237B1 (ko) 2014-03-07 2021-06-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
US9312280B2 (en) 2014-07-25 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10071904B2 (en) * 2014-09-25 2018-09-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
US9698170B2 (en) 2014-10-07 2017-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
US10068927B2 (en) 2014-10-23 2018-09-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
DE102014226716A1 (de) * 2014-12-19 2016-06-23 Dialog Semiconductor (Uk) Limited Spannungsverdoppler und Spannungsverdopplungsverfahren zur Verwendung im PMW-Modus
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
US10453404B2 (en) 2016-08-17 2019-10-22 Semiconductor Energy Laboratory Co., Ltd. Display method, display device, display module, and electronic device
US11379231B2 (en) 2019-10-25 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing system and operation method of data processing system
CN114280863B (zh) * 2021-12-17 2024-04-12 滁州惠科光电科技有限公司 阵列基板及显示面板

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003235244A (ja) * 2002-02-06 2003-08-22 Seiko Instruments Inc Ｐｆｍ制御チャージポンプ用ラッシュカレント制限及びノイズ低減回路
JP2007074797A (ja) * 2005-09-06 2007-03-22 Rohm Co Ltd スイッチング電源装置およびそれを用いた電子機器
JP2007173582A (ja) * 2005-12-22 2007-07-05 Toshiba Matsushita Display Technology Co Ltd 薄膜トランジスタ回路
JP2007244051A (ja) * 2006-03-07 2007-09-20 Rohm Co Ltd 昇圧回路及びこれを備えた電気機器
JP2008148474A (ja) * 2006-12-07 2008-06-26 Samsung Electronics Co Ltd Ｄｃ／ｄｃコンバータ及び液晶表示装置
JP2009060702A (ja) * 2007-08-30 2009-03-19 Sanyo Electric Co Ltd チャージポンプ式昇圧回路
JP2009177149A (ja) * 2007-12-26 2009-08-06 Konica Minolta Holdings Inc 金属酸化物半導体とその製造方法および薄膜トランジスタ
JP2009224479A (ja) * 2008-03-14 2009-10-01 Fujifilm Corp 薄膜電界効果型トランジスタおよびその製造方法
JP2009252821A (ja) * 2008-04-02 2009-10-29 Fujifilm Corp 無機膜およびその製造方法並びに半導体デバイス
JP2009253204A (ja) * 2008-04-10 2009-10-29 Idemitsu Kosan Co Ltd 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法

Family Cites Families (130)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3790935A (en) * 1971-03-26 1974-02-05 Bell Canada Northern Electric Bubble in low coercivity channel
JPS5658746A (en) * 1979-10-19 1981-05-21 Casio Computer Co Ltd Power source supply system
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05137320A (ja) * 1991-11-15 1993-06-01 Fuji Electric Co Ltd 電圧発生回路
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3666805B2 (ja) 2000-09-19 2005-06-29 ローム株式会社 Ｄｃ／ｄｃコンバータ
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US6911694B2 (en) * 2001-06-27 2005-06-28 Ricoh Company, Ltd. Semiconductor device and method for fabricating such device
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
US6798008B2 (en) * 2002-03-19 2004-09-28 02Ic, Inc. Non-volatile dynamic random access memory
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR101019337B1 (ko) 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5118810B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
EP1815530B1 (en) 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US8030643B2 (en) * 2005-03-28 2011-10-04 Semiconductor Energy Laboratory Co., Ltd. Memory device and manufacturing method the same
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
JP2006280160A (ja) * 2005-03-30 2006-10-12 Sanyo Electric Co Ltd チャージポンプ回路
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577293B (zh) 2005-11-15 2012-09-19 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
KR100763912B1 (ko) * 2006-04-17 2007-10-05 삼성전자주식회사 비정질 실리콘 박막트랜지스터 및 이를 구비하는 유기 발광디스플레이
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
US7443202B2 (en) 2006-06-02 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic apparatus having the same
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
WO2007148653A1 (ja) * 2006-06-21 2007-12-27 Panasonic Corporation 電界効果トランジスタ
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008117739A (ja) 2006-11-02 2008-05-22 Adorinkusu:Kk プリント基板用の信号中継具
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US8749021B2 (en) 2006-12-26 2014-06-10 Megit Acquisition Corp. Voltage regulator integrated with semiconductor chip
TW200843033A (en) * 2006-12-26 2008-11-01 Megica Corp Voltage regulator integrated with semiconductor chip
KR100847827B1 (ko) * 2006-12-29 2008-07-23 동부일렉트로닉스 주식회사 고전압 트랜지스터의 제조 방법
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US7741898B2 (en) * 2007-01-23 2010-06-22 Etron Technology, Inc. Charge pump circuit for high voltage generation
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5466939B2 (ja) 2007-03-23 2014-04-09 出光興産株式会社 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US20090086511A1 (en) * 2007-09-27 2009-04-02 Phison Electronics Corp. Converter circuit with pulse width frequency modulation and method thereof
JP2009099636A (ja) * 2007-10-15 2009-05-07 Hitachi Displays Ltd 表示装置および表示装置の製造方法
JP2009099847A (ja) * 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5264197B2 (ja) * 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI616707B (zh) * 2008-11-28 2018-03-01 半導體能源研究所股份有限公司 液晶顯示裝置
TWI613489B (zh) * 2008-12-03 2018-02-01 半導體能源研究所股份有限公司 液晶顯示裝置
US8614654B2 (en) * 2009-07-30 2013-12-24 Apple Inc. Crosstalk reduction in LCD panels
KR102389975B1 (ko) * 2009-09-04 2022-04-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치를 제작하기 위한 방법
SG10201503877UA (en) * 2009-10-29 2015-06-29 Semiconductor Energy Lab Semiconductor device
KR101751712B1 (ko) * 2009-10-30 2017-06-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전압 조정 회로

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003235244A (ja) * 2002-02-06 2003-08-22 Seiko Instruments Inc Ｐｆｍ制御チャージポンプ用ラッシュカレント制限及びノイズ低減回路
JP2007074797A (ja) * 2005-09-06 2007-03-22 Rohm Co Ltd スイッチング電源装置およびそれを用いた電子機器
JP2007173582A (ja) * 2005-12-22 2007-07-05 Toshiba Matsushita Display Technology Co Ltd 薄膜トランジスタ回路
JP2007244051A (ja) * 2006-03-07 2007-09-20 Rohm Co Ltd 昇圧回路及びこれを備えた電気機器
JP2008148474A (ja) * 2006-12-07 2008-06-26 Samsung Electronics Co Ltd Ｄｃ／ｄｃコンバータ及び液晶表示装置
JP2009060702A (ja) * 2007-08-30 2009-03-19 Sanyo Electric Co Ltd チャージポンプ式昇圧回路
JP2009177149A (ja) * 2007-12-26 2009-08-06 Konica Minolta Holdings Inc 金属酸化物半導体とその製造方法および薄膜トランジスタ
JP2009224479A (ja) * 2008-03-14 2009-10-01 Fujifilm Corp 薄膜電界効果型トランジスタおよびその製造方法
JP2009252821A (ja) * 2008-04-02 2009-10-29 Fujifilm Corp 無機膜およびその製造方法並びに半導体デバイス
JP2009253204A (ja) * 2008-04-10 2009-10-29 Idemitsu Kosan Co Ltd 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020194969A (ja) * 2011-09-29 2020-12-03 株式会社半導体エネルギー研究所 半導体装置
JP2021048395A (ja) * 2011-10-07 2021-03-25 株式会社半導体エネルギー研究所 半導体装置
JP2017143318A (ja) * 2011-10-07 2017-08-17 株式会社半導体エネルギー研究所 半導体装置
US10580508B2 (en) 2011-10-07 2020-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11749365B2 (en) 2011-10-07 2023-09-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2013093565A (ja) * 2011-10-07 2013-05-16 Semiconductor Energy Lab Co Ltd 半導体装置
US10014068B2 (en) 2011-10-07 2018-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2022016432A (ja) * 2011-10-07 2022-01-21 株式会社半導体エネルギー研究所 半導体装置
US11133078B2 (en) 2011-10-07 2021-09-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10431318B2 (en) 2011-10-07 2019-10-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2013054823A1 (en) * 2011-10-14 2013-04-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2013201428A (ja) * 2012-02-23 2013-10-03 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US9450199B2 (en) 2013-02-08 2016-09-20 Samsung Display Co., Ltd. Method of forming nano crystals and method of manufacturing organic light-emitting display apparatus including thin film having the same
JP2016174176A (ja) * 2016-05-31 2016-09-29 株式会社半導体エネルギー研究所 半導体装置
WO2019066931A1 (en) * 2017-09-29 2019-04-04 Intel Corporation VOLTAGE REGULATOR CIRCUIT COMPRISING ONE OR MORE THIN FILM TRANSISTORS
US11923371B2 (en) 2017-09-29 2024-03-05 Intel Corporation Voltage regulator circuit including one or more thin-film transistors
JPWO2019142080A1 (ja) * 2018-01-19 2021-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP7237859B2 (ja) 2018-01-19 2023-03-13 株式会社半導体エネルギー研究所 半導体装置の作製方法

Also Published As

Publication number Publication date
US20110101942A1 (en) 2011-05-05
WO2011052366A1 (en) 2011-05-05
US8766608B2 (en) 2014-07-01
TWI493311B (zh) 2015-07-21
JP6122529B2 (ja) 2017-04-26
TWI569122B (zh) 2017-02-01
JP5938116B2 (ja) 2016-06-22
KR101751712B1 (ko) 2017-06-28
JP2015109466A (ja) 2015-06-11
US9236402B2 (en) 2016-01-12
TW201144969A (en) 2011-12-16
JP2016178862A (ja) 2016-10-06
KR20120112426A (ko) 2012-10-11
US20140266115A1 (en) 2014-09-18
TW201530281A (zh) 2015-08-01

Similar Documents

Publication Publication Date Title
JP6122529B2 (ja) 電圧調整回路
JP6363235B2 (ja) 半導体装置の作製方法
JP6625188B2 (ja) 半導体装置
KR101819644B1 (ko) 전압 조정 회로

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130916

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130916

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140328

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140507

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140612

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141216

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20150115