CN113764281A - 半导体器件及其形成方法 - Google Patents

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Abstract

本公开涉及半导体器件及其形成方法。一种方法包括：在半导体衬底中形成具有第一导电类型的第一杂质的第一类型深阱；将第二导电类型的第二杂质掺杂到第一类型深阱中，以形成第二类型掺杂区域，其中，第一类型深阱中的第一杂质的浓度高于第二类型掺杂区域中的第二杂质的浓度，并且低于第二类型掺杂区域中第二杂质的浓度的十倍；形成部分嵌入在半导体衬底中的场氧化物，该场氧化物从第二类型掺杂区域的第一侧横向延伸；在第一类型深阱中并且在第二类型掺杂区域的与第二类型掺杂区域的第一侧相对的第二侧形成第二导电类型的第二类型阱。

Description

半导体器件及其形成方法
技术领域
本公开总体涉及半导体器件及其形成方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的提高，半导体工业经历了快速增长。在大多数情况下，这种集成密度的提高来自缩小半导体工艺节点(例如，将工艺节点缩小到20nm以下的节点)。随着半导体器件的缩小，期望新技术来保持电子组件从一代到下一代的性能。例如，对于各种高功率应用，期望晶体管的低导通电阻和高击穿电压。
随着半导体技术的发展，金属氧化物半导体场效应晶体管(MOSFET)已被广泛用于当今的集成电路。MOSFET是电压控制的器件。当将控制电压施加到MOSFET的栅极并且控制电压大于MOSFET的阈值时，在MOSFET的漏极和源极之间建立导电沟道。结果，电流在MOSFET的漏极和源极之间流动。另一方面，当控制电压小于MOSFET的阈值时，MOSFET相应地关断。
根据导电类型差异，MOSFET可以包括两个主要类别。一种是n沟道MOSFET；另一种是p沟道MOSFET。另一方面，根据结构差异，MOSFET可以进一步分为三个子类别：平面MOSFET、横向扩散MOS(LDMOS)FET和垂直扩散MOSFET。
发明内容
根据本公开的一个实施例，提供了一种用于制造半导体器件的方法，包括：在半导体衬底中形成具有第一导电类型的第一杂质的第一类型深阱；将第二导电类型的第二杂质掺杂到所述第一类型深阱中，以形成第二类型掺杂区域，其中，所述第一类型深阱中的所述第一杂质的浓度高于所述第二类型掺杂区域中的所述第二杂质的浓度，但是低于所述第二类型掺杂区域中的所述第二杂质的浓度的约十倍；形成部分嵌入在所述半导体衬底中的场氧化物，所述场氧化物从所述第二类型掺杂区域的第一侧横向延伸；在所述第一类型深阱中并且在所述第二类型掺杂区域的与所述第二类型掺杂区域的所述第一侧相对的第二侧上形成所述第二导电类型的第二类型阱；形成横向延伸超过所述第二类型掺杂区域的所述第一侧和所述第二侧的栅极结构；以及在所述第二类型阱中形成源极区域，并且在所述第一类型深阱中形成漏极区域，其中，所述场氧化物在所述第二类型掺杂区域和所述漏极区域之间横向延伸。
根据本公开的另一实施例，提供了一种用于制造半导体器件的方法，包括：在半导体衬底中形成深n阱；在所述深n阱之上形成图案化掩模层；适当地利用所述图案化掩模层，将p型掺杂剂掺杂到所述深n阱中以形成p型掺杂区域；对所述半导体衬底进行退火以加深所述深n阱和所述p型掺杂区域；在对所述半导体衬底进行退火之后，对所述深n阱的一部分和所述p型掺杂区域的一部分进行氧化，以形成场氧化物；在所述深n阱中形成p阱，其中，所述p型掺杂区域横向位于所述p阱和所述场氧化物之间；形成跨所述p型掺杂区域从所述p阱延伸到所述场氧化物的栅极结构；以及在所述p阱中形成源极区域，并且在所述深n阱中形成漏极区域。
根据本公开的又一实施例，提供了一种半导体器件，包括：深n阱，在半导体衬底中；场氧化物，部分嵌入在所述深n阱中，并且在与所述半导体衬底的顶表面基本齐平的位置具有尖端拐角；栅极结构，在所述场氧化物上，并且横向延伸超过所述场氧化物的所述尖端拐角；p型掺杂区域，在所述深n阱中，并且与所述场氧化物的所述尖端拐角交界；以及源极区域和漏极区域，至少部分地被所述p型掺杂区域和所述场氧化物横向分开。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1示出了根据一些实施例的形成半导体器件的方法的框图。
图2至图10示出了根据一些实施例的用于在不同阶段制造半导体器件的方法。
图11示出了根据一些实施例的用于制造半导体器件的方法。
图12示出了根据一些实施例的用于制造半导体器件的方法。
图13示出了根据一些实施例的用于制造半导体器件的方法。
图14示出了根据一些实施例的用于制造半导体器件的方法。
图15示出了根据一些实施例的形成半导体器件的方法的框图。
图16示出了根据一些实施例的用于制造半导体器件的方法。
具体实施方式
下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
如本文所用，“大约”、“约”、“近似”或“基本上”应通常指给定值或范围的百分之二十以内、或百分之十以内、或百分之五以内。本文给出的数值量是近似的，意味着如果没有明确说明，则可以推断出术语“大约”、“约”、“近似”或“基本上”。
横向扩散(LD)MOS晶体管具有优点。例如，由于LDMOS晶体管的非对称结构在LDMOS晶体管的漏极和源极之间提供了短沟道，因此它能够在单位面积上传递更多电流。然而，已经意识到LDMOS晶体管遭受如下所述的一些问题。由场氧化物(FOX)形成的LDMOS晶体管的击穿电压受到电场峰值的限制，该电场峰值可能发生在FOX的鸟嘴(bird’s beak)附近，这可能导致器件击穿故障。举例来说，当深n阱(DNW)尚未通过p型半导体衬底完全耗尽时，可能发生器件击穿故障，因为在FOX的鸟嘴附近n型掺杂剂的浓度高于p-型掺杂剂的浓度，这进而会对电场产生不利影响。当在鸟嘴附近DNW的浓度降低而达到电荷平衡时，峰值电场可改善。然而，这将导致漂移区域的击穿，并降低LDMOS晶体管的击穿电压。
将关于特定上下文中的实施例描述本公开，使用改进的工艺流程制造的LDMOS晶体管解决由FOX引起的前述问题。在一些实施例中，LDMOS晶体管可以是超高压LDMOS晶体管。然而，本公开的实施例也可以应用于各种金属氧化物半导体晶体管。在下文中，将参考附图详细解释各种实施例。
现在参考图1，示出了根据一些实施例的用于制造半导体器件的示例性方法M1，其中，该制造包括具有附加p型掺杂区域的半导体器件的工艺，该附加p型掺杂区域与在其栅极结构下方的场氧化物的鸟嘴交界(bird’s beak)。方法M1包括整个制造工艺的相关部分。应当理解，可以在图1所示的操作之前、之中和之后提供附加操作，并且对于该方法的附加实施例可以代替或消除以下描述的一些操作。操作/工艺的顺序可以互换。方法M1包括半导体器件100的制造。然而，半导体器件100的制造仅是用于描述根据本公开的一些实施例的具有附加p型掺杂区域的半导体器件100的示例，该附加p型掺杂区域与栅极结构下方的场氧化物的鸟嘴交界。
注意，为了更好地理解所公开的实施例，已经简化了图1。此外，半导体器件100可以被配置为片上系统(SoC)器件，其具有被制造为以不同电压电平操作的各种PMOS和NMOS晶体管。PMOS和NMOS晶体管可以提供包括逻辑/存储器器件和输入/输出器件的低压功能，以及包括电源管理器件的高压功能。例如，提供低压功能的晶体管可以具有标准CMOS技术下的约1.1V的工作(或漏极)电压，或标准CMOS技术下的约1.8/2.5/3.3V的工作(或漏极)电压(特殊(输入/输出)晶体管)。此外，提供中/高压功能的晶体管可具有约5V或更高(例如，约20-35V)的工作(或漏极)电压，以及本公开的范围内的其他电压。可以理解，图2-10中的半导体器件100还可以包括可以在集成电路中实现的电阻器、电容器、电感器、二极管、以及其他合适的微电子器件。
图2至图10示出了根据一些实施例的用于在不同阶段制造半导体器件100的方法。方法M1开始于框S10，其中，在p型半导体衬底中形成深n阱，如图2所示。半导体衬底151可以包括诸如硅晶圆之类的半导体晶圆。替代地，半导体衬底151可以包括诸如锗之类的其他元素半导体。半导体衬底151还可以包括化合物半导体，例如，碳化硅、砷化镓、砷化铟和磷化铟。此外，半导体衬底151可以包括合金半导体，例如，硅锗、碳化硅锗、磷化砷镓和磷化铟镓。在一些实施例中，半导体衬底151包括覆盖体半导体的外延层(epi层)。此外，半导体衬底151可以包括绝缘体上半导体(SOI)结构。例如，半导体衬底151可以包括通过诸如注入氧分离(SIMOX)之类的工艺形成的掩埋氧化物(BOX)层。在各种实施例中，半导体衬底151可以包括诸如n型掩埋层(NBL)、p型掩埋层(PBL)之类的掩埋层和/或包括掩埋氧化物(BOX)层的掩埋电介质层。
在示为n型MOS的一些实施例中，半导体衬底151包括p型硅衬底(p衬底)。例如，将p型杂质(例如，硼)掺杂到半导体衬底151中以形成p衬底。为了形成互补MOS，可以在半导体衬底151的有源区域下方深处注入n型掩埋层，即深n阱(DNW)152(也可以称为n漂移区域)。在一些实施例中，DNW 152是通过离子注入工艺P1形成的。在注入工艺期间，可以在半导体衬底151上方形成经图案化的光致抗蚀剂层(未示出)作为掩模。作为示例而非限制，DNW152可以通过注入工艺形成，该注入工艺的剂量可以在约1.0×1011原子/厘米3至约1.0×1013原子/厘米3的范围内，并且其他剂量范围在本公开的范围内。在一些实施例中，DNW 152具有可高于1.0×1013原子/厘米3的掺杂剂浓度，并且其他掺杂剂浓度在本公开的范围内。作为示例而非限制，DNW 152的掺杂剂浓度在约1.0×1013原子/厘米3至约1.0×1016原子/厘米3的范围内的，并且其他掺杂剂浓度范围在本公开的范围内。在一些实施例中，可以注入砷或磷离子以形成DNW152。在一些实施例中，DNW 152是通过选择性扩散形成的。DNW 152用于电隔离半导体衬底151。
返回图1，方法M1然后进行到框S11，其中，将p型杂质掺杂到深n阱中以形成p型掺杂区域。参考图3，在框S11的一些实施例中，在DNW152上涂覆光致抗蚀剂161。使用光刻技术将光致抗蚀剂161图案化为p型掺杂区域162所需的图案，该p型掺杂区域162将形成在DNW152中。将光致抗蚀剂161显影以暴露半导体衬底151上方的DNW 152。然后，执行高能p型掺杂剂注入工艺P2，以便通过光致抗蚀剂161形成p型掺杂区域162。
在一些实施例中，半导体器件100的击穿电压受到电场峰值的限制，该电场峰值可能发生在如图5所示的FOX 108的鸟嘴附近(也称为尖端拐角(tip corner))，并且电场峰值可能导致器件击穿故障。举例来说，当DNW 152尚未通过半导体衬底151完全耗尽时，可能会发生器件击穿故障，因为在FOX 108的鸟嘴附近n型掺杂剂浓度可能比p型掺杂剂浓度高一些，这进而对电场产生不利影响。当在图5所示的FOX 108的鸟嘴108c附近DNW 152的浓度降低以达到电荷平衡时，峰值电场可改善。然而，这将导致DNW 152击穿，并降低半导体器件100的击穿电压。
因此，将p型掺杂剂注入到DNW 152中的p型掺杂区域162(即图5所示的靠近源极区域的FOX 108的鸟嘴108c的附近)中，使得源极区域附近的p型掺杂剂浓度增加，从而达到电荷平衡。因此，可以减小电场峰值，从而实现半导体器件100的改善的击穿电压。例如，如果增加p型掺杂区域162的浓度使得DNW 152中的n型掺杂剂的浓度低于p型掺杂区域162中的p型掺杂剂浓度的约10倍，则半导体器件100的源极区域附近的电场可以小于约1.5×105Vcm-1，从而达到电荷平衡。因此，半导体器件100的击穿电压可以提高约100V。注意，其他电场强度和/或击穿电压在本公开的范围内。
在一些实施例中，在p型掺杂区域162中，p型掺杂剂浓度低于n型掺杂剂浓度。在一些实施例中，p型掺杂区域162中的p型掺杂剂浓度低于DNW 152中的n型掺杂剂浓度。作为示例而非限制，p型掺杂区域162中的p型掺杂剂浓度低于DNW 152中的n型掺杂剂浓度。在一些实施例中，p型掺杂区域162中的p型掺杂剂浓度与DNW 152中的n型掺杂剂浓度处于同一数量级。也就是说，DNW 152中的n型掺杂剂浓度高于p型掺杂区域162中的p型掺杂剂浓度，并且低于p型掺杂区域162中的p型掺杂剂浓度的约十倍。换言之，p型掺杂区域162中的p型掺杂剂浓度与DNW 152中的n型掺杂剂浓度的差小于约一个数量级。
作为示例而非限制，DNW 152中的n型掺杂剂浓度可以为约8.58×1015原子/厘米3，并且p型掺杂区域162中的p型掺杂剂浓度可以为约为1.4×1015原子/厘米3，与DNW 152中的n型掺杂剂浓度处于同一数量级(即1015)，并且其他浓度在本公开的范围内。在一些实施例中，p型掺杂区域162中的p型掺杂剂浓度与DNW 152中的n型掺杂剂浓度之间的差可以小于一个数量级，以在源极区域附近达到电荷平衡，从而实现半导体器件100的改善的击穿电压。如果p型掺杂区域162中的p型掺杂剂浓度与DNW 152中的n型掺杂剂浓度之差大于一个数量级，则这可能进而对击穿电压产生不利影响。在一些实施例中，对于注入工艺P2，在约300keV，掺杂剂可以包括硼(B)，并且可以包括1.0×1012原子/厘米3至1.0×1015原子/厘米3量级的掺杂剂浓度的剂量，并且其他剂量在本公开的范围内。如果浓度较低，则不能有效地达到电荷平衡，这进而可能导致击穿电压下降。
在一些实施例中，p型掺杂区域162从半导体衬底151的顶表面延伸到半导体衬底151中达距离(D2)。p型掺杂区域162的深度D2包括DNW 152的整个厚度(或深度)D1。在一些实施例中，作为示例而非限制，p型掺杂区域162的深度D2可以在约0.1μm至约10μm的范围内，以在源极区域附近达到电荷平衡。如果p型掺杂区域162的深度D2小于约0.1μm，则可能无法在图5所示的FOX 108的鸟嘴108c附近达到电荷平衡。如果p型掺杂区域162的深度D2大于约10μm，则这可能进而不利地影响半导体器件100。
在图3中，p型掺杂区域162的最底部位置B2与DNW 152的最底部位置B1对齐。在一些实施例中，p型掺杂区域162可以延伸超过DNW152的最底部位置B1。在一些实施例中，p型掺杂区域162通过选择性扩散形成。
返回图1，方法M1然后进行到框S12，其中，对半导体衬底进行退火以加深DNW和p型掺杂区域的最底部位置。参考图4，在框S12的一些实施例中，去除光致抗蚀剂161，并然后执行退火工艺P3(例如，快速热退火或激光退火)以退火半导体衬底151，这使得DNW 152和p型掺杂区域162中的杂质朝着半导体衬底151扩散而加深DNW 152的最底部位置B1并加深p型掺杂区域162的最底部位置B2。在一些实施例中，作为示例而非限制，通过将半导体衬底151加热到从约1000℃到约1100℃的范围内的温度来驱入DNW 152和p型掺杂区域162的掺杂剂，并且其他温度范围在本公开的范围内。
更详细地，半导体器件100包括在横向方向上定界并各自在垂直方向上扩展的掺杂区域R1、R2和R3，并且在横向方向上定界的掺杂区域R1、R2和R3的定界由p型掺杂区域162的垂直边界限定。在退火工艺P3完成之后，掺杂区域R1和R3中的DNW 152的深度D3大于在退火工艺P3之前执行的图3所示的DNW 152的深度D1。掺杂区域R2中的DNW 152的深度D4大于在退火工艺P3之前执行的图2所示的DNW 152的深度D1。退火工艺P3之后的p型掺杂区域162的深度D5大于在退火工艺P3之前执行的图3所示的p型掺杂区域162的深度D2。
在一些实施例中，在退火工艺P3期间，n型掺杂剂具有比p型掺杂剂更高的扩散速率，这使得DNW 152的最底部位置B1低于p型掺杂区域162的最底部位置B2。因此，p型掺杂区域162的最底部位置B2与DNW152的最底部位置B1间隔开距离S1。在一些实施例中，在退火工艺P3期间，掺杂区域R1或R3中的n型掺杂剂具有比掺杂区域R2中的n型掺杂剂更高的扩散速率，这使得DNW 152在掺杂区域R1或R3中的最底部位置B1低于掺杂区域R2中的DNW 152的最底部位置B1。换句话说，掺杂区域R1或R3中的DNW 152的深度D3比掺杂区域R2中的DNW 152的深度D4更深。
返回图1，方法M1然后进行到框S13，其中，在半导体衬底上形成场氧化物。参考图5，在框S13的一些实施例中，在半导体衬底151之上沉积包括电介质的氮化物层(未示出)。作为示例而非限制，氮化物层可以包括1500埃的厚度，但氮化物层可以包括其他厚度。光致抗蚀剂(未示出)沉积在氮化物层之上。光致抗蚀剂被图案化有半导体器件100的有源区的期望图案。光致抗蚀剂用作掩模以图案化氮化物层。例如，可以使用干法蚀刻来蚀刻氮化物层。在对氮化物层进行图案化之后，使用例如以H2SO4来剂剥光致抗蚀剂。
在图5中，使用氮化物层作为掩模，在DNW 152和p型掺杂区域162的部分之上形成场氧化物(FOX)108和FOX 110，并嵌入到半导体衬底151中。FOX 108与p型掺杂区域162的一部分重叠。场氧化物108和110可以包括通过在存在氧的情况下在约980℃的温度下加热半导体衬底151而沉积的电介质，例如，氧化硅、氮化物、或其他合适的绝缘材料，并且其他温度在本公开的范围内。在一些实施例中，通过热氧化工艺形成的场氧化物108和110可引起鸟嘴108c。
作为示例而非限制，场氧化物108包括下部倾斜小平面108a和上部倾斜小平面108d，该上部倾斜小平面108d与下部倾斜小平面108a形成拐角作为鸟嘴108c。更详细地，上部倾斜小平面108d从半导体衬底151的顶表面向上延伸到场氧化物108的顶表面108t。下部倾斜小平面108d从半导体衬底151的顶表面向下延伸到场氧化物108的底表面108b。作为示例而非限制，FOX 108的下部倾斜小平面108a与半导体衬底151的顶表面之间的锐角在约30度至约60度的范围内，并且其他角度范围在本公开的范围内。
在一些实施例中，p型掺杂区域162与FOX 108的鸟嘴108c交界。在图5中，p型掺杂区域162与场氧化物108的下部倾斜小平面108a和底表面108b接触。在一些实施例中，p型掺杂区域162的p型掺杂剂可以扩散到FOX 108中。
在一些实施例中，DNW 152在p型掺杂区域162下方的最底部位置高于DNW 152在FOX 108和FOX 110下方的最底部位置。
在一些实施例中，作为示例而非限制，场氧化物108或110可以包括约6000埃的厚度，但场氧化物108和110可以替代地包括其他厚度和材料。在形成场氧化物108和110之后，然后剥离或去除经图案化的氮化物层。
返回到图1，方法M1然后进行到框S14，其中，在DNW中并且FOX的正下方形成p顶部区域。参考图6，在框S14的一些实施例中，在DNW 152的中间并且FOX 108下方但不连接到FOX 108形成p顶部区域155(也可以称为掩埋p阱区域)。p顶部区域155是浮置层，并且不连接到将在下文中形成的半导体器件100的源极或漏极区域。p型掺杂区域162的最底部位置在垂直方向上位于p顶部区域155的最底部位置和DNW152的最底部位置之间。在一些实施例中，p顶部区域155中的p型掺杂剂浓度高于p型掺杂区域162中的p型掺杂剂浓度。更详细地，p顶部区域155中的p型掺杂剂浓度高于p型掺杂区域162中的p型掺杂剂浓度。作为示例而非限制，p型顶部区域155的p型掺杂剂(例如，硼)浓度在约1.0×1013原子/厘米3至约1.0×1016原子/厘米3的范围内，并且其他浓度范围在本公开的范围内。
在一些实施例中，p顶部区域155中的p型掺杂剂浓度与p型掺杂区域162中的p型掺杂剂浓度之间的差可以小于三个数量级，使得p型掺杂区域162可具有足够的p型掺杂剂浓度以在源极区域附近达到电荷平衡，从而实现半导体器件100的改善的击穿电压。换句话说，p顶部区域155中的p型掺杂剂浓度可以高于p型掺杂区域162中的p型掺杂剂浓度，并且低于p型掺杂区域162中的p型掺杂剂浓度的约一千倍。如果p顶部区域155中的p型掺杂剂浓度与p型掺杂区域162中的p型掺杂剂浓度之间的差大于三个数量级，则这进而可能对击穿电压产生不利影响。作为示例而非限制，p顶部区域155中的p型掺杂剂浓度可以为约1.0×1016原子/厘米3，并且p型掺杂区域162中的p型掺杂剂浓度可以为约1.0×1015原子/厘米3，并且其他浓度在本公开的范围内。在一些实施例中，p顶部区域155中的p型掺杂剂浓度与p型掺杂区域162中的p型掺杂剂浓度之间的差可以小于两个数量级。换句话说，p顶部区域155中的p型掺杂剂浓度可以高于p型掺杂区域162中的p型掺杂剂浓度，并且低于p型掺杂区域162中的p型掺杂剂浓度的约一百倍。
返回图1，方法M1然后进行到框S15，其中，在DNW中并且在p型掺杂区域的附近形成p阱。参考图7，在框S15的一些实施例中，通过向半导体衬底151注入诸如硼之类的p型掺杂剂，并对p阱154进行退火工艺(例如，快速热退火或激光退火)来形成p阱154(也可以称为p主体)。替代地，可以通过诸如扩散工艺之类的另一合适的工艺来形成p阱154。
在图7中，p阱154从半导体衬底151的顶表面向下延伸，与p型掺杂区域162相邻，并且p阱154的一部分在FOX 110下方。p型掺杂区域162的最底部位置在垂直方向上位于p阱154的最底部位置和DNW 152的最底部位置之间。在一些实施例中，p阱154中的p型掺杂剂浓度高于p型掺杂区域162中的p型掺杂剂浓度。更详细地，p阱154中的p型掺杂剂浓度高于p型掺杂区域162中的p型掺杂剂浓度。作为示例而非限制，p阱154的p型掺杂剂(例如，硼)浓度在从约1.0×1014原子/厘米3到约1.0×1017原子/厘米3的范围内，并且其他浓度范围在本公开的范围内。
在一些实施例中，p阱154中的p型掺杂剂浓度与p型掺杂区域162中的p型掺杂剂浓度之间的差可以小于三个数量级，使得p型掺杂区域162可以具有足够的p型掺杂剂浓度以在源极区域附近达到电荷平衡，从而实现半导体器件100的改善的击穿电压。换句话说，p阱154中的p型掺杂剂浓度可以高于p型掺杂区域162中的p型掺杂剂的浓度，并且低于p型掺杂区域162中的p型掺杂剂浓度的约一千倍。如果p阱154中的p型掺杂剂浓度与p型掺杂区域162中的p型掺杂剂浓度之间的差大于三个数量级，则这进而可能不利地影响击穿电压。作为示例而非限制，p顶部区域155中的p型掺杂剂浓度可以为约1.0×1016原子/厘米3，并且p型掺杂区域162中的p型掺杂剂浓度可以为约1.0×1015原子/厘米3，并且其他浓度在本公开的范围内。在一些实施例中，p阱154中的p型掺杂剂浓度与p型掺杂区域162中的p型掺杂剂浓度之间的差可以小于两个数量级。换句话说，p阱154中的p型掺杂剂浓度可以高于p型掺杂区域162中的p型掺杂剂浓度，并且小于p型掺杂区域162中的p型掺杂剂浓度的约一百倍。
返回图1，然后方法M1进行到框S16，其中，在半导体衬底上形成栅极结构。参考图8，在框S16的一些实施例中，栅极结构147包括形成在半导体衬底151上的栅极电介质140，以及形成在栅极电介质140上的栅极电极145。栅极电介质140具有覆盖p型掺杂区域162第一部分，以及覆盖p阱154的第二部分。在一些实施例中，p型掺杂区域162的p型掺杂剂可以扩散到栅极电介质140中。
栅极电介质140可以包括适合于高压应用的二氧化硅(称为氧化硅)层。替代地，栅极电介质140可选地可以包括高k电介质材料、氮氧化硅、其他合适的材料、或其组合。高k材料可以选自金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氧氮化物、金属铝酸盐、硅酸锆、铝酸锆、HfO2、或其组合。栅极电介质140可以具有多层结构，例如，一层氧化硅和另一层高k材料。栅极电介质240可以使用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、热氧化、其他合适的工艺、或其组合来形成。
栅极电极145可以被配置为耦合到金属互连，并且可以被布置为覆盖栅极电介质140。栅极电极145可以包括掺杂的或未掺杂的多结晶硅(或多晶硅)。替代地，栅极电极145可以包括金属(例如，Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi)、其他合适的导电材料、或其组合。栅极电极145可以通过CVD、PVD、ALD、电镀、以及其他适当的工艺来形成。栅极电极层可以具有多层结构，并且可以在多步骤工艺中形成。
返回图1，方法M1然后进行到框S17，其中，分别在DNW和p阱中形成漏极和源极。参考图9，在框S17的一些实施例中，可以在DNW 152中形成漏极128，并且在p阱154的上部部分中形成源极。FOX 108将栅极结构147与漏极128分开。在图9中，源极具有两个相反掺杂的区域124和126，二者都形成在p阱154的上部部分中。源极的第一区域124和漏极128可以具有第一导电类型，并且源极的第二区域126可以具有第二导电类型。作为示例而非限制，源极的第一区域124和漏极128包括n型掺杂剂，例如，磷(P)或砷(As)，并且源极的第二区域126包括p型掺杂剂，例如，硼(B)。替代地，源极可以具有一种导电类型。源极和漏极可以位于栅极结构147的两侧。源极和漏极可以通过诸如离子注入或扩散之类的方法形成。可以使用快速热退火(RTA)工艺来激活所注入的掺杂剂。
在一些实施例中，源极的第一区域124中的n型掺杂剂浓度高于p型掺杂区域162中的p型掺杂剂浓度。在一些实施例中，漏极128中的n型掺杂剂浓度高于p型掺杂区域162中的p型掺杂剂浓度。在一些实施例中，源极的第二区域126中的p型掺杂剂浓度高于在p型掺杂区域162中的p型掺杂剂浓度。作为示例而非限制，源极的第一区域124中的n型掺杂剂浓度可以在约1.0×1019原子/厘米3至约1.0×1021原子3的范围内，漏极128中的n型掺杂剂浓度可以在约1.0×1019原子/厘米3至约1.0×1021原子/厘米3的范围内，并且源极的第二区域126中的p型掺杂剂浓度可以在约1.0×1019原子/厘米3至约1.0×1021原子/厘米3的范围内，并且其他浓度范围在本公开的范围内。
在一些实施例中，源极的第一区域124中的n型掺杂剂浓度与p型掺杂区域162中的p型掺杂剂浓度之间的差可以小于5个数量级，使得p型掺杂区域162可以具有足够的p型掺杂剂浓度以在源极区域附近达到电荷平衡，从而实现半导体器件100的改善的击穿电压。换句话说，源极的第一区域124中的n型掺杂剂可以高于p型掺杂区域162中的p型掺杂剂浓度，并且低于p型掺杂区域162中的p型掺杂剂浓度的约十万倍。如果源极的第一区域124中的n型掺杂剂浓度与p型掺杂区域162中的p型掺杂剂浓度之间的差大于五个数量级，则这可能进而对击穿电压产生不利影响。作为示例而非限制，第一区域124中的n型掺杂剂浓度可以为约1.0×1019原子/厘米3，并且p型掺杂区域162中的p型掺杂剂浓度可以为约1.0×1015原子/厘米3，并且其他浓度在本公开的范围内。
在一些实施例中，源极的第二区域126中的p型掺杂剂浓度与p型掺杂区域162中的p型掺杂剂浓度之间的差可以小于5个数量级，使得p型掺杂区域162可以具有足够的p型掺杂剂浓度以在源极区域附近达到电荷平衡，从而实现半导体器件100的改善的击穿电压。换句话说，源极的第二区域126中的p型掺杂剂浓度可以高于p型掺杂区域162中的p型掺杂剂浓度，并且低于p型掺杂区域162的p型掺杂剂浓度的约十万倍。如果源极的第二区域126中的p型掺杂剂浓度与p型掺杂区域162中的p型掺杂剂浓度之间的差大于五个数量级，则这可能进而对击穿电压产生不利影响。作为示例而非限制，第二区域126中的p型掺杂剂浓度可以为约1.0×1019原子/厘米3，并且p型掺杂区域162中的p型掺杂剂浓度可以为约1.0×1015原子/厘米3，并且其他浓度在本公开的范围内。
在一些实施例中，漏极128中的n型掺杂剂浓度与p型掺杂区域162中的p型掺杂剂浓度之间的差可以小于五个数量级，使得p型掺杂区域162可以具有足够的p型掺杂剂浓度以在源极区域附近达到电荷平衡，从而实现半导体器件100的改善的击穿电压。换句话说，漏极128中的n型浓度掺杂剂可以高于p型掺杂区域162中的p型掺杂剂浓度，并且低于p型掺杂区域162中的p型掺杂剂浓度的约十万倍。如果漏极128中的n型掺杂剂浓度与p型掺杂区域162中的p型掺杂剂浓度之间的差大于五个数量级，则这可能进而对击穿电压产生不利影响。作为示例而非限制，漏极128中的n型掺杂剂浓度可以为约1.0×1019原子/厘米3，并且在p型掺杂区域162中的p型掺杂剂浓度可以为约1.0×1015原子/厘米3，并且其他浓度在本公开的范围内。
在一些实施例中，漏极128中的n型掺杂剂浓度与p型掺杂区域162中的p型掺杂剂浓度之间的差可以小于四个或三个数量级。在一些实施例中，源极的第二区域126中的p型掺杂剂浓度与p型掺杂区域162中的p型掺杂剂浓度之间的差可以小于四个或三个数量级。在一些实施例中，漏极128中的n型掺杂剂浓度与p型掺杂区域162中的p型掺杂剂浓度之间的差可以小于四个或三个数量级。
返回图1，方法M1然后进行到框S18，其中，在层间电介质层中形成多个接触件以分别接触栅极结构、漏极和源极。参考图10，在框S18的一些实施例中，在图9中的结构之上形成层间电介质(ILD)层196。在一些实施例中，ILD层196包括具有低介电常数的材料，例如，小于约3.9的介电常数。例如，ILD层196可以包括氧化硅。在一些实施例中，电介质层包括二氧化硅、氮化硅、氮氧化硅、聚酰亚胺、旋涂玻璃(SOG)、掺杂氟的硅酸盐玻璃(FSG)、掺杂碳的氧化硅、Black
Figure BDA0002643727660000151
(加利福尼亚州的圣克拉拉市的应用材料公司(AppliedMaterials))、干凝胶(Xerogel)、气凝胶(Aerogel)、无定形氟化碳、聚对二甲苯、BCB(his-苯并环丁烯(his-benzocyclobutenes))、SiLK(密歇根州的密德兰市的陶氏化学公司(DowChemical))、聚酰亚胺、和/或其他合适的材料。ILD 196层可以通过包括旋涂、CVD或、其他合适工艺的技术来形成。
然后，在ILD层196中形成多个接触件116、114和118，以接触栅极结构147、漏极128、以及源极的区域124和126。例如，在ILD层196中形成多个开口，并然后在开口中沉积导电材料。通过使用CMP工艺来去除开口外部的导电材料的多余部分，同时在开口中保留部分以用作接触件116、114和118。接触件116、114和118可以由钨、铝、铜、或其他合适的材料制成。在一些实施例中，接触件116电连接到栅极结构147，接触件114连接到漏极128，并且接触件118连接到源极的区域124和126。
参考图11。图11示出了根据一些实施例的用于在不同阶段制造半导体器件200的方法。用于形成半导体器件200的操作与在前面描述中描述的用于形成半导体器件100的操作基本相同，因此为了清楚起见在此不再重复。图11示出了使用方法M1制造的除了半导体器件100之外的LDMOS的另一轮廓。图11示出了根据本公开的一些替代实施例的处于与图10相对应的阶段的半导体器件200。如图11所示，p型掺杂区域262与FOX 108的鸟嘴108c交界。更详细地，p型掺杂区域262的最底部位置高于FOX 108的底表面。p型掺杂区域262与FOX108的下部倾斜小平面108a接触，并且不接触FOX 108的底表面108b。
参考图12。图12示出了根据一些实施例的用于在不同阶段制造半导体器件300的方法。用于形成半导体器件300的操作与在前述描述中描述的用于形成半导体器件100的操作基本相同，因此为了清楚起见在此不再重复。图12示出了使用方法M1制造的除了半导体器件100之外的LDMOS的另一轮廓。图12示出了根据本公开的一些替代实施例的处于与图10相对应的阶段的半导体器件300。如图12所示，p型掺杂区域362与FOX 108的鸟嘴108c交界。更详细地，p型掺杂区域362的最底部位置低于FOX 108的底表面，并且高于p阱154的最底部位置和p顶部区域155的上边界。
参考图13。图13示出了根据一些实施例的用于在不同阶段制造半导体器件400的方法。用于形成半导体器件400的操作与在前述描述中描述的用于形成半导体器件100的操作基本相同，因此为了清楚起见在此不再重复。图13示出了使用方法M1制造的除了半导体器件100之外的LDMOS的另一轮廓。图13示出了根据本公开的一些替代实施例的处于与图10相对应的阶段的半导体器件400。如图13所示，p型掺杂区域462与FOX 108的鸟嘴108c交界。更详细地，p型掺杂区域462的最底部位置在垂直方向上位于p阱154的最底部位置和DNW152的最底部位置之间。在图13中，掺杂区域R2中的p型掺杂区域462下方的DNW 152的最底部位置处于与掺杂区域R1和R3下方的DNW 152的最底部位置基本上齐平的位置。
参考图14。图14示出了根据一些实施例的用于在不同阶段制造半导体器件500的方法。用于形成半导体器件500的操作与在前面描述中描述的用于形成半导体器件100的操作基本相同，因此为了清楚起见在此不再重复。图14示出了使用方法M1制造的除了半导体器件100之外的LDMOS的另一轮廓。图14示出了根据本公开的一些替代实施例的处于与图10相对应的阶段的半导体器件500。如图14所示，p型掺杂区域562与p顶部区域155接触。
现在参考图15，示出了根据一些实施例的用于制造半导体器件的示例性方法M2，其中，该制造包括具有附加p型掺杂区域的半导体器件，该附加p型掺杂区域与栅极结构下方的场氧化物的鸟嘴交界。图16示出了使用方法M2制造的LDMOS晶体管。方法M2包括整个制造工艺的相关部分。应当理解，可以在图15所示的操作之前、之中和之后提供附加操作，并且对于该方法的附加实施例可以代替或消除以下描述的一些操作。操作/工艺的顺序可以互换。方法M2包括半导体器件600的制造。然而，半导体器件600的制造仅是用于描述根据本公开的一些实施例的半导体器件600的自对准工艺的示例。
参考图16，在框S20，在n型半导体衬底651中形成深p阱652。在示出为p型MOS的一些实施例中，半导体衬底651包括n型硅衬底(n衬底)。例如，将n型杂质(例如，砷(As))掺杂到半导体衬底651中以形成n衬底。为了形成互补MOS，可以将p型掩埋层(即深p阱(DPW)652(也可以称为p漂移区域))深注入在半导体衬底651的有源区域下方。在一些实施例中，可以注入硼离子以形成DPW 652。
在框S21，将n型杂质掺杂到DPW 652中以形成n型掺杂区域662。然后执行高能n型掺杂剂注入工艺以便通过光致抗蚀剂形成n型掺杂区域662。作为示例而非限制，n型掺杂区域662是通过向DPW 652注入诸如磷(P)或砷(As)之类的n型掺杂剂来形成的。在一些实施例中，半导体器件600的击穿电压受到电场峰值的限制，该电场峰值可能发生在FOX608的鸟嘴附近，并且该电场峰值可能导致器件击穿故障。举例来说，当DPW 652尚未通过半导体衬底651被完全耗尽时，可能发生器件击穿故障，因为在FOX 608的鸟嘴附近p型掺杂剂浓度可能比n型掺杂剂浓度高一些，这进而对电场产生不利影响。因此，将p型掺杂剂注入到DPW 652中的n型掺杂区域662(即靠近源极区域的FOX 608的鸟嘴608c的附近)中，使得源极区域附近的n型掺杂剂浓度增加，从而达到电荷平衡。因此，可以减小电场峰值，从而实现半导体器件600的改善的击穿电压。
在一些实施例中，n型掺杂区域662中的n型掺杂剂浓度低于p型掺杂剂浓度。在一些实施例中，n型掺杂区域662中的n型掺杂剂浓度低于DPW 652中的p型掺杂剂浓度。作为示例而非限制，n型掺杂区域662中的n型掺杂剂浓度低于DPW 652中的p型掺杂剂浓度。在一些实施例中，n型掺杂区域662中的n型掺杂剂浓度与DPW 652中的p型掺杂剂浓度处于同一数量级。也就是说，DPW 652中的p型掺杂剂浓度高于n型掺杂区域662中的n型掺杂剂浓度，并且低于n型掺杂区域662中的n型掺杂剂浓度的约十倍。换言之，n型掺杂区域662中的n型掺杂剂浓度与DPW652中的p型掺杂剂浓度之间的差可以小于一个数量级。
在框S22，对半导体衬底进行退火以加深DPW 652和n型掺杂区域662的最底部位置。在一些实施例中，作为示例而非限制，通过将半导体衬底651加热至约1000℃至约1100℃的范围内的温度来驱入DPW 652和n型掺杂区域662的掺杂剂，并且其他温度范围在本公开的范围内。在一些实施例中，在退火工艺期间，n型掺杂剂具有比p型掺杂剂更低的扩散速率，这使得n型掺杂区域662的最底部位置比DPW 652的最底部位置更高。
在框S23，在DPW 652和n型掺杂区域662的部分之上形成场氧化物(FOX)608和FOX610。FOX 608与n型掺杂区域662的一部分重叠。在一些实施例中，通过热氧化工艺形成的场氧化物608和610可能引起鸟嘴608c。作为示例而非限制，场氧化物608包括下部倾斜小平面和上部倾斜小平面，该上部倾斜小平面与下部倾斜小平面形成拐角作为鸟嘴。在一些实施例中，n型掺杂区域662与FOX 608的鸟嘴交界。在图16中，n型掺杂区域662与场氧化物608的下部倾斜小平面和底表面接触。在一些实施例中，n型掺杂区域662的n型掺杂剂可扩散到FOX 608中。
在框S24，在DPW 652中并且FOX 608的正下方形成n顶部区域655。在DPW 652的中间并且FOX 608下方但不连接到FOX 608形成n顶部区域655(也可以称为掩埋n阱区域)。n顶部区域655是浮置层，并且未连接到半导体器件600的源极或漏极区域。作为示例而非限制，n顶部区域655具有n型掺杂剂(例如，磷(P)或磷(As))浓度。在一些实施例中，n顶部区域655中的n型掺杂剂浓度高于在n型掺杂区域662中的n型掺杂剂浓度。在一些实施例中，n顶部区域655中的n型掺杂剂浓度和n型掺杂区域662中的n型掺杂剂浓度之间的差可以小于三个数量级。换句话说，n顶部区域655中的n型掺杂剂浓度高于n型掺杂区域662中的n型掺杂剂浓度，并且低于n型掺杂区域662中的n型掺杂剂浓度的约一千倍。在一些实施例中，n顶部区域655中的n型掺杂剂的浓度与n型掺杂区域662中的n型掺杂剂浓度之间的差可以小于两个数量级。换句话说，n顶部区域655中的n型掺杂剂浓度高于n型掺杂区域662中的n型掺杂剂浓度，并且低于n型掺杂区域662中的n型掺杂剂浓度的约一百倍。
在框S25，在DPW 652中并且n型掺杂区域662的附近形成n阱654。通过向半导体衬底651注入诸如磷(P)或砷(As)之类的n型掺杂剂，并对n阱654进行退火工艺(例如，快速热退火或激光退火)来形成n阱654(也可以称为n主体)。替代地，可以通过诸如扩散工艺之类的另一合适的工艺来形成n阱654。n阱654从半导体衬底651的顶表面向下延伸，与n型掺杂区域662相邻，并且n阱654的一部分在FOX 610下方。在一些实施例中，n阱654中的p型掺杂剂浓度和n型掺杂区域662中的n型掺杂剂浓度之间的差可以小于三个数量级。换句话说，n阱654中的p型掺杂剂浓度高于n型掺杂区域662中的n型掺杂剂浓度，并且低于n型掺杂区域662中的n型掺杂剂浓度的约一千倍。在一些实施例中，n阱654中的p型掺杂剂浓度与n型掺杂区域662中的p型掺杂剂浓度之间的差可以小于两个数量级。换句话说，n阱654中的p型掺杂剂浓度高于n型掺杂区域662中的n型掺杂剂浓度，并且低于n型掺杂区域662中的n型掺杂剂浓度的约一百倍。
在框S26，在半导体衬底651上形成栅极结构647。栅极结构647包括形成在半导体衬底651上的栅极电介质640，以及形成在栅极电介质640上的栅极电极645。栅极电介质640具有覆盖n型掺杂区域662的第一部分，以及覆盖n阱654的第二部分。在一些实施例中，n型掺杂区域662的n型掺杂剂可扩散到栅极电介质640中。
在框S27，可以在DPW 652中形成漏极628，并在n阱654的上部部分中形成源极。该源极具有两个相反掺杂的区域624和626，两者都形成在n阱654的上部部分中。源极的第一区域624和漏极628可以具有第一导电类型，并且源极的第二区域626可以具有第二导电类型。作为示例而非限制，源极的第一区域624和漏极628包括p型掺杂剂，例如，硼(B)并且源极的第二区域626包括n型掺杂剂，例如，磷(P)或砷(As)。替代地，源极可以具有一个电导类型。源极和漏极可以位于栅极结构647的两侧。在一些实施例中，源极的第一区域624中的p型掺杂剂浓度高于n型掺杂区域662中的n型掺杂剂浓度。更详细地，源极的第一区域624中的p型掺杂剂浓度与n型掺杂区域662中的n型掺杂剂浓度之间的差可以小于五个、四个、或三个数量级。在一些实施例中，源极的第二区域626中的n型掺杂剂浓度高于n型掺杂区域662中的n型掺杂剂浓度。更详细地，源极的第二区域626中的n型掺杂剂浓度和n型掺杂区域662中的n型掺杂剂浓度之间的差可以小于五个、四个、或三个数量级。在一些实施例中，漏极628中的p型掺杂剂浓度高于n型掺杂区域662中的n型掺杂剂浓度。更详细地，漏极628中的p型掺杂剂浓度和n型掺杂区域662中的n型掺杂剂浓度之间的差可以小于五个、四个、或三个数量级。
在框S28，在层间电介质(ILD)层696中形成接触件616、614和618，以接触栅极结构647、漏极628、以及源极的区域624和626。例如，在ILD层196中形成开口，并然后在开口中沉积导电材料。通过使用CMP工艺去除开口外部的导电材料的多余部分，同时在开口中保留部分以用作接触件616、614和618。在一些实施例中，接触件616、614和618可以由钨、铝、铜、或其他合适的材料制成。在图16中，接触件616电连接到栅极结构647，接触件614连接到漏极628，并且接触件618连接到源极的区域624和626。
根据前述实施例，可以看出，本公开在制造半导体器件中提供了优点。然而，应当理解，其他实施例可以提供附加的优点，并且不一定在本文中公开了所有优点。LDMOS晶体管的击穿电压受到电场峰值的限制，该电场峰值可能发生在FOX的鸟嘴附近，并且该电场峰值可能导致器件击穿故障。举例来说，当深n阱(DNW)尚未通过p型半导体衬底被完全耗尽时，可能会发生器件击穿故障，这是因为在FOX的鸟嘴的附近n型掺杂剂浓度高于p型掺杂剂浓度，这进而对电场产生不利影响。当DNW中的n型掺杂剂浓度降低以在鸟嘴附近达到电荷平衡时，可以改善峰值电场。然而，这将导致漂移区域的击穿，并降低LDMOS晶体管的击穿电压。
因此，一个优点是在将p型掺杂剂注入到深n阱中的p型掺杂区域(即图5所示的靠近源极区域的FOX的鸟嘴附近)中，使得源极区域附近的p型掺杂剂浓度增加，从而达到电荷平衡。因此，可以减小电场峰值，从而实现LDMOS晶体管的改善的击穿电压。
在一些实施例中，一种用于制造半导体器件的方法包括：在半导体衬底中形成具有第一导电类型的第一杂质的第一类型深阱；将第二导电类型的第二杂质掺杂到第一类型深阱中，以形成第二类型掺杂区域，其中，第一类型深阱中的第一杂质的浓度高于第二类型掺杂区域中的第二杂质的浓度，但是低于第二类型掺杂区域中的第二杂质的浓度的约十倍；形成部分嵌入在半导体衬底中的场氧化物，该场氧化物从第二类型掺杂区域的第一侧横向延伸；在第一类型深阱中并且在第二类型掺杂区域的与第二类型掺杂区域的第一侧相对的第二侧上形成第二导电类型的第二类型阱；形成横向延伸超过第二类型掺杂区域的第一侧和第二侧的栅极结构；在第二类型阱中形成源极区域，并且在第一类型深阱中形成漏极区域，其中，场氧化物在第二类型掺杂区域和漏极区域之间横向延伸。
在一些实施例中，一种用于制造半导体器件的方法包括：在半导体衬底中形成深n阱；在深n阱之上形成图案化掩模层；适当地利用图案化掩模层，将p型掺杂剂掺杂到深n阱中以形成p型掺杂区域；对半导体衬底进行退火以加深深n阱和p型掺杂区域；在对半导体衬底进行退火之后，对深n阱的一部分和p型掺杂区域的一部分进行氧化，以形成场氧化物；在深n阱中形成p阱，其中，p型掺杂区域横向位于p阱和场氧化物之间；形成跨p型掺杂区域从p阱延伸到场氧化物的栅极结构；在p阱中形成源极区域，并且在深n阱中形成漏极区域。
在一些实施例中，一种半导体器件包括：半导体衬底、深n阱、场氧化物、栅极结构、p型掺杂区域、源极区域和漏极区域。深n阱在半导体衬底中。场氧化物部分嵌入在深n阱中，并且在与半导体衬底的顶表面基本齐平的位置具有尖端拐角。栅极结构在场氧化物上，并且横向延伸超过场氧化物的尖端拐角。p型掺杂区域在深n阱中，并且与场氧化物的尖端拐角交界。源极区域和漏极区域至少部分地被p型掺杂区域和场氧化物横向分开。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种用于制造半导体器件的方法，包括：在半导体衬底中形成具有第一导电类型的第一杂质的第一类型深阱；将第二导电类型的第二杂质掺杂到所述第一类型深阱中，以形成第二类型掺杂区域，其中，所述第一类型深阱中的所述第一杂质的浓度高于所述第二类型掺杂区域中的所述第二杂质的浓度，但是低于所述第二类型掺杂区域中的所述第二杂质的浓度的约十倍；形成部分嵌入在所述半导体衬底中的场氧化物，所述场氧化物从所述第二类型掺杂区域的第一侧横向延伸；在所述第一类型深阱中并且在所述第二类型掺杂区域的与所述第二类型掺杂区域的所述第一侧相对的第二侧上形成所述第二导电类型的第二类型阱；形成横向延伸超过所述第二类型掺杂区域的所述第一侧和所述第二侧的栅极结构；以及在所述第二类型阱中形成源极区域，并且在所述第一类型深阱中形成漏极区域，其中，所述场氧化物在所述第二类型掺杂区域和所述漏极区域之间横向延伸。
示例2是示例1所述的方法，其中，所述第一导电类型为n型，并且所述第二杂质为p型。
示例3是示例1所述的方法，其中，所述第二杂质包括硼。
示例4是示例1所述的方法，其中，所述第二杂质的浓度大于约1.0×1012原子/厘米3。
示例5是示例1所述的方法，其中，所述第二类型阱中的所述第二导电类型的掺杂剂浓度高于所述第二类型掺杂区域中的所述第二杂质的浓度，但是低于所述第二类型掺杂区域中的所述第二杂质的浓度的约一百倍。
示例6是示例1所述的方法，其中，所述源极区域中的所述第一导电类型的掺杂剂浓度高于所述第二类型掺杂区域中的所述第二杂质的浓度，但是低于所述第二类型掺杂区域中的所述第二杂质的浓度的约十万倍。
示例7是示例1所述的方法，其中，所述漏极区域中的所述第一导电类型的掺杂剂浓度高于所述第二类型掺杂区域中的所述第二杂质的浓度，但是低于所述第二类型掺杂区域中的所述第二杂质的浓度的约十万倍。
示例8是示例1所述的方法，还包括：在所述场氧化物下方形成p顶部区域，其中，所述p顶部区域中的所述第二导电类型的掺杂剂浓度高于所述第二类型掺杂区域中的所述第二杂质的浓度，但是低于所述第二类型掺杂区域中的所述第二杂质的浓度的约一百倍。
示例9是示例1所述的方法，其中，形成所述场氧化物被执行为使得所述第二类型掺杂区域的所述第二杂质扩散到所述场氧化物中。
示例10是示例1所述的方法，还包括：在掺杂所述第二杂质之后并且在形成所述场氧化物之前，对所述半导体衬底进行退火。
示例11是一种用于制造半导体器件的方法，包括：在半导体衬底中形成深n阱；在所述深n阱之上形成图案化掩模层；适当地利用所述图案化掩模层，将p型掺杂剂掺杂到所述深n阱中以形成p型掺杂区域；对所述半导体衬底进行退火以加深所述深n阱和所述p型掺杂区域；在对所述半导体衬底进行退火之后，对所述深n阱的一部分和所述p型掺杂区域的一部分进行氧化，以形成场氧化物；在所述深n阱中形成p阱，其中，所述p型掺杂区域横向位于所述p阱和所述场氧化物之间；形成跨所述p型掺杂区域从所述p阱延伸到所述场氧化物的栅极结构；以及在所述p阱中形成源极区域，并且在所述深n阱中形成漏极区域。
示例12是示例11所述的方法，其中，在对所述半导体衬底进行退火完成之后，所述p型掺杂区域的最底部位置高于所述场氧化物的底表面。
示例13是示例11所述的方法，其中，在对所述半导体衬底进行退火完成之后，所述p型掺杂区域的最底部位置低于所述场氧化物的底表面但是高于所述p阱的最底部位置。
示例14是示例11所述的方法，其中，在对所述半导体衬底进行退火完成之后，所述p型掺杂区域的最底部位置低于所述p阱的最底部位置但是高于所述深n阱的最底部位置。
示例15是示例11所述的方法，其中，在对所述半导体衬底进行退火完成之后，所述场氧化物正下方的所述深n阱的最底部位置低于所述p型掺杂区域正下方的深n阱的最底部位置。
示例16是示例11所述的方法，其中，形成所述栅极结构被执行为使得所述p型掺杂区域的所述p型掺杂剂扩散到所述栅极结构的栅极电介质中。
示例17是一种半导体器件，包括：深n阱，在半导体衬底中；场氧化物，部分嵌入在所述深n阱中，并且在与所述半导体衬底的顶表面基本齐平的位置具有尖端拐角；栅极结构，在所述场氧化物上，并且横向延伸超过所述场氧化物的所述尖端拐角；p型掺杂区域，在所述深n阱中，并且与所述场氧化物的所述尖端拐角交界；以及源极区域和漏极区域，至少部分地被所述p型掺杂区域和所述场氧化物横向分开。
示例18是示例17所述的半导体器件，其中，所述深n阱中的n型掺杂剂的浓度高于所述p型掺杂区域中的p型掺杂剂的浓度，但是低于所述p型掺杂区域中的所述p型掺杂剂的浓度的约十倍。
示例19是示例17所述的半导体器件，其中，所述源极区域正下方的所述深n阱的最底部位置低于所述p型掺杂区域正下方的所述深n阱的最底部位置。
示例20是示例17所述的半导体器件，其中，所述场氧化物正下方的所述深n阱的最底部位置低于所述p型掺杂区域正下方的所述深n阱的最底部位置。

Claims (10)

1.一种用于制造半导体器件的方法，包括：
在半导体衬底中形成具有第一导电类型的第一杂质的第一类型深阱；
将第二导电类型的第二杂质掺杂到所述第一类型深阱中，以形成第二类型掺杂区域，其中，所述第一类型深阱中的所述第一杂质的浓度高于所述第二类型掺杂区域中的所述第二杂质的浓度，但是低于所述第二类型掺杂区域中的所述第二杂质的浓度的十倍；
形成部分嵌入在所述半导体衬底中的场氧化物，所述场氧化物从所述第二类型掺杂区域的第一侧横向延伸；
在所述第一类型深阱中并且在所述第二类型掺杂区域的与所述第二类型掺杂区域的所述第一侧相对的第二侧上形成所述第二导电类型的第二类型阱；
形成横向延伸超过所述第二类型掺杂区域的所述第一侧和所述第二侧的栅极结构；以及
在所述第二类型阱中形成源极区域，并且在所述第一类型深阱中形成漏极区域，其中，所述场氧化物在所述第二类型掺杂区域和所述漏极区域之间横向延伸。
2.根据权利要求1所述的方法，其中，所述第一导电类型为n型，并且所述第二杂质为p型。
3.根据权利要求1所述的方法，其中，所述第二杂质包括硼。
4.根据权利要求1所述的方法，其中，所述第二杂质的浓度大于1.0×1012原子/厘米3。
5.根据权利要求1所述的方法，其中，所述第二类型阱中的所述第二导电类型的掺杂剂浓度高于所述第二类型掺杂区域中的所述第二杂质的浓度，但是低于所述第二类型掺杂区域中的所述第二杂质的浓度的一百倍。
6.根据权利要求1所述的方法，其中，所述源极区域中的所述第一导电类型的掺杂剂浓度高于所述第二类型掺杂区域中的所述第二杂质的浓度，但是低于所述第二类型掺杂区域中的所述第二杂质的浓度的十万倍。
7.根据权利要求1所述的方法，其中，所述漏极区域中的所述第一导电类型的掺杂剂浓度高于所述第二类型掺杂区域中的所述第二杂质的浓度，但是低于所述第二类型掺杂区域中的所述第二杂质的浓度的十万倍。
8.根据权利要求1所述的方法，还包括：在所述场氧化物下方形成p顶部区域，其中，所述p顶部区域中的所述第二导电类型的掺杂剂浓度高于所述第二类型掺杂区域中的所述第二杂质的浓度，但是低于所述第二类型掺杂区域中的所述第二杂质的浓度的一百倍。
9.一种用于制造半导体器件的方法，包括：
在半导体衬底中形成深n阱；
在所述深n阱之上形成图案化掩模层；
适当地利用所述图案化掩模层，将p型掺杂剂掺杂到所述深n阱中以形成p型掺杂区域；
对所述半导体衬底进行退火以加深所述深n阱和所述p型掺杂区域；
在对所述半导体衬底进行退火之后，对所述深n阱的一部分和所述p型掺杂区域的一部分进行氧化，以形成场氧化物；
在所述深n阱中形成p阱，其中，所述p型掺杂区域横向位于所述p阱和所述场氧化物之间；
形成跨所述p型掺杂区域从所述p阱延伸到所述场氧化物的栅极结构；以及
在所述p阱中形成源极区域，并且在所述深n阱中形成漏极区域。
10.一种半导体器件，包括：
深n阱，在半导体衬底中；
场氧化物，部分嵌入在所述深n阱中，并且在与所述半导体衬底的顶表面基本齐平的位置具有尖端拐角；
栅极结构，在所述场氧化物上，并且横向延伸超过所述场氧化物的所述尖端拐角；
p型掺杂区域，在所述深n阱中，并且与所述场氧化物的所述尖端拐角交界；以及
源极区域和漏极区域，至少部分地被所述p型掺杂区域和所述场氧化物横向分开。
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