KR940005447B1 - 반도체장치 - Google Patents
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Abstract
내용 없음.
Description
제1a도∼제1d도는 본 발명의 일실시예에 의한 바이폴라 IC의 제조방법의 일예를 공정순으로 나타낸 단면도.
제2도는 횡형 pnp 트랜지스터의 동작주파수 fT와 콜렉터전류 Ic와의 관계를 베이스폭 W을 파라미터로 하여 나타낸 그래프.
제3도는 횡형 pnp 트랜지스터의 직류전류 증폭을 hFE및 콜렉터·에미터간내압 VCEO과 베이스폭 W과의 관계를 나타낸 그래프.
제4도는 종형 pnp 트랜지스터의 동작주파수 fT와 콜렉터전류 Ic와의 관계를 나타낸 그래프.
제5a도∼제5c도는 종래의 바이폴라 IC의 제조방법을 공정순으로 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : p형 실리콘기판 4 : 실리콘에피택셜층
5 : 분리확산영역 7, 18, 21 : 베이스영역
8, 10, 12 : 에미터영역 11, 16, 19 : 콜렉터영역
17 : npn 트랜지스터 20 : 종형 pnp 트랜지스터
22 : 횡형 pnp 트랜지스터 26, 27, 28 : n형 영역
본 발명은 npn 트랜지스터와 pnp트랜지스터를 각각 구비하는 반도체장치에 관한 것이다.
종래, 이 종류의 반도체장치로서, 바이폴라 IC가 알려져 있다. 이 바이폴라 IC를 구성하는 소자로서는, 통상 npn 트랜지스터가 주로 사용되며, 회로구성상 혼용하면 유리한 경우에는 pnp 트랜지스터가 병용되고 있다. 이 pnp 트랜지스터에는 동작방향이 기판표면과 평행의 횡형(橫形) pnp 트랜지스터(또는 래터럴pnp트랜지스터)와, 동작방향이 기판표면과 수직의 종형(縱形) 트랜지스터(또는 서브 pnp 트랜지스터)가 있다.
이들 npn트랜지스터, 횡형 pnp트랜지스터 및 종형 pnp 트랜지스터를 동시에 사용한 바이폴라 IC는 종래 예를 들어 제5a도∼제5c도에 나타낸 것과 같은 방법에 의해 제조되고 있다. 즉, 먼저 제5a도에 나타낸 것과 같이, p형 실리콘기판(1)에 n+형이 매입층(埋入層)(2), (3)을 형성하고, 이어서 이 p형 실리콘기판(1)상에 n형 실리콘에피텍셜층(4)을 형성한 후, 이 실리콘에피텍셜층(4)중에 p형 실리콘기판(1)에 까지 도달하는 p+형의 분리확산영역(5)을 형성한다. 다음에, 제5b도에 나타낸 것과 같이, 상기 실리콘에피텍셜층(4)에 npn 트랜지스터용의 p형의 베이스영역(7)과, 종형 pnp 트랜지스터용의 p형의 에미터영역(10) 및 콜렉터영역(11)을 각각 형성한다. 다음에, 제5C도에 나타낸 것과 같이, 실리콘에피텍셜층(4)에 npn 트랜지스터용의 n+형의 에미터영역(12) 및 콜렉터취출영역(13)과, 종형 pnp 트랜지스터용의 n+형의 베이스취출영역(14)과, 횡형 pnp 트랜지스터용의 베이스취출영역(15)을 각각 형성한다. 그 후, 상기 각 영역(7)∼(15)에 전극(도시하지 않음)을 형성하여, 바이폴라 IC를 완성시킨다.
이와 같이 해서 제조되는 제5c도에 나타낸 바이폴라 IC에 있어서는, 에미터영역(12)과, 베이스영역(7)과, 이 베이스영역(7)과 매입층(3)과의 사이의 실리콘에피텍셜층(4)으로 이루어지는 콜렉터영역(16)으로 npn 트랜지스터(17)가 구성되어 있다. 또한, 에미터영역(8)과, 이 에미터영역(8)의 아래쪽의 실리콘에피텍셜층(4)으로 이루어지는 베이스영역(18)과, 상기 에미터영역(8)의 아래쪽의 p형 실리콘기판(1)으로 이루어지는 콜렉터영역(19)으로 종형 pnp 트랜지스터(20)가 구성되어 있다. 또한, 에미터영역(10)과, 콜렉터영역(11)과, 이들 에미터영역(10) 및 콜렉터영역(11)사이의 실리콘에피텍셜층(4)으로 이루어지는 베이스영역(21)으로 횡형 pnp 트랜지스터(22)과 구성되어 있다. 그리고, 종형 pnp 트랜지스터(20)의 아래쪽에 매입층을 설치하지 않은 것은 직류전류 증폭율 hFE을 얻기 위해서이다.
전술한 제5c도에 나타낸 바이폴라 IC는 다음과 같은 결점을 가지고 있다. 즉, 저전압, 고속바이폴라 IC를 얻기 위해서는 실리콘에피텍셜층(4)의 두께를 1∼2㎛ 정도로 얇게 할 필요가 있지만, 이와 같이 실리콘에피텍셜층(4)을 얇게하면 횡형 pnp 트랜지스터(22)의 HFE가 저하되어 버리므로, 이것을 방지하기 위해서는 베이스폭 W을 작게 설계할 필요가 있다. 그러나, W를 예를들어 2㎛ 정도로 작게 하면, 콜렉터·에미터 사이에서 펀치드루(punch through)가 일어난다고 하는 결점이 있다. 마찬가지로 종형 pnp 트랜지스터(20)도 실리콘에피텍셜층(4)이 얇아지면 종방향으로 펀치드루가 일어난다고 하는 결점이 있다.
본 발명의 전술한 문제를 감안하여, 종래의 바이폴라 IC등의 반도체장치가 가지는 전술한 바와 같은 결점을 시정한 반도체장치를 제공하는 것을 목적으로 한다.
본 발명에 의한 반도체 장치는 npn 트랜지스터와 pnp트랜지스터를 각각 구비하는 반도체장치에 있어서, 제1도의 도전형의 반도체기판과, 이 반도체기판상에 형성된 제2의 도전형의 에피텍셜층과, 이 에피텍셜층내에 형성된 제2의 도전형으로, 이 에피텍셜층의 불순물농도보다 높은 제1의 반도체영역과, 이 반도체영역에 형성된 제1의 도전형의 제2의 반도체영역을 구비하여 이루어진다.
다음에, 본 발명에 의한 반도체장치를 바이폴라 IC에 적용한 일실시예에 대하여 도면에 따라서 설명한다. 그리고, 다음의 제1a도∼제1d도에 있어서는, 제5a∼제5c도와 동일부분에는 동일한 부호를 붙이고, 필요에 따라 그 설명을 생략한다.
먼저, 본 실시예에 의한 바이폴라 IC의 제조방법에 대하여 설명한다.
제1a도에 나타낸 것과 같이, 먼저 p형 실리콘기판(1)에 비소(As), 안티몬(Sb)등의 n형 불순물을 고농도로 확산시켜서 n+형의 매일층(2), (3)을 형성한후, p형 실리콘기판(1)상에 예를 들어 두께가 2㎛이며 비저항(比抵抗) ρ이 1Ωcm의 n형의 실리콘에피텍셜층(4)을 형성한다. 다음에, 이 실리콘에피텍셜층(4)의 표면에 SiO2막(24)을 형성한 후, 이 SiO2막(24)을 통해, 이 실리콘에피텍셜층(4)중에 As등의 n형 불순물을 소정 조건으로 선택적으로 이온주입한다(실리콘에피텍셜층(4)중의 주입불순물 ○으로 나타낸다).
다음에, 제1b도에 나타낸 것과 같이, SiO2막(24)의 소정 부분을 에칭제거하여 개구(24a)∼(24d)를 형성한 후, 이를 개구(24a)∼(24d)를 통해 p형 불순물, 예를 들어 붕소 B를 실리콘에피텍셜층(4)중에 확산시켜서, p형 실리콘기판(1)에까지 도달하는 p+형의 분리확산영역(5)을 형성한다. 이 분리확산영역(5)을 형성하기 위한 열처리시에는, 실리콘에피텍셜층(4)중의 상기 주입불순물이 깊이 방향으로 확산되는 동시에 전기적으로 활성화된다. 그 결과, 실리콘에피텍셜층(4)중에 이 실리콘에피텍셜층(4)의 불순물농도보다 높고, 또한 후술하는 npn 트랜지스터(17)의 베이스영역(7)의 불순물농도보다 낮은 불순물농도, 예를 들어 5×1016cm-3정도의 n형 영역(26)∼(28)을 형성한다. 이 후, SiO2막(24)을 에칭제거한다.
다음에, 제1c도에 나타낸 것과 같이, 상기 n형 영역(26)중에 각각 p형의 콜렉터영역(11) 및 에미터영역(10)을, 상기 n형 영역(27)중에 p형의 에미터영역(8)을, 또한 상기 실리콘에피텍셜층(4)중에 p형의 베이스영역(7)을 형성한다. 이후, 상기 베이스영역(7)에 p+형의 그래프트·베이스영역(29)을, 또한 상기 에미터 영역(8), (10)에 각각 p+형 영역(30), (31)을 형성한다.
다음에, 제1d도에 나타낸 것과 같이, n형 영역(26)∼(28)에 각각 n+형의 베이스취출영역(15), (14), 콜렉터취출영역(13)을 각각 형성하는 동시에, 베이스 영역(7)중에 n+형의 에미터영역(12)을 형성한 후, 각 영역(9), (11)∼(15), (29)∼(31)에 각각 전극(도시하지 않음)을 형성하여, 목적으로 하는 바이폴라 IC를 완성시킨다.
전술한 바와 같이 하여 제조된 제1d도에 나타낸 바이폴fk IC에 있어서의 횡형 pnp 트랜지스터(22)의 동작주파수 fT와 콜렉터전류 Ic와의 관계를 베이스폭 W을 파라미터로 하여 제2도에 나타낸다. 또한, 이 횡형 pnp 트랜지스터(22)의 직류전류증폭을 hFE및 코렉터·에미터간 내압(耐壓) VCEO과 베이스폭 W과의 관계를 제3도에 나타낸다.
이 제3도로부터 명백한 바와 같이, W=2㎛으로 하면, 종래에는 VCEO가 5V이하로 되어 펀치드루가 일어나 버리는 것에 대하여, 본 실시예에 의하면 hFE를 그다지 저하시키지 않고 VCEO를 10V정도로 종래에 비해 높게 할 수 있다. 그러므로, 제2도로부터 명백한 바와 같이, 50∼60HMz 정도의 값dml fT를 얻을 수 있다.
다음에, 전술한 실시예에 의한 바이폴라 IC에 있어서의 종형 pnp 트랜지스터(20)의 fT와 Ic와의 관계를 제4도에 나타낸다. 이 제4도로부터 명백한 것과 같이, 종래의 바이폴라 IC에 있어서의 종형 pnp 트래지스터(20)에 있어서도 펀치드루가 일어나지 않는 두께(5㎛ 이상) 의 실리콘에피텍셜층(4)을 사용한 경우에는 20MHz 정도의 값의 fT밖에 얻어지지 않는 것에 대하여, 본 실시예에 의하면 두께 2㎛의 실리콘에피텍셜층(4)을 사용함으로써 100MHz 정도의 값의 fT를 얻을 수 있으며, 더욱이 VCEO를 15V이상으로 할 수 있다.
이와 같이 전술한 실시예에 의하면, 실리콘에피텍셜층(4)의 두께를 예를 들어 2㎛ 으로 극히 얇게 한 경우에 있어서도, 횡형 pnp 트랜지스터(22) 및 종형 pnp 트랜지스터(20)의 VCEO를 충분히 높게 할 수 있으므로, 펀치드루를 일으키지 않고 종래에 비해 극히 높은 fT를 얻을 수 있다. 이와 같이 펀치드루가 일어나는 것을 방지할 수 있는 것은 다음과 같은 이유에 의한다. 즉, 실리콘에피텍셜층(4)중에 이 실리콘에피텍셜층(4)보다 불순물농도가 높은 n형 영역(26), (27)을 형성하고, 이들 n형 영역(26), (27)중에 각각 횡형 pnp 트랜지스터(22) 및 종형 pnp 트랜지스터(20)를 형성하고 있으므로, 콜렉터·베이스 사이의 접합에 있어서의 공핍층(空乏層)의 베이스측으로의 확장을 불순물농도가 높은 정도만큼 종래에 비해 작게 할 수 있기 때문이다.
이상 본 발명을 실시예에 따라서 설명하였으나, 본 발명은 전술한 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상에 따른 여러가지 변형이 가능하다. 예를 들어 전술한 실시예에 있어서는 n형 영역(26)∼(28)의 불순물농도를 5×1016cm-3로 하였으나, 필요에 따라서 불순물농도를 이보다 높게 하는 것도 낮게 하는 것도 가능하다. 그러나, 펀치드루를 효과적으로 방지하기 위해서는, 1×1016∼1×1017cm-3의 범위의 불순물농도로 하는 것이 바람직하다.
본 발명에 의한 반도체장치에 의하면, 반도체기판상에 배설되어 있는 n형 에피텍셜층중에 npn 트랜지스터를 배설하는 동시에, 상기 n형 에피텍셜성장층중에 배설되며 또한 이 n형 에피텍셜층보다 불순물농도가 높은 n형 반도체영역중에 pnp 트랜지스터를 배설하고 있으므로, n형 에피텍셜층을 얇게 한 경우에 있어서도 pnp 트랜지스터의 펀치드루가 일어나는 것을 방지하는 것이 가능하며, 따라서 고속동작의 반도체장치를 제공하는 것이 가능하다.
Claims (1)
- npn 트랜지스터와 pnp트랜지스터의 각각 구비하는 반도체장치에 있어서, 제1의 도전형의 반도체기판과, 이 반도체기판상에 형성된 제2의 도전형의 에피텍셜층과, 이 에피텍셜층내에 형성된 제2의 도전형으로, 이 에피텍셜층의 불순물농도보다 높은 제1의 반도체영역과, 이 반도체영역에 형성된 제1의 도전형의 제2의 반도체영역을 구비하여 이루어지는 것을 특징으로 하는 반도체 장치.
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