JP2004327530A - 半導体装置の埋込み層形成方法、ショットキーバリアダイオードおよびその製造方法 - Google Patents
半導体装置の埋込み層形成方法、ショットキーバリアダイオードおよびその製造方法 Download PDFInfo
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Abstract
【課題】従来、ショットキーバリアダイオードでは、耐圧と低ＶＦはトレードオフの関係にあった。また、高濃度シリコン基板を有するディスクリートデバイスは、高加速のイオン注入装置を用いて、エピタキシャル層形成後に埋込み層を形成していた。
【解決手段】高濃度シリコン基板上に低濃度の第１のエピタキシャル層を薄く形成し、そこに埋込み層となる不純物をドーピングする。その後第２のエピタキシャル層を成長させて埋込み層を形成することで、高加速イオン注入装置を用いずに所望の凸形状を有する埋込み層が形成できる。また、この埋込み層をショットキーバリアダイオードに採用することで、耐圧の確保と低ＶＦの両立を実現できる。
【選択図】 図１
【解決手段】高濃度シリコン基板上に低濃度の第１のエピタキシャル層を薄く形成し、そこに埋込み層となる不純物をドーピングする。その後第２のエピタキシャル層を成長させて埋込み層を形成することで、高加速イオン注入装置を用いずに所望の凸形状を有する埋込み層が形成できる。また、この埋込み層をショットキーバリアダイオードに採用することで、耐圧の確保と低ＶＦの両立を実現できる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の埋込み層形成方法ならびにショットキーバリアダイオードおよびその製造方法に関し、特に低ＶＦと耐圧確保を兼ね備えた半導体装置の埋込み層形成方法ならびにショットキーバリアダイオードおよびその製造方法に関する。
【０００２】
【従来の技術】
シリコン半導体基板と金属層とで形成されるショットキー接合は、その障壁により整流作用を有するため、ショットキーバリアダイオードとして一般的に広く利用されている。
【０００３】
図５は、従来のショットキーバリアダイオード３０を示す断面図である。
【０００４】
Ｎ＋型半導体基板２１にＮ型エピタキシャル層２２を積層し、Ｎ型エピタキシャル層２２表面とショットキー接合を形成するショットキー金属層２７を設ける。この金属層２７は例えばＴｉである。更に金属層２７全面を覆ってＡｌ等よりなる表面電極層２８を設ける。ショットキー接合を形成するショットキー接合領域Ｓｒの外周にはＰ＋型領域２５が設けられ、更に外側にアニュラーリング２４が設けられる。
【０００５】
図６を用いて従来のショットキーバリアダイオード２０の製造方法を説明する。
【０００６】
まず、Ｎ＋型半導体基板２１にＮ型エピタキシャル層２２を積層する。ショットキー接合領域Ｓｒの周囲にはＰ＋型不純物を拡散しＰ＋型領域２５を形成する。このＰ＋型領域２５は、空乏層を拡げることによりショットキーバリアダイオードの耐圧を確保するために設けられる。更に、チップの外周部分にＮ＋型不純物を拡散し、Ｎエピタキシャル層２２上部（酸化膜界面）での反転層がチップ外周まで広がるのを防止（リーク防止）し、耐圧低下を防止するアニュラーリング２４を形成する（図６（Ａ））。
【０００７】
その後、全面に設けた酸化膜２６を選択的に窓あけするフォトリソグラフィ工程によりショットキー接合領域ＳｒのＮ型エピタキシャル層２２を露出する（図６（Ｂ））。そこに、例えばＭｏ、Ｔｉ等の金属層２７を基板表面に蒸着して、シリサイド化のための熱処理を４００℃〜６００℃程度で行う。これにより、金属層２７は基板表面とショットキー接合を形成する。この時の金属層２７および温度に関しては、ショットキーバリアダイオードの順方向電圧ＶＦおよび逆方向電流ＩＲにより条件が異なるので、所望の値が得られるよう適宜選択する。一例としては、Ｍｏを用いる場合には４２５℃程度でＮ２等の不活性ガス雰囲気で２０分程度の熱処理い、ショットキー接合を形成する（図８（Ｃ））。
【０００８】
更に、全面に表面電極層２８を形成し、図５に示す最終構造を得る。
【０００９】
このように、従来のショットキーバリアダイオードにおいては、耐圧を確保するために深いＰ＋型領域２５を設けており、エピタキシャル層２２の深さはＰ＋型領域２５の深さに制約される。（例えば、特許文献１参照。）
そこで、エピタキシャル層内の一部分に埋込み層を形成することによりエピタキシャル層の厚みを部分的に狭めれば、エピタキシャル層による抵抗分を抑えることができる。例えば、目的は異なるが集積回路装置等においては、低濃度のＰ−型シリコン基板表面に高濃度のＮ＋型不純物領域を形成後、基板上にエピタキシャル層を成長させて、埋込み層を形成している。（例えば、特許文献２参照。）。
【００１０】
【特許文献１】
特開２０００−３６６０７号公報 （第１頁、第３図）
【００１１】
【特許文献２】
特許第３０８４７３２号公報 （第２頁、第１図）
【００１２】
【発明が解決しようとする課題】
ショットキーバリアダイオードでは、図５の如く耐圧を確保するため高濃度不純物領域２５をエピタキシャル層２２に形成する。この領域は、Ｐ型領域２５の曲率半径で耐圧の制約もあるため、ある程度深く形成する必要がある。しかし、その分、エピタキシャル層２２も厚く形成する必要があり、電流経路となるショットキー接合領域Ｓｒ直下のエピタキシャル層２２による抵抗分が増大してしまう問題がある。
【００１３】
そこで、エピタキシャル層２２内の一部分に埋込み層を形成することによりエピタキシャル層２２の厚みを部分的に狭めれば、エピタキシャル層２２による抵抗分を抑えることができる。このとき、一般的には埋め込み層は、上述の集積回路装置等の如く基板表面に高濃度不純物をドーピング後、エピタキシャル層を成長させる方法で形成される。しかし、特にディスクリートの半導体デバイスにおいては、不純物濃度が高いシリコン基板を用いるため、所望の埋め込み層の形状を得にくい場合がある。すなわち、埋め込み層により、高濃度の基板を実質凸形状にして、エピタキシャル層を部分的に薄くしたいのであるが、基板が高濃度であるため、ドーピングされた高濃度不純物から所望の段差を有する埋め込み層が形成できない恐れがある。
【００１４】
このため、例えば高周波用トランジスタなどでは、エピタキシャル層を形成後、高加速イオン注入で埋込み層を形成する方法も知られている。高周波用途のディスクリートデバイスではエピタキシャル層の厚みが薄いため、比較的容易に基板との段差の大きい埋込み層を形成でき、エピタキシャル層の厚みを実質浅い部分と深い部分で使い分けることができる。
【００１５】
しかし、エピタキシャル層成長後にイオン注入で埋込み層を形成する場合は、高加速のイオン注入装置が必要となるため設備制約等が大きい。また、上記のショットキーバリアダイオードの如くエピタキシャル層の厚みが厚い場合には、イオン注入のコントロールも困難である。
【００１６】
【課題を解決するための手段】
本発明は、かかる課題に鑑みてなされ、第１に、一導電型の高濃度半導体基板上に第１の一導電型エピタキシャル層を形成する工程と、前記第１の一導電型エピタキシャル層表面に高濃度不純物を導入する工程と、前記第１の一導電型エピタキシャル層上に第２の一導電型エピタキシャル層を形成するとともに前記高濃度不純物を拡散して埋込み層を形成する工程とを具備することにより解決するものである。
【００１７】
また、前記埋込み層は、一導電型の不純物領域であり、前記基板と同程度の不純物濃度を有することを特徴とするものである。 また、前記第１の一導電型エピタキシャル層は、少なくとも前記高濃度半導体基板から前記第１の一導電型エピタキシャル層へのオートドーピングが抑制できる程度の膜厚に形成することを特徴とするものである。
【００１８】
また、前記第１の一導電型エピタキシャル層は、前記埋込み層の底部が前記基板に接する程度の膜厚に形成することを特徴とするものである。
【００１９】
また、前記第１の一導電型エピタキシャル層と前記第２の一導電型エピタキシャル層は同程度の不純物濃度を有することを特徴とするものである。
【００２０】
第２に、一導電型高濃度半導体基板と、該基板上に設けた一導電型エピタキシャル層と、前記エピタキシャル層表面とショットキー接合を形成するショットキー金属層と、前記ショットキー接合を形成する領域外周の前記エピタキシャル層表面に設けた逆導電型領域と、前記ショットキー接合を形成する領域の下方の前記エピタキシャル層に設けられ、一部が前記基板と接する高濃度の一導電型埋込み層とを具備することにより解決するものである。
【００２１】
また、前記埋込み層の上部は、前記逆導電型領域の底部よりも上方に位置することを特徴とするものである。
【００２２】
また、前記埋込み層は、前記逆導電型領域からの空乏層が充分広がる程度に該逆導電型領域と離間して配置することを特徴とするものである。
【００２３】
第３に、一導電型の高濃度半導体基板上に、内部に高濃度の一導電型埋込み層を有する一導電型エピタキシャル層を形成する工程と、前記エピタキシャル層表面に前記埋込み層の外側に位置する逆導電型領域を形成する工程と、前記逆導電型領域の内側で前記埋込み層上方の前記エピタキシャル層表面とショットキー接合を形成するショットキー金属層を形成する工程とを具備することにより解決するものである。
【００２４】
第４に、一導電型の高濃度半導体基板上に第１の一導電型エピタキシャル層を形成する工程と、前記第１の一導電型エピタキシャル層表面に高濃度一導電型不純物を導入する工程と、前記第１の一導電型エピタキシャル層上に第２の一導電型エピタキシャル層を形成するとともに前記高濃度一導電型不純物を拡散して埋込み層を形成する工程と、前記第２のエピタキシャル層表面に前記埋込み層の外側に位置する逆導電型領域を形成する工程と、前記逆導電型領域の内側で前記埋込み層上方の前記第２のエピタキシャル層表面とショットキー接合を形成するショットキー金属層を形成する工程とを具備することにより解決するものである。
【００２５】
また、前記第１の一導電型エピタキシャル層は、少なくとも、前記高濃度半導体基板から前記第１の一導電型エピタキシャル層へのオートドーピングが抑制できる程度の膜厚に形成することを特徴とするものである。
【００２６】
また、前記第１の一導電型エピタキシャル層と前記第２の一導電型エピタキシャル層は同程度の不純物濃度を有することを特徴とするものである。
【００２７】
また、前記埋込み層と前記高濃度半導体基板は同程度の不純物濃度を有することを特徴とするものである。
【００２８】
また、前記埋込み層の上部は、前記逆導電型領域の底部よりも上方に形成されることを特徴とするものである。
【００２９】
また、前記埋込み層は、前記逆導電型領域からの空乏層が充分広がる程度に該逆導電型領域と離間して形成されることを特徴とするものである。
【００３０】
【発明の実施の形態】
以下、図１から図４に本発明の実施の形態を説明する。まず、本発明の半導体装置の埋込み層形成方法について図１を用いて詳細に説明する。
【００３１】
本発明の半導体装置の埋込み層形成方法は、一導電型の高濃度半導体基板上に第１の一導電型エピタキシャル層を形成する工程と、前記第１の一導電型エピタキシャル層表面に高濃度不純物を導入する工程と、前記第１の一導電型エピタキシャル層上に第２の一導電型エピタキシャル層を形成するとともに前記高濃度不純物を拡散して埋込み層を形成する工程とから構成される。
【００３２】
第１の工程（図１（Ａ）参照）：一導電型の高濃度半導体基板１上に第１の一導電型エピタキシャル層２ａを形成する工程。
【００３３】
まず、高濃度の半導体基板１を準備する。本発明は、高濃度半導体基板１を有する半導体デバイスの埋め込み構造を実現するものであり、例えば、バイポーラトランジスタ、ショットキーバリアダイオード、またはＭＯＳＦＥＴ等、に適用可能である。
【００３４】
高濃度基板１は、例えばショットキーバリアダイオードであれば、例えば４．５×１０１９〜６×１０１９ｃｍ―３程度の不純物濃度のリン（Ｐ）がドープされたＮ＋型のシリコン基板１である。
【００３５】
また、ＮＰＮ型のバイポーラトランジスタであれば、例えば２×１０１８〜５×１０１８ｃｍ−３程度の不純物濃度のアンチモン（Ｓｂ）や、１×１０１９〜３．５×１０１９ｃｍ−３程度の不純物濃度のヒ素（Ａｓ）がドープされた基板であり、ＰＮＰ型のバイポーラトランジスタであれば、例えば５×１０１８〜３．５×１０１９ｃｍ−３程度の不純物濃度のボロン（Ｂ）がドープされた基板である。尚、図ではＮ＋型シリコン基板１を用いて説明する。
【００３６】
このＮ＋型基板１表面に、第１のＮ型エピタキシャル層２ａを薄い膜厚で成長させる。これは、Ｎ＋型基板１と所望の段差を有する埋込み層３ｂを形成するために必要となる低濃度の領域である。本実施形態においては、埋め込み層３ｂによりＮ＋型基板１を実質凸形状にすることで、エピタキシャル層２（２ｂ）の膜厚を部分的に薄くする。つまり、埋め込み層３ｂ上部と基板１との間には、所定の段差を形成する必要があり、そのために、埋め込み層３ｂとなる高濃度不純物をドーピングする低濃度領域を形成するものである。尚、ＰＮＰ型トランジスタであれば基板１と同導電型の第１のＰ型エピタキシャル層を形成する。
【００３７】
例えば、集積回路装置においては、一般的に低濃度の基板表面に不純物をドーピングし、その後基板上にエピタキシャル層を成長させると共に、埋込み層を形成する方法を採用する。しかし、本実施形態の如く、基板１の不純物濃度が高い場合には、その基板１に高濃度不純物をドーピングして上方拡散を行っても、埋込み層が部分的に凸形状となる所望の段差が得られない恐れがある。そこで、Ｎ＋型基板１上に低濃度の領域である第１のエピタキシャル層２ａを形成し、そこに高濃度不純物をドーピングする。これにより、後の工程で、Ｎ＋型基板１と所望の段差を有する埋込み層３ｂが形成できる。
【００３８】
即ち、第１のエピタキシャル層２ａの膜厚は、最低限、不純物が導入できる程度の薄いものでよい。しかし、後に詳述するが、以降の工程における熱処理により、Ｎ＋型基板１から第１のＮ型エピタキシャル層２ａへのオートドーピングが起こるので、少なくともそのオートドーピングを抑制できる程度の膜厚に形成するとよい。つまり、熱処理工程において、Ｎ＋型基板１から、第１のＮ型エピタキシャル層２ａへの這い上がり分を考慮した膜厚以上に形成する。
【００３９】
また、第１エピタキシャル層２ａが必要以上に厚いと埋込み層３ｂ用の高濃度不純物３ａが下方に拡散しても、高濃度シリコン基板１に達せず、埋込み層３ｂと高濃度シリコン基板１の間に不純物濃度の低いエピタキシャル層２ａが配置されることになる。つまり、第１のエピタキシャル層２ａの膜厚は、這い上がり分を考慮した程度の膜厚で十分であり、２μｍ〜２．５μｍ程度が好適である。尚、第１のＮ型エピタキシャル層２ａの不純物濃度は、必要耐圧に応じて適宜選択する。
【００４０】
第２工程（図１（Ｂ）参照）：前記第１の一導電型エピタキシャル層２ａ表面に高濃度不純物３ａを導入する工程。
【００４１】
第１のＮ型エピタキシャル層２ａの表面を酸化膜等でマスキングし、所望の位置を開口して、埋込み層３ｂ形成用の高濃度不純物３ａをドーピングする。この高濃度不純物３ａは、ショットキーバリアダイオード、またはＭＯＳＦＥＴであれば基板１と同じＮ＋型の例えばリン（Ｐ）またはヒ素（Ａｓ）である。イオン注入の条件は、通常のイオン注入装置で実施可能な例えば加速電圧１００ｋｅＶ、ドーズ量１×１０１６ｃｍ−２程度である。また、ＰＯＣｌ３のデポジションによりリンをドープしても良いし、アンチモン含有の液体ソースの塗布によりアンチモン（Ｓｂ）をドープしても良い。
【００４２】
また、ＰＮＰ形バイポーラトランジスタの場合は、Ｐ＋型の基板１に、基板１と同一導電型の不純物を導入するので、例えばボロン（Ｂ）を、デポジション、またはイオン注入でドーピングする。イオン注入条件は、Ｎ型の場合と同程度で、不純物濃度が１×１０２０ｃｍ―３程度でよい。
【００４３】
本実施形態では上記の如く、通常のイオン注入条件または、デポジションにより埋め込み層用の不純物がドーピングできる。これにより後に詳述するが、高濃度基板１を有するデバイスにおいて、高加速イオン注入装置を用いなくても、高濃度基板１と所望の段差を有する埋め込み層３ｂが形成できる。
【００４４】
第３工程（図１（Ｃ）参照）：前記第１の一導電型エピタキシャル層２ａ上に第２の一導電型エピタキシャル層２ｂを形成するとともに前記高濃度不純物３ａを拡散して埋込み層３ｂを形成することにある。
【００４５】
第１のＮ型エピタキシャル層２ａ上に、第１のエピタキシャル層２ａと同程度の不純物濃度を有する第２のＮ型エピタキシャル層２ｂを成長させる。第２のＮ型エピタキシャル層２ｂは、所望の耐圧を確保できる厚みとする。このとき、前述の如く、第１のＮ型エピタキシャル層２ａが、基板からの這い上がりを考慮した厚みに形成されているため、基板１からのオートドーピングは実質第１のＮ型エピタキシャル層２ａで抑制され、第２のエピタキシャル層２ｂへの影響はほとんどないと考えて良い。すなわち、第１のエピタキシャル層２ａを所定の膜厚（２．０μｍ〜２．５μｍ）に形成することで、耐圧は第２のエピタキシャル層２ｂの不純物濃度と厚みにより、高精度にコントロールできる。
【００４６】
第２のエピタキシャル層２ｂの形成と同時に、高濃度不純物３ａは上下に拡散し、下方では高濃度基板１と接し、上方は、第２のエピタキシャル層２ｂ中に拡散する。これにより、Ｎ＋型基板１と所定の段差を有する埋め込み層３ｂが形成され、Ｎ＋型基板１は実質凸形状となる。一方第１および第２のエピタキシャル層２ａ、２ｂには、部分的に浅い領域と当初の厚みが残る領域とが形成される。このとき、前述の如く第１のエピタキシャル層２ａが所定の厚みに形成されているので、Ｎ＋型基板が実質凸形状となるような埋込み層３ｂが形成できる。
【００４７】
このように、第１エピタキシャル層２ａに不純物３ａをドーピングした後、第２エピタキシャル層２ｂを成長させることで埋め込み層３ｂを形成することにより、通常のイオン注入装置または通常のデポジションによる不純物ドーピングで、埋め込み層３ｂが形成できる。本実施形態の如く、高濃度のシリコン基板においては、集積回路装置等で採用されているような埋込み層の形成方法では、所望の段差を有する埋め込み層が形成されない恐れがある。また、エピタキシャル層形成後に、基板１とエピタキシャル層の界面にイオン注入を行って埋め込み層を形成する方法では、高加速のイオン注入装置が必要であり、装置の制約が大きい上、エピタキシャル層が厚い場合にはコントロールが困難である。
【００４８】
しかし、本実施形態によれば、高濃度シリコン基板１を有するデバイスであっても、イオン注入装置の制約を受けずに、基板１と所望の段差を有する埋め込み層３ｂが形成できるものである。
【００４９】
そして、埋め込み層の上方に、動作領域となる所望の拡散領域を形成すれば、電流経路となるエピタキシャル層の抵抗を大幅に低減した半導体装置が実現できる。
【００５０】
これにより、必要耐圧を確保したまま、例えばショットキーバリアダイオードであれば低ＶＦ化を、またバイポーラトランジスタであれば低飽和化を実現できる。
【００５１】
次に、図２から図４を参照して、上記の埋込み層を有するショットキーバリアダイオードについて説明する。
【００５２】
本発明のショットキーバリアダイオード２０は、一導電型高濃度半導体基板１１と、一導電型エピタキシャル層１２と、ショットキー金属層１７と、逆導電型領域１５と、高濃度の一導電型埋込み層１３ｂとから構成される。
【００５３】
一導電型高濃度半導体基板１１は、例えば４．５×１０１９〜６×１０１９ｃｍ―３程度の不純物濃度のリン（Ｐ）がドープされたＮ＋型のシリコン基板１１である。
【００５４】
一導電型エピタキシャル層１２は、Ｎ＋型シリコン基板１１上に設けられ、必要耐圧に応じて２×１０１５ｃｍ―３程度の不純物濃度を有する。後に詳述するが、このＮ型エピタキシャル層１２は、同じ不純物濃度の第１のＮ型エピタキシャル層１２ａ上に第２のＮ型エピタキシャル層１２ｂを成長させたものである。
【００５５】
ショットキー金属層１７は、エピタキシャル層１２表面に設けた酸化膜１６を所望のパターンで開口してショットキー接合領域Ｓｒを露出し、そこに蒸着した金属層である。熱処理によりシリサイド化し、エピタキシャル層１２表面とショットキー接合を形成する。
【００５６】
Ｐ＋型領域１５は、ショットキー金属層１７とエピタキシャル層１２とのショットキー接合領域Ｓｒ外周のエピタキシャル層１２表面に、イオンドーピング後拡散した領域であり、ショットキーバリアダイオードの耐圧を確保するために深さ１．０μｍ〜６．０μｍ（１５Ｖ〜１８０Ｖ系の場合）程度に形成される。尚、この深さは必要耐圧により適宜変化するものである。
【００５７】
埋込み層１３ｂは、ショットキー接合領域Ｓｒの下方のエピタキシャル層１２に設けられ、一部が前記基板１１と接する高濃度不純物領域である。この高濃度不純物は、基板１と同じＮ＋型のリン（Ｐ）、アンチモン（Ｓｂ）、ヒ素（Ａｓ）等であり、１×１０２０ｃｍ―３程度の不純物濃度を有する。
【００５８】
また、埋込み層１３ｂは、Ｐ＋型領域１５からの空乏層が充分広がる程度に、Ｐ＋型領域１５と十分離間して配置され、埋込み層１３ｂの上部は、Ｐ＋型領域１５の底部よりも上方に位置するように設ける。この埋込み層１３ｂにより、Ｎ＋型基板１はあたかも凸形状になり、ショットキー接合領域Ｓｒの下方では、実質エピタキシャル層１２（１２ｂ）の厚みが大幅に薄くなり、Ｐ＋型領域１５の下方では、形成時のエピタキシャル層１２（１２ｂ）の厚みが保持される。
【００５９】
従来のショットキーバリアダイオードでは、耐圧確保のために設けるＰ＋型領域のため、この深さに対応したエピタキシャル層を設ける必要があり、ショットキー接合領域下方では、この深さ分のエピタキシャル層の抵抗分が増え、順方向電圧ＶＦが増加し易くなる傾向があった。
【００６０】
しかし、本実施形態によれば、ショットキー接合領域Ｓｒ下方のエピタキシャル層１２ｂの膜厚を実質薄く、Ｐ＋型領域１５下方では従来の膜厚を確保できるので、従来通りの耐圧を維持しつつ、エピタキシャル層１２ｂの抵抗分を低減し、低ＶＦを図ることができる。
【００６１】
更に、図３から図４を参照して、上記の埋込み層１３ｂを有するショットキーバリアダイオード２０の製造方法を説明する。
【００６２】
本発明のショットキーバリアダイオードの製造方法は、一導電型の高濃度半導体基板上に第１の一導電型エピタキシャル層を形成する工程と、第１の一導電型エピタキシャル層表面に高濃度一導電型不純物を導入する工程と、第１の一導電型エピタキシャル層上に第２の一導電型エピタキシャル層を形成するとともに高濃度一導電型不純物を拡散して埋込み層を形成する工程と、埋込み層の外側で第２のエピタキシャル層表面に逆導電型領域を形成する工程と、逆導電型不純物の内側で埋込み層上方の第２のエピタキシャル層表面とショットキー接合を形成するショットキー金属層を形成する工程とから構成される。
【００６３】
第１工程（図３（Ａ）参照）。一導電型の高濃度半導体基板１１上に第１の一導電型エピタキシャル層１２ａを形成する工程。
【００６４】
まず、高濃度のシリコン基板１１を準備する。高濃度シリコン基板１１は、例えば４．５×１０１９〜６×１０１９ｃｍ―３程度の不純物濃度のリン（Ｐ）がドープされたＮ＋型のシリコン基板１１である。
【００６５】
このＮ＋型シリコン基板１１表面に、第１のＮ型エピタキシャル層１２ａを薄い膜厚で成長させる。これは、Ｎ＋型シリコン基板１１と所望の段差を有する埋込み層１３ｂを形成するために必要となる低濃度の領域である。本実施形態においては、埋め込み層１３ｂによりＮ＋型シリコン基板１１を実質凸形状にすることで、エピタキシャル層の膜厚を部分的に薄くし、ショットキーバリアダイオードの電流経路となるエピタキシャル層の抵抗を低減する。つまり、埋め込み層１３ｂ上部と基板１１との間には、所定の段差を形成する必要があり、そのために、埋め込み層１３ｂとなる高濃度不純物をドーピングする低濃度領域を形成するものである。
【００６６】
このような埋め込み層１３ｂの形成において、本実施形態の如く、基板の不純物濃度が高い場合には、その基板に高濃度不純物をドーピングして上方拡散を行っても高濃度基板１１と所望の段差を有する埋込み層が得られない恐れがある。そこで、高濃度シリコン基板１１上に低濃度の領域を形成し、そこに高濃度不純物をドーピングすることにより、所望の埋込み層の形状を得るものである。
【００６７】
即ち、第１のエピタキシャル層１２ａの膜厚は、最低限、不純物が導入できる程度に薄いものでよい。しかし、後に詳述するが、以降の工程における熱処理により、Ｎ＋型シリコン基板１１から第１のＮ型エピタキシャル層１２ａへのオートドーピングが起こるので、少なくともオートドーピングを抑制できる程度の膜厚に形成するとよい。つまり、熱処理工程において、Ｎ＋型基板１１から、第１のＮ型エピタキシャル層１２ａへの這い上がり分を考慮した膜厚以上に形成する。
【００６８】
また、第１エピタキシャル層１２ａが必要以上に厚いと高濃度不純物が下方に拡散しても、高濃度シリコン基板１１に達せず、埋込み層１３ｂと高濃度シリコン基板１１の間に不純物濃度の低いエピタキシャル層１２ａが配置されることになる。つまり、第１のエピタキシャル層１２ａの膜厚は、這い上がり分を考慮した程度の膜厚で十分であり、２μｍ〜２．５μｍ程度が好適である。
【００６９】
第１のＮ型エピタキシャル層１２ａの不純物濃度は、例えば、２×１０１５ｃｍ―３程度であるが、これは、必要耐圧に応じて適宜選択する。
【００７０】
第２工程（図３（Ｂ）参照）：第１の一導電型エピタキシャル層１２ａ表面に高濃度一導電型不純物１３ａを導入する工程。
【００７１】
第１のＮ型エピタキシャル層１２ａの表面を酸化膜等でマスキングし、所望の位置を開口して、埋込み層１３ｂを形成用の高濃度不純物１３ａをドーピングする。この高濃度不純物１３ａは、基板１と同じＮ＋型の不純物であり、不純物濃度は、１×１０２０ｃｍ―３程度になるように、ドーピングする。不純物は、リン（Ｐ）又はヒ素（Ａｓ）であればイオン注入によりドーピングする。イオン注入の条件は、加速電圧１００ｋｅＶ、ドーズ量１×１０１６ｃｍ−２程度である。また、ＰＯＣｌ３のデポジションによりリンをドープしてもいし、アンチモン含有の液体ソースの塗布によりアンチモン（Ｓｂ）をドープしても良い。
【００７２】
このように本実施形態では、通常のイオン注入条件または、デポジションにより埋め込み層用の不純物がドーピングできる。これにより後に詳述するが、高濃度基板１を有するデバイスにおいて、高加速イオン注入装置を用いなくても、高濃度基板１と所望の段差を有する埋め込み層が形成できる。
【００７３】
第３工程（図３（Ｃ）参照）：第１の一導電型エピタキシャル層１２ａ上に第２の一導電型エピタキシャル層１２ｂを形成するとともに高濃度一導電型不純物１３ａを拡散して埋込み層１３ｂを形成する工程。
【００７４】
第１のＮ型エピタキシャル層１２ａ上に、同程度の不純物濃度を有する第２のＮ型エピタキシャル層１２ｂを成長させる。第２のＮ型エピタキシャル層１２ｂは、所望の耐圧を確保できる厚みとする。この厚みは例えば２μｍ（低耐圧系）〜１７μｍ（高耐圧系）程度である。このとき、前述の如く、第１のＮ型エピタキシャル層１２ａが、基板からの這い上がりを考慮した厚みに形成されており、基板１１からのオートドーピングは実質第１のＮ型エピタキシャル層１２ａで抑制され、第２のエピタキシャル層１２ｂへの影響はほとんどないと考えて良い。すなわち、第１のエピタキシャル層１２ａを所定の膜厚（２．０μｍ〜２．５μｍ）に形成することにより、耐圧は第２のエピタキシャル層１２ｂの不純物濃度と厚みにより、高精度にコントロールできる。
【００７５】
第２のエピタキシャル層１２ｂの形成と同時に、高濃度不純物１３ａは上下に拡散し、下方では高濃度基板１１と接し、上方は、第２のエピタキシャル層１２ｂ中に拡散する。これにより、基板１１と所定の段差を有する埋め込み層１３ｂが形成され、基板１１は実質凸形状となる。一方第２のエピタキシャル層１２ｂには、部分的に浅い領域と当初の厚みが残る領域とが形成される。
【００７６】
このように、第１エピタキシャル層１２ａに不純物１３ａをドーピングした後、第２エピタキシャル層１２ｂを成長させることで埋め込み層１３ｂを形成することにより、通常のイオン注入装置または通常のデポジションによる不純物ドーピングで、埋め込み層が形成できる。本実施形態の如く、高濃度のシリコン基板においては、集積回路装置等で採用されているように基板表面に高濃度の不純物をドーピングした後エピタキシャル層を形成しても、所望の段差を有する埋め込み層が形成されない恐れがある。また、エピタキシャル層形成後に、基板１とエピタキシャル層の界面にイオン注入を行って埋め込み層を形成する方法では、高加速のイオン注入装置を用いる必要があり、装置の制約が大きい。更に、ショットキーバリアダイオードでは、動作領域の周囲に深いＰ＋型領域を設けるため、エピタキシャル層が厚くなっており、この様な場合は高加速のイオン注入装置であってもコントロールが困難である。
【００７７】
しかし、本実施形態によれば、高濃度基板１を有するディスクリートのショットキーバリアダイオードであっても、イオン注入装置の制約を受けずに、基板１と所望の段差を有する埋め込み層が形成できるものである。
【００７８】
この埋込み層１３ｂにより、基板に凸形状の領域が形成され、ショットキー接合領域の下方では、実質エピタキシャル層の厚みが薄くなり、Ｐ＋型領域１５の下方では、当初のエピタキシャル層の厚みが保持される。
【００７９】
第４工程（図４（Ａ）参照）：埋込み層１３ｂの外側で第２のエピタキシャル層１２ｂ表面に逆導電型領域１５を形成する工程。
【００８０】
埋込み層１３ｂの外側、つまりショットキー接合領域Ｓｒの外側の第２のエピタキシャル層１２ｂ表面にＰ＋型の不純物を（条件：例えば液体ボロンソースを塗布し、９５０℃ １００分デポジション（ＲＳ＝約３０Ω／□）後に１０４０℃ ９０分（Ｘｊ＝約１．３μｍ））拡散し、Ｐ＋型領域１５を形成する。この領域によりエピタキシャル層１２内に空乏層を拡げ、耐圧を確保する。このＰ＋型領域１５の深さは耐圧に応じて１．０μｍ〜６．０μｍ程度の深さに形成される。このとき、前の工程において埋め込み層１３ｂは、Ｐ＋型領域１５からの空乏層が充分広がる程度に十分離間して形成されている。また、Ｐ＋型領域１５の底部（ｂ）は、埋込み層１３ｂの上部（ａ）よりも下方になるように拡散形成される。
【００８１】
第５工程（図４（Ｂ）（Ｃ）参照）：逆導電型領域１５の内側で埋込み層１３ｂ上方の第２のエピタキシャル層１２ｂ表面とショットキー接合を形成するショットキー金属層１７を形成する工程。
【００８２】
第２エピタキシャル層１２ｂ表面を酸化膜１６で覆い、ショットキー接合領域Ｓｒとなる、Ｐ＋型領域１５の内側で埋込み層１３ｂ上方の第２のエピタキシャル層１２ｂ表面を選択的に窓あけするフォトリソグラフィ工程を行う（図４（Ｂ））。
【００８３】
露出したエピタキシャル層表面に、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）等のショットキー金属層１７を蒸着する。その後、シリサイド化のため、４００℃〜６００℃程度の熱処理を行う。この熱処理は金属およびショットキーバリアダイオードの順方向電圧ＶＦまたは逆方向電流ＩＲにより所定の条件を適宜選択する。例えば、Ｍｏであれば、４２５℃でＮ２等の不活性ガス雰囲気で２０分程度の処理を行う。これにより、ショットキー金属層１７と、エピタキシャル層１２ｂとのショットキー接合が形成される（図４（Ｃ））。
【００８４】
その後、ショットキー金属層１７を覆い、Ａｌ等からなる表面電極層１８を全面に形成し、ＳｉＮなどによるパッシべーション膜１９を形成して図２に示す最終構造を得る。
【００８５】
【発明の効果】
本発明に依れば以下に示す数々の効果が得られる。
【００８６】
第１に、本発明の半導体装置の埋込み層の形成方法によれば、高濃度のシリコン基板を有するディスクリートデバイスの埋込み層を容易に、また高精度に形成できる。高濃度の基板では、埋込み層用の不純物を導入して拡散しても、基板と所望の段差を有する埋込み層が得られない恐れがある。しかし、本実施形態の如く、高濃度基板上に、低濃度の第１のエピタキシャル層を積層し、そこに埋込み用の不純物を導入して、第２のエピタキシャル層の成長と共に上方に拡散させることにより、高濃度基板と所望の段差を有する埋込み層が実現できる。これにより、高濃度基板は実質凸形状となり、エピタキシャル層の厚みを部分的に薄くすることができる。このとき、埋め込み層用の不純物は、通常のイオン注入装置又は通常のデポジションによりドーピングできる。すなわち、高濃度基板を有するディスクリートデバイスにおいて、例えば耐圧とエピタキシャル層の抵抗等、従来トレードオフの関係にあった特性を、高加速のイオン注入装置を用いずに両立させることができる。
【００８７】
第２に、第１のエピタキシャル層の膜厚を、基板からのオートドーピングが抑制できる程度の膜厚にすることで、耐圧は第２のエピタキシャル層の膜厚のみによりコントロールできる。
【００８８】
第３に、本発明のショットキーバリアダイオードによれば、エピタキシャル層中に、基板に一部が接する埋込み層を形成することにより、Ｐ＋型領域部分のエピタキシャル層は従来通りの厚みを確保しつつ、ショットキー接合領域下方のエピタキシャル層の膜厚を実質薄くできる。これにより、所望の耐圧を維持しつつ、エピタキシャル層の抵抗分を低減し、低ＶＦを図ることができる。
【００８９】
具体的には、従来と同一チップサイズの場合、従来構造よりも低いＶＦ特性のショットキーバリアダイオードを実現できる。エピタキシャル層の厚みは低耐圧系で２μｍ、高耐圧系で１７μｍであり、低耐圧系においては、約５０％のエピタキシャル層抵抗の低減が可能である。
【００９０】
また、本発明のショットキーバリアダイオードの製造方法によれば、第１のエピタキシャル層に埋込み層となる不純物をイオン注入後、第２のエピタキシャル層の成長と共に埋込み層を形成できる。第１のエピタキシャル層は２μｍ〜２．５μｍと薄いので、高加速のイオン注入装置を用いる必要もなく、注入のコントロールも容易である。
【００９１】
つまり、従来の製造装置を用いて、耐圧と、低ＶＦを両立したショットキーバリアダイオードの製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の半導体装置の埋込み層形成方法を説明するための断面図である。
【図２】本発明のショットキーバリアダイオードを説明するための断面図である。
【図３】本発明のショットキーバリアダイオードの製造方法を説明するための断面図である。
【図４】本発明のショットキーバリアダイオードの製造方法を説明するための断面図である。
【図５】従来のショットキーバリアダイオードを説明する断面図である。
【図６】従来のショットキーバリアダイオードの製造方法を説明するための断面図である。
【符号の説明】
１ Ｎ＋型半導体基板
２ａ 第１のＮ型エピタキシャル層
２ｂ 第２のＮ型エピタキシャル層
３ａ 高濃度不純物
３ｂ 埋め込み層
１１ Ｎ＋型半導体基板
１２ａ 第１のＮ型エピタキシャル層
１２ｂ 第２のＮ型エピタキシャル層
１３ａ 高濃度不純物
１３ 埋め込み層
１４ アニュラーリング
１５ Ｐ＋型領域
１６ 酸化膜
１７ ショットキー金属層
１８ 表面電極層
１９ パッシベ−ション膜
２１ Ｎ＋型半導体基板
２２ Ｎ型エピタキシャル層
２４ アニュラーリング
２５ Ｐ＋型領域
２６ 酸化膜
２７ ショットキー金属層
２８ 表面電極層
【発明の属する技術分野】
本発明は、半導体装置の埋込み層形成方法ならびにショットキーバリアダイオードおよびその製造方法に関し、特に低ＶＦと耐圧確保を兼ね備えた半導体装置の埋込み層形成方法ならびにショットキーバリアダイオードおよびその製造方法に関する。
【０００２】
【従来の技術】
シリコン半導体基板と金属層とで形成されるショットキー接合は、その障壁により整流作用を有するため、ショットキーバリアダイオードとして一般的に広く利用されている。
【０００３】
図５は、従来のショットキーバリアダイオード３０を示す断面図である。
【０００４】
Ｎ＋型半導体基板２１にＮ型エピタキシャル層２２を積層し、Ｎ型エピタキシャル層２２表面とショットキー接合を形成するショットキー金属層２７を設ける。この金属層２７は例えばＴｉである。更に金属層２７全面を覆ってＡｌ等よりなる表面電極層２８を設ける。ショットキー接合を形成するショットキー接合領域Ｓｒの外周にはＰ＋型領域２５が設けられ、更に外側にアニュラーリング２４が設けられる。
【０００５】
図６を用いて従来のショットキーバリアダイオード２０の製造方法を説明する。
【０００６】
まず、Ｎ＋型半導体基板２１にＮ型エピタキシャル層２２を積層する。ショットキー接合領域Ｓｒの周囲にはＰ＋型不純物を拡散しＰ＋型領域２５を形成する。このＰ＋型領域２５は、空乏層を拡げることによりショットキーバリアダイオードの耐圧を確保するために設けられる。更に、チップの外周部分にＮ＋型不純物を拡散し、Ｎエピタキシャル層２２上部（酸化膜界面）での反転層がチップ外周まで広がるのを防止（リーク防止）し、耐圧低下を防止するアニュラーリング２４を形成する（図６（Ａ））。
【０００７】
その後、全面に設けた酸化膜２６を選択的に窓あけするフォトリソグラフィ工程によりショットキー接合領域ＳｒのＮ型エピタキシャル層２２を露出する（図６（Ｂ））。そこに、例えばＭｏ、Ｔｉ等の金属層２７を基板表面に蒸着して、シリサイド化のための熱処理を４００℃〜６００℃程度で行う。これにより、金属層２７は基板表面とショットキー接合を形成する。この時の金属層２７および温度に関しては、ショットキーバリアダイオードの順方向電圧ＶＦおよび逆方向電流ＩＲにより条件が異なるので、所望の値が得られるよう適宜選択する。一例としては、Ｍｏを用いる場合には４２５℃程度でＮ２等の不活性ガス雰囲気で２０分程度の熱処理い、ショットキー接合を形成する（図８（Ｃ））。
【０００８】
更に、全面に表面電極層２８を形成し、図５に示す最終構造を得る。
【０００９】
このように、従来のショットキーバリアダイオードにおいては、耐圧を確保するために深いＰ＋型領域２５を設けており、エピタキシャル層２２の深さはＰ＋型領域２５の深さに制約される。（例えば、特許文献１参照。）
そこで、エピタキシャル層内の一部分に埋込み層を形成することによりエピタキシャル層の厚みを部分的に狭めれば、エピタキシャル層による抵抗分を抑えることができる。例えば、目的は異なるが集積回路装置等においては、低濃度のＰ−型シリコン基板表面に高濃度のＮ＋型不純物領域を形成後、基板上にエピタキシャル層を成長させて、埋込み層を形成している。（例えば、特許文献２参照。）。
【００１０】
【特許文献１】
特開２０００−３６６０７号公報 （第１頁、第３図）
【００１１】
【特許文献２】
特許第３０８４７３２号公報 （第２頁、第１図）
【００１２】
【発明が解決しようとする課題】
ショットキーバリアダイオードでは、図５の如く耐圧を確保するため高濃度不純物領域２５をエピタキシャル層２２に形成する。この領域は、Ｐ型領域２５の曲率半径で耐圧の制約もあるため、ある程度深く形成する必要がある。しかし、その分、エピタキシャル層２２も厚く形成する必要があり、電流経路となるショットキー接合領域Ｓｒ直下のエピタキシャル層２２による抵抗分が増大してしまう問題がある。
【００１３】
そこで、エピタキシャル層２２内の一部分に埋込み層を形成することによりエピタキシャル層２２の厚みを部分的に狭めれば、エピタキシャル層２２による抵抗分を抑えることができる。このとき、一般的には埋め込み層は、上述の集積回路装置等の如く基板表面に高濃度不純物をドーピング後、エピタキシャル層を成長させる方法で形成される。しかし、特にディスクリートの半導体デバイスにおいては、不純物濃度が高いシリコン基板を用いるため、所望の埋め込み層の形状を得にくい場合がある。すなわち、埋め込み層により、高濃度の基板を実質凸形状にして、エピタキシャル層を部分的に薄くしたいのであるが、基板が高濃度であるため、ドーピングされた高濃度不純物から所望の段差を有する埋め込み層が形成できない恐れがある。
【００１４】
このため、例えば高周波用トランジスタなどでは、エピタキシャル層を形成後、高加速イオン注入で埋込み層を形成する方法も知られている。高周波用途のディスクリートデバイスではエピタキシャル層の厚みが薄いため、比較的容易に基板との段差の大きい埋込み層を形成でき、エピタキシャル層の厚みを実質浅い部分と深い部分で使い分けることができる。
【００１５】
しかし、エピタキシャル層成長後にイオン注入で埋込み層を形成する場合は、高加速のイオン注入装置が必要となるため設備制約等が大きい。また、上記のショットキーバリアダイオードの如くエピタキシャル層の厚みが厚い場合には、イオン注入のコントロールも困難である。
【００１６】
【課題を解決するための手段】
本発明は、かかる課題に鑑みてなされ、第１に、一導電型の高濃度半導体基板上に第１の一導電型エピタキシャル層を形成する工程と、前記第１の一導電型エピタキシャル層表面に高濃度不純物を導入する工程と、前記第１の一導電型エピタキシャル層上に第２の一導電型エピタキシャル層を形成するとともに前記高濃度不純物を拡散して埋込み層を形成する工程とを具備することにより解決するものである。
【００１７】
また、前記埋込み層は、一導電型の不純物領域であり、前記基板と同程度の不純物濃度を有することを特徴とするものである。 また、前記第１の一導電型エピタキシャル層は、少なくとも前記高濃度半導体基板から前記第１の一導電型エピタキシャル層へのオートドーピングが抑制できる程度の膜厚に形成することを特徴とするものである。
【００１８】
また、前記第１の一導電型エピタキシャル層は、前記埋込み層の底部が前記基板に接する程度の膜厚に形成することを特徴とするものである。
【００１９】
また、前記第１の一導電型エピタキシャル層と前記第２の一導電型エピタキシャル層は同程度の不純物濃度を有することを特徴とするものである。
【００２０】
第２に、一導電型高濃度半導体基板と、該基板上に設けた一導電型エピタキシャル層と、前記エピタキシャル層表面とショットキー接合を形成するショットキー金属層と、前記ショットキー接合を形成する領域外周の前記エピタキシャル層表面に設けた逆導電型領域と、前記ショットキー接合を形成する領域の下方の前記エピタキシャル層に設けられ、一部が前記基板と接する高濃度の一導電型埋込み層とを具備することにより解決するものである。
【００２１】
また、前記埋込み層の上部は、前記逆導電型領域の底部よりも上方に位置することを特徴とするものである。
【００２２】
また、前記埋込み層は、前記逆導電型領域からの空乏層が充分広がる程度に該逆導電型領域と離間して配置することを特徴とするものである。
【００２３】
第３に、一導電型の高濃度半導体基板上に、内部に高濃度の一導電型埋込み層を有する一導電型エピタキシャル層を形成する工程と、前記エピタキシャル層表面に前記埋込み層の外側に位置する逆導電型領域を形成する工程と、前記逆導電型領域の内側で前記埋込み層上方の前記エピタキシャル層表面とショットキー接合を形成するショットキー金属層を形成する工程とを具備することにより解決するものである。
【００２４】
第４に、一導電型の高濃度半導体基板上に第１の一導電型エピタキシャル層を形成する工程と、前記第１の一導電型エピタキシャル層表面に高濃度一導電型不純物を導入する工程と、前記第１の一導電型エピタキシャル層上に第２の一導電型エピタキシャル層を形成するとともに前記高濃度一導電型不純物を拡散して埋込み層を形成する工程と、前記第２のエピタキシャル層表面に前記埋込み層の外側に位置する逆導電型領域を形成する工程と、前記逆導電型領域の内側で前記埋込み層上方の前記第２のエピタキシャル層表面とショットキー接合を形成するショットキー金属層を形成する工程とを具備することにより解決するものである。
【００２５】
また、前記第１の一導電型エピタキシャル層は、少なくとも、前記高濃度半導体基板から前記第１の一導電型エピタキシャル層へのオートドーピングが抑制できる程度の膜厚に形成することを特徴とするものである。
【００２６】
また、前記第１の一導電型エピタキシャル層と前記第２の一導電型エピタキシャル層は同程度の不純物濃度を有することを特徴とするものである。
【００２７】
また、前記埋込み層と前記高濃度半導体基板は同程度の不純物濃度を有することを特徴とするものである。
【００２８】
また、前記埋込み層の上部は、前記逆導電型領域の底部よりも上方に形成されることを特徴とするものである。
【００２９】
また、前記埋込み層は、前記逆導電型領域からの空乏層が充分広がる程度に該逆導電型領域と離間して形成されることを特徴とするものである。
【００３０】
【発明の実施の形態】
以下、図１から図４に本発明の実施の形態を説明する。まず、本発明の半導体装置の埋込み層形成方法について図１を用いて詳細に説明する。
【００３１】
本発明の半導体装置の埋込み層形成方法は、一導電型の高濃度半導体基板上に第１の一導電型エピタキシャル層を形成する工程と、前記第１の一導電型エピタキシャル層表面に高濃度不純物を導入する工程と、前記第１の一導電型エピタキシャル層上に第２の一導電型エピタキシャル層を形成するとともに前記高濃度不純物を拡散して埋込み層を形成する工程とから構成される。
【００３２】
第１の工程（図１（Ａ）参照）：一導電型の高濃度半導体基板１上に第１の一導電型エピタキシャル層２ａを形成する工程。
【００３３】
まず、高濃度の半導体基板１を準備する。本発明は、高濃度半導体基板１を有する半導体デバイスの埋め込み構造を実現するものであり、例えば、バイポーラトランジスタ、ショットキーバリアダイオード、またはＭＯＳＦＥＴ等、に適用可能である。
【００３４】
高濃度基板１は、例えばショットキーバリアダイオードであれば、例えば４．５×１０１９〜６×１０１９ｃｍ―３程度の不純物濃度のリン（Ｐ）がドープされたＮ＋型のシリコン基板１である。
【００３５】
また、ＮＰＮ型のバイポーラトランジスタであれば、例えば２×１０１８〜５×１０１８ｃｍ−３程度の不純物濃度のアンチモン（Ｓｂ）や、１×１０１９〜３．５×１０１９ｃｍ−３程度の不純物濃度のヒ素（Ａｓ）がドープされた基板であり、ＰＮＰ型のバイポーラトランジスタであれば、例えば５×１０１８〜３．５×１０１９ｃｍ−３程度の不純物濃度のボロン（Ｂ）がドープされた基板である。尚、図ではＮ＋型シリコン基板１を用いて説明する。
【００３６】
このＮ＋型基板１表面に、第１のＮ型エピタキシャル層２ａを薄い膜厚で成長させる。これは、Ｎ＋型基板１と所望の段差を有する埋込み層３ｂを形成するために必要となる低濃度の領域である。本実施形態においては、埋め込み層３ｂによりＮ＋型基板１を実質凸形状にすることで、エピタキシャル層２（２ｂ）の膜厚を部分的に薄くする。つまり、埋め込み層３ｂ上部と基板１との間には、所定の段差を形成する必要があり、そのために、埋め込み層３ｂとなる高濃度不純物をドーピングする低濃度領域を形成するものである。尚、ＰＮＰ型トランジスタであれば基板１と同導電型の第１のＰ型エピタキシャル層を形成する。
【００３７】
例えば、集積回路装置においては、一般的に低濃度の基板表面に不純物をドーピングし、その後基板上にエピタキシャル層を成長させると共に、埋込み層を形成する方法を採用する。しかし、本実施形態の如く、基板１の不純物濃度が高い場合には、その基板１に高濃度不純物をドーピングして上方拡散を行っても、埋込み層が部分的に凸形状となる所望の段差が得られない恐れがある。そこで、Ｎ＋型基板１上に低濃度の領域である第１のエピタキシャル層２ａを形成し、そこに高濃度不純物をドーピングする。これにより、後の工程で、Ｎ＋型基板１と所望の段差を有する埋込み層３ｂが形成できる。
【００３８】
即ち、第１のエピタキシャル層２ａの膜厚は、最低限、不純物が導入できる程度の薄いものでよい。しかし、後に詳述するが、以降の工程における熱処理により、Ｎ＋型基板１から第１のＮ型エピタキシャル層２ａへのオートドーピングが起こるので、少なくともそのオートドーピングを抑制できる程度の膜厚に形成するとよい。つまり、熱処理工程において、Ｎ＋型基板１から、第１のＮ型エピタキシャル層２ａへの這い上がり分を考慮した膜厚以上に形成する。
【００３９】
また、第１エピタキシャル層２ａが必要以上に厚いと埋込み層３ｂ用の高濃度不純物３ａが下方に拡散しても、高濃度シリコン基板１に達せず、埋込み層３ｂと高濃度シリコン基板１の間に不純物濃度の低いエピタキシャル層２ａが配置されることになる。つまり、第１のエピタキシャル層２ａの膜厚は、這い上がり分を考慮した程度の膜厚で十分であり、２μｍ〜２．５μｍ程度が好適である。尚、第１のＮ型エピタキシャル層２ａの不純物濃度は、必要耐圧に応じて適宜選択する。
【００４０】
第２工程（図１（Ｂ）参照）：前記第１の一導電型エピタキシャル層２ａ表面に高濃度不純物３ａを導入する工程。
【００４１】
第１のＮ型エピタキシャル層２ａの表面を酸化膜等でマスキングし、所望の位置を開口して、埋込み層３ｂ形成用の高濃度不純物３ａをドーピングする。この高濃度不純物３ａは、ショットキーバリアダイオード、またはＭＯＳＦＥＴであれば基板１と同じＮ＋型の例えばリン（Ｐ）またはヒ素（Ａｓ）である。イオン注入の条件は、通常のイオン注入装置で実施可能な例えば加速電圧１００ｋｅＶ、ドーズ量１×１０１６ｃｍ−２程度である。また、ＰＯＣｌ３のデポジションによりリンをドープしても良いし、アンチモン含有の液体ソースの塗布によりアンチモン（Ｓｂ）をドープしても良い。
【００４２】
また、ＰＮＰ形バイポーラトランジスタの場合は、Ｐ＋型の基板１に、基板１と同一導電型の不純物を導入するので、例えばボロン（Ｂ）を、デポジション、またはイオン注入でドーピングする。イオン注入条件は、Ｎ型の場合と同程度で、不純物濃度が１×１０２０ｃｍ―３程度でよい。
【００４３】
本実施形態では上記の如く、通常のイオン注入条件または、デポジションにより埋め込み層用の不純物がドーピングできる。これにより後に詳述するが、高濃度基板１を有するデバイスにおいて、高加速イオン注入装置を用いなくても、高濃度基板１と所望の段差を有する埋め込み層３ｂが形成できる。
【００４４】
第３工程（図１（Ｃ）参照）：前記第１の一導電型エピタキシャル層２ａ上に第２の一導電型エピタキシャル層２ｂを形成するとともに前記高濃度不純物３ａを拡散して埋込み層３ｂを形成することにある。
【００４５】
第１のＮ型エピタキシャル層２ａ上に、第１のエピタキシャル層２ａと同程度の不純物濃度を有する第２のＮ型エピタキシャル層２ｂを成長させる。第２のＮ型エピタキシャル層２ｂは、所望の耐圧を確保できる厚みとする。このとき、前述の如く、第１のＮ型エピタキシャル層２ａが、基板からの這い上がりを考慮した厚みに形成されているため、基板１からのオートドーピングは実質第１のＮ型エピタキシャル層２ａで抑制され、第２のエピタキシャル層２ｂへの影響はほとんどないと考えて良い。すなわち、第１のエピタキシャル層２ａを所定の膜厚（２．０μｍ〜２．５μｍ）に形成することで、耐圧は第２のエピタキシャル層２ｂの不純物濃度と厚みにより、高精度にコントロールできる。
【００４６】
第２のエピタキシャル層２ｂの形成と同時に、高濃度不純物３ａは上下に拡散し、下方では高濃度基板１と接し、上方は、第２のエピタキシャル層２ｂ中に拡散する。これにより、Ｎ＋型基板１と所定の段差を有する埋め込み層３ｂが形成され、Ｎ＋型基板１は実質凸形状となる。一方第１および第２のエピタキシャル層２ａ、２ｂには、部分的に浅い領域と当初の厚みが残る領域とが形成される。このとき、前述の如く第１のエピタキシャル層２ａが所定の厚みに形成されているので、Ｎ＋型基板が実質凸形状となるような埋込み層３ｂが形成できる。
【００４７】
このように、第１エピタキシャル層２ａに不純物３ａをドーピングした後、第２エピタキシャル層２ｂを成長させることで埋め込み層３ｂを形成することにより、通常のイオン注入装置または通常のデポジションによる不純物ドーピングで、埋め込み層３ｂが形成できる。本実施形態の如く、高濃度のシリコン基板においては、集積回路装置等で採用されているような埋込み層の形成方法では、所望の段差を有する埋め込み層が形成されない恐れがある。また、エピタキシャル層形成後に、基板１とエピタキシャル層の界面にイオン注入を行って埋め込み層を形成する方法では、高加速のイオン注入装置が必要であり、装置の制約が大きい上、エピタキシャル層が厚い場合にはコントロールが困難である。
【００４８】
しかし、本実施形態によれば、高濃度シリコン基板１を有するデバイスであっても、イオン注入装置の制約を受けずに、基板１と所望の段差を有する埋め込み層３ｂが形成できるものである。
【００４９】
そして、埋め込み層の上方に、動作領域となる所望の拡散領域を形成すれば、電流経路となるエピタキシャル層の抵抗を大幅に低減した半導体装置が実現できる。
【００５０】
これにより、必要耐圧を確保したまま、例えばショットキーバリアダイオードであれば低ＶＦ化を、またバイポーラトランジスタであれば低飽和化を実現できる。
【００５１】
次に、図２から図４を参照して、上記の埋込み層を有するショットキーバリアダイオードについて説明する。
【００５２】
本発明のショットキーバリアダイオード２０は、一導電型高濃度半導体基板１１と、一導電型エピタキシャル層１２と、ショットキー金属層１７と、逆導電型領域１５と、高濃度の一導電型埋込み層１３ｂとから構成される。
【００５３】
一導電型高濃度半導体基板１１は、例えば４．５×１０１９〜６×１０１９ｃｍ―３程度の不純物濃度のリン（Ｐ）がドープされたＮ＋型のシリコン基板１１である。
【００５４】
一導電型エピタキシャル層１２は、Ｎ＋型シリコン基板１１上に設けられ、必要耐圧に応じて２×１０１５ｃｍ―３程度の不純物濃度を有する。後に詳述するが、このＮ型エピタキシャル層１２は、同じ不純物濃度の第１のＮ型エピタキシャル層１２ａ上に第２のＮ型エピタキシャル層１２ｂを成長させたものである。
【００５５】
ショットキー金属層１７は、エピタキシャル層１２表面に設けた酸化膜１６を所望のパターンで開口してショットキー接合領域Ｓｒを露出し、そこに蒸着した金属層である。熱処理によりシリサイド化し、エピタキシャル層１２表面とショットキー接合を形成する。
【００５６】
Ｐ＋型領域１５は、ショットキー金属層１７とエピタキシャル層１２とのショットキー接合領域Ｓｒ外周のエピタキシャル層１２表面に、イオンドーピング後拡散した領域であり、ショットキーバリアダイオードの耐圧を確保するために深さ１．０μｍ〜６．０μｍ（１５Ｖ〜１８０Ｖ系の場合）程度に形成される。尚、この深さは必要耐圧により適宜変化するものである。
【００５７】
埋込み層１３ｂは、ショットキー接合領域Ｓｒの下方のエピタキシャル層１２に設けられ、一部が前記基板１１と接する高濃度不純物領域である。この高濃度不純物は、基板１と同じＮ＋型のリン（Ｐ）、アンチモン（Ｓｂ）、ヒ素（Ａｓ）等であり、１×１０２０ｃｍ―３程度の不純物濃度を有する。
【００５８】
また、埋込み層１３ｂは、Ｐ＋型領域１５からの空乏層が充分広がる程度に、Ｐ＋型領域１５と十分離間して配置され、埋込み層１３ｂの上部は、Ｐ＋型領域１５の底部よりも上方に位置するように設ける。この埋込み層１３ｂにより、Ｎ＋型基板１はあたかも凸形状になり、ショットキー接合領域Ｓｒの下方では、実質エピタキシャル層１２（１２ｂ）の厚みが大幅に薄くなり、Ｐ＋型領域１５の下方では、形成時のエピタキシャル層１２（１２ｂ）の厚みが保持される。
【００５９】
従来のショットキーバリアダイオードでは、耐圧確保のために設けるＰ＋型領域のため、この深さに対応したエピタキシャル層を設ける必要があり、ショットキー接合領域下方では、この深さ分のエピタキシャル層の抵抗分が増え、順方向電圧ＶＦが増加し易くなる傾向があった。
【００６０】
しかし、本実施形態によれば、ショットキー接合領域Ｓｒ下方のエピタキシャル層１２ｂの膜厚を実質薄く、Ｐ＋型領域１５下方では従来の膜厚を確保できるので、従来通りの耐圧を維持しつつ、エピタキシャル層１２ｂの抵抗分を低減し、低ＶＦを図ることができる。
【００６１】
更に、図３から図４を参照して、上記の埋込み層１３ｂを有するショットキーバリアダイオード２０の製造方法を説明する。
【００６２】
本発明のショットキーバリアダイオードの製造方法は、一導電型の高濃度半導体基板上に第１の一導電型エピタキシャル層を形成する工程と、第１の一導電型エピタキシャル層表面に高濃度一導電型不純物を導入する工程と、第１の一導電型エピタキシャル層上に第２の一導電型エピタキシャル層を形成するとともに高濃度一導電型不純物を拡散して埋込み層を形成する工程と、埋込み層の外側で第２のエピタキシャル層表面に逆導電型領域を形成する工程と、逆導電型不純物の内側で埋込み層上方の第２のエピタキシャル層表面とショットキー接合を形成するショットキー金属層を形成する工程とから構成される。
【００６３】
第１工程（図３（Ａ）参照）。一導電型の高濃度半導体基板１１上に第１の一導電型エピタキシャル層１２ａを形成する工程。
【００６４】
まず、高濃度のシリコン基板１１を準備する。高濃度シリコン基板１１は、例えば４．５×１０１９〜６×１０１９ｃｍ―３程度の不純物濃度のリン（Ｐ）がドープされたＮ＋型のシリコン基板１１である。
【００６５】
このＮ＋型シリコン基板１１表面に、第１のＮ型エピタキシャル層１２ａを薄い膜厚で成長させる。これは、Ｎ＋型シリコン基板１１と所望の段差を有する埋込み層１３ｂを形成するために必要となる低濃度の領域である。本実施形態においては、埋め込み層１３ｂによりＮ＋型シリコン基板１１を実質凸形状にすることで、エピタキシャル層の膜厚を部分的に薄くし、ショットキーバリアダイオードの電流経路となるエピタキシャル層の抵抗を低減する。つまり、埋め込み層１３ｂ上部と基板１１との間には、所定の段差を形成する必要があり、そのために、埋め込み層１３ｂとなる高濃度不純物をドーピングする低濃度領域を形成するものである。
【００６６】
このような埋め込み層１３ｂの形成において、本実施形態の如く、基板の不純物濃度が高い場合には、その基板に高濃度不純物をドーピングして上方拡散を行っても高濃度基板１１と所望の段差を有する埋込み層が得られない恐れがある。そこで、高濃度シリコン基板１１上に低濃度の領域を形成し、そこに高濃度不純物をドーピングすることにより、所望の埋込み層の形状を得るものである。
【００６７】
即ち、第１のエピタキシャル層１２ａの膜厚は、最低限、不純物が導入できる程度に薄いものでよい。しかし、後に詳述するが、以降の工程における熱処理により、Ｎ＋型シリコン基板１１から第１のＮ型エピタキシャル層１２ａへのオートドーピングが起こるので、少なくともオートドーピングを抑制できる程度の膜厚に形成するとよい。つまり、熱処理工程において、Ｎ＋型基板１１から、第１のＮ型エピタキシャル層１２ａへの這い上がり分を考慮した膜厚以上に形成する。
【００６８】
また、第１エピタキシャル層１２ａが必要以上に厚いと高濃度不純物が下方に拡散しても、高濃度シリコン基板１１に達せず、埋込み層１３ｂと高濃度シリコン基板１１の間に不純物濃度の低いエピタキシャル層１２ａが配置されることになる。つまり、第１のエピタキシャル層１２ａの膜厚は、這い上がり分を考慮した程度の膜厚で十分であり、２μｍ〜２．５μｍ程度が好適である。
【００６９】
第１のＮ型エピタキシャル層１２ａの不純物濃度は、例えば、２×１０１５ｃｍ―３程度であるが、これは、必要耐圧に応じて適宜選択する。
【００７０】
第２工程（図３（Ｂ）参照）：第１の一導電型エピタキシャル層１２ａ表面に高濃度一導電型不純物１３ａを導入する工程。
【００７１】
第１のＮ型エピタキシャル層１２ａの表面を酸化膜等でマスキングし、所望の位置を開口して、埋込み層１３ｂを形成用の高濃度不純物１３ａをドーピングする。この高濃度不純物１３ａは、基板１と同じＮ＋型の不純物であり、不純物濃度は、１×１０２０ｃｍ―３程度になるように、ドーピングする。不純物は、リン（Ｐ）又はヒ素（Ａｓ）であればイオン注入によりドーピングする。イオン注入の条件は、加速電圧１００ｋｅＶ、ドーズ量１×１０１６ｃｍ−２程度である。また、ＰＯＣｌ３のデポジションによりリンをドープしてもいし、アンチモン含有の液体ソースの塗布によりアンチモン（Ｓｂ）をドープしても良い。
【００７２】
このように本実施形態では、通常のイオン注入条件または、デポジションにより埋め込み層用の不純物がドーピングできる。これにより後に詳述するが、高濃度基板１を有するデバイスにおいて、高加速イオン注入装置を用いなくても、高濃度基板１と所望の段差を有する埋め込み層が形成できる。
【００７３】
第３工程（図３（Ｃ）参照）：第１の一導電型エピタキシャル層１２ａ上に第２の一導電型エピタキシャル層１２ｂを形成するとともに高濃度一導電型不純物１３ａを拡散して埋込み層１３ｂを形成する工程。
【００７４】
第１のＮ型エピタキシャル層１２ａ上に、同程度の不純物濃度を有する第２のＮ型エピタキシャル層１２ｂを成長させる。第２のＮ型エピタキシャル層１２ｂは、所望の耐圧を確保できる厚みとする。この厚みは例えば２μｍ（低耐圧系）〜１７μｍ（高耐圧系）程度である。このとき、前述の如く、第１のＮ型エピタキシャル層１２ａが、基板からの這い上がりを考慮した厚みに形成されており、基板１１からのオートドーピングは実質第１のＮ型エピタキシャル層１２ａで抑制され、第２のエピタキシャル層１２ｂへの影響はほとんどないと考えて良い。すなわち、第１のエピタキシャル層１２ａを所定の膜厚（２．０μｍ〜２．５μｍ）に形成することにより、耐圧は第２のエピタキシャル層１２ｂの不純物濃度と厚みにより、高精度にコントロールできる。
【００７５】
第２のエピタキシャル層１２ｂの形成と同時に、高濃度不純物１３ａは上下に拡散し、下方では高濃度基板１１と接し、上方は、第２のエピタキシャル層１２ｂ中に拡散する。これにより、基板１１と所定の段差を有する埋め込み層１３ｂが形成され、基板１１は実質凸形状となる。一方第２のエピタキシャル層１２ｂには、部分的に浅い領域と当初の厚みが残る領域とが形成される。
【００７６】
このように、第１エピタキシャル層１２ａに不純物１３ａをドーピングした後、第２エピタキシャル層１２ｂを成長させることで埋め込み層１３ｂを形成することにより、通常のイオン注入装置または通常のデポジションによる不純物ドーピングで、埋め込み層が形成できる。本実施形態の如く、高濃度のシリコン基板においては、集積回路装置等で採用されているように基板表面に高濃度の不純物をドーピングした後エピタキシャル層を形成しても、所望の段差を有する埋め込み層が形成されない恐れがある。また、エピタキシャル層形成後に、基板１とエピタキシャル層の界面にイオン注入を行って埋め込み層を形成する方法では、高加速のイオン注入装置を用いる必要があり、装置の制約が大きい。更に、ショットキーバリアダイオードでは、動作領域の周囲に深いＰ＋型領域を設けるため、エピタキシャル層が厚くなっており、この様な場合は高加速のイオン注入装置であってもコントロールが困難である。
【００７７】
しかし、本実施形態によれば、高濃度基板１を有するディスクリートのショットキーバリアダイオードであっても、イオン注入装置の制約を受けずに、基板１と所望の段差を有する埋め込み層が形成できるものである。
【００７８】
この埋込み層１３ｂにより、基板に凸形状の領域が形成され、ショットキー接合領域の下方では、実質エピタキシャル層の厚みが薄くなり、Ｐ＋型領域１５の下方では、当初のエピタキシャル層の厚みが保持される。
【００７９】
第４工程（図４（Ａ）参照）：埋込み層１３ｂの外側で第２のエピタキシャル層１２ｂ表面に逆導電型領域１５を形成する工程。
【００８０】
埋込み層１３ｂの外側、つまりショットキー接合領域Ｓｒの外側の第２のエピタキシャル層１２ｂ表面にＰ＋型の不純物を（条件：例えば液体ボロンソースを塗布し、９５０℃ １００分デポジション（ＲＳ＝約３０Ω／□）後に１０４０℃ ９０分（Ｘｊ＝約１．３μｍ））拡散し、Ｐ＋型領域１５を形成する。この領域によりエピタキシャル層１２内に空乏層を拡げ、耐圧を確保する。このＰ＋型領域１５の深さは耐圧に応じて１．０μｍ〜６．０μｍ程度の深さに形成される。このとき、前の工程において埋め込み層１３ｂは、Ｐ＋型領域１５からの空乏層が充分広がる程度に十分離間して形成されている。また、Ｐ＋型領域１５の底部（ｂ）は、埋込み層１３ｂの上部（ａ）よりも下方になるように拡散形成される。
【００８１】
第５工程（図４（Ｂ）（Ｃ）参照）：逆導電型領域１５の内側で埋込み層１３ｂ上方の第２のエピタキシャル層１２ｂ表面とショットキー接合を形成するショットキー金属層１７を形成する工程。
【００８２】
第２エピタキシャル層１２ｂ表面を酸化膜１６で覆い、ショットキー接合領域Ｓｒとなる、Ｐ＋型領域１５の内側で埋込み層１３ｂ上方の第２のエピタキシャル層１２ｂ表面を選択的に窓あけするフォトリソグラフィ工程を行う（図４（Ｂ））。
【００８３】
露出したエピタキシャル層表面に、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）等のショットキー金属層１７を蒸着する。その後、シリサイド化のため、４００℃〜６００℃程度の熱処理を行う。この熱処理は金属およびショットキーバリアダイオードの順方向電圧ＶＦまたは逆方向電流ＩＲにより所定の条件を適宜選択する。例えば、Ｍｏであれば、４２５℃でＮ２等の不活性ガス雰囲気で２０分程度の処理を行う。これにより、ショットキー金属層１７と、エピタキシャル層１２ｂとのショットキー接合が形成される（図４（Ｃ））。
【００８４】
その後、ショットキー金属層１７を覆い、Ａｌ等からなる表面電極層１８を全面に形成し、ＳｉＮなどによるパッシべーション膜１９を形成して図２に示す最終構造を得る。
【００８５】
【発明の効果】
本発明に依れば以下に示す数々の効果が得られる。
【００８６】
第１に、本発明の半導体装置の埋込み層の形成方法によれば、高濃度のシリコン基板を有するディスクリートデバイスの埋込み層を容易に、また高精度に形成できる。高濃度の基板では、埋込み層用の不純物を導入して拡散しても、基板と所望の段差を有する埋込み層が得られない恐れがある。しかし、本実施形態の如く、高濃度基板上に、低濃度の第１のエピタキシャル層を積層し、そこに埋込み用の不純物を導入して、第２のエピタキシャル層の成長と共に上方に拡散させることにより、高濃度基板と所望の段差を有する埋込み層が実現できる。これにより、高濃度基板は実質凸形状となり、エピタキシャル層の厚みを部分的に薄くすることができる。このとき、埋め込み層用の不純物は、通常のイオン注入装置又は通常のデポジションによりドーピングできる。すなわち、高濃度基板を有するディスクリートデバイスにおいて、例えば耐圧とエピタキシャル層の抵抗等、従来トレードオフの関係にあった特性を、高加速のイオン注入装置を用いずに両立させることができる。
【００８７】
第２に、第１のエピタキシャル層の膜厚を、基板からのオートドーピングが抑制できる程度の膜厚にすることで、耐圧は第２のエピタキシャル層の膜厚のみによりコントロールできる。
【００８８】
第３に、本発明のショットキーバリアダイオードによれば、エピタキシャル層中に、基板に一部が接する埋込み層を形成することにより、Ｐ＋型領域部分のエピタキシャル層は従来通りの厚みを確保しつつ、ショットキー接合領域下方のエピタキシャル層の膜厚を実質薄くできる。これにより、所望の耐圧を維持しつつ、エピタキシャル層の抵抗分を低減し、低ＶＦを図ることができる。
【００８９】
具体的には、従来と同一チップサイズの場合、従来構造よりも低いＶＦ特性のショットキーバリアダイオードを実現できる。エピタキシャル層の厚みは低耐圧系で２μｍ、高耐圧系で１７μｍであり、低耐圧系においては、約５０％のエピタキシャル層抵抗の低減が可能である。
【００９０】
また、本発明のショットキーバリアダイオードの製造方法によれば、第１のエピタキシャル層に埋込み層となる不純物をイオン注入後、第２のエピタキシャル層の成長と共に埋込み層を形成できる。第１のエピタキシャル層は２μｍ〜２．５μｍと薄いので、高加速のイオン注入装置を用いる必要もなく、注入のコントロールも容易である。
【００９１】
つまり、従来の製造装置を用いて、耐圧と、低ＶＦを両立したショットキーバリアダイオードの製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の半導体装置の埋込み層形成方法を説明するための断面図である。
【図２】本発明のショットキーバリアダイオードを説明するための断面図である。
【図３】本発明のショットキーバリアダイオードの製造方法を説明するための断面図である。
【図４】本発明のショットキーバリアダイオードの製造方法を説明するための断面図である。
【図５】従来のショットキーバリアダイオードを説明する断面図である。
【図６】従来のショットキーバリアダイオードの製造方法を説明するための断面図である。
【符号の説明】
１ Ｎ＋型半導体基板
２ａ 第１のＮ型エピタキシャル層
２ｂ 第２のＮ型エピタキシャル層
３ａ 高濃度不純物
３ｂ 埋め込み層
１１ Ｎ＋型半導体基板
１２ａ 第１のＮ型エピタキシャル層
１２ｂ 第２のＮ型エピタキシャル層
１３ａ 高濃度不純物
１３ 埋め込み層
１４ アニュラーリング
１５ Ｐ＋型領域
１６ 酸化膜
１７ ショットキー金属層
１８ 表面電極層
１９ パッシベ−ション膜
２１ Ｎ＋型半導体基板
２２ Ｎ型エピタキシャル層
２４ アニュラーリング
２５ Ｐ＋型領域
２６ 酸化膜
２７ ショットキー金属層
２８ 表面電極層
Claims (15)
- 一導電型の高濃度半導体基板上に第１の一導電型エピタキシャル層を形成する工程と、
前記第１の一導電型エピタキシャル層表面に高濃度不純物を導入する工程と、
前記第１の一導電型エピタキシャル層上に第２の一導電型エピタキシャル層を形成するとともに前記高濃度不純物を拡散して埋込み層を形成する工程とを具備することを特徴とする半導体装置の埋込み層形成方法。 - 前記埋込み層は、一導電型の不純物領域であり、前記基板と同程度の不純物濃度を有することを特徴とする請求項１に記載の半導体装置の埋込み層形成方法。
- 前記第１の一導電型エピタキシャル層は、少なくとも前記高濃度半導体基板から前記第１の一導電型エピタキシャル層へのオートドーピングが抑制できる程度の膜厚に形成することを特徴とする請求項１に記載の半導体装置の埋込み層形成方法。
- 前記第１の一導電型エピタキシャル層は、前記埋込み層の底部が前記基板に接する程度の膜厚に形成することを特徴とする請求項１に記載の半導体装置の埋込み層形成方法。
- 前記第１の一導電型エピタキシャル層と前記第２の一導電型エピタキシャル層は同程度の不純物濃度を有することを特徴とする請求項１に記載の半導体装置の埋込み層形成方法。
- 一導電型高濃度半導体基板と、
該基板上に設けた一導電型エピタキシャル層と、
前記エピタキシャル層表面とショットキー接合を形成するショットキー金属層と、
前記ショットキー接合を形成する領域外周の前記エピタキシャル層表面に設けた逆導電型領域と、
前記ショットキー接合を形成する領域の下方の前記エピタキシャル層に設けられ、一部が前記基板と接する高濃度の一導電型埋込み層とを具備することを特徴とするショットキーバリアダイオード。 - 前記埋込み層の上部は、前記逆導電型領域の底部よりも上方に位置することを特徴とする請求項６に記載のショットキーバリアダイオード。
- 前記埋込み層は、前記逆導電型領域からの空乏層が充分広がる程度に該逆導電型領域と離間して配置することを特徴とする請求項６に記載のショットキーバリアダイオード。
- 一導電型の高濃度半導体基板上に、内部に高濃度の一導電型埋込み層を有する一導電型エピタキシャル層を形成する工程と、
前記エピタキシャル層表面に前記埋込み層の外側に位置する逆導電型領域を形成する工程と、
前記逆導電型領域の内側で前記埋込み層上方の前記エピタキシャル層表面とショットキー接合を形成するショットキー金属層を形成する工程とを具備することを特徴とするショットキーバリアダイオードの製造方法。 - 一導電型の高濃度半導体基板上に第１の一導電型エピタキシャル層を形成する工程と、
前記第１の一導電型エピタキシャル層表面に高濃度一導電型不純物を導入する工程と、
前記第１の一導電型エピタキシャル層上に第２の一導電型エピタキシャル層を形成するとともに前記高濃度一導電型不純物を拡散して埋込み層を形成する工程と、
前記第２のエピタキシャル層表面に前記埋込み層の外側に位置する逆導電型領域を形成する工程と、
前記逆導電型領域の内側で前記埋込み層上方の前記第２のエピタキシャル層表面とショットキー接合を形成するショットキー金属層を形成する工程とを具備することを特徴とするショットキーバリアダイオードの製造方法。 - 前記第１の一導電型エピタキシャル層は、少なくとも、前記高濃度半導体基板から前記第１の一導電型エピタキシャル層へのオートドーピングが抑制できる程度の膜厚に形成することを特徴とする請求項１０に記載のショットキーバリアダイオードの製造方法。
- 前記第１の一導電型エピタキシャル層と前記第２の一導電型エピタキシャル層は同程度の不純物濃度を有することを特徴とする請求項１０に記載のショットキーバリアダイオードの製造方法。
- 前記埋込み層と前記高濃度半導体基板は同程度の不純物濃度を有することを特徴とする請求項９または請求項１０のいずれかに記載のショットキーバリアダイオードの製造方法。
- 前記埋込み層の上部は、前記逆導電型領域の底部よりも上方に形成されることを特徴とする請求項９または請求項１０のいずれかに記載のショットキーバリアダイオードの製造方法。
- 前記埋込み層は、前記逆導電型領域からの空乏層が充分広がる程度に該逆導電型領域と離間して形成されることを特徴とする請求項９または請求項１０のいずれかに記載のショットキーバリアダイオードの製造方法。
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-
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