JPS62295460A - 絶縁ゲ−ト型電界効果半導体装置 - Google Patents
絶縁ゲ−ト型電界効果半導体装置Info
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- JPS62295460A JPS62295460A JP11412086A JP11412086A JPS62295460A JP S62295460 A JPS62295460 A JP S62295460A JP 11412086 A JP11412086 A JP 11412086A JP 11412086 A JP11412086 A JP 11412086A JP S62295460 A JPS62295460 A JP S62295460A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
（イ）産業上の利用分野
本発明は短チャンネル効果を抑制した絶縁ゲート型電界
効果半導体装置（以下ＭＯ３Ｉ−ランジスタという。）
に関する。
効果半導体装置（以下ＭＯ３Ｉ−ランジスタという。）
に関する。
（ロ）従来の技術
ＭＯＳトランジスタを微細化すると、短チャンネル効果
によりしきい値電圧の減少や、パンチスルーによる耐圧
の劣化を生じる。この短チャンネル効果を抑制するため
にチ）・ンネル領域の深い位置にイオン注入によりチャ
ンネル領域と同導電型の不純物によるイオン注入層を形
成している。
によりしきい値電圧の減少や、パンチスルーによる耐圧
の劣化を生じる。この短チャンネル効果を抑制するため
にチ）・ンネル領域の深い位置にイオン注入によりチャ
ンネル領域と同導電型の不純物によるイオン注入層を形
成している。
第３図に従来のＭＯＳトランジスタの構造を示す。（２
１）はＰ型のシリコン半導体基板、（２２） （２３）
はＮ３型のソースドレイン領域、（２４）はチャンネル
領域（２５）上にゲート酸化膜（２６）を介して設けた
ポリシリコンより成るゲート電極、（２７）は選択酸化
により形成されたフィールド酸化膜、（２８）（２９）
はアルミニウムのスパッタにより形成したソースドレイ
ン電極、（３０）はチャンネル領域（２５）およびソー
スドレイン領域（２２）（２３）にまたがって形成した
チャンネル領域（２５）と同じ導電型のイオン注入層で
ある。
１）はＰ型のシリコン半導体基板、（２２） （２３）
はＮ３型のソースドレイン領域、（２４）はチャンネル
領域（２５）上にゲート酸化膜（２６）を介して設けた
ポリシリコンより成るゲート電極、（２７）は選択酸化
により形成されたフィールド酸化膜、（２８）（２９）
はアルミニウムのスパッタにより形成したソースドレイ
ン電極、（３０）はチャンネル領域（２５）およびソー
スドレイン領域（２２）（２３）にまたがって形成した
チャンネル領域（２５）と同じ導電型のイオン注入層で
ある。
衛士した構造に依れば、イオン注入層（３０）をパンチ
スルーの発生するチャンネル領域（２５）の深い位置に
形成しているので、イオン注入層（３０）により空乏層
の拡がりが抑制されてチャンネル領域（２５）の深い位
置でのパンチスルーが防止され短チャンネル効果による
耐圧の劣化を防止できる。
スルーの発生するチャンネル領域（２５）の深い位置に
形成しているので、イオン注入層（３０）により空乏層
の拡がりが抑制されてチャンネル領域（２５）の深い位
置でのパンチスルーが防止され短チャンネル効果による
耐圧の劣化を防止できる。
斯る短チャンネル効果を抑制する深いイオン注入層につ
いては、例えばＪａｐａｎｅｓｅ Ｊｏｕｒｎｏｌ ｏ
ｆＡｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、Ｖｏｌ １８（１
９７９） Ｓｕｐｐｌｅｍｅｎｔ１８−１．ＰＰ、 ２
７−３３ ’５ｕｐｐｒｃｓｉｏｎ ｏｆ Ａｎｏｍａ
ｌｏｕｓ ＤｒａｉｎＣｕｒｒｅｎｔ ｉｎ ５ｈｏｒ
ｔ Ｃｈａｎｎｅｌ ＭＯ５ＦＥＩＪのＦｉｇ、 ３に
記載されている。
いては、例えばＪａｐａｎｅｓｅ Ｊｏｕｒｎｏｌ ｏ
ｆＡｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、Ｖｏｌ １８（１
９７９） Ｓｕｐｐｌｅｍｅｎｔ１８−１．ＰＰ、 ２
７−３３ ’５ｕｐｐｒｃｓｉｏｎ ｏｆ Ａｎｏｍａ
ｌｏｕｓ ＤｒａｉｎＣｕｒｒｅｎｔ ｉｎ ５ｈｏｒ
ｔ Ｃｈａｎｎｅｌ ＭＯ５ＦＥＩＪのＦｉｇ、 ３に
記載されている。
（ハ）発明が解決しようとする問題点
しかしながら、従来の深いイオン注入層を有するＭＯＳ
トランジスタでは、フィールド酸化膜（２７）で分離さ
れた基板（２１）表面全面に深いイオン注入層（３０）
を形成しているので、深いイオン注入層（３０）とソー
スドレイン領域（２２） （２３）間で高不純物濃度の
ＰＮ接合が形成され、接合容量が増大する問題点を有し
ていた。
トランジスタでは、フィールド酸化膜（２７）で分離さ
れた基板（２１）表面全面に深いイオン注入層（３０）
を形成しているので、深いイオン注入層（３０）とソー
スドレイン領域（２２） （２３）間で高不純物濃度の
ＰＮ接合が形成され、接合容量が増大する問題点を有し
ていた。
（ニ）問題点を解決するための手段
本発明は斯上した問題点に鑑みてな許れ、深いイオン注
入層をチャンネル領域にソースドレイン領域と離間して
配置することにより、従来の問題点を大巾に改善したＭ
ＯＳトランジスタを提供するものである。
入層をチャンネル領域にソースドレイン領域と離間して
配置することにより、従来の問題点を大巾に改善したＭ
ＯＳトランジスタを提供するものである。
（ホ）作用
本発明に依れば、深いイオン注入層をソースドレイン領
域と離間しているので、両者で高不純物濃度ＰＮ接合を
形成されることなく短チャンネル効果によるチャンネル
領域の深い位置でのパンチスルーを防止できる。
域と離間しているので、両者で高不純物濃度ＰＮ接合を
形成されることなく短チャンネル効果によるチャンネル
領域の深い位置でのパンチスルーを防止できる。
（へ）実施例
以下に本発明に依るＭＯＳ）ランジスタの構造を第１図
を参照して詳述する。第１図において、（１）はＰ型の
シリコン基板、（２）（３）はＮ＋型のソースドレイン
領域、（４）はチャンネル領域（５）上のゲート酸化膜
（６）を介して設けたポリシリコンより成るゲート電極
、（７）は選択酸化により形成されたフィールド酸化膜
、（８）（９）はアルミニウムのスパックにより形成し
たソースドレイン領域、（１０）はチャンネル領域（５
）のみに形成したチャンネル領域（５）と同じ導電型の
深いイオン注入層である。
を参照して詳述する。第１図において、（１）はＰ型の
シリコン基板、（２）（３）はＮ＋型のソースドレイン
領域、（４）はチャンネル領域（５）上のゲート酸化膜
（６）を介して設けたポリシリコンより成るゲート電極
、（７）は選択酸化により形成されたフィールド酸化膜
、（８）（９）はアルミニウムのスパックにより形成し
たソースドレイン領域、（１０）はチャンネル領域（５
）のみに形成したチャンネル領域（５）と同じ導電型の
深いイオン注入層である。
本発明の特徴は深いイオン注入層（１０）にあり、この
深いイオン注入層（１０）とソースドレイン領域（２）
（３）とを約０．１〜０．３μｍ程度離間させて形成す
ることにある。斯る構造を得るためにゲート電極（４）
を第１ゲート電極（４１）とその両側に設けた第２ゲー
ト電極（４２）とで形成し、深いイオン注入層（１０）
は第１ゲート電極（４１）とセルファラインさせて形成
し、第２ゲート電極（４２）は深いイオン注入層（１０
）とソースドレイン領域（２）（３）とをセルファライ
ンさせて離間させている。従って深いイオン注入層（１
０）はそのセンターをソースドレイン接合の深さ程度、
即ら約０．３μｍの深さに形成し、第１ゲート電極（４
１）と同じ巾に形成されている。
深いイオン注入層（１０）とソースドレイン領域（２）
（３）とを約０．１〜０．３μｍ程度離間させて形成す
ることにある。斯る構造を得るためにゲート電極（４）
を第１ゲート電極（４１）とその両側に設けた第２ゲー
ト電極（４２）とで形成し、深いイオン注入層（１０）
は第１ゲート電極（４１）とセルファラインさせて形成
し、第２ゲート電極（４２）は深いイオン注入層（１０
）とソースドレイン領域（２）（３）とをセルファライ
ンさせて離間させている。従って深いイオン注入層（１
０）はそのセンターをソースドレイン接合の深さ程度、
即ら約０．３μｍの深さに形成し、第１ゲート電極（４
１）と同じ巾に形成されている。
斯上した構造に依れば、深いイオン注入層（１ｏ〉とソ
ースドレイン領域（２）（３）とを離間させているので
、高不純物濃度ＰＮ接合を形成されず、接合存置の増大
を従来のＭＯＳトランジスタに比べて大巾に減少できる
。
ースドレイン領域（２）（３）とを離間させているので
、高不純物濃度ＰＮ接合を形成されず、接合存置の増大
を従来のＭＯＳトランジスタに比べて大巾に減少できる
。
また深いイオン注入層（１０）により空乏層の拡がりが
従来と同様に抑制されるので、従来と同様に短チャンネ
ル効果によるパンチスルーの発生を防止できる。
従来と同様に抑制されるので、従来と同様に短チャンネ
ル効果によるパンチスルーの発生を防止できる。
次に本発明のＭＯＳ）ランジスタの製造方法を第２図Ａ
乃至第２図Ｇを参照して説明する。
乃至第２図Ｇを参照して説明する。
まず第２図Ａに示すように、シリコン基板（１）の−主
面にフィールド酸化膜（７）を形成する。シリコン窒化
膜（１１）で素子を形成する部分を選択的に被覆した後
、選択酸化を行い基板（１）にその一部を埋設した約８
０００人のフィールド酸化膜（７）を形成している。
面にフィールド酸化膜（７）を形成する。シリコン窒化
膜（１１）で素子を形成する部分を選択的に被覆した後
、選択酸化を行い基板（１）にその一部を埋設した約８
０００人のフィールド酸化膜（７）を形成している。
次いで第２図Ｂに示すように、深いイオン注入層（１０
）を形成する。このイオン注入はフィールド酸化膜（７
）をマスクとして用い、素子形成領域〈１２）の全面に
ボロンイオンをドーズ量ＩＸＩＱ”ａｍ−２、加速電圧
５０〜１００ＫｅＶで行う。このイオン注入は本発明の
深いイオン注入層（１０）を形成するためのもので、不
純物濃度の中心を基板（１）表面より約０．３μｍに設
定する。
）を形成する。このイオン注入はフィールド酸化膜（７
）をマスクとして用い、素子形成領域〈１２）の全面に
ボロンイオンをドーズ量ＩＸＩＱ”ａｍ−２、加速電圧
５０〜１００ＫｅＶで行う。このイオン注入は本発明の
深いイオン注入層（１０）を形成するためのもので、不
純物濃度の中心を基板（１）表面より約０．３μｍに設
定する。
次いで第２図Ｃに示すように、第１のポリシリコン層（
１３）より成る第１ゲート電極（４１）を形成する。第
１ゲート電極（４１）はフィールド酸化膜（７）および
ゲート酸化膜（６）全面に減圧ＣＶＤ法により約５００
０人のポリシリコン層を付着し、約２μ巾のパターンに
エツチングされて形成される。
１３）より成る第１ゲート電極（４１）を形成する。第
１ゲート電極（４１）はフィールド酸化膜（７）および
ゲート酸化膜（６）全面に減圧ＣＶＤ法により約５００
０人のポリシリコン層を付着し、約２μ巾のパターンに
エツチングされて形成される。
なおこの第１のポリシリコン層（３）はリンをドープし
て低比抵抗にしておく。
て低比抵抗にしておく。
次いで第２図りに示すように、第１ゲート電極（４１）
をマスクとしてリンのイオン注入を行う。リンのイオン
注入はボロンのイオン注入に対してカウンタードープす
ることにより、第１ゲート電極（４１）の直下のみに深
いイオン注入層（１０）を残存させ、他の領域の深いイ
オン注入層（１０）はカウンタードープにより消失させ
る。このリンのイオン注入はドーズ量Ｉ Ｘ Ｉ Ｑ
”ｃｍ−’、加速電圧１５０〜３００ ＫｅＶで行い、
ちょうどボロンのイオン注入層（１０）を打消すのに該
当する不純物濃度に選ばれる。この結果深いイオン注入
層（１０）は第１ゲート電極（４１）の直下のみにセル
ファラインにより残存でき、ちょうど第１ゲート電極（
４１）下のみにボロンをイオン注入したのと等価となる
。
をマスクとしてリンのイオン注入を行う。リンのイオン
注入はボロンのイオン注入に対してカウンタードープす
ることにより、第１ゲート電極（４１）の直下のみに深
いイオン注入層（１０）を残存させ、他の領域の深いイ
オン注入層（１０）はカウンタードープにより消失させ
る。このリンのイオン注入はドーズ量Ｉ Ｘ Ｉ Ｑ
”ｃｍ−’、加速電圧１５０〜３００ ＫｅＶで行い、
ちょうどボロンのイオン注入層（１０）を打消すのに該
当する不純物濃度に選ばれる。この結果深いイオン注入
層（１０）は第１ゲート電極（４１）の直下のみにセル
ファラインにより残存でき、ちょうど第１ゲート電極（
４１）下のみにボロンをイオン注入したのと等価となる
。
次いで第２図Ｅに示すように、全面に第２のポリシリコ
ン層（１４）を付着する。この第２のポリシリコン層（
１４）も同様に減圧ＣＶＤ法で約２０００八〜４０００
人に付着され、リンをハイトープされている。また第１
のポリシリコン層（１３）と第２のポリシリコン層（１
４）とは酸化膜等を介することなく密着して形成され、
両者は電気的に接続された状態となっている。
ン層（１４）を付着する。この第２のポリシリコン層（
１４）も同様に減圧ＣＶＤ法で約２０００八〜４０００
人に付着され、リンをハイトープされている。また第１
のポリシリコン層（１３）と第２のポリシリコン層（１
４）とは酸化膜等を介することなく密着して形成され、
両者は電気的に接続された状態となっている。
次いで第２図Ｆに示すように、第２のポリシリコン層（
１４〉を異方性エツチングして第２ゲート電極（４２）
を第１ゲート電極（４１）の周辺に形成する。
１４〉を異方性エツチングして第２ゲート電極（４２）
を第１ゲート電極（４１）の周辺に形成する。
第２のポリシリコン層（１４）は第１ゲート電極（４１
）上に重ねて付着するので、第１ゲート電極（４１）の
段差によりその周辺に他より厚く付着する。本工程では
第２のポリシリコン層（１４）を除去する様に異方性エ
ツチングをすることにより、第１ゲート電極（４１）の
周辺に巾０．１〜０．３μｍのサイドウオールを残すこ
とができ、これを第２ゲート電極（４２）として用いる
。
）上に重ねて付着するので、第１ゲート電極（４１）の
段差によりその周辺に他より厚く付着する。本工程では
第２のポリシリコン層（１４）を除去する様に異方性エ
ツチングをすることにより、第１ゲート電極（４１）の
周辺に巾０．１〜０．３μｍのサイドウオールを残すこ
とができ、これを第２ゲート電極（４２）として用いる
。
次いで第２図Ｇに示すように、第１ゲート電極（４１）
および第２ゲート電極（４２）をマスクとしてイオン注
入してＮ＋型のソースドレイン領域（２）（３）を形成
する。本工程ではヒ素をドース量５×１０”Ｃｍ””、
加速電圧８０ＫｅＶでイオン注入し、ソースドレイン領
域（２）（３）を約０．５μｍの深きに形成している。
および第２ゲート電極（４２）をマスクとしてイオン注
入してＮ＋型のソースドレイン領域（２）（３）を形成
する。本工程ではヒ素をドース量５×１０”Ｃｍ””、
加速電圧８０ＫｅＶでイオン注入し、ソースドレイン領
域（２）（３）を約０．５μｍの深きに形成している。
従ってソースドレイン領域（２）（３）は第２ゲート電
極（４２）の巾だけ深いイオン注入層（１０）より外側
に離間してセルファラインにより形成され、必ずソース
ドレイン領域（２）（３）と深いイオン注入層（１０）
とは確実に離間できる。
極（４２）の巾だけ深いイオン注入層（１０）より外側
に離間してセルファラインにより形成され、必ずソース
ドレイン領域（２）（３）と深いイオン注入層（１０）
とは確実に離間できる。
以上に詳述した如く、本発明のＭＯＳトランジスタは第
１ゲート電極（４１）および第２ゲート電極（４２）を
用いてセルファラインにより製造できる利点を有してい
る。
１ゲート電極（４１）および第２ゲート電極（４２）を
用いてセルファラインにより製造できる利点を有してい
る。
（ト）発明の効果
本発明に依れば、深いイオン注入層（１０）をソースド
レイン領域（２）（３）と離間させることにより、深い
イオン注入層（ｌＯ）による接合容量の増大を回避でき
る利点を有し、高速スイッチング動作を実現できる。
レイン領域（２）（３）と離間させることにより、深い
イオン注入層（ｌＯ）による接合容量の増大を回避でき
る利点を有し、高速スイッチング動作を実現できる。
また本発明に依れば、深いイオン注入層（１０）および
ソースドレイン領域（２）（３）とをセルファラインに
より形成できるので、深いイオン注入１１（１０）とソ
ースドレイン領域（２）（３）とを確実に離間でき且つ
短チャンネル効果を確実に抑制できるものである。
ソースドレイン領域（２）（３）とをセルファラインに
より形成できるので、深いイオン注入１１（１０）とソ
ースドレイン領域（２）（３）とを確実に離間でき且つ
短チャンネル効果を確実に抑制できるものである。
第１図は本発明に依るＭＯＳトランジスタを説明する断
面図、第２図Ａ乃至第２図Ｇは本発明に依るＭＯＳトラ
ンジスタの製造方法を説明する断面図、第３図は従来の
ＭＯＳ）ランジスタを説明する断面図である。 （１）ハシリコン基板、（２）（３）はソースドレイン
領域、 （４）はゲート電極、 （４１）は第１ゲート
電極、（４２）は第２ゲート電極、 （５）はチャンネ
ル領域、（６）はゲート酸化膜、（７）はフィールド酸
化膜、（１０）は深いイオン注入層である。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 第１図 第２図Ａ 第２図Ｂ 第２図Ｃ 第２図Ｄ 第２図Ｅ 第２図Ｆ 第２図Ｇ
面図、第２図Ａ乃至第２図Ｇは本発明に依るＭＯＳトラ
ンジスタの製造方法を説明する断面図、第３図は従来の
ＭＯＳ）ランジスタを説明する断面図である。 （１）ハシリコン基板、（２）（３）はソースドレイン
領域、 （４）はゲート電極、 （４１）は第１ゲート
電極、（４２）は第２ゲート電極、 （５）はチャンネ
ル領域、（６）はゲート酸化膜、（７）はフィールド酸
化膜、（１０）は深いイオン注入層である。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 第１図 第２図Ａ 第２図Ｂ 第２図Ｃ 第２図Ｄ 第２図Ｅ 第２図Ｆ 第２図Ｇ
Claims (1)
- （１）チャンネル領域にチャンネル領域と同導電型を有
する深いイオン注入層を有する絶縁ゲート型電界効果半
導体装置において、前記イオン注入層をソースドレイン
領域と離間して配置したことを特徴とする絶縁ゲート型
電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11412086A JPS62295460A (ja) | 1986-05-19 | 1986-05-19 | 絶縁ゲ−ト型電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11412086A JPS62295460A (ja) | 1986-05-19 | 1986-05-19 | 絶縁ゲ−ト型電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62295460A true JPS62295460A (ja) | 1987-12-22 |
Family
ID=14629635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11412086A Pending JPS62295460A (ja) | 1986-05-19 | 1986-05-19 | 絶縁ゲ−ト型電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62295460A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719422A (en) * | 1994-08-18 | 1998-02-17 | Sun Microsystems, Inc. | Low threshold voltage, high performance junction transistor |
-
1986
- 1986-05-19 JP JP11412086A patent/JPS62295460A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719422A (en) * | 1994-08-18 | 1998-02-17 | Sun Microsystems, Inc. | Low threshold voltage, high performance junction transistor |
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