JP2546693B2 - 電界効果トランジスタ構造 - Google Patents
電界効果トランジスタ構造Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一般に集積回路に係り、電界効果トランジス
タ、特にMOSFET構造及びその製造法に関する。
タ、特にMOSFET構造及びその製造法に関する。
MOS電界効果トランジスタ（MOSFET）は多くのデジタ
ル集積回路（IC）の標準的な構成素子である。現在の技
術的な傾向はより小型でより高速なMOSFETを作り、そし
てより高電力なICを製造可能とすることにある。
ル集積回路（IC）の標準的な構成素子である。現在の技
術的な傾向はより小型でより高速なMOSFETを作り、そし
てより高電力なICを製造可能とすることにある。
しかしながら、半導体材料の種々の特性の故にMOSFET
の寸法と速度には制約がともなう。この制約として、
「短（ショート）チャネル効果」（short channel effe
ct）及び「接合キャパシタンス効果」（junction capac
itance effect）とが知られている。
の寸法と速度には制約がともなう。この制約として、
「短（ショート）チャネル効果」（short channel effe
ct）及び「接合キャパシタンス効果」（junction capac
itance effect）とが知られている。
短チャネル効果とは、MOSFETのチャネル長がより短か
くなるにつれて、トランジスタをONに切換えるのに必要
なしきい値電圧Vtが降下するという事実である。１マイ
クロメータ以下のチャネル長を有するMOSFETの場合、し
きい値電圧Vtはゼロボルトに近づき、その結果、トラン
ジスタをoff切換えができない。
くなるにつれて、トランジスタをONに切換えるのに必要
なしきい値電圧Vtが降下するという事実である。１マイ
クロメータ以下のチャネル長を有するMOSFETの場合、し
きい値電圧Vtはゼロボルトに近づき、その結果、トラン
ジスタをoff切換えができない。
接合キャパシタンス効果とは、ソースおよびドレイン
と下層の基板間のＰ−Ｎ接合部に生ずるキャパシタンス
である。キャパシタンスを充電するのに要する時間はキ
ャパシタンスの寸法と直接比例するので、接合キャパシ
タンスが大きいほど、MOSFETの動作は遅くなる。
と下層の基板間のＰ−Ｎ接合部に生ずるキャパシタンス
である。キャパシタンスを充電するのに要する時間はキ
ャパシタンスの寸法と直接比例するので、接合キャパシ
タンスが大きいほど、MOSFETの動作は遅くなる。
接合キャパシタンス効果はソースとドレインの下部の
トランジスタ本体の不純物濃度を低下させることにより
軽減することができる。しかしながら、トランジスタ本
体内の不純物濃度を低減すると短チャネル効果が増大
し、MOSFETが「パンチスルー（punch through）現象」
を受け易くなる。この場合、MOSFETを流れる電流をoff
に切換えることが不可能となる。
トランジスタ本体の不純物濃度を低下させることにより
軽減することができる。しかしながら、トランジスタ本
体内の不純物濃度を低減すると短チャネル効果が増大
し、MOSFETが「パンチスルー（punch through）現象」
を受け易くなる。この場合、MOSFETを流れる電流をoff
に切換えることが不可能となる。
接合キャパシタンスの問題はＰ−チャネルMOSFETにお
いて特にきびしい。というのは、Ｐ−チャネルMOSFETは
その低いキャリア移動度を補償するためｎ−チャネルMO
SFETよりも大型に作成される場合が多いからである。Ｐ
−チャネルMOSFETにおいて、1016/cm3以下のｎ−ウェル
（well）濃度は望ましくない高いサブ・スレッショルド
・リーケージを生じさせるということが判明している。
いて特にきびしい。というのは、Ｐ−チャネルMOSFETは
その低いキャリア移動度を補償するためｎ−チャネルMO
SFETよりも大型に作成される場合が多いからである。Ｐ
−チャネルMOSFETにおいて、1016/cm3以下のｎ−ウェル
（well）濃度は望ましくない高いサブ・スレッショルド
・リーケージを生じさせるということが判明している。
本発明の目的はサブミクロン型MOSFET構造を提供する
ことである。
ことである。
本発明の他の目的は速い動作速度を有するMOSFET構造
を提供することである。
を提供することである。
本発明のMOSFET構造は、概略、第１導電型のソース領
域とドレイン領域と、ソース領域とドレイン領域の間に
延在するチャネル領域と、チャネル領域の上にあるゲー
ト構造と、チャネル領域の下に位置する第２導電型のシ
ールド領域と、ソース及びドレイン領域の下に位置する
ほぼ真性のバッファ領域を含む。このバッファ領域はソ
ース／ドレインと基板との間の接合容量を減少させ、ま
たこのシールド領域はバッファ領域が短チャネル効果を
増長することを防止する。本発明のある実施例では、ト
ランジスタの本体領域はシールド領域を通って上方に延
び、チャネル領域と接触する。
域とドレイン領域と、ソース領域とドレイン領域の間に
延在するチャネル領域と、チャネル領域の上にあるゲー
ト構造と、チャネル領域の下に位置する第２導電型のシ
ールド領域と、ソース及びドレイン領域の下に位置する
ほぼ真性のバッファ領域を含む。このバッファ領域はソ
ース／ドレインと基板との間の接合容量を減少させ、ま
たこのシールド領域はバッファ領域が短チャネル効果を
増長することを防止する。本発明のある実施例では、ト
ランジスタの本体領域はシールド領域を通って上方に延
び、チャネル領域と接触する。
本発明の利点は、バッファ領域がMOSFETの接合容量を
減少させ、その動作速度を高めることにある。
減少させ、その動作速度を高めることにある。
本発明の別の利点は、シールド領域が短チャネル効果
を大幅に減少させることにある。
を大幅に減少させることにある。
これらの目的、利点及びその他の目的、利点は、各種
図面を参照しつつ以下の説明を読めば当業者には理解さ
れよう。
図面を参照しつつ以下の説明を読めば当業者には理解さ
れよう。
第１図を参照すると、従来型のMOSFET10は、半導体基
板12の上方で、フィールド酸化物領域14の間に形成され
ている。説明の目的のため、MOSFET10はＰ−チャネル素
子として説明される。しかし、説明される構造は、種々
の領域の極性が逆転されれば、ｎ−チャネル素子にもな
り得ることは勿論である。
板12の上方で、フィールド酸化物領域14の間に形成され
ている。説明の目的のため、MOSFET10はＰ−チャネル素
子として説明される。しかし、説明される構造は、種々
の領域の極性が逆転されれば、ｎ−チャネル素子にもな
り得ることは勿論である。
Ｐ−チャネルMOSFET10の場合、基板12はＰ−型であ
り、ウェル（well）部16はｎ−型である。ソース領域18
とドレイン領域20はＰ−型であり、チャネル領域22はソ
ース領域とドレイン領域の間に延在している。MOSFET10
の本体はチャネル境界24へと上方に延びている。
り、ウェル（well）部16はｎ−型である。ソース領域18
とドレイン領域20はＰ−型であり、チャネル領域22はソ
ース領域とドレイン領域の間に延在している。MOSFET10
の本体はチャネル境界24へと上方に延びている。
チャネル領域22をＰ−型不純物でわずかに逆ドーピン
グし、“熱い電子”（hot electron）効果を軽減するこ
ともある。溥い酸化物層28と、導電性の、濃くドーピン
グされたｎ−型ポリシリコンゲート30とを含むゲート構
造26はチャネル領域22の上方に位置している。一対の酸
化物スペーサ31がゲート構造26の端部を守っている。
グし、“熱い電子”（hot electron）効果を軽減するこ
ともある。溥い酸化物層28と、導電性の、濃くドーピン
グされたｎ−型ポリシリコンゲート30とを含むゲート構
造26はチャネル領域22の上方に位置している。一対の酸
化物スペーサ31がゲート構造26の端部を守っている。
チャネル領域22の長さＬが減少するにつれ、短チャネ
ル効果はより顕著になってくる。前述したように、Ｐ−
チャネルMOSFETの場合、ｎ−ウェル濃度に関する現在の
実質的な下限は約1016/cm3である。そうではあっても、
サブミクロン・チャネル長の場合、従来のMOSFETのしき
い値電圧Vtは極めて小さくなる。更に、こうした従来型
のMOSFETのソース領域18及びドレイン領域20と、その下
層のウェル領域16との間の接合容量を、上述した最小ｎ
−ウェル濃度により定まるレベル以下に減少させること
はできない。
ル効果はより顕著になってくる。前述したように、Ｐ−
チャネルMOSFETの場合、ｎ−ウェル濃度に関する現在の
実質的な下限は約1016/cm3である。そうではあっても、
サブミクロン・チャネル長の場合、従来のMOSFETのしき
い値電圧Vtは極めて小さくなる。更に、こうした従来型
のMOSFETのソース領域18及びドレイン領域20と、その下
層のウェル領域16との間の接合容量を、上述した最小ｎ
−ウェル濃度により定まるレベル以下に減少させること
はできない。
第２図を参照すると、本発明によるMOSFET構造30は本
体領域32と、ソース領域34と、ドレイン領域36と、チャ
ネル領域38と、ゲート構造40とを含む。MOSFET30は更
に、ソース・バッファ領域42と、ドレイン・バッファ領
域44と、チャネル・シールド領域46とを含む。
体領域32と、ソース領域34と、ドレイン領域36と、チャ
ネル領域38と、ゲート構造40とを含む。MOSFET30は更
に、ソース・バッファ領域42と、ドレイン・バッファ領
域44と、チャネル・シールド領域46とを含む。
ゲート構造40は従来のように、溥い酸化物層48とポリ
シリコン・ゲート50とを含む。一対の酸化物スペーサ51
はゲート構造40の端部を守っている。ソース領域34とド
レイン領域36は、例えばイオン注入のような従来の方法
でドープされることができる。またチャネル38はチャネ
ル境界52に向って下方向に逆ドープされてもよい。
シリコン・ゲート50とを含む。一対の酸化物スペーサ51
はゲート構造40の端部を守っている。ソース領域34とド
レイン領域36は、例えばイオン注入のような従来の方法
でドープされることができる。またチャネル38はチャネ
ル境界52に向って下方向に逆ドープされてもよい。
第２図の実施例はＰ−チャネルMOSFETに関して説明す
るが、ｎ−チャネルMOSFETに関して説明しても同様であ
る。MOSFET構造30は本体またはｎ−ウェル領域32を含
み、ソース領域34とドレイン領域36は濃くドープされた
Ｐ−型領域である。逆ドープされたチャネル領域は、好
ましくは軽くドープされたＰ−型領域である。シールド
領域46は、好ましくは軽くドープされたｎ−型領域であ
り、ｎ−ウェル領域32の不純物濃度よりもわずかに濃い
不純物濃度を有している。バッファ領域42と44は、好ま
しくはほぼ真性であるか、極めてわずかにドープされた
Ｐ−型またはｎ−型領域である。
るが、ｎ−チャネルMOSFETに関して説明しても同様であ
る。MOSFET構造30は本体またはｎ−ウェル領域32を含
み、ソース領域34とドレイン領域36は濃くドープされた
Ｐ−型領域である。逆ドープされたチャネル領域は、好
ましくは軽くドープされたＰ−型領域である。シールド
領域46は、好ましくは軽くドープされたｎ−型領域であ
り、ｎ−ウェル領域32の不純物濃度よりもわずかに濃い
不純物濃度を有している。バッファ領域42と44は、好ま
しくはほぼ真性であるか、極めてわずかにドープされた
Ｐ−型またはｎ−型領域である。
チャネル・シールド領域46がないとすると、ソース・
バッファ領域42とドレイン・バッファ領域44はチャネル
領域38内に拡散して、短チャネル効果を増長する傾向に
あることを注目すべきである。更に、チャネル・シール
ド領域46はチャネル領域を本体32から隔離し、もってチ
ャネル領域38の実効濃度を実質的に低下することによっ
て短チャネル効果を一層減少させる。更にバッファ領域
42と44がソース34およびドレイン36と本体32との間の濃
度こう配を低下せしめ、もって接合容量効果を軽減す
る。このように、シールド領域46とバッファ領域42及び
44の組合わせにより、短チャネル効果と接合容量効果が
同時に軽減される。その結果、より小型で高速のMOSFET
を製造可能である。
バッファ領域42とドレイン・バッファ領域44はチャネル
領域38内に拡散して、短チャネル効果を増長する傾向に
あることを注目すべきである。更に、チャネル・シール
ド領域46はチャネル領域を本体32から隔離し、もってチ
ャネル領域38の実効濃度を実質的に低下することによっ
て短チャネル効果を一層減少させる。更にバッファ領域
42と44がソース34およびドレイン36と本体32との間の濃
度こう配を低下せしめ、もって接合容量効果を軽減す
る。このように、シールド領域46とバッファ領域42及び
44の組合わせにより、短チャネル効果と接合容量効果が
同時に軽減される。その結果、より小型で高速のMOSFET
を製造可能である。
第３図は本発明の他の実施例による電界効果トランジ
スタの断面図である。
スタの断面図である。
第３図では、MOSFET54は本体部56と、ソース領域58
と、ドレイン領域60と、チャネル領域62とゲート構造64
とを含む。MOSFET54は更にチャネル・シールド・ポケッ
ト66、68と、ソース・バッファ領域70と、ドレイン・バ
ッファ領域72とを含む。
と、ドレイン領域60と、チャネル領域62とゲート構造64
とを含む。MOSFET54は更にチャネル・シールド・ポケッ
ト66、68と、ソース・バッファ領域70と、ドレイン・バ
ッファ領域72とを含む。
第２図の場合と同様にMOSFET54のゲート構造64の設計
は従来のものであり、溥い酸化物層74とポリシリコンゲ
ート76とを含む。ゲート構造64は酸化物スペーサ65によ
って側面を囲まれている。MOSFET54が再びＰ−チャネル
型であると仮定すると、本体領域56はｎ−ウェルから成
り、一方、ソース領域58とドレイン領域60は濃くドープ
されたＰ−型領域である。チャネル領域62はチャネル境
界78の方向に下方に延びた軽くドープされたＰ−型領域
であり、一方、チャネル・シールド・ポケット66と68は
ｎ−ドープされた領域である。ソース・バッファ領域70
とドレイン・バッファ領域72はほぼ真性であるか、また
は、極めて軽くドープされたＰ−型またはｎ−型領域で
あって、ソース58及びドレイン60と本体56との間の接合
容量を低減する。
は従来のものであり、溥い酸化物層74とポリシリコンゲ
ート76とを含む。ゲート構造64は酸化物スペーサ65によ
って側面を囲まれている。MOSFET54が再びＰ−チャネル
型であると仮定すると、本体領域56はｎ−ウェルから成
り、一方、ソース領域58とドレイン領域60は濃くドープ
されたＰ−型領域である。チャネル領域62はチャネル境
界78の方向に下方に延びた軽くドープされたＰ−型領域
であり、一方、チャネル・シールド・ポケット66と68は
ｎ−ドープされた領域である。ソース・バッファ領域70
とドレイン・バッファ領域72はほぼ真性であるか、また
は、極めて軽くドープされたＰ−型またはｎ−型領域で
あって、ソース58及びドレイン60と本体56との間の接合
容量を低減する。
第２図の実施例とは異なり、MOSFET54の本体部56はチ
ャネル部62と接触することに注目されたい。
ャネル部62と接触することに注目されたい。
この構造は、従来のMOSFETで１マイクロメータ以上の
チャネル長を持つものと同様のしきい値電圧を有すると
いう利点を備えている。
チャネル長を持つものと同様のしきい値電圧を有すると
いう利点を備えている。
動作の際、シールドポケット66と68はソース・バッフ
ァ領域70とドレイン・バッファ領域72がチャネル領域62
に拡散することを防止し、且つ部分的にチャネル62を本
体56から隔離する。
ァ領域70とドレイン・バッファ領域72がチャネル領域62
に拡散することを防止し、且つ部分的にチャネル62を本
体56から隔離する。
前述のとうり、バッファ領域70と72はソース58及びド
レイン60と下層の基板56との間の接合容量を低減する。
かくして、接合容量は減少し、同時に短チャネル効果の
軽減がなされる。
レイン60と下層の基板56との間の接合容量を低減する。
かくして、接合容量は減少し、同時に短チャネル効果の
軽減がなされる。
第２図及び第３図の実施例は共通点が多いが、両者は
わずかに異なる工程で製造するのが望ましい。第２図の
実施例を製造するには、チャネル領域38が逆ドープさ
れ、シールド領域46がイオン注入により形成され、ゲー
ト構造40が形成され、酸化物スペーサ51が形成され、ソ
ース領域34とドレイン領域36がドープされ、最後にバッ
ファ領域42と44が高エネルギ・イオン注入によって形成
される。ソース領域34とドレイン領域36用の代表的な注
入材料はBF2であり、シールド領域46用の代表的な注入
材料はひ素（As）である。バッファ領域42と44用の代表
的な注入材料はボロン（Ｂ）であり、その際の注入角度
はより深く浸透せしめるように０゜である。
わずかに異なる工程で製造するのが望ましい。第２図の
実施例を製造するには、チャネル領域38が逆ドープさ
れ、シールド領域46がイオン注入により形成され、ゲー
ト構造40が形成され、酸化物スペーサ51が形成され、ソ
ース領域34とドレイン領域36がドープされ、最後にバッ
ファ領域42と44が高エネルギ・イオン注入によって形成
される。ソース領域34とドレイン領域36用の代表的な注
入材料はBF2であり、シールド領域46用の代表的な注入
材料はひ素（As）である。バッファ領域42と44用の代表
的な注入材料はボロン（Ｂ）であり、その際の注入角度
はより深く浸透せしめるように０゜である。
第３図の実施例を製造するため、チャネル領域62が先
ず逆ドープされ、次にゲート構造64がチャネル領域の上
方に形成される。ポケット66と68はイオン注入によって
形成される。ゲート構造64は自己整合構造を形成し、そ
れによってポケット66がその周囲に形成され、且つ本体
領域56に拡散及び側方分散することが可能となる。次
に、酸化物スペーサが形成され、次にソース領域58とド
レイン領域がBF2のイオン注入によりドープされる。次
にバッファ領域70と72が、好適には高エネルギ、低量の
イオン注入により形成される。更に、ひ素はポケット66
と68用の良好な注入材料であることが判明しており、ま
た、０゜の注入角度にて注入されたボロンはバッファ領
域70と72用の良好な注入材料であることが判明してい
る。
ず逆ドープされ、次にゲート構造64がチャネル領域の上
方に形成される。ポケット66と68はイオン注入によって
形成される。ゲート構造64は自己整合構造を形成し、そ
れによってポケット66がその周囲に形成され、且つ本体
領域56に拡散及び側方分散することが可能となる。次
に、酸化物スペーサが形成され、次にソース領域58とド
レイン領域がBF2のイオン注入によりドープされる。次
にバッファ領域70と72が、好適には高エネルギ、低量の
イオン注入により形成される。更に、ひ素はポケット66
と68用の良好な注入材料であることが判明しており、ま
た、０゜の注入角度にて注入されたボロンはバッファ領
域70と72用の良好な注入材料であることが判明してい
る。
第４図を参照すると、第１図乃至第３図のMOSFET構造
に関して、しきい値電圧Vtとチャネル長Ｌとの関係を示
すグラフが図示されている。
に関して、しきい値電圧Vtとチャネル長Ｌとの関係を示
すグラフが図示されている。
第１図に示した従来型のMOSFET構造に対応する曲線１
は、１マイクロメータ以下のチャネル長の場合のしきい
値電圧の顕著な降下を示している。それぞれ第２図と第
３図に示したMOSFET構造に対応する曲線２と３は、しき
い値電圧の降下が大幅に軽減しており、短チャネル効果
を部分的に免がれている。
は、１マイクロメータ以下のチャネル長の場合のしきい
値電圧の顕著な降下を示している。それぞれ第２図と第
３図に示したMOSFET構造に対応する曲線２と３は、しき
い値電圧の降下が大幅に軽減しており、短チャネル効果
を部分的に免がれている。
第２図のMOSFET構造は、チャネル領域38が下層の本体
部32と隔離されているので、所定のチャネル長に於て高
いしきい値電圧を有する。第３図のMOSFET構造はMOSFET
の本体56とチャネル領域62との間の結合があり、その結
果、素子の特性は１マイクロメートル以上のチャネル長
に対し従来型のMOSFETの特性と類似している。しかしな
がら１マイクロメートル以下のチャネル長における大幅
に軽減された短チャネル効果を呈する。
部32と隔離されているので、所定のチャネル長に於て高
いしきい値電圧を有する。第３図のMOSFET構造はMOSFET
の本体56とチャネル領域62との間の結合があり、その結
果、素子の特性は１マイクロメートル以上のチャネル長
に対し従来型のMOSFETの特性と類似している。しかしな
がら１マイクロメートル以下のチャネル長における大幅
に軽減された短チャネル効果を呈する。
集積回路の構成素子の製造工程で用いられる共通の技
術は多くの刊行物に詳細に説明されている。例えば、プ
レストン（Preston）社発行の「Semiconductor and Int
egrated Circuit Fabrication Techniques」を参照され
たい。これらの技術は基本的に本発明の構造を製造する
上で利用可能である。更に、市販されている集積回路製
造機械を用いて個別の製造段階を実行することができ
る。本発明を理解する上で特に必要なものとして、本実
施例に関する概略技術データが現在の技術水準に準拠し
て開示されている。
術は多くの刊行物に詳細に説明されている。例えば、プ
レストン（Preston）社発行の「Semiconductor and Int
egrated Circuit Fabrication Techniques」を参照され
たい。これらの技術は基本的に本発明の構造を製造する
上で利用可能である。更に、市販されている集積回路製
造機械を用いて個別の製造段階を実行することができ
る。本発明を理解する上で特に必要なものとして、本実
施例に関する概略技術データが現在の技術水準に準拠し
て開示されている。
しかしながら、この分野における更なる開発により、
当業者には自明であるように適当な調整が必要となろ
う。
当業者には自明であるように適当な調整が必要となろ
う。
本発明もこれまでいくつか実施例を参照しつつ説明し
てきたが、当業者には前述の説明を読み、図面を検討す
ることによって、本発明の各種の変更が可能であること
が明白であろう。
てきたが、当業者には前述の説明を読み、図面を検討す
ることによって、本発明の各種の変更が可能であること
が明白であろう。
以上の説明より明らかなように、本発明によれば、接
合容量が減少したことにより、高速なMOSFETを提供する
ことができ、また短チャネル効果を大幅に減少させたMO
SFETを提供することができる。
合容量が減少したことにより、高速なMOSFETを提供する
ことができ、また短チャネル効果を大幅に減少させたMO
SFETを提供することができる。
第１図は従来のMOSFETの断面図、第２図および第３図は
本発明の実施例によるMOSFETの断面図、第４図は第１
図、第２図、第３図に示したMOSFETのチャネル長対しき
い値電圧特性を示した図である。 12、32、50:基板（ ）、 18、34、58:ソース領域、 20、36、60:ドレイン領域、 22、38、62:チャネル、 14:フィールド酸化物、 26、40、64:ゲート構造、 46、66、68:シールド領域、 42、44、70、72:バッファ領域。
本発明の実施例によるMOSFETの断面図、第４図は第１
図、第２図、第３図に示したMOSFETのチャネル長対しき
い値電圧特性を示した図である。 12、32、50:基板（ ）、 18、34、58:ソース領域、 20、36、60:ドレイン領域、 22、38、62:チャネル、 14:フィールド酸化物、 26、40、64:ゲート構造、 46、66、68:シールド領域、 42、44、70、72:バッファ領域。
Claims (3)
- 【請求項１】ソース領域、ドレイン領域、前記ソース領
域と前記ドレイン領域間に延在したチャネル領域、前記
チャネル領域上に形成されたゲート構造を有する電界効
果トランジスタにおいて、 前記ソース領域および前記ドレイン領域とは反対導電型
のシールド領域を前記チャネル領域の下部に設けるとと
もに、 前記ソース領域の下に実質的に真性または真性に近いソ
ースバッファ領域を、前記ドレイン領域の下に実質的に
真性または真性に近いドレインバッファ領域を設けた ことを特徴とする電界効果トランジスタ構造。 - 【請求項２】前記シールド領域は前記チャネル領域の下
側全体を覆うことを特徴とする特許請求の範囲第１項記
載の電界効果トランジスタ構造。 - 【請求項３】前記シールド領域は前記チャネル領域の下
側を部分的に覆うことを特徴とする特許請求の範囲第１
項記載の電界効果トランジスタ構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US92925986A | 1986-11-10 | 1986-11-10 | |
| US929259 | 1986-11-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63283066A JPS63283066A (ja) | 1988-11-18 |
| JP2546693B2 true JP2546693B2 (ja) | 1996-10-23 |
Family
ID=25457569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62282923A Expired - Lifetime JP2546693B2 (ja) | 1986-11-10 | 1987-11-09 | 電界効果トランジスタ構造 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2546693B2 (ja) |
| KR (1) | KR880006788A (ja) |
| DE (1) | DE3737144A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930011031B1 (ko) * | 1990-06-30 | 1993-11-19 | 금성일렉트론 주식회사 | Ldd 제조방법 및 구조 |
| JPH04167564A (ja) * | 1990-10-31 | 1992-06-15 | Victor Co Of Japan Ltd | Ｍｉｓトランジスタ |
| JP2746482B2 (ja) * | 1991-02-14 | 1998-05-06 | 三菱電機株式会社 | 電界効果型トランジスタ及びその製造方法 |
| US5543654A (en) * | 1992-01-28 | 1996-08-06 | Thunderbird Technologies, Inc. | Contoured-tub fermi-threshold field effect transistor and method of forming same |
| US5814869A (en) * | 1992-01-28 | 1998-09-29 | Thunderbird Technologies, Inc. | Short channel fermi-threshold field effect transistors |
| US5786620A (en) * | 1992-01-28 | 1998-07-28 | Thunderbird Technologies, Inc. | Fermi-threshold field effect transistors including source/drain pocket implants and methods of fabricating same |
| JP2848757B2 (ja) * | 1993-03-19 | 1999-01-20 | シャープ株式会社 | 電界効果トランジスタおよびその製造方法 |
| US5698884A (en) * | 1996-02-07 | 1997-12-16 | Thunderbird Technologies, Inc. | Short channel fermi-threshold field effect transistors including drain field termination region and methods of fabricating same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582067A (ja) * | 1981-06-26 | 1983-01-07 | Toshiba Corp | 半導体装置の製造方法 |
| JPS634682A (ja) * | 1986-06-25 | 1988-01-09 | Hitachi Ltd | 半導体集積回路装置 |
-
1987
- 1987-11-02 DE DE19873737144 patent/DE3737144A1/de not_active Withdrawn
- 1987-11-09 JP JP62282923A patent/JP2546693B2/ja not_active Expired - Lifetime
- 1987-11-09 KR KR870012612A patent/KR880006788A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63283066A (ja) | 1988-11-18 |
| KR880006788A (ko) | 1988-07-25 |
| DE3737144A1 (de) | 1988-05-11 |
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