KR100721464B1 - 반도체 장치 및 반도체 장치 제조 방법 - Google Patents

반도체 장치 및 반도체 장치 제조 방법 Download PDF

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Abstract

본 발명은 동작 상태에서 채널과 기생 채널 스토퍼 사이에서 발생된 높은 전기장을 완화하고 임계 전압(Vth), 온-저항(Ron), 또는 다른 특성들의 변화를 방지하는 오프셋 드레인/오프셋 소스 구조의 고저항 전압 MOS 트랜지스터를 포함하는 것으로, 채널 영역에 접근함에 따라 불순물 농도가 감소하는 농도 변화도로 불순물을 함유하는 기생 채널 스토퍼층이 형성되는 것을 특징으로 하는 반도체 장치 및 그 제조 방법에 관한 것이다.
기생 채널 스토퍼, 임계 전압, 오프셋 드레인, 오프셋 소스, MOS 트랜지스터

Description

반도체 장치 및 반도체 장치 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF PRODUCING SEMICONDUCTOR DEVICE}
도 1은 관련 기술의 고 저항 전압 NMOS 트랜지스터의 평면도.
도 2a는 X-X'을 따른 도 1의 단면도이고 도 2b는 Y-Y'를 따른 도 1의 단면도.
도 3은 종래 기술의 고 저항 전압 PMOS 트랜지스터의 평면도.
도 4a는 X-X'을 따른 도 3의 단면도이고 도 4b는 Y-Y'를 따른 도 3의 단면도.
도 5는 관련 기술의 고 저항 전압 MOS 트랜지스터로 구성된 아날로그 스위치의 회로도.
도 6은 본 발명의 제1 실시예의 NMOS 트랜지스터의 고 저항 전압의 평면도.
도 7a는 X-X'을 따른 도 6의 단면도이고 도 7b는 Y-Y'를 따른 도 6의 단면도.
도 8은 본 발명의 제1 실시예의 고 저항 전압 PMOS 트랜지스터의 평면도.
도 9a는 X-X'을 따른 도 8의 단면도이고 도 9b는 Y-Y'를 따른 도 8의 단면도.
도 10은 본 발명의 반도체 장치를 사용하는 아날로그 스위치의 회로도.
도 11a 내지 11f는 본 발명의 제2 실시예의 반도체 장치를 제조하는 방법의 주요 제조 단계의 단면도.
＜도면의 주요부분에 대한 부호 설명 ＞
31: p형 실리콘 반도체 기판
32,36,45,46: 실리콘 산화물 막
33: p형 불순물로 도핑된 매립층(PBL)
34: n형 매립층
35: n형 에피택셜 층
37: 질화물 막
38: p웰
39: n웰
40: LOCOS 산화물 막
41a,41b: n채널 스토퍼층
42: 게이트 산화물 막
43a,43b: p채널 스토퍼층
44: 실리콘 게이트 전극
44a: 게이트 전극 플러그
50: 소스 전극
51: 드레인 전극
본 발명은 높은 저항 전압 MOS(금속 산화물 반도체) 트랜지스터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
특히, 본 발명은 낮은 불순물 농도의 웰에 낮은 불순물 농도의 소스 영역 및 드레인 영역을 포함하는 오프셋 드레인/오프셋 소스 구조를 갖는 고 저항 전압 MOS 트랜지스터를 포함하는 것으로, MOS 트랜지스터의 소스 영역 및 드레인 영역을 형성하는 방향과 평행한 방향으로 채널 영역과 접촉하여 형성된 필드 절연막 아래에 형성된 기생 채널 스토퍼층에서의 불순물 농도가 채널 영역에 접근함에 따라 점차적으로 농도가 감소하도록 함으로써, 채널과 기생 채널 스토퍼 사이에 동작 상태에서 발생된 높은 전기장이 완화되고, 임계 전압(Vth), 온-저항(Ron) 및 다른 특성들의 변화가 방지되는 것을 특징으로 하는 반도체 장치와 그 제조 방법에 관한 것이다.
가정용 퍼스널 컴퓨터와 텔레비젼 세트의 디스플레이의 크기가 증가함에 따라, 디스플레이 시장이 신속하게 확장되고 있다. 또한, 현재 디스플레이 분야에서, 높은 선명도, 높은 휘도, 넓은 시야각, 높은 컨트라스트 및 다른 우수한 뷰 능력을 갖는 CRT들이 가장 많이 보급되어 있고, 이들의 앞으로의 증대에 따라 그 차지하는 공간에서의 증가에 주의가 집중되고 있다. 액정 디스플레이와 프로젝터 디스플레이에 부가하여, 더 얇게 만들어질 수 있는 플라즈마를 사용하는 새로운 유형의 플라즈마 디스플레이와 다른 편평 채널 디스플레이가 CRT를 대신하여 차세대 디 스플레이로서 기대되고 있다. 이런 상황에 비추어, 반도체 장치 분야에서도, 플라즈마를 제어하기 위한 수백 볼트의 고 저항 전압의 구동기 IC를 형성할 수 있는 고 저항 전압이 요구되어 왔다.
본 발명의 이해를 용이하게 하기 위해, 종래의 고 저항 전압 NMOS 트랜지스터와 고 저항 전압 PMOS 트랜지스터를 도면을 참조하여 설명할 것이다.
도 1은 기판의 상측에서 본 종래의 고 저항 전압 NMOS 트랜지스터의 평면도이고, 도 2a는 도 1의 X-X'를 따른 단면도이고, 도 2b는 도 1의 Y-Y'를 따른 단면도이다. 또한 도 3은 기판의 상측에서 본 종래의 고 저항 전압 PMOS 트랜지스터의 평면도이고, 도 4a는 도 3의 X-X'를 따른 단면도이고, 도 4b는 도 3의 Y-Y'를 따른 단면도이다. 도 1 및 도 3의 평면도에서, 점선은 실선과 중첩된 부분을 나타낸다.
이 고 저항 전압 MOS 트랜지스터를 LOD/S(LOCOS 오프셋 드레인/소스)형 LDMOS 트랜지스터라 부른다. 이하에서, 도 1, 2a 및 2b에 도시된 NMOS 트랜지스터를 예로써 구조로 설명할 것이다. P형 불순물로 도핑된 매립층(PBL)(3)이 n형 에피택셜(epitaxial)층(5)이 형성되고 p웰(8)과 n웰(9)이 표면부에 형성되어 있는 p형 실리콘 반도체 기판의 소정의 영역에 형성된다.
또한, 필드 절연막, 즉 LOCOS 산화물 막(10)에 의해 분리된 영역의 p웰(8) 상에는, 측벽부에 측벽 보호막(17)을 갖는 게이트 전극(14)이 게이트 산화물 막(12)을 거쳐 형성된다. 전극(14) 상에는, 도 2b에 도시된 바와 같이, 게이트 전극 플러그(14a)가 형성된다. p웰(8)에 의해 서로 분리된 n웰(9)의 표면에는, n형 소스 영역(18n)과 n형 드레인 영역(19n)이 형성된다. 이들은 소스 전극(20)과 드 레인 전극(21)에 각각 접속된다.
도 2b에 도시된 바와 같이, 다결정 실리콘 게이트 전극(14) 바로 아래의 p웰(8)의 표면은 n채널 형성 영역(22)으로 만들어진다. 전압이 게이트 전극(14) 상에 공급될 때, 채널 영역(22)은 p웰(8)의 표면에 형성된다. 또한, LOCOS 산화물 막(10)과 접촉하는 p웰(8)의 부분에는, p형 불순물을 함유하는 기생 n채널 스토퍼층(11)들이 그들 사이에 이 n채널 형성 영역(22)을 삽입하도록 형성된다. 이로 인해, 저항 전압이 증가된다.
또한, 도 2a와 2b에 도시된 바와 같이, 상기 트랜지스터에는, 상측을 덮는 실리콘 산화물 막(15, 16)이 형성된다.
도 3과 도 4a 및 4b에 도시된 PMOS 트랜지스터는 유사한 구조를 가진다. n웰(9)은 기판(1) 상에 형성된 n형 매립층(4) 상에 형성된다. 또한, n웰(9)에 의해 분리된 p웰(8)의 표면에는, p형 소스 영역(18p)과 p형 드레인 영역(19p)이 형성된다. 다결정 실리콘 게이트 전극(14) 바로 아래의 n웰(9)의 표면은 p채널 형성 영역(23)으로 만들어진다. 또한, LOCOS 산화물 막(10)과 접촉하는 n웰(8)의 부분에는, n형 불순물을 함유하는 기생 p채널 스토퍼층(13)들이 그들 사이에 이 p채널 형성 영역(23)을 삽입하도록 형성된다. 이로 인해, 저항 전압이 증가된다.
이 고 저항 전압 NMOS 및 PMOS 트랜지스터를 LOD/S(LOCOS 오프셋 드레인/소스)형 LDMOS 트랜지스터라 부른다. 이 MOS 트랜지스터에는, 높은 BVds(소스와 드레인 사이의 접합 저항 전압)를 보장하기 위해, NMOS의 경우를 예를 들면, 도 2a에 도시된 바와 같이, n형 소스 영역(18)과 n형 드레인 영역(19)이 LOCOS 산화물 막(10)에 의해 p웰(8)로부터 떨어져서 형성된다.
이 MOS 트랜지스터에서는, 역 바이어스가 소스와 드레인 사이에 공급될 때, 디플리션(depletion) 층은 낮은 불순물 농도의 p웰(8)과 n웰(9)의 접합에서부터 n웰(9)까지 확장한다. 저항 전압은 전기장을 완화하기 위해 n웰(9)까지의 디플리션 층의 확장을 사용함으로써 보장된다.
또한, 이 트랜지스터에서, 저항 전압은 RESURF(Reduced Surface Field) 기법을 사용함으로써, 즉 낮은 불순물 농도의 p형 실리콘 반도체 기판(1)과 낮은 불순물 농도의 n형 에피택셜층(5)과의 접합에서 디플리션 층의 표면 방향으로의 확장을 사용하는 n웰(9)의 표면에서의 전기장의 완화에 의해 더 증가된다.
또한, 일반적인 LOD형 LDMOS 트랜지스터와는 달리, 이 MOS트랜지스터는 게이트로부터, 즉 소스와 드레인 방향으로 좌우 대칭 구조를 갖기 때문에 일반적으로 기준 전압에 접속된 백 게이트와 드레인 사이 및 게이트와 드레인 또는 다른 드레인들 사이에 뿐만 아니라 백게이트와 소스 사이 및 게이트와 소스 또는 다른 소스 측들 사이에 고 저항 전압을 얻을 수 있다.
그런데, 도 2에 도시된 NMOS 트랜지스터가 온 상태에 있을 때, 즉 소스 전극(20)과 드레인 전극(21)이 어떤 전압을 가지는 상태에서는, 양의 전압이 다결정 실리콘 게이트 전극(14)에 공급되고 n채널(22)이 도 2b에 도시된 바와 같이 형성되고 소스와 드레인 사이에 전류가 흐르고, 소스 전극(20)(또는 드레인 전극) 전압이 고전압이 될 때는, n채널(22)과 기생 n채널 스토퍼층(11)의 접합(화살표로 도 시된 부분들)에서 높은 전기장이 발생되고 때때로 접합 방전이 발생된다.
또한, 이 방전에 의해 발생된 캐리어가 다결정 실리콘 게이트 전극(14)에 공급된 양의 전압으로 인해 게이트 산화물 막(12)으로 뛰어 들어가서 임계 전압(Vth)이 변화되는 불리한 점이 있다.
또한, PMOS 트랜지스터에서도, 도 4b에 도시된 바와 같이, 소스 전극(20)의 전압이 고전압이 될 때, 높은 전기장이 p채널(23)과 기생 p채널 스토퍼층(13)의 접합(화살표로 도시된 부분들)에서 발생되어 동일한 방식으로 방전이 유도된다. 그러면, 이 변화에 의해 발생된 캐리어가 임계 전압(Vth)을 변화시키는 불리한 점이 있다.
특성의 이와 같은 변화들이 유도될 때, 예를 들어 도 5에 도시된 바와 같이 고 저항 전압 NMOS 및 PMOS 트랜지스터로 구성된 아날로그 스위치가 형성되면, 입력 신호는 더 이상 출력 회로에 정확하게 전달될 수 없다. 이것은 IC의 특성에 매우 크게 영향을 미친다. 따라서, 종래 기술에서는, Vth의 변화의 요동을 방지하기 위해 사용될 수 있는 입력 신호의 전압을 제한할 필요가 있었다.
본 발명의 목적은 오프셋 드레인/오프셋 소스 구조를 갖는 고 저항 전압 MOS 트랜지스터를 포함하는 것으로 동작 상태에서 채널과 기생 채널 스토퍼 사이에서 발생된 높은 전기장이 완화되고 임계 전압(Vth), 온-저항(Ron) 또는 다른 특성들의 변화가 방지되는 반도체 장치를 제공하는 것이다.
본 발명의 또다른 목적은 반도체 장치를 높은 수율로 제조하는 방법을 제공하는 것이다.
본 발명의 제1 양상에 따르면, 기판; 기판 상에 형성된 에피택셜층; 에피택셜층에 형성되고 제1 도전형 불순물을 함유하는 소스 영역 및 드레인 영역; 소스 영역에 접속된 소스 전극; 드레인 영역에 접속된 드레인 전극; 소스 영역과 드레인 영역 사이에 형성된 채널 영역; 채널 영역 상에 형성된 게이트 절연막; 및 게이트 절연막 상에 형성된 게이트 전극을 포함하고,
소스 영역 및/또는 드레인 영역과 게이트 전극 사이를 제외하고 에피택셜 층의 채널 영역 부근에 형성된 제2 도전형 채널 스토퍼층을 적어도 포함하고, 채널 영역 근처의 채널 스토퍼층의 제1 영역에서의 불순물 농도는 채널 영역으로부터 멀리 있는 제2 영역에서의 불순물 농도보다 낮은 반도체 장치가 제공된다.
바람직하게는 이 반도체 장치는 채널 스토퍼층 상에 형성된 필드 절연막을 더 포함한다.
바람직하게는, 이 반도체 장치는 소스 전극 및/또는 드레인 전극과 게이트 전극 사이의 에피택셜층의 표면 상에 형성된 필드 절연막을 더 포함한다.
바람직하게는, 이 반도체 장치는 소스 전극 및/또는 드레인 전극과 게이트 전극 사이의 에피택셜층의 표면 상에 형성된 상기 필드 절연막을 더 포함한다.
바람직하게는, 이 필드 절연막은 산화물 막이다.
본 발명의 제2 양상에 따르면, 제1 도전형 기판; 기판 상에 형성된 제2 도전형 에피택셜층; 에피택셜층에 형성되고 제2 도전형 불순물을 함유하는 제1 웰 영역 및 제2 웰 영역; 제1 웰 영역에 형성되고 제1 웰 영역보다 높은 농도로 제2 도전형 불순물을 함유하는 소스 영역; 제2 웰 영역에 형성되고 제2 웰 영역보다 높은 농도로 제2 도전형 불순물을 함유하는 드레인 영역; 소스 영역에 접속된 소스 전극; 드레인 영역에 접속된 드레인 전극; 소스 영역과 드레인 영역 사이에 형성된 채널 영역; 채널 영역 상에 형성된 게이트 절연막; 및 게이트 절연막 상에 형성된 게이트 전극을 포함하고,
채널 영역은 적어도 제1 도전형 제3 웰에 포함되고,
적어도 소스 영역 및/또는 드레인 영역과 게이트 전극 사이를 제외하고 에피택셜층의 채널 영역 부근에 형성된 제1 도전형 채널 스토퍼층을 포함하고,
채널 영역 근방의 채널 스토퍼층의 제1 영역에서의 불순물 농도가 채널 영역으로부터 멀리 있는 제2 영역에서의 불순물 농도보다 낮은 반도체 장치가 제공된다.
바람직하게는, 이 반도체 장치는 채널 스토퍼층 상에 형성된 필드 절연막을 더 포함한다.
바람직하게는, 이 반도체 장치는 소스 전극 및/또는 드레인 전극과 게이트 전극 사이의 에피택셜층의 표면 상에 형성된 필드 절연막을 더 포함한다.
바람직하게는, 이 반도체 장치는 소스 전극 및/또는 드레인 전극과 게이트 전극 사이의 에피택셜층의 표면 상에 형성된 필드 절연막을 더 포함한다.
바람직하게는, 이 필드 절연막은 산화물 막을 포함한다.
본 발명의 제3 양상에 따르면, 제1 도전형 기판; 기판에 형성된 제2 도전형 매립층; 기판 상에 형성된 제2 도전형 에피택셜층; 에피택셜층에 형성되고 제1 도전형 불순물을 함유하는 제1 웰 영역 및 제2 웰 영역; 제1 웰 영역에 형성되고 제1 웰 영역보다 높은 농도로 제1 도전형 불순물을 함유하는 소스 영역; 제2 웰 영역에 형성되고 제2 웰 영역보다 높은 농도로 제1 도전형 불순물을 함유하는 드레인 영역; 소스 영역에 접속된 소스 전극; 드레인 영역에 접속된 드레인 전극; 소스 영역과 드레인 영역 사이에 형성된 채널 영역; 채널 영역 상에 형성된 게이트 절연막; 및 게이트 절연막 상에 형성된 게이트 전극을 포함하고,
채널 영역은 적어도 제2 도전형 제3 웰에 포함되고, 적어도 소스 영역 및/또는 드레인 영역과 게이트 전극 사이를 제외하고 에피택셜층의 채널 영역 부근에 형성된 제2 도전형 채널 스토퍼층을 포함하고, 채널 영역 근방의 채널 스토퍼층의 제1 영역에서의 불순물 농도가 채널 영역으로부터 멀리 있는 제2 영역에서의 불순물 농도보다 낮은 반도체 장치가 제공된다.
바람직하게는, 이 반도체 장치는 채널 스토퍼층 상에 형성된 필드 절연막을 더 포함한다.
바람직하게는, 이 반도체 장치는 소스 전극 및/또는 드레인 전극과 게이트 전극 사이의 에피택셜층의 표면 상에 형성된 필드 절연막을 더 포함한다.
바람직하게는, 이 반도체 장치는 소스 전극 및/또는 드레인 전극과 게이트 전극 사이의 에피택셜층의 표면 상에 형성된 필드 절연막을 더 포함한다.
바람직하게는, 이 필드 절연막은 산화물 막을 포함한다.
이로 인해, 동작 상태에서 채널와 기생 채널 스토퍼 사이에서 발생된 높은 전기장을 완화하고, 임계 전압(Vth), 온-저항(Ron) 또는 다른 특성들의 변화를 신뢰성있게 방지할 수 있다.
본 발명의 제4 양상에 따르면, NMOS 트랜지스터 형성 영역에 제1 도전형 불순물을 삽입하고 PMOS 트랜지스터 형성 영역에 제2 도전형 불순물을 삽입하는 단계; 기판 상에 제2 도전형 에피택셜 층을 형성하는 단계; NMOS 트랜지스터 형성 영역의 에피택셜층에 제1 도전형 제1 웰 영역을 형성하고 PMOS 트랜지스터 형성 영역의 에피택셜층에 제1 도전형 제2 및 제3웰 영역을 형성하는 단계; 제1 웰 영역의 양 가장자리에 제2 도전형 제4 및 제5 웰 영역을 형성하고 제2 웰 영역과 제3 웰 영역 사이에 제2 도전형 제6 웰 영역을 형성하는 단계; 제2 웰 영역 및/또는 제3 웰 영역과 제6 웰 영역이 대면하는 방향을 제외하고 에피택셜층에 제2 도전형 불순물을 삽입함으로써 제1 채널 스토퍼층을 형성하는 단계; 제2 웰 영역 및/또는 제3 웰 영역으로부터 더 멀리 있는 위치의 제1 채널 스토퍼층에 제2 도전형 불순물을 삽입함으로써 제2 채널 스토퍼층을 형성하는 단계; 제1 웰 영역과 제4 웰 영역 사이와, 제1 웰 영역과 제5 웰 영역 사이와, 제2 웰 영역과 제6 웰 영역 및 제3 웰 영역과 제6 웰 영역 사이에 LOCOS 산화물 막을 형성하는 단계; 제1 웰 영역과 제6 웰 영역 상에 게이트 절연막을 형성하는 단계; LOCOS 산화물 막을 형성한 후에, 제4 웰 영역 및/또는 제5 웰 영역과 제1 웰 영역이 대면하는 방향을 제외하고 에피택셜층에 제1 도전형 불순물을 삽입함으로써 제3 채널 스토퍼층을 형성하는 단계; 제4 웰 영역 및/또는 제5 웰 영역으로부터 더 멀리 있는 위치의 제3 채널 스토퍼층에 제1 도전형 불순물을 삽입함으로써 제4 채널 스토퍼층을 형성하는 단계; 제2 및 제3 웰 영역에 제1 도전형 불순물을 더 삽입함으로써 제1 도전형 소스 영역 및 드레인 영역을 형성하고 제4 및 제5 웰 영역에 제2 도전형 불순물을 더 삽입함으로써 제2 도전형 소스 영역 및 드레인 영역을 형성하는 단계; 소스 영역 및 드레인 영역에 각각 접속되는 전극을 형성하는 단계; 및 게이트 절연막 상에 각각 게이트 전극을 형성하는 단계를 포함하는, 동일한 기판 상에 PMOS 트랜지스터와 NMOS 트랜지스터를 형성하기 위한 반도체 장치를 제조하는 방법이 제공된다.
이로 인해, 동작 상태에서 채널와 기생 채널 스토퍼 사이에서 발생된 높은 전기장을 완화하고, 임계 전압(Vth), 온-저항(Ron) 또는 다른 특성들의 변화를 방지할 수 있는 반도체 장치를 고수율로 간단히 제조할 수 있다.
본 발명의 상기 및 다른 목적 및 특징들은 첨부 도면을 참조하여 다음의 바람직한 실시예의 설명으로부터 더 명백해 질 것이다.
이하에서, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 설명할 것이다.
다음의 설명은 단지 본 발명의 몇몇 실시예들로 된 것이고, 기판의 유형, 불순물의 유형, 반도체 장치의 층들의 구조 등은 본 발명의 요지의 범위내에서 자유롭게 변경될 수 있음을 유의한다.
제1 실시예
도 6은 기판의 상측에서 본 본 실시예의 고 저항 전압 NMOS 트랜지스터의 평면도이고, 도 7a는 도 6의 X-X'를 따른 단면도이고, 도 7b는 도 6의 Y-Y'를 따른 단면도이다. 또한 도 8은 기판의 상측에서 본 본 실시예의 고 저항 전압 PMOS 트랜지스터의 평면도이고, 도 9a는 도 8의 X-X'를 따른 단면도이고, 도 9b는 도 8의 Y-Y'를 따른 단면도이다. 도 6 및 도 8의 평면도에서, 점선은 실선과 중첩된 부분을 나타낸다.
이 고 저항 전압 MOS 트랜지스터들을 LOD/S(LOCOS 오프셋 드레인/소스)형 LDMOS 트랜지스터라 부른다.
예를 들어, 도 7a와 7b에 도시된 NMOS 트랜지스터는 다음과 같은 구조를 가진다. p형 불순물로 도핑된 매립층(PBL)(33)이 p형 실리콘 반도체 기판(31)의 소정 영역에 형성되고, n형 에피택셜층(35)이 이들 위에 형성되고, p웰(38) 및 n웰(39)이 표면부에 형성된다. 이 경우에, p웰(38)은 활성 영역이 되고 n웰(39)은 오프셋 소스 영역 및 오프셋 드레인 영역이 된다.
또한, 필드 절연막, 즉 LOCOS 산화물 막(40)에 의해 분리된 영역의 p웰(38) 상에는, 게이트 전극(44)이 게이트 산화물 막(42)을 거쳐 형성된다. 도 7a의 단면도에 도시된 바와 같이, n형 소스 영역(48n)과 n형 드레인 영역(49n)이 오프셋 소스 영역 또는 오프셋 드레인 영역의 n웰(39)의 표면 상에 각각 형성된다.
기생 n채널 스토퍼층들(41a, 41b)은 이들 사이에 다결정 실리콘 게이트 전극(44) 바로 아래의 n채널 형성 영역(52)이 삽입되도록 p웰(38)과 LOCOS(40)의 접합에 형성된다. 기생 n채널 스토퍼층들(41a, 41b)은 p형 불순물을 함유한다. p형 불순물의 농도는 n채널 형성 영역(52)에 접근하는 기생 n채널 스토퍼층(41a)에서 더 작아진다.
또한, 도 7a와 7b에 도시된 바와 같이, 상측을 덮는 실리콘 산화물 막(45, 46)이 상기 트랜지스터에 형성된다.
또한, 7b에 도시된 바와 같이, p웰(38) 상에는, 기생 n채널 스토퍼층(41b)을 거쳐 백게이트 전극(54)이 형성된다. 백게이트 접점(54a)부에는, p형 불순물이 확산되어 있는 낮은 저항성 영역(백게이트 플러그 영역)이 형성된다.
한편, 도 9a와 9b에 도시된 PMOS 트래지스터는 유사한 구조를 가진다. 기생 p채널 스토퍼층들(43a, 43b)은 이들 사이에 p채널 형성 영역(53)을 삽입하도록 다결정 실리콘 게이트 전극(44)의 가장자리에 LOCOS 산화물 막(40) 바로 아래에 형성된다. 기생 p채널 스토퍼층들(43a, 43b)은 n형 불순물을 함유한다. n형 불순물의 농도는 p채널 형성 영역(53)에 접근하는 기생 p채널 스토퍼층(43a)에서 더 작아진다.
본 실시예의 반도체 장치는 기생 채널 스토퍼층들(41a, 41b 또는 43a, 43b)이 그 불순물 농도가 채널 형성 영역(52, 53)에 접근함에 따라 감소하는 농도 변화도를 갖도록 형성되는 이른바 오프셋 드레인/오프셋 소스 구조를 갖는 고 저항 전압 MOS 트랜지스터이다. 이로 인해, 동작 상태에서 채널과 기생 채널 스토퍼층들 사이에서 발생된 높은 전기장을 완화할 수 있다.
따라서, 본 실시예의 반도체 장치에 따르면, 임계 전압(Vth), 온-저항(Ron) 또는 다른 특성들의 변화를 신뢰성있게 방지할 수 있다.
또한, 본 실시예의 반도체 장치는 종래의 트랜지스터와 동일한 방식으로 RESURF 기법을 사용하여 더 높은 저항 전압을 실현한다.
또한, 본 실시예의 반도체 장치는, 일반적인 LOD형 LDMOS 트랜지스터와는 달리, 게이트로부터 좌우로, 즉 소스와 드레인 방향에서 대칭 구조를 가지므로, 백게이트와 드레인 사이 및 게이트와 드레인 또는 다른 드레인측들 사이 뿐만 아니라 백게이트와 소스 사이 및 게이트와 소스 또는 다른 소스측들 사이의 저항 전압을 증가시킬 수 있다.
본 실시예의 반도체 장치는 예를 들어, 도 10에 도시된 바와 같이 아날로그 스위치를 형성할 때 임계 전압(Vth), 온-저항(Ron) 또는 다른 특성들의 변화가 없다. 따라서, 입력 또는 출력 신호의 전압을 제한하지 않고도 입력 신호를 출력 회로에 정확하게 전달하는 것이 가능하게 된다.
제2 실시예
제2 실시예는 본 발명의 반도체 장치를 제조하는 방법을 나타낸다. 이하에서, 제2 실시예를 도 11a 내지 11f를 참조하여 설명할 것이다.
먼저, 약 60 내지 100nm의 두께를 갖는 실리콘 산화물 막(32)이 약 900 내지 1000℃에서 스팀-산화에 의해 p형 실리콘 반도체 기판(31) 상에 형성된다. 다음으로, NMOS 트랜지스터의 소자 분리 영역 및 활성 영역에 p형 매립층(33)을 형성하기 위해 약 1×1013 내지 1×1014/㎠의 주입량의 보론 이온 주입용 도시되지 않은 저항 마스크와 함께 기존의 포토리소그래피 기술과 이온 주입 기술이 사용된다.
다음으로, 저항 마스크가 제거되고 PMOS 트랜지스터의 활성 영역에 n형 매립층(34)을 형성하기 위해 약 5×1012 내지 5×1013/㎠의 주입량의 인 이온 주입용의 도시되지 않은 저항 마스크와 함께 기존의 포토리소그래피 기술과 이온 주입 기술이 다시 사용된다.
또, 상기 저항 마스크가 제거되고, 그 후 1100 내지 1200℃에서 가열 처리가 행해져서 p형 매립층(33)과 n형 매립층(34)을 형성한다. 상기한 바와 같이, 도 11a에 도시된 구조가 얻어진다.
다음으로, 약 5 내지 10 Ω·cm의 저항성을 갖는 n형 에피택셜층(35)을 형성하기 위해 기존의 에피택셜 형성 기술이 사용된다. n형 에피택셜층(35)의 두께는 소망의 저항 전압에 따라 결정되지만, 일반적으로 대략 100V 당 10㎛를 표준으로 사용하여 산출된다.
다음으로, 60 내지 100nm의 실리콘 산화물 막(36)이 약 900 내지 1000℃에서 스팀-산화에 의해 n형 에피택셜층(35)의 표면 상에 형성된다. 상기한 바와 같이, 도 11b에 도시된 구조가 얻어진다.
다음으로, 소자 분리 영역, NMOS 트랜지스터의 활성 영역 및 PMOS 트랜지스터의 오프셋 드레인/오프셋 소스 형성 영역에 p웰(38)을 형성하기 위해 약 1×1013 내지 1×1014/㎠의 주입량의 보론 이온 주입용 도시되지 않은 저항 마스크와 함께 기존의 포토리소그래피 기술과 이온 주입 기술이 사용된다.
저항 마스크가 제거되고, 그리고나서 NMOS 트랜지스터의 오프셋 드레인/오프셋 소스 형성 영역과 PMOS 트랜지스터의 활성 영역에 n웰(39)을 형성하기 위해 약 5×1012 내지 1×1013/㎠의 주입량의 인 이온 주입용 도시되지 않은 저항 마스크와 함께 기존의 포토리소그래피 기술과 이온 주입 기술이 다시 사용된다.
다음으로, 저항 마스크가 제거되고, 다음에 약 80 내지 100nm의 두께를 갖는 실리콘 질화물(Si3N4)막(37)이 저압 CVD(Chemical Vapor Deposition;화학 증기 침착)에 의해 형성된다. 또한, p웰(38)과 n웰(39)이 약 1100 내지 1200℃에서 가열 처리에 의해 형성된다.
다음으로, 활성 영역을 형성하기 위해, 활성 영역을 덮는 Si3N4 막(37)을 남기도록 에칭하기 위해 포토리소그래피 기술과 RIE(Reactive Ion Etching;반응성 이온 에칭) 또는 또다른 에칭 기술이 사용된다. 이로 인해, 도 11c에 도시된 구조가 얻어진다.
또한, PMOS 트랜지스터의 기생 p채널 스토퍼층 형성 영역(도 8과 도 9b의 기생 p채널 스토퍼층(43a, 43b)에 대응하는 영역)에 약 1×1012 내지 1×1013/㎠의 주입량의 인 이온 주입을 위해 포토리소그래피 기술과 이온 주입 기술이 사용된다.
다음으로, p채널 형성 영역(53) 근처의 부분을 제외하고 PMOS 트랜지스터의 기생 p채널 스토퍼 형성 영역(도 9b의 기생 p채널 스토퍼층(43b)에 대응하는 영역)의 일부에 약 1×1013 내지 1×1014/㎠의 주입량의 인 이온 주입을 위한 도시되지 않은 저항 마스크와 함께 포토리소그래피 기술과 이온 주입 기술이 사용된다.
또한, 저항 마스크가 제거되고, 그리고나서 스팀-산화가 약 950 내지 1000℃에서 행해져서 약 500 내지 700nm의 두께를 갖는 LOCOS 산화물 막(40)을 형성한다.
도 11d에 도시되지는 않았지만, 농도 변화도를 갖는 기생 p채널 스토퍼층이 동시에 형성된다. 이 기생 p채널 스토퍼층은 도 8과 도 9b에 도시된 바와 같이(기생 p채널 스토퍼층(43a, 43b) 참조), LOCOS 산화물 막(40) 바로 아래의 게이트폭 방향으로 채널 형성 영역의 두 가장자리에 형성된다.
이런 식으로, p채널 형성 영역(53)에 접근함에 따라 농도가 더 낮은 기생 p채널 스토퍼층의 불순물 프로필을 제조함으로써, p채널(53)과 기생 p채널 스토퍼층들(43a, 43b) 사이에서 발생된 높은 전기장을 완화하고, 임계 전압(Vth), 온-저항(Ron) 또는 다른 특성들의 변화를 방지하는 것이 가능하게 된다.
다음으로, 실리콘 질화물 막(37)이 뜨거운 인산으로 제거되고 n형 에피택셜 층(35)의 표면의 실리콘 산화물 막(36)이 플루오르화 수소산(HF) 용액을 사용하여 제거된다.
다음으로, 약 100 내지 200nm의 게이트 산화물 막(42)이 약 950 내지 1000℃에서 스팀-산화에 의해 형성된다(도 11d 참조).
또한, 소자 분리 영역과 NMOS 트랜지스터 영역의 기생 n채널 스토퍼 층들(41a, 41b) 형성 영역에 약 5×1012 내지 5×1013/㎠의 주입량의 보론 이온 주입을 위한 도시되지 않은 저항 마스크와 함께 포토리소그래피 기술과 이온 주입 기술이 다시 사용된다. 이런 식으로 LOCOS 산화물 막을 형성한 후에 보론 이온 주입함으로써, 기판 표면의 n채널 스토퍼 층(41a, 41b)에 불순물의 농도의 감소를 방지할 수 있다.
다음으로, 소자 분리 영역과 NMOS 트랜지스터의 기생 n채널 스토퍼 층(41b) 형성 영역(기생 n채널 스토퍼층에서 n채널 형성 영역(52)으로부터 떨어진 영역)에 약 5×1013 내지 5×101４/㎠의 보론 이온 주입을 위해 포토리소그래피 기술과 이온 주입 기술이 사용된다.
다음으로, 약 400nm의 n형 불순물을 함유하는 n+형 다결정 실리콘 막을 침착하기 위해 CVD 처리가 사용된다. 다음으로, MOS 트랜지스터의 게이트 형성 영역에만 n＋형　다결정　실리콘을　남기도록　에칭하기　위해　포토리소그래피 기술 및 RIE　또는　또다른　기존의　에칭　기술이　사용되어　다결정　실리콘　게이트　전극（44）을　형성한다（도 11e참조）.　또한，　소스／드레인　형성　영역　상에　게이트　산화물　막（42）을　제거하기　위해　포토리소그래피　기술과　기존의　에칭　기술이　사용된다. 또한,　약　10　내지　20nm의　도시되지　않은　산화물　막（도　7　및　도　9의　실리콘　산화물　막（45）에　대응）이　약　800　내지　900℃에서　스팀－산화에　의해　형성된다.
다음으로，PMOS 트랜지스터의　p＋소스／드레인　형성　영역과　NMOS　트랜지스터의　백게이트　플러그　영역에　약 1×101５ 내지 1×101６/㎠의 보론　이온　주입을　위한　도시되지　않은　마스크와　함께　기존의　포토리소그래피　기술과　이온　주입　기술이　사용된다.
또한，　저항　마스크가　제거되고, 그리고나서　NMOS　트랜지스터의　소스／드레인　영역과　PMOS　트랜지스터의　백게이트　플러그　영역에　약 1×101５ 내지 1×101６/㎠의 As　이온　주입을　위해　포토리소그래피　기술과　이온　주입　기술이　사용된다.
다음으로，　저항　마스크가　제거되고，　그리고나서　약　600nm의　두께를　갖는　실리콘　산화물　막（46）이　CVD처리에　의해　형성되고　약　850　내지　900℃에서　가열　처리가　행해진다.　　이로　인해，이온　주입　불순물이　확산하고,　PMOS　트랜지스터의　p형　소스　영역（48p）과　p형　드레인　영역(49ｐ),　NMOS　트랜지스터의　도시되지　않은　백게이트　플러그　영역,　및　NMOS　트랜지스터의　ｎ형　소스　영역（48n）과　n형　드레인　영역（49n）과　PMOS　트랜지스터의　도시되지　않은　백게이트　플러그　영역이　형성된다．
이와　동시에，　NMOS 트랜지스터의 기생 n채널 스토퍼 층(41a, 41b)이 형성된다. 상기한 기생 p채널 스토퍼 층과 동일한 방식으로, 기생 n채널 스토퍼 층(41a, 41b)의 불순물 프로필이 n채널 형성 영역(52)에 접근함에 따라 농도가 적 어지도록 제조되어서, n채널(52)과 기생 n채널 스토퍼 층들(41a, 41b) 사이에서 발생된 높은 전기장을 완화하고 임계 전압(Vth), 온-저항(Ron) 또는 다른 특성들의 변화를 방지하는 것이 가능하게 된다.
다음으로, 실리콘 산화물 막(46)에서 소스 전극(50), 드레인 전극(51), 게이트 전극 플러그(44a) 등을 형성하기 위한 영역들내의 전극창을 열기위해 도시되지 않은 저항 마스크와 함께 포토리소그래피 기술과 RIE 또는 또다른 기존의 에칭 기술이 사용된다. Al 또는 Ti/TiON/Ti/Al-Si 또는 다른 장벽 금속을 함유하는 금속 전극이 전극 창에서 증착된 후에, 포토리소그래피 기술과 RIE 기술에 의해 포토리소그래피 기술과 RIE 기술에 의해 패턴화되고, 그리고나서 소스 전극(50), 드레인 전극(51), 게이트 전극 플러그(44a) 및 백게이트 전극(도시되지 않음)이 NMOS 와 PMOS에 형성된다.
상기한 바와 같이, 도 11f에 도시된 반도체 장치를 제조할 수 있다.
본 실시예에 따르면, 기생 채널 스토퍼층내의 불순물 농도가 채널에 접근함에 따라 감소하는 농도 변화도를 갖는 구조의 CMOS 트랜지스터를 높은 수율로 제조할 수 있다.
상기한 바와 같이, 본 발명의 반도체 장치에 따르면, 기생 채널 스토퍼 층내의 불순물 농도가 채널 영역에 접근함에 따라 감소하는 농도 변화도를 구조물에 줌으로써, 동작시에 채널과 기생 채널 스토퍼 사이에서 발생된 높은 전기장을 완화하 고 임계 전압(Vth), 온-저항(Ron) 또는 다른 특성들의 변화를 방지할 수 있다.
또한, 본 발명의 구조물을 사용하는 고 저항 전압 NMOS 및 PMOS 트랜지스터로 구성된 아날로그 스위치를 형성할 때, 임계 전압(Vth), 온-저항(Ron) 또는 다른 특성들에 변화가 없기 때문에, 입력 신호의 전압을 제한하지 않고도 입력 신호를 출력 회로에 정확하게 전달하는 것이 가능하게 된다.
또한, 본 발명의 반도체 장치를 제조하는 방법에 따르면, 본 발명의 반도체 장치를 고수율로 제조할 수 있다.
본 발명을 설명을 위해 특정 실시예를 참조로 설명하였지만, 본 발명의 기본적 개념과 범위를 벗어나지 않으면 이 분야에 기술을 가진자에 의해 많은 변경이 가능함은 명백하다.

Claims (19)

  1. 반도체 장치에 있어서,
    기판;
    상기 기판 상에 형성된 에피택셜(epitaxial)층;
    상기 에피택셜층에 형성되고 제1 도전형 불순물을 함유하는 소스 영역 및 드레인 영역;
    상기 소스 영역에 접속된 소스 전극;
    상기 드레인 영역에 접속된 드레인 전극;
    상기 소스 영역과 상기 드레인 영역 사이에 형성된 채널 영역;
    상기 채널 영역 상에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에 형성된 게이트 전극
    을 포함하고,
    상기 소스 영역 및/또는 상기 드레인 영역과 상기 게이트 전극 사이를 제외하고 상기 에피택셜 층의 채널 영역 부근에 형성된 제2 도전형 채널 스토퍼층을 적어도 포함하고,
    상기 채널 영역 근처의 상기 채널 스토퍼층의 제1 영역에서의 불순물 농도는 채널 영역으로부터 멀리 있는 제2 영역에서의 불순물 농도보다 낮은 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 채널 스토퍼층 상에 형성된 필드 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 소스 전극 및/또는 상기 드레인 전극과 상기 게이트 전극 사이의 상기 에피택셜층의 표면 상에 형성된 필드 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 소스 전극 및/또는 상기 드레인 전극과 상기 게이트 전극 사이의 상기 에피택셜층의 표면 상에 형성된 필드 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 필드 절연막은 산화물 막을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서,
    상기 필드 절연막은 산화물 막을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 반도체 장치에 있어서,
    제1 도전형 기판;
    상기 기판 상에 형성된 제2 도전형 에피택셜층;
    상기 에피택셜층에 형성되고 제2 도전형 불순물을 함유하는 제1 웰 영역 및 제2 웰 영역;
    상기 제1 웰 영역에 형성되고 상기 제1 웰 영역보다 높은 농도로 제2 도전형 불순물을 함유하는 소스 영역;
    상기 제2 웰 영역에 형성되고 상기 제2 웰 영역보다 높은 농도로 제2 도전형 불순물을 함유하는 드레인 영역;
    상기 소스 영역에 접속된 소스 전극;
    상기 드레인 영역에 접속된 드레인 전극;
    상기 소스 영역과 상기 드레인 영역 사이에 형성된 채널 영역;
    상기 채널 영역 상에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에 형성된 게이트 전극
    을 포함하고,
    상기 채널 영역은 적어도 제1 도전형 제3 웰에 포함되고,
    상기 소스 영역 및/또는 상기 드레인 영역과 게이트 전극 사이를 제외하고 상기 에피택셜층의 채널 영역 부근에 형성된 제1 도전형 채널 스토퍼층을 적어도 포함하고,
    상기 채널 영역 근방의 상기 채널 스토퍼층의 제1 영역에서의 불순물 농도가 채널 영역으로부터 멀리 있는 제2 영역에서의 불순물 농도보다 낮은 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 채널 스토퍼층 상에 형성된 필드 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서,
    상기 소스 전극 및/또는 상기 드레인 전극과 게이트 전극 사이의 상기 에피택셜층의 표면 상에 형성된 필드 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서,
    상기 소스 전극 및/또는 상기 드레인 전극과 게이트 전극 사이의 에피택셜층의 표면 상에 형성된 필드 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서,
    상기 필드 절연막은 산화물 막을 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서,
    상기 필드 절연막은 산화물 막을 포함하는 것을 특징으로 하는 반도체 장치.
  13. 반도체 장치에 있어서,
    제1 도전형 기판;
    상기 기판에 형성된 제2 도전형 매립층;
    상기 기판 상에 형성된 제2 도전형 에피택셜층;
    상기 에피택셜층에 형성되고 제1 도전형 불순물을 함유하는 제1 웰 영역 및 제2 웰 영역;
    상기 제1 웰 영역에 형성되고 상기 제1 웰 영역보다 높은 농도로 제1 도전형 불순물을 함유하는 소스 영역;
    상기 제2 웰 영역에 형성되고 상기 제2 웰 영역보다 높은 농도로 제1 도전형 불순물을 함유하는 드레인 영역;
    상기 소스 영역에 접속된 소스 전극;
    상기 드레인 영역에 접속된 드레인 전극;
    상기 소스 영역과 상기 드레인 영역 사이에 형성된 채널 영역;
    상기 채널 영역 상에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에 형성된 게이트 전극
    을 포함하고,
    상기 채널 영역은 적어도 제2 도전형 제3 웰에 포함되고,
    상기 소스 영역 및/또는 상기 드레인 영역과 상기 게이트 전극 사이를 제외하고 상기 에피택셜층의 채널 영역 부근에 형성된 제2 도전형 채널 스토퍼층을 적어도 포함하고,
    상기 채널 영역 근방의 상기 채널 스토퍼층의 제1 영역에서의 불순물 농도가 채널 영역으로부터 멀리 있는 제2 영역에서의 불순물 농도보다 낮은 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 채널 스토퍼층 상에 형성된 필드 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제13항에 있어서,
    상기 소스 전극 및/또는 상기 드레인 전극과 상기 게이트 전극 사이의 상기 에피택셜층의 표면 상에 형성된 필드 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제14항에 있어서,
    상기 소스 전극 및/또는 상기 드레인 전극과 상기 게이트 전극 사이의 상기 에피택셜층의 표면 상에 형성된 필드 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제15항에 있어서,
    상기 필드 절연막은 산화물 막을 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제16항에 있어서,
    상기 필드 절연막은 산화물 막을 포함하는 것을 특징으로 하는 반도체 장치.
  19. 동일한 기판 상에 PMOS 트랜지스터와 NMOS 트랜지스터를 형성하기 위한 반도체 장치를 제조하는 방법에 있어서,
    상기 NMOS 트랜지스터 형성 영역에 제1 도전형 불순물을 삽입하고 상기 PMOS 트랜지스터 형성 영역에 제2 도전형 불순물을 삽입하는 단계;
    상기 기판 상에 제2 도전형 에피택셜 층을 형성하는 단계;
    상기 NMOS 트랜지스터 형성 영역의 상기 에피택셜층에 제1 도전형 제1 웰 영역을 형성하고 상기 PMOS 트랜지스터 형성 영역의 상기 에피택셜층에 제1 도전형 제2 및 제3 웰 영역을 형성하는 단계;
    상기 제1 웰 영역의 양 가장자리에 제2 도전형 제4 및 제5 웰 영역을 형성하고 상기 제2 웰 영역과 상기 제3 웰 영역 사이에 제2 도전형 제6 웰 영역을 형성하는 단계;
    상기 제2 웰 영역 및/또는 상기 제3 웰 영역과 상기 제6 웰 영역을 대면하는 방향을 제외하고 상기 에피택셜층에 상기 제2 도전형 불순물을 삽입함으로써 제1 채널 스토퍼층을 형성하는 단계;
    상기 제2 웰 영역 및/또는 상기 제3 웰 영역으로부터 더 멀리 있는 위치의 상기 제1 채널 스토퍼층에 상기 제2 도전형 불순물을 삽입함으로써 제2 채널 스토퍼층을 형성하는 단계;
    상기 제1 웰 영역과 상기 제4 웰 영역 사이와, 상기 제1 웰 영역과 상기 제5 웰 영역 사이와, 상기 제2 웰 영역과 상기 제6 웰 영역 사이 및 상기 제3 웰 영역과 상기 제6 웰 영역 사이에 LOCOS 산화물 막을 형성하는 단계;
    상기 제1 웰 영역 및 상기 제6 웰 영역 상에 게이트 절연막을 형성하는 단계;
    상기 LOCOS 산화물 막을 형성한 후에, 상기 제4 웰 영역 및/또는 상기 제5 웰 영역과 상기 제1 웰 영역을 대면하는 방향을 제외하고 상기 에피택셜층에 상기 제1 도전형 불순물을 삽입함으로써 제3 채널 스토퍼층을 형성하는 단계;
    상기 제4 웰 영역 및/또는 상기 제5 웰 영역으로부터 더 멀리 있는 위치의 상기 제3 채널 스토퍼층에 상기 제1 도전형 불순물을 삽입함으로써 제4 채널 스토퍼층을 형성하는 단계;
    상기 제2 및 제3 웰 영역에 상기 제1 도전형 불순물을 더 삽입함으로써 제1 도전형 소스 영역 및 드레인 영역을 형성하고 상기 제4 및 상기 제5 웰 영역에 상기 제2 도전형 불순물을 더 삽입함으로써 제2 도전형 소스 영역 및 드레인 영역을 형성하는 단계;
    상기 소스 영역 및 상기 드레인 영역에 각각 접속되는 전극을 형성하는 단계; 및
    상기 게이트 절연막 상에 각각 게이트 전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
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