DE19928795A1 - Kombinierte LV/HV-Technologie mit retrograd dotierter Drain-Extension für HV-Transistoren - Google Patents

Kombinierte LV/HV-Technologie mit retrograd dotierter Drain-Extension für HV-Transistoren

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Abstract

Bei der Herstellung integrierter Halbleiterschaltkreise, die sowohl High Voltage-Bereiche mit Leistungstransistoren als auch Low Voltage-Bereiche mit Logiktransistoren aufweisen, werden gleichzeitig mit Wannen für die Logiktransistoren Extension-Bereiche für die Leistungstransistoren implantiert. Dadurch entfallen eigene Prozeßschritte zur Implantation der Extension-Bereiche. Es entstehen Leistungstransistoren mit retrograd dotierter Drain-Extension.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines integrierten Halbleiterschaltkreises, bei dem in einem Halb­ leitersubstrat dotierte Wannen erzeugt und mit einer ersten Spannung zu betreibende Halbleiterbauelemente in die Wannen eingebracht werden und bei dem mit einer zweiten, höheren Spannung zu betreibende Halbleiterbauelemente, die Extension- Bereiche aufweisen, in den Halbleiterschaltkreis integriert werden. Die Erfindung betrifft ferner einen integrierten Halbleiterschaltkreis mit in retrograd dotierten Wannen ein­ gebrachten, mit einer ersten Spannung zu betreibenden Transi­ storen und mit Extension-Bereiche aufweisenden, mit einer zweiten, höheren Spannung zu betreibenden Transistoren.
Derzeit wird versucht, Low Voltage- und High Voltage- Technologien (LV/HV) miteinander zu kombinieren und Halblei­ terbauelemente mit verschieden hohen Betriebsspannungen auf einem Halbleiterschaltkreis zu integrieren. LV-Transistoren, wie sie etwa für Logikschaltungen, nichtflüchtige Speicher oder DRANs eingesetzt werden, werden meist mit einer Spannung von unter 5 V betrieben, wohingegen HV-Transistoren in Lei­ stungshalbleitern auf Betriebsspannungen von 20 V oder noch sehr viel höhere Werte ausgelegt sind. Low Voltage- und High Voltage-Prozesse und die damit hergestellten Bauelemente und Schaltkreise sind auf unterschiedliche Anforderungen opti­ miert. Logik-Transistoren müssen schnell geschaltet werden können und deshalb einen hohen Sättigungsstrom ergeben, wäh­ rend von Leistungstransistoren eine hohe Durchbruchfestigkeit erwartet wird. Bei letzteren werden Gate und Drain räumlich voneinander entfernt und durch eine Oberflächenschicht aus Feldoxid getrennt. Gate und Drain sind unterhalb des Fel­ doxids durch einen ausgedehnten Extension-Bereich miteinander verbunden, der wegen der hohen Betriebsspannung nur schwach dotiert ist. Der Extension-Bereich wird üblicherweise durch Ionenimplantation und anschließende Diffusion hergestellt.
Die durch Optimierung gewonnenen Bauweisen und Prozeßabläufe sind Voraussetzung für die Funktionsfähigkeit und die Quali­ tät der gefertigten integrierten Schaltbereiche. Sie können nicht ohne weiteres verändert werden, wenn Low Voltage- Prozesse und High-Voltage-Prozesse miteinander kombiniert werden, sondern es müssen auf LV-oder auf HV-Technologien op­ timierte Teilprozesse zusammengefügt, d. h. addiert werden.
Hierdurch entsteht jedoch ein aufwendiger und teurer Gesamt­ prozeß. So werden einerseits Wannen für Logiktransistoren in den LV-Bereichen implantiert, andererseits werden zusätzliche Implantations- und Diffusionsprozesse eingeleitet, um die für Leistungstransistoren erforderlichen Extension-Bereiche her­ zustellen.
Es ist die Aufgabe der vorliegenden Erfindung, die Herstel­ lung kombinierter LV/HV-Schaltkreise zu vereinfachen, d. h. Aufwand und Kosten zu senken. Es ist ferner die Aufgabe der vorliegenden Erfindung, einen kombinierten LV/HV- Halbleiterschaltkreis bereitzustellen, der durch eine verein­ fachte Herstellung preiswerter ist.
Gemäß Anspruch 1 wird diese Aufgabe hinsichtlich des Verfah­ rens dadurch gelöst, daß die mit der ersten Spannung zu be­ treibenden Halbleiterbauelemente in erste Wannen aus einer Vielzahl gleichzeitig erzeugter Wannen eingebracht werden, und daß in Bereichen weiterer Wannen aus dieser Vielzahl gleichzeitig erzeugter Wannen die mit der höheren Spannung zu betreibenden Halbleiterbauelemente und einer Weise angeordnet werden, daß die weiteren Wannen die Extension-Bereiche der mit der höheren Spannung zu betreibenden Halbleiterbauelemen­ te bilden. Erfindungsgemäß werden gleichzeitig, d. h. in ei­ nem Verfahrensschritt oder in einigen Verfahrensschritten so­ wohl Wannen zur Einbettung von LV-Bauelementen als auch als Extension-Bereiche für HV-Transistoren dienende Wannen er­ zeugt. Hierdurch entfallen die bisher üblichen Verfahrens­ schritte zum separaten Einbringen der Extension-Bereiche.
Bevorzugte Ausführungsarten sehen vor, daß die Wannen implan­ tiert, insbesondere retrograd implantiert werden. Das bei der retrograden Implantation in einer gewissen Substrattiefe auf­ tretende Dotierungsmaximum bestimmt den Schichtwiderstand ei­ ner Wanne, während die zur Substratoberfläche hin abnehmende Dotierung in Bereichen, die mit Feldoxid belegten sind, die Ausbildung parasitärer Transistoren verhindert.
Gemäß einer weiteren Ausführungsart kann vorgesehen sein, daß zumindest in Teilflächen des Halbleitersubstrats ein Dotie­ rungsprofil mit mindestens zwei mit zunehmender Substrattiefe stärker ausgeprägten Dotierungsmaxima erzeugt wird. Hierzu werden üblicherweise zwei Ionenstrahlen unterschiedlicher Energie auf das Substrat gerichtet. In weitgehend oxidfreien Oberflächenbereichen entsteht das erwünschte Doppelprofil, dort bestimmt das kleinere, oberflächennahe Dotierungsmaximum die Höhe der Einsatzspannung der einzubettenden Niedervolt- Transistoren. In den mit Feldoxid bedeckten Flächenbereichen wird dagegen der energieärmere Ionenstrahl im Feldoxid absor­ biert.
Zwischen beiden Dotierungsmaxima kann einer weiteren Ausfüh­ rungsart entsprechend ein drittes, oberflächennahes Dotie­ rungsmaximum als Anti-Punch-Implantation erzeugt werden, das unter dem Gate der Leistungstransistoren die Raumladungszone verringert.
Gemäß einer weiteren Ausführungsart können zumindest die wei­ teren Wannen, d. h. die als Drain-Extension dienenden Implan­ tationen einem Diffusionsprozeß unterzogen werden, so daß im Ergebnis herkömmliche Leistungstransistoren mit diffundierten Extension-Bereichen entstehen.
Weitere Ausführungsarten sehen vor, daß die Halbleiterbauele­ mente Transistoren und insbesondere die mit der ersten Span­ nung zu betreibenden Halbleiterbauelemente Logiktransistoren sind.
Eine bevorzugte Ausführungsart sieht vor, daß das Verfahren ein CMOS-Prozeß ist, bei dem zur gleichen Zeit Extension- Bereiche für n(p)-Kanal-Transistoren und Wannen für p(n)- Kanal-Transistoren hergestellt, d. h. die Wannen für NV- Transistoren eines Leitungstyps und die Extension-Bereiche für HV-Transistoren komplementären Leitungstyps gemeinsam im­ plantiert werden.
Erfindungsgemäß wird ferner ein Halbleiterschaltkreis nach dem Oberbegriff des Anspruchs 10 bereitgestellt, dessen Ex­ tension-Bereiche retrograd dotiert sind. Da die Extension- Bereiche keinem Diffusionsprozeß unterzogen werden und zudem zusammen mit den Niedervolt-Logikwannen implantiert werden, sind derartige Halbleiterschaltkreise einfacher herzustellen und daher preiswerter. Zudem gestatten bei der retrograden Implantation entstehende Dotierungsmaxima variabler Stärke und Tiefe eine weitergehende Einflußnahme auf elektrische Feldverläufe in Leistungstransistoren und damit auf deren Durchbruchverhalten als ein durch Diffusion entstandenes Do­ tierungsprofil.
Der Halbleiterschaltkreis mit retrograden Extension-Bereichen ist vorzugsweise ein CMOS-Schaltkreis, in dem die Extension- Bereiche von Leistungstransistoren beider Leitungstypen re­ trograd dotiert sind.
Die Erfindung wird nachstehend anhand der Fig. 1 bis 3 be­ schrieben. Im einzelnen zeigen:
Fig. 1 eine schematische Darstellung eines HV-NMOS- Leistungstransistors und eines LV-PMOS-Logiktransistors als typische Bestandteile eines erfindungsgemäßen Halbleiter­ schaltkreises,
Fig. 2 einen Ausschnitt aus Fig. 1 mit einem typischen Verlauf der Extension-Dotierung und
Fig. 3a, 3b Ausgangskennlinienfelder erfindungsgemäß her­ gestellter NMOS- und PMOS-Leistungstransistoren.
Fig. 1 zeigt einen Low Voltage-PMOS-Transistor und einen High Voltage-NMOS-Transistor, die auf einem p-Substrat 1 an­ geordnet sind. Die stark p-dotierten Source-/Drain-Gebiete und die unter das Gate reichenden schwach p-dotierten LDD- Bereiche des PMOS-Transistors sind in eine n-Wanne 2 einge­ bettet. Gleichzeitig mit der Wanne 2 wurde die n-Wanne 3 im­ plantiert, die erfindungsgemäß als Drain-Extension für den bei hoher Spannung betriebenen NMOS-Transistor dient. Dessen stark n-dotierte Source mit unter das Gate 5 reichendem LDD- Bereich ist in das p-Substrat 1 eingebettet. Unterhalb des langgestreckten Gate 5 bildet sich der n-Kanal 6 bis zur n- Wanne 3 aus. Gate 5 und Drain 7 sind durch eine Feldoxid­ schicht (FOX) getrennt und elektrisch nur durch den darunter­ liegenden Extension-Bereich 3 schwacher Dotierung verbunden, der gleichzeitig mit der LV-Wanne 2 implantiert wurde. Der Leistungstransistor kann statt in das Substrat auch in eine HV-Wanne eingebettet werden, in die dann der Extension- Bereich implantiert wird.
Bei einem CMOS-Prozeß können sämtliche Extension-Bereiche von High-Voltage-Transistorn gemeinsam mit den Wanne der komple­ mentären Niedervolt-Transistorn implantiert werden, ohne daß zusätzliche Prozeßschritte erforderlich sind.
Fig. 2 zeigt den schon in Fig. 1 dargestellten Übergang zwischen Gate 5 und Feldoxid (FOX) des Leistungstransistors mit typischen Dotierungsverläufen des retrograd implantierten Extension-Bereichs. Es wurden zwei Ionenstrahlen unterschied­ licher Energie in das Substrat implantiert, wobei der höhere­ nergetische Strahl (a) zur Einstellung des Schichtwiderstands mit hoher Intensität implantiert wurde. Darüber befindet sich unterhalb des Gate des Leistungstransistors ein schwächer ausgebildetes Dotierungsmaximum (b), mit dem im Bereich der Logiktransistoren deren Einsatzspannung eingestellt wird. Die Feldoxidschicht (FOX) bremst einfallende Ionen und läßt nur die höherenergetischen Ionen in das Substrat eindringen. De­ ren Dotierungsmaximum dringt auch nicht so tief in das Sub­ strat ein wie in oxidfreien Bereichen des Substrats.
Zwischen den Maxima (a) und (b) kann noch ein drittes Dotie­ rungsmaximum als Anti-Punch-Implantation implantiert werden. Diese Implantation wird etwa in der typischen Tiefe der Sour­ ce-Drain-Kontakte von bis zu 0,5 µm eingebracht und durch die LOCOS-Isolation (local oxidized silicon), d. h. das Feldoxid - oder durch anderweitige Isolationsstrukturen wie etwa im­ plantierte Gräben (STI) - maskiert. Der Anti-Punch-Peak er­ höht in unmaskierten Bereichen die Dotierung nahe der Sub­ stratoberfläche und verringert so die Raumladungszone. An der durch das Gate 5 abgedeckten Kante des Feldoxids auftretende elektrische Felder werden dadurch abgeschwächt und laterale Potentialgefälle abgeschirmt; der Leistungstransistor wird durchbruchsicherer.
Die Fig. 3a und 3b zeigen Ausgangskennlinien eines NMOS- und eines PMOS-Transistors für Gate-Spannungen von jeweils 4, 8 und 12 V. Die Kennlinien der Source sind gestrichelt und die Kennlinien der Drain durchgezogen dargestellt. Wie in Fig. 3a erkennbar, zeigt der NNOS-Transistor erst bei einer Source-Drain-Spannung von 25 bis 30 V ein Durchbruchverhal­ ten, bei dem der Drain-Strom und der Source-Strom über den Sättigungsstrom hinaus ansteigen; d. h. dieser LV-Transistor mit retrograd implantierter Extension kann mit Betriebsspan­ nungen von bis zu 25 V verwendet werden. Der PMOS-Transistor dagegen eignet sich, wie aus Fig. 3b ersichtlich, für Be­ triebsspannungen von über 30 V. Die Transistoren mit retro­ grad dotiertem Extension-Bereich sind offensichtlich als Lei­ stungstransistor einsetzbar. Werden Optimierungen der Exten­ sionbereiche vorgenommen, lassen sie sich auch bei weitaus höheren Betriebsspannungen sicher betreiben.
Die in der Beschreibung und den Figuren dargestellten Merkma­ le sind lediglich exemplarisch; weitere Ausführungsarten er­ geben sich bei Anwendungen der Kenntnisse und Fähigkeiten des Fachmanns.

Claims (11)

1. Verfahren zur Herstellung eines integrierten Halbleiter­ schaltkreises, bei dem in einem Halbleitersubstrat (1) do­ tierte Wannen (2) erzeugt und mit einer ersten Spannung zu betreibende Halbleiterbauelemente in die Wannen eingebracht werden und bei dem mit einer zweiten, höheren Spannung zu be­ treibende Halbleiterbauelemente, die Extension-Bereiche (3) aufweisen, in den Halbleiterschaltkreis integriert werden, dadurch gekennzeichnet, daß die mit der ersten Spannung zu betreibenden Halbleiter­ bauelemente in erste Wannen (2) aus einer Vielzahl gleichzei­ tig erzeugter Wannen (2, 3) eingebracht werden, und daß in Bereichen weiterer Wannen (3) aus dieser Vielzahl gleichzei­ tig erzeugter Wannen (2, 3) die mit der höheren Spannung zu betreibenden Halbleiterbauelemente in einer Weise angeordnet werden, daß die weiteren Wannen (3) die Extension-Bereiche (3) der mit der höheren Spannung zu betreibenden Halbleiter­ bauelemente bilden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Wannen implantiert werden.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Wannen retrograd implantiert werden.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß zumindest in Teilflächen des Halbleitersubstrats ein Do­ tierungsprofil mit mindestens zwei mit zunehmender Substrat­ tiefe stärker ausgeprägten Dotierungsmaxima (a, b) erzeugt wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß ein drittes, oberflächennahes Dotierungsmaximum als Anti- Punch-Implantation erzeugt wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß zumindest die weiteren Wannen (3) einem Diffusionsprozeß unterzogen werden.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Halbleiterbauelemente Transistoren sind.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die mit der ersten Spannung zu betreibenden Halbleiter­ bauelemente Logiktransistoren sind.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß das Verfahren ein CMOS-Prozeß ist, bei dem zur gleichen Zeit Extension-Bereiche für n(p)-Kanal-Transistoren und Wan­ nen für p(n)-Kanal-Transistoren hergestellt werden.
10. Integrierter Halbleiterschaltkreis mit in retrograd do­ tierten Wannen (2) eingebrachten, mit einer ersten Spannung zu betreibenden Transistoren und mit Extension-Bereiche (3) aufweisenden, mit einer zweiten, höheren Spannung zu betrei­ benden Transistoren, dadurch gekennzeichnet, daß die Extension-Bereiche (3) retrograd dotiert sind.
11. Integrierter Halbleiterschaltkreis nach Anspruch 10, dadurch gekennzeichnet, daß der Halbleiterschaltkreis ein CMOS-Schaltkreis ist.
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