CN1350332A - 半导体装置及其制造方法 - Google Patents
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Abstract
本发明的课题在于尽量降低电阻层对电压的依赖性,容易进行半导体集成电路的设计。备有在半导体基板上的N阱区2的表面上形成的、第一电压VL加在其一端上同时第二电压VH加在其另一端上的P－型电阻层8,在电阻层8上形成的薄氧化膜3,以及在薄氧化膜3上形成的由硅层构成的电阻偏置电极层10;通过调整加在电阻偏置电极层10上的电压,降低电阻层8的电阻值对电压的依赖性。
Description
技术领域
本发明涉及在半导体基板上集成了电阻元件的半导体装置及其制造方法。
先有技术
迄今，延迟用电阻、振荡电路用的电阻、AD变换器的阶梯电阻等电阻元件被用于各种半导体集成电路中。图11是表示现有的半导体装置的结构的剖面图。
在N型半导体基板50上形成场氧化膜51、51，在该场氧化膜51、51之间的N型半导体基板50的表面上形成P-型电阻层52。另外，在P-型电阻层52的两端形成P+型电极取出层53、54。
图12是表示图11所示的半导体装置的工作状态的剖面图。图中，将电压VL加在电极取出层53上，同时将电压VH加在另一电极取出层54上。这里，假定N型半导体基板50的电压为0V，且VH＜VL＜0V。即，P+型电极取出层53、54和N型半导体基板50不加顺向偏压。另外，电压VH的绝对值比电压VL大。因此，对应于电位差(VH-VL)，电流流过P-型电阻层52。
本发明拟解决的课题
可是在将电阻层52作为电阻元件用于半导体集成电路的情况下，在电路设计上希望其电阻值对电压没有依赖性。
可是，通过利用加在P+型电极取出层54上的电压VH，过渡层55在N型半导体基板50和P-型电阻层52之间扩大，从而使P-型电阻层52变窄，电阻值随着加在P+型电极取出层54上的电压VH的变化而变化。另外，如果电压VH进一步升高，则在P+型电极取出层54附近发生夹断状态，所以电流饱和。
本发明就是鉴于上述的现有技术中的课题而完成的，目的在于尽量降低电阻层对电压的依赖性，容易进行半导体集成电路的电路设计。
为解决发明课题而采取的措施
本发明的半导体装置的特征在于：备有在第一导电型半导体基板的表面上形成的、第一电压加在其一端上同时第二电压加在其另一端上的第二导电型电阻层，在该第二导电型电阻层上形成的绝缘膜，以及在该绝缘膜上形成的由硅层构成的电阻偏置电极层；通过调整加在上述电阻偏置电极层上的电压，降低上述第二导电型电阻层的电阻值对电压的依赖性。
如果采用本发明，则由于在电阻层上备有绝缘膜和电阻偏置电极，所以过渡层在半导体基板和电阻层之间的扩大被抑制，能降低电阻层的电阻值对电压的依赖性。
另外，本发明的半导体装置的制造方法的特征在于包括：在第一导电型半导体基板上形成绝缘膜、第一硅层的工序；在该第一硅层上有选择地形成耐氧化膜的工序；通过热氧化形成场氧化膜的工序；除去上述耐氧化膜的工序；通过将上述第一硅层及绝缘膜贯通后进行第二导电型不纯物的离子注入，在上述半导体基板的表面上形成第二导电型电阻层的工序；在全部表面上形成第二硅层的工序；对上述第一及第二硅层进行图形刻蚀，在上述电阻层上形成电阻偏置电极层的工序；以及在上述电阻偏置电极层上形成供给规定的电压用的布线层的工序。
如果采用本发明的半导体装置的制造方法，则由于使形成场氧化膜时使用的第一硅层照样残留下来，作为电阻偏置电极层的一部分(下层部分)利用，所以能缩短制造工序。
另外，由于通过将上述第一硅层及绝缘膜贯通后进行第二导电型不纯物的离子注入，形成第二导电型电阻层，然后将第二硅层层叠在第一硅层上，所以第一硅层具有作为离子注入的缓冲膜的功能，同时与使用单层的硅层作为电阻缓冲电极层的情况相比，能降低离子注入的加速能量。
附图的简要说明
图1是说明本发明的实施形态的半导体装置的制造方法用的剖面图。
图2是说明本发明的实施形态的半导体装置的制造方法用的剖面图。
图3是说明本发明的实施形态的半导体装置的制造方法用的剖面图。
图4是说明本发明的实施形态的半导体装置的制造方法用的剖面图。
图5是说明本发明的实施形态的半导体装置的制造方法用的剖面图。
图6是说明本发明的实施形态的半导体装置及其制造方法用的剖面图。
图7是图6所示的扩散电阻图形的平面图。
图8是图6所示的扩散电阻的另一图形的平面图。
图9是表示扩散电阻的电流电压特性及电阻特性(横轴表示扩散电阻两端的电压差，纵轴表示电流I、电阻Rs)的图。
图10是表示扩散电阻的电流电压特性及电阻特性(横轴表示扩散电阻两端的电压差，纵轴表示电流I、电阻Rs)的图。
图11是表示现有例的半导体装置的结构的剖面图。
图12表示现有例的半导体装置的工作状态的剖面图。
发明的实施形态
以下参照图1至图6，说明本发明的实施形态涉及的半导体装置及其制造方法。另外，在图1至图6中，在图中右侧示出了扩散电阻的形成区域，左侧示出了P沟道型MOS晶体管的形成区域。
如图1所示，在P型硅基板1上形成N型阱区2。然后，在P型硅基板1上通过热氧化形成10nm～20nm左右的薄氧化膜3。在该薄氧化膜3上采用LPVCD法形成50nm～100nm的第一多晶硅层、50nm～100nm的氮化硅膜5(Si3N4)，有选择地对氮化硅膜5进行刻蚀。这里，也可以形成无定形硅层，以代替第一多晶硅层。
因此，在P沟道型MOS晶体管的形成区域和多晶硅电阻元件的形成区域的规定区域中，残留下来第一多晶硅层4及氮化硅膜5的层叠膜。另外，这里也可以有选择地刻蚀第一多晶硅层4、氮化硅膜5。
接着，进行1000℃左右的热氧化，如图2所示，在通过刻蚀除去了氮化硅膜5的区域上形成场氧化膜6。场氧化膜6的厚度例如为500nm左右。
这里，氮化硅膜5起耐氧化膜的作用。另外，薄氧化膜3也称为焊接区氧化膜，用来防止在场氧化膜6的所谓的バ-ズビ-ク(burrsbeak)下的P型硅基板1上发生结晶缺陷。
另外，第一多晶硅层4称为焊接区多晶硅层(焊接区硅层)，具有将バ-ズビ-ク(burrs beak)抑制得短的作用。通常，在场氧化后除去薄氧化膜3、第一多晶硅层4，但在本工序中使它们残存下来，如后面所述，用来作为电阻元件的构成要素。
接着，如图3所示，将氮化硅膜5除去后，在P沟道型MOS晶体管的形成区域上形成光敏抗蚀剂层7。然后，将该光敏抗蚀剂层7作为掩模，在将第一多晶硅层4及薄氧化膜3贯通的条件下，进行P型不纯物的离子注入，在N型阱区2的表面上形成P-型电阻层8。这里，上述离子注入工序的优选条件为：将硼作为离子种，加速能量为60KeV，剂量为8.5×1012/cm2。
在上述的离子注入工序中，第一多晶硅层4及薄氧化膜3对离子注入起缓冲膜的作用，防止在半导体基板表面上发生结晶缺陷。另外，由于第一多晶硅层4比较薄，所以能降低离子注入的加速能量。
接着，如图4所示，在将P沟道型MOS晶体管的形成区域上的光敏抗蚀剂层7除去后，用LPCVD法在全部表面上淀积50nm～100nm的第二多晶硅层9。另外，通过热扩散，在第二多晶硅层9中进行磷等不纯物的掺杂，降低电阻。这时，如果不纯物扩散到第二多晶硅层9的下层的第一多晶硅层4中，则第一多晶硅层4同样也被低电阻化。
因此，在P沟道型MOS晶体管的形成区域及扩散电阻的形成区域中，第二多晶硅层9层叠在第一多晶硅层4上。
此后，如图5所示，在第二多晶硅层9的规定区域上形成光敏抗蚀剂层(图中未示出)，将该光敏抗蚀剂层作为掩模，有选择地依次刻蚀第二多晶硅层9、第一多晶硅层4。
因此，在扩散电阻的形成区域中，形成层叠了第一多晶硅层4及第二多晶硅层9的电阻偏置电极10。另一方面，在P沟道型MOS晶体管的形成区域中，形成层叠了第一多晶硅层4及第二多晶硅层9的栅极11。另外，在场氧化膜6上形成由第二多晶硅层9(单层)构成的多晶硅布线层(图中未示出)。
另外，通过进行硼等的离子注入，形成P+型电极取出层12、13、P沟道型MOS晶体管的P+型源极层14、P+型漏极层15。
接着，如图6所示，在全部表面上形成BPSG膜等层间绝缘膜16，在P+型电极取出层12、13上、以及P+型源极层14、P+型漏极层15上形成接触孔，通过这些接触孔，形成由Al层构成的电阻取出电极17、18、源极19、以及漏极20。从而制成备有扩散电阻的半导体装置。另外，虽然省略了有关N沟道型MOS晶体管的说明，但能在相同的硅基板1上形成为CMOS的构成。
图7是图6所示的扩散电阻的图形平面图。P-型电阻层8在P+型电极取出层12、13之间呈条纹状延伸。设置在P+型电极取出层12、13上的C1、C2是接触孔。P-型电阻层8的长度根据所希望的电阻值决定。另外，电阻偏置电极10通过薄绝缘膜3覆盖P-型电阻层8。Al布线层21通过接触孔C3连接在该电阻偏置电极10上。从电源将规定的偏压VG加在Al布线层21上。通过调整该偏压VG，能抑制P-型电阻层8和N型阱区2之间的过渡层的扩展。
图8是扩散电阻的另一图形平面图。这里，接触孔C4配置在P-型电阻层8的长度方向的中途，另一方面，接触孔C5配置在电阻偏置电极10上。而且，通过这些接触孔C4、C5，用Al布线层22连接P-型电阻层8和电阻偏置电极10。在此情况下，取出在P-型电阻层8上产生的电压，供给电阻偏置电极10，所以具有不需要特别使用电压源的优点。
其次，参照图9说明本发明者试作的半导体装置的测定结果。图9、图10是表示扩散电阻的电流电压特性及电阻特性(横轴表示扩散电阻两端的电压差，纵轴表示电流I、电阻Rs)的图。这里，设加在P+型电极取出层13上的电压为VH、加在P+型电极取出层12上的电压为VL、加在电阻偏置电极10上的电压为CG。
而且，定义R＝VG/(VH-VL)。R表示加在电阻偏置电极10上的电压VG与加在P+型电极取出层12、13之间的电压(VH-VL)之比。根据该定义，图9(A)表示R＝0时的上述特性，图9(B)表示R＝0.2时的上述特性，图9(C)表示R＝0.4时的上述特性，图10(D)表示R＝0.5时的上述特性，图10(E)表示R＝0.6时的上述特性，图10(F)表示R＝0.8时的上述特性。
从该实验结果可知，R＝0.6时电阻值对电压的依赖性最小。R＝0.5时对电压的依赖性小到不成问题的程度。R＝0.4以下时电压(VH-VL)升高，同时电阻值Rs增大。这可以认为是过渡层扩展的缘故。反之，R＝0时，电压(VH-VL)升高，同时电阻值Rs减小。这可以认为是产生载流子的蓄积状态的缘故。
发明的效果
如上所述，如果采用本发明的半导体装置，则由于在电阻层上备有绝缘膜和电阻偏置电极，所以能抑制在半导体基板和电阻层之间进行扩展的过渡层的扩展，能降低电阻层的电阻值对电压的依赖性。
另外，加在电阻偏置电极层上的电压能从电阻层的长度方向的中途取出，所以具有不需要设置特别的电压源的优点。
另外，如果采用本发明的半导体装置的制造方法，则由于使形成场氧化膜时用的第一硅层照样保留下来，作为电阻偏置电极层的一部分(下层部分)利用，所以能缩短制造工序。
另外，由于通过贯通该第一硅层及绝缘膜后进行第二导电型不纯物的离子注入，形成第二导电型电阻层，然后将第二硅层层叠在第一硅层上，所以第一硅层具有作为离子注入缓冲膜的功能，同时与使用单层的硅层作为电阻偏置电极层的情况相比，能降低离子注入的加速能量。
Claims (13)
1.一种半导体装置，其特征在于：备有在第一导电型半导体基板的表面上形成的、第一电压加在其一端上同时第二电压加在其另一端上的第二导电型电阻层，在该第二导电型电阻层上形成的绝缘膜，以及在该绝缘膜上形成的由硅层构成的电阻偏置电极层；通过调整加在上述电阻偏置电极层上的电压，降低上述第二导电型电阻层的电阻值对电压的依赖性。
2.根据权利要求1所述的半导体装置，其特征在于：上述电阻偏置电极层是层叠两层硅层构成的。
3.根据权利要求1所述的半导体装置，其特征在于：加在上述硅层上的电压被从上述电阻层的长度方向的中途取出。
4.根据权利要求1、2、3所述的半导体装置，其特征在于：第二导电型的一对电极取出层设置在第二导电型电阻层的两端，使电流流过上述电阻层用的电压加在该电极取出层上。
5.根据权利要求4所述的半导体装置，其特征在于：加在电阻偏置电极层上的电压与加在上述一对电极取出层之间的电压之比为0.5～0.6。
6.一种半导体装置的制造方法，其特征在于包括：在第一导电型半导体基板上形成绝缘膜及第一硅层的工序；在该第一硅层上有选择地形成耐氧化膜的工序；通过热氧化形成场氧化膜的工序；除去上述耐氧化膜的工序；通过将上述第一硅层及绝缘膜贯通后进行第二导电型不纯物的离子注入，在上述半导体基板的表面上形成第二导电型电阻层的工序；在全部表面上形成第二硅层的工序；对上述第一及第二硅层进行图形刻蚀，在上述电阻层上形成电阻偏置电极层的工序；以及在上述电阻偏置电极层上形成供给规定的电压用的布线层的工序。
7.根据权利要求6所述的半导体装置的制造方法，其特征在于：上述第一硅层及上述第二硅层是多晶硅层、无定形硅层两者中的任意一者。
8.根据权利要求6、7所述的半导体装置的制造方法，其特征在于：上述耐氧化膜是氮化硅膜。
9.根据权利要求6所述的半导体装置的制造方法，其特征在于：上述布线层与上述电阻层的长度方向的中途接触。
10.一种半导体装置的制造方法，其特征在于包括：
在第一导电型半导体基板上形成绝缘膜及第一硅层的工序；
在MOS晶体管的形成区域及电阻形成区域上的上述第一硅层上有选择地形成耐氧化膜的工序；
通过热氧化形成场氧化膜的工序；
除去上述耐氧化膜的工序；
通过将上述电阻形成区域上的第一硅层及绝缘膜贯通后进行第二导电型不纯物的离子注入，在上述半导体基板的表面上形成第二导电型电阻层的工序；
在全部表面上形成第二硅层的工序；
对上述第一及第二硅层进行图形刻蚀，在上述电阻层上形成电阻偏置电极层，同时形成上述MOS晶体管的栅极的工序；
通过离子注入，同时形成上述MOS晶体管的源极层及漏极层、以及上述电阻层的一对电极取出层的工序；以及
在上述电阻偏置电极层上形成供给规定的电压用的布线层的工序。
11.根据权利要求10所述的半导体装置的制造方法，其特征在于：上述第一硅层及上述第二硅层是多晶硅层、无定形硅层两者中的任意一者。
12.根据权利要求10、11所述的半导体装置的制造方法，其特征在于：上述耐氧化膜是氮化硅膜。
13.根据权利要求10所述的半导体装置的制造方法，其特征在于：上述布线层与上述电阻层的长度方向的中途接触。
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