CN1691297A - 制造具有双栅结构的半导体器件的方法 - Google Patents
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Abstract
一种制造具有双栅结构的半导体器件的方法，包括：在不同的区域形成P型和N型栅硅层；向P型和N型栅硅层中注入P型和N型杂质；在P型和N型栅硅层上淀积一层金属膜；利用具有栅极图形的掩膜对金属膜形成图形；利用掩膜和形成图形的金属膜对P型和N型栅硅层进行形成图形，以留下P型和N型栅硅电极。
Description
技术领域
本发明涉及制造一种具有双栅结构的半导体器件的方法。
背景技术
已经公知的一种半导体器件具有两个导电型的栅极，一个掺杂N型杂质，另一个掺杂P型杂质。这种半导体器件通常被称为双栅半导体器件。这种双栅结构能够为MOS晶体管提供更高的运行速度。所以，这种双栅结构目前或者将来主要用于需要高速运行的半导体器件中。
通常，双栅半导体器件是按以下步骤制造的。首先，栅绝缘膜形成于半导体衬底上。然后，栅多晶硅层(gate polysilicon layer)或一个栅无定形硅层(以下被统称为栅硅层)隔着栅绝缘膜被形成于半导体衬底上。利用光致抗蚀剂掩膜，通过离子注入的方法，将杂质引入栅硅层的两个区域，从而形成栅硅层的N型区和P型区。单层金属膜，如WSi膜，或者多层金属膜，如W/WN膜，被形成在N型区和P型区上。在金属膜上，进一步形成由SiO2、SiN或类似材料构成的绝缘层。把绝缘层用作硬掩膜，对金属膜进行干法刻蚀。然后，利用同一硬掩膜和带图形的金属膜一起，对栅硅层进行刻蚀处理。
图5示出了表示半导体层中杂质浓度与干刻蚀率之间的关系的图。更准确地说，它示出了硅层中的磷(P)浓度(原子/立方厘米，atom/cm3)与刻蚀率(纳米/分，nm/min)之间的关系，以及硼(B)的浓度与刻蚀率之间的关系。如从图5中所理解的，刻蚀速率几乎不随硼(B)或磷(P)的浓度变化。但是，含P的N型硅层的刻蚀率高于含B的P型硅层的刻蚀率，其刻蚀率的差别约为20％-30％。有关P型硅层与N型硅层间的刻蚀率的差别的描述出现在例如Ogino(Mitsubishi Electronic Co.Ltd.)等人的文章中，题目是“精确衡量由杂质导电性变化而造成的图形变形”(Precise Evaluation ofPattern Distortion with Variety of Impurity Conductivity)，干法工艺会议，11-6，日本电子工程师学会(Dry Process Symposium，11-6，the Institute of Electrical Engineer of Japan)。
图6A和6B，以及图7至图9，给出了双栅结构可能的缺陷，其中，P型硅层204和N型硅层203，隔着栅绝缘膜202被形成于硅衬底201上，并采用硬掩膜206和带图形的金属膜205对它们进行刻蚀。由于上述的刻蚀率的差别，在双栅结构中如果硅层203和204同时进行干法刻蚀的话，N型硅层203被刻蚀的量，较之于P型硅层204来说要更大。结果，由于侧面刻蚀的原因，N型硅层的宽度较小，如图6A所示，或者形成了底部宽度较小的不稳定的锥形结构，如图6B所示。不管上述哪种情况，N型硅层203的刻蚀形状都是不理想的。此外，栅绝缘膜202处于P型硅层204下方的部分的厚度，大于硅绝缘膜202处于N型硅层203下方的另一部分的厚度。
还有另一种情形，如图7所示，刻蚀有可能不停止于栅绝缘膜202的表面，而是穿透了栅绝缘膜202。如果发生这种情况，刻蚀可能也会损坏硅衬底201。
为了防止N型硅层203出现不理想的形状，可以缩短刻蚀时间的长度或者调整刻蚀条件，以防止侧面刻蚀。然而，其结果可能是P型硅层204的宽度更大。这种情况下，P型硅层204可能呈现正锥形，底部宽度较大，或者底部外展，结果是形状不理想，如图8所示。不仅如此，残留硅会留在栅绝缘膜或其它部分上。
而且，形成于栅绝缘膜202上的P型硅层204会在局部发生横向刻蚀，如图9所示，即在P型硅层204与栅绝缘膜202之间的界面附近的区域，导致不理想的形状，称之为“切底”(undercut)。
为解决上述的问题，可以采用日本专利申请未审公开No.2000-021999和2000-058511中提供的技术。在2000-021999号公开文件所描述的技术中，P型硅层204被设计成具有大于N型硅层的厚度，以解决上述问题。在2000-058511号公开文件所描述的技术中，刻蚀条件被改变了，以防止栅绝缘膜被损坏，以消除栅绝缘膜不同部分间大小的差别。
在2000-021999号公开文件所描述的技术中，要进行不少额外的步骤，如平版印刷、硅CVD和刻蚀。从经济角度来看，这降低了制造半导体器件的效率。而且，由于形成在P型硅层与N型硅层上的栅极在厚度上彼此不同，覆盖在栅极层上的互连层的厚度可能不齐平。这导致了难以形成一个厚度均匀的绝缘膜以布置相邻栅极间的接触头。尤其是在2000-058511号公开文件所描述的技术不能提供有准确宽度的栅极。
发明内容
本发明的一个目的是提供一种制造半导体器件的方法，其中，P型硅层和N型硅层被形成图形，以具有期望的形状，从而解决现有技术中遇到的问题。
本发明提供一种制造半导体器件的方法，包括以下连续的步骤：在硅衬底上连续地形成栅绝缘膜和硅层；从硅层上形成P型硅层和N型硅层；采用具有栅极图形的注入掩膜，把P型或N型杂质注入到P型和N型硅层；采用具有栅极图形的刻蚀掩膜，有选择地刻蚀P型硅层和N型硅层，留下P型和N型栅极。
在根据本发明的半导体器件制造方法中，采用具有栅极图形的注入掩膜，注入到P型和N型硅层的P型或N型杂质能防止在有选择地刻蚀P型和N型硅层的刻蚀步骤中缺陷的发生，这种缺陷可能源于侧面刻蚀等原因。由此，P型硅层和N型硅层被形成图形，从而提供理想的栅极图形。
附图说明
图1A至1H是表示根据本发明的第一实施例的半导体器件的制造方法的连续步骤的截面图；
图2是额外注入了N型杂质的N型和P型栅硅层中N型杂质的浓度与刻蚀率的关系示意图；
图3是表示根据本发明的第二实施例的半导体器件的制造方法的一个步骤的截面图；
图4是表示根据本发明的第三实施例的半导体器件的制造方法的一个步骤的截面图；
图5是干法刻蚀中杂质浓度与刻蚀率的关系的示意图；
图6A和6B是采用传统的双栅刻蚀工艺制造的一个半导体器件的截面图；
图7是采用传统的双栅刻蚀工艺制造的一个半导体器件的截面图；
图8是采用传统的双栅刻蚀工艺制造的另一个半导体器件的截面图；
图9是采用传统的双栅刻蚀工艺制造的另一个半导体器件的截面图。
具体实施方式
下面结合附图对本发明的实施例加以说明，其中类似的组件被冠以类似的标号。图1A至1H是表示根据本发明的第一实施例的半导体器件的制造方法的连续步骤的截面图。在第一实施例中，进行双栅刻蚀处理，按期望的形状分别设置N型硅层和P型硅层。应当注意，根据本发明的制造半导体器件的方法可以用于制造高速DRAM、SRAM、永久性存储器，如闪存等，并且可以用于制造具有期望的结构的晶体管的栅极。
如图1A所示，栅绝缘膜102形成于硅衬底101上，它又成为栅极层的基础层(underlying layer)。在形成栅绝缘膜102之前，对硅衬底101可以进行多种处理，如杂质注入、刻蚀、抛光和热处理。但是，在形成栅绝缘膜102之前，硅衬底101并不是一定要进行这些步骤的处理。例如，栅绝缘膜102可以在批量氧化室、单晶片氧化系统或CVD装置中形成。取决于有栅极的晶体管应当具有的特性，栅绝缘膜102可以由以下一组材料中的一种来制成，氧化硅、氮化硅、氮氧化硅、如氧化钽的金属氧化物，等。
在形成栅绝缘膜102之后，利用CVD或类似的技术，在已形成的结构的整个表面上，形成栅硅层103。然后，光致抗蚀剂掩膜104被形成于栅硅层103的一部分上，也就是即将形成N型区的部分以外的部分。以光致抗蚀剂掩膜104为注入掩膜，进行N型注入处理，把N型杂质注入到栅硅层103的该部分中，从而形成N型栅硅层105。N型杂质可以是P或As，或者在硅晶体中替换硅原子时可以释放电子的其它化合物。
在N型栅硅层105形成以后，用等离子清洗或常见的用酸的湿法刻蚀工艺等处理过程，将光致抗蚀剂掩膜104去除。之后，如图1B所示，另一个光致抗蚀剂掩膜106被形成于栅硅层103的一部分上，也就是即将形成P型区域的部分以外的部分。把光致抗蚀剂掩膜106作为注入掩膜，进行P型注入处理，把P型杂质注入到栅硅层103的该部分，从而形成P型栅硅层107。P型杂质可以是B，或者在硅晶体中替换硅原子时可以释放空穴的其它化合物，如BF2。
在N型栅硅层105和P型栅硅层107被形成以后，用通常的CVD或PVD工艺，在其上形成金属膜108，如图1C所示。金属膜108可以是金属的单层膜，如W、WN、WSi、Ti、TiN、Pt和Co。另一种作法是，金属膜108可以由多个金属层组合而成的多层膜。如图1D所示，然后，在金属膜108上形成硬掩膜109。硬掩膜109将被用于形成栅极的工艺过程中。硬掩膜109的形成采用了刻蚀工艺，如干法刻蚀，这种刻蚀工艺用于由CVD等工艺形成的单层膜，如氧化硅膜、氮化硅膜、氮氧化硅(SiON)膜、或无定形碳膜，或者用于由这些单层膜组成的多层膜，从而提供一个具有期望的形状的掩膜。
硬掩膜109形成以后，利用硬掩膜109对金属膜108进行干法刻蚀，直到N型栅硅层105和P型栅硅层107暴露出来，如图1E所示。最好能以这样的方式来进行该干法刻蚀处理，即，让金属膜108的侧表面尽可能地竖直。另一个希望是该干法刻蚀使N型栅硅层105和P型栅硅层107被刻蚀的尽可能少。在一个具体的实例中，N型栅硅层105和P型栅硅层107应当被刻蚀10到30nm的深度。否则，金属膜108将具有不希望的侧表面，没有竖直的侧表面。
在处理了金属膜108露出了N型栅硅层105和P型栅硅层107的部分区域以后，用硬掩膜109和金属膜108为掩膜，进行N型杂质注入，如图1F所示。期望的是，注入该N型杂质，直至P型栅硅层107上被去除了金属膜108的部分(也就是将在后面用刻蚀去除的部分)呈现N型导电性。该N型杂质注入在P型栅硅层107中形成了N-型硅区110。在N型栅硅层105中，在金属膜108被去除了的部分，形成了N+型硅区111。N+型硅区111的杂质浓度高于N型栅硅层105的杂质浓度。
如图1G所示，用硬掩膜109和金属膜108为掩膜，注入P型杂质，代替N型杂质。在这种情形下，期望的是，注入该P型杂质，直至N型栅硅层105上被去除了金属膜108的部分，呈现P型导电性。该P型杂质注入在N型栅硅层105中形成了P-型硅区112。在P型栅硅层107中，在金属膜108被去除了的部分，形成了P+型硅区113。P+型硅区113的杂质浓度高于P型栅硅层107的杂质浓度。
图2是在将要用刻蚀去除的N型硅层105和P型栅硅层107的部分(即，N+型硅区111和N-型硅区110)中注入的N型杂质的数量与刻蚀率的关系示意图。曲线“a”代表额外注入了N型杂质(P)的N型栅硅层105的刻蚀率，而曲线“b”代表额外注入了N型杂质(P)的P型栅硅层107的刻蚀率。这里假定，在N型杂质注入前，P和B被以2×1020原子/cm3的量被分别注入到N型栅硅层105和P型栅硅层107中。当N型杂质(P)注入过程把注入的P的数量提高时，P型栅硅层107将被刻蚀和去除的区域的导电型将从P型变为N型。从图2中可以看出，随着注入的N型杂质的数量的提高，含被注入的N型杂质的N型栅硅层105的刻蚀率与含被注入的N型杂质的P型栅硅层107的刻蚀率间的差别在减小。当在P型杂质注入过程中把P型杂质(B)注入的时候，可以观察到这一现象。
在N型杂质或P型杂质被注入以后，用硬掩膜109作注入掩膜，进行干法刻蚀。N型栅硅层105和P型栅硅层107因此被形成如图1H所示的图形。该形成图形的过程去除了N-型硅区110和N+型硅区111。结果，N型栅硅层105和P型栅硅层107获得了期望的形状。由于该形状，层105和106获得了期望的栅极形状。
在该实施例中，在将要用刻蚀方法将N型栅硅层105和P型栅硅层107形成图形前，N型杂质和P型杂质被注入到N型栅硅层105将被去除的区域和P型栅硅层107将被去除的区域。N型栅硅层105和P型栅硅层107间的刻蚀率的差别因而被减小。这抑制了不期望的刻蚀情况的发生，如侧蚀、成锥形等。所以，N型栅硅层105和P型栅硅层107具有竖直的侧表面。而且，由于刻蚀率间的差别小，这里所进行的期望的双栅刻蚀工艺过程，将N型栅硅层105和P型栅硅层107的宽度的差别最小化，并将N型区和P型区的残留栅绝缘膜102的厚度的差别最小化。
图3是表示根据本发明的第二实施例的半导体器件的制造方法的一个步骤的截面图。该第二实施例类似于第一实施例，只是在N型杂质和P型杂质注入之前，薄绝缘膜114被形成于N型硅层105和P型硅层107上。更具体地讲，薄绝缘膜114被形成于层105和层107的将要用刻蚀去除的区域。在下述的方法中，N型杂质被注入到N型栅硅层105和P型栅硅层107将要被刻蚀的那些区域。如果不用N型杂质，P型杂质也可以被注入。在这种情况下，会取得类似的优点。
在第二实施例中，进行类似于图1A至1E的步骤，从而把金属膜108按期望的形状设置。然后，进行CVD或类似的工艺处理，在已形成结构的整个表面上形成绝缘膜114，它可以是Si3N4膜或SiO2膜，约3nm到20nm厚，如图3所示。在薄绝缘膜114形成以后，透过绝缘膜114把N型杂质注入到N型栅硅层105和P型栅硅层107被要用刻蚀去除的那些区域中。期望的是，注入该N型杂质，直至P型栅硅层107上将被去除的部分呈现N型导电性。之后，在类似于图1H所示的工艺过程中，N-型硅区110、N+型硅区111和薄绝缘膜114被刻蚀处理去除。由此，N型栅硅层105和P型栅硅层107被按期望的形状形成了图形。
需要注意，作为N型杂质被离子注入的元素，可能会穿过栅硅层103和栅绝缘膜102，到达硅衬底101。如果发生这种情形，晶体管的特性会发生不期望的变化，导致半导体器件不正常工作的可能性。在本实施例中，薄绝缘膜114被形成于N型栅硅层105和P型栅硅层107被要用刻蚀去除的那些区域中，N型杂质透过薄绝缘膜114被注入。所以，所说的元素，也就是N型杂质，被阻止穿过栅硅层103或栅绝缘膜102。第二实施例取得了与第一实施例类似的其它优点。
图4是表示根据本发明的第三实施例的半导体器件的制造方法的一个步骤的截面图。在本实施例中，N型杂质或P型杂质被注入到N型栅硅层105和P型栅硅层107被要用刻蚀去除的那些区域中，并且金属膜108的一部分保留在N型栅硅层105和P型栅硅层107的这些区域中。在下述方法中，把N型杂质注入到N型栅硅层105和P型栅硅层107被要被刻蚀的那些区域中。如果不用N型杂质，也可以用P型杂质。在情形下，将取得类似的优点。
在第三实施例中，进行类似于图1A至1D的步骤，从而在金属膜108上按期望的形状形成硬掩膜109。在硬掩膜109形成以后，在金属膜108上进行刻蚀，从而把金属膜108设备成期望的形状。按这样的方式进行刻蚀，使得金属膜108覆盖着N型栅硅层105和P型栅硅层107的那些部分不完全被去除，如图4所示。换言之，金属膜108的残留部分被留在N型硅层110和N+型硅层111上。
以估计的刻蚀时间长度T对金属膜108进行刻蚀，该时间过后，金属膜108留在N型硅层110和N+型硅层111上的部分的厚度约为5到20nm厚，只要金属膜108由单一金属膜构成即可。更具体地说，刻蚀时间长度T由以下关系来表达：
T＝(X-Z)×(Y)/(X)
其中，X是金属膜108的厚度(nm)，Y是从等离子开始发射到刻蚀结束的时间长度(sec)，Z是金属膜108的残留部分就有的厚度(nm)。
金属膜可以由WSi构成，并具有光传导性能。在此情形下，可以用光的干涉来监测金属膜108的残留部分的厚度。当每个残留部分的厚度达到期望值，停止刻蚀。通过这种方式，金属膜108的残留部分的厚度可以被调整为5到20nm。
金属膜108可以是多层膜，而不是单层膜。这样的话，如下所述，金属膜108的刻蚀可以停止于金属膜108的两个相邻层之间的界面处。假设金属膜108由两层组成，由W构成的顶层和由WN或TiN构成的底层。此时，只有顶层，即W层，被刻蚀；底层，即WN或TiN层根据本没有实质上被刻蚀。
如果顶层和底层分别由W和WN构成，用常用的感应线圈的干法刻蚀系统，按以下条件进行刻蚀：SF6(或NF3)＝20sccm；N2＝50sccm；Cl2＝70sccm；气氛压力3mT；等离子功率700W；偏置功率30W；工作台温度20℃。在这些条件下，N2应当被加入到含F的气体系统中，以把W的刻蚀率调整到WN的刻蚀率的至少1.5倍。如果顶层和底层分别由W和TiN构成，也采用常用的带感应线圈的干法刻蚀系统，按以下条件进行刻蚀：SF6(或NF3)＝50sccm；N2＝50sccm；气氛压力3mT；等离子功率700W；偏置功率30W；工作台温度20℃。
金属膜108被刻蚀以后，透过金属膜108的残留部分，把N型杂质注入到N型栅硅层105和P型栅硅层107被要被刻蚀去除的那些区域中。期望的是，注入该N型杂质，直至P型栅硅层107的那些部分，即，金属膜108将要被从其上去除的那些部分，呈现N型导电性。然后，进行类似于图1H所示的步骤，从而去除N-型硅区110和N+型硅区111，以及金属膜108的残留部分。经过这样的处理，N型栅硅层105和P型栅硅层107获得期望的形状。
在该实施例中，透过金属膜108的残留部分来注入N型杂质。这防止了作为N型杂质被注入的元素等穿过栅硅层103和栅绝缘膜102到达硅衬底101，而无需形成象图5所示那样的薄绝缘膜。金属膜108的残留部分可以例如通过调整刻蚀金属膜108的时间来获得。所以，本实施例取得了类似于第二实施例的优点，但不进行额外的步骤。本实施例的其它优点类似于第一实施例。
这里假定所述的干法刻蚀系统是具有感应线圈的等离子装置，尽管可以采用另一种使用微波或UHF波的高密度等离子装置，或ECR装置。上述的干法刻蚀的工艺条件仅为示例之目的。它们可以按刻蚀装置的类型以及金属膜108的成份根据需要进行改变。金属膜108可以由除了上述的W、WN、TiN、WSi、Ti、TiN、Pt、和Co以外的金属构成。在上述的实施例中，N型栅硅层105被首先形成(图1A)，P型栅硅层107然后形成(图1B)。形成这些层的顺序可以反过来。
由于上述的实施例仅是作为说明的示例，本发明并不局限于上述的实施例，本领域的技术人员可以很容易地以其为基础做出各种改变的方案，但并不超出本发明的范围。
Claims (13)
1、一种制造半导体器件的方法，其特征在于，包括以下连续的步骤：
在硅衬底上连续地形成栅绝缘膜和硅层；
从所述硅层形成P型和N型硅层；
利用具有栅极图形的注入掩膜把P型或N型杂质注入到所述P型和N型硅层；
利用具有栅极图形的刻蚀掩膜有选择地刻蚀所述P型和N型硅层，以留下P型和N型栅极。
2、如权利要求1所述的方法，其特征在于，在所述形成P型和N型硅层的步骤与所述注入步骤之间还包括以下步骤：
在所述P型和N型硅层上淀积金属膜；
使用所述注入掩膜，通过有选择的刻蚀，对所述金属膜形成图形。
3、如权利要求2所述的方法，其特征在于，所述形成图形的步骤使得所述形成了图形的金属膜从所述P型和N型硅层的部分暴露出来。
4、如权利要求3所述的方法，其特征在于，在所述形成图形的步骤与所述注入步骤之间，还包括步骤：在所述形成了图形的金属膜和所述P型和N型硅层的所述部分之上淀积绝缘层。
5、如权利要求4所述的方法，其特征在于，所述绝缘层包括氧化硅、氮化硅、氮氧化硅和金属氧化物中的一种。
6、如权利要求4所述的方法，其特征在于，所述绝缘层3到20nm厚。
7、如权利要求2所述的方法，其特征在于，所述形成图形的步骤使得所述形成了图形的金属膜不从所述P型和N型硅层暴露出来。
8、如权利要求7所述的方法，其特征在于，所述金属膜包括多个不同的金属层，所述形成图形的步骤停止于所述金属层的两个相邻层间的界面。
9、如权利要求1所述的方法，其特征在于，所述注入步骤注入五价的P型杂质元素或五价的P型杂质元素的化合物。
10、如权利要求1所述的方法，其特征在于，所述注入步骤注入三价的N型杂质元素或三价的N型杂质元素的化合物。
11、如权利要求1所述的方法，其特征在于，所述注入步骤注入P型杂质，直至所述N型硅层呈现P型导电性。
12、如权利要求1所述的方法，其特征在于，所述注入步骤注入N型杂质，直至所述P型硅层呈现N型导电性。
13、如权利要求1所述的方法，其特征在于，所述注入掩膜和所述刻蚀掩膜是通常的掩膜。
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