CN113241373B - 基于铁电掺杂的场效应晶体管及其制备方法 - Google Patents

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Abstract

本发明公开了一种基于铁电掺杂的场效应晶体管,主要解决现有基于离子注入掺杂的场效应晶体管在纳米尺寸下性能和可靠性差的问题。其自下而上包括衬底(1)、绝缘介质层(2)、栅电极(5),该绝缘介质层的左侧和右侧自下而上分别布有源区极化铁电层(4)、源区极化电极(6)和漏区极化铁电层(3)、漏区极化电极(7),该衬底的左、右侧分别布有源、漏电极(8)和(9),当源、漏区极化电极上施加有极性相同的脉冲电压后,在源、漏区极化铁电层的正下方形成源、漏区(10)和(11)。本发明避免了因离子碰撞引起的晶格缺陷、掺杂剂原子随机分布及杂质离子横向热扩散,提高了纳米级器件的性能和可靠性,可用于制作大规模集成电路。

Description

基于铁电掺杂的场效应晶体管及其制备方法
技术领域
本发明属于微电子器件技术领域,特别涉及一种场效应晶体管,可用于制作大规模集成电路。
背景技术
以硅CMOS器件为基础的集成电路行业遵循“摩尔定律”快速发展50多年,取得了巨大成就,也带动了整个信息产业的迅猛发展。到2019年,工业界已经量产7纳米工艺器件,在5~3纳米节点的研发竞争中也进入了白热化。然而高集成度带来的高能耗问题已成为制约CMOS产业发展的主要瓶颈,摩尔定律难以延续。传统的场效应晶体管器件,以N沟道增强型MOSFET为例,如图1所示,在P型掺杂的衬底上通过离子注入形成N型重掺杂的源区和N型重掺杂的漏区,源、漏正上方分别为源极金属接触和漏极金属接触,源区和漏区之间的区域为沟道区,沟道区域正上方依次为栅极氧化层、栅极金属接触,当栅极没有外加电压时,源漏之间没有导电通道,此时器件为关断状态;当栅极外加正偏压时,在沟道内感应出电子,当栅极电压达到器件的阈值电压后,沟道内形成了可以连接源、漏的N型导电通道,此时器件为开启状态。对于传统的MOSFET器件,源、漏掺杂一般通过离子注入化学掺杂技术来实现,通过调整离子的能量和剂量来确定掺杂剂的轮廓分布,通过高温退火来激活掺杂离子,使其能够实现正常的器件功能。在使用离子注入掺杂的MOSFET中,由于沟道与源、漏之间的掺杂浓度梯度的典型值在2~3nm/dec,因而使得掺杂浓度从源区或漏区的1020cm-3变化到沟道区的1017cm-3所占用的沟道长度约为5nm,也就意味着,沟道的有效长度会减小约5nm。当场效应晶体管尺寸进入纳米技术节点,尤其是10nm节点后,有效沟道长度的减小会导致源漏穿通,使得器件失效;同时由于离子注入工艺中的高温退火,会导致掺杂剂发生横向热扩散;此外由于离子注入的过程,会对晶格造成损伤,这些问题都会影响到器件的可靠性,制约着纳米级晶体管的发展。
发明内容
本发明的目的在于针对上述已有技术的不足,提供一种基于新型铁电掺杂的场效应晶体管及其制作方法,以避免离子注入所造成有效沟道长度减小和对晶格造成的损伤及掺杂剂横向热扩散,提高器件的可靠性。
本发明的技术思路是:根据铁电体具有自发极化的性质,通过对铁电材料施加脉冲电压,在铁电体内部产生剩余极化电荷,使得在半导体中靠近铁电层一侧形成电子或空穴,实现对半导体的掺杂,即在需要进行掺杂的源区和漏区上方添加极化铁电层和极化电极,对其极施加相同的脉冲电压获得同种类型的N型掺杂或P型掺杂。
根据上述思路,本发明的技术方案是这样实现的:
1.一种基于新型铁电掺杂的场效应晶体管,自下而上包括衬底1、绝缘介质层2、栅电极5、衬底左上和右上分别为源区10和漏区11,其特征在于:
所述源区10,其上方依次为源区极化铁电层4、源区极化电极6,以实现对源区10的掺杂;其左侧为源电极8;
所述漏区11,其上方依次为漏区极化铁电层3、漏区极化电极7,以实现对漏区11的掺杂;其右侧为漏电极9;
所述源区极化电极6和漏区极化电极7上施加极性相同的脉冲电压,以获得同种类型的N型掺杂或P型掺杂。
进一步,所述衬底1采用Si、Ge、SiGe、GaN、GaAs和SiC中的任意一种,其厚度大于20nm。
进一步,所述铁电层采用任意组分的HZO、BFO、PZT、BRT、SBT、HSO、HAO、PVDF或Al2O3、Cd2Nb2O7和ZnSnO3中的任意一种。
进一步,所述源区10和漏区11的厚度为5~10nm。
进一步,所述绝缘介质层2采用SiO2、HfO2、LaAlO3、La2O3,ZrO2、Ta2O5、Y2O3、HfLaAlO、SrTiO3、TiAlO3和Ga2O3中的任意一种。
进一步,所述绝缘介质层2的高度要超出极化电极6和7的4nm至8nm。
进一步,所述栅电极5、源极化电极6、漏极化电极7、源电极8和漏电极9均采用金属钨、金属钛、金属铜、金属铝、金属铂、金属铱、金属钌、氮化钨、氮化钛、氮化钽、氧化铱、氧化钌、碳化钨、碳化钛、硅化钨、硅化钛和硅化钽中的任意一种。
2.一种基于新型铁电掺杂的场效应晶体管的制作方法,包括如下:
1)选择本征的半导体材料作为衬底1;
2)利用淀积工艺,在衬底上方淀积一层绝缘介质材料;
3)利用刻蚀工艺,将绝缘介质材料的左端和右端刻蚀掉,剩余的中间部分作为绝缘介质层2;
4)利用淀积工艺,在刻蚀后的样件上表面淀积一层铁电材料;
5)利用刻蚀工艺,将绝缘介质层2正上方的铁电材料刻蚀掉;
6)利用刻蚀工艺,对样件左侧铁电层及其正下方衬底的左端刻蚀5~10nm,形成源区极化铁电层4;将样件右侧铁电层及其正下方衬底的右端刻蚀5~10nm,形成漏区极化铁电层3;
7)利用反应溅射工艺,从左到右分别在左侧衬底、源区极化铁电层4、绝缘介质层2、漏区极化铁电层3、右侧衬底的上表面生长金属材料,用于制备金属电极;
8)利用刻蚀工艺刻蚀多余金属电极,形成电极:
将绝缘介质层2上方多余的金属刻蚀掉,形成栅电极5;
将漏区极化铁电层3上方多余的金属刻蚀掉,形成漏区极化电极7;
将源区极化铁电层4上方多余的金属刻蚀掉,形成源区极化电极6;
将漏区极化铁电层3右侧的多余金属刻蚀掉,形成漏电极9;
将源区极化铁电层4左侧的多余金属刻蚀掉,形成源电极8;
9)在源、漏极化电极6,7上施加极性相同的脉冲电压,以获得不同类型的场效应晶体管:
当源、漏极化电极6,7上施加同一正脉冲电压时,在源区极化铁电层4的正下方形成N型掺杂的源区10,在漏区极化铁电层3的正下方形成N型掺杂的漏区11,完成N型场效应晶体管的制备;
当源、漏极化电极6,7上施加同一负脉冲电压时,在源区极化铁电层4的正下方形成P型掺杂的源区10,在漏区极化铁电层3的正下方形成P型掺杂的漏区11,完成P型场效应晶体管的制备。
本发明的具有如下优点:
第一,本发明相较于传统的场效应晶体管器件,由于在源、漏上添加了极化铁电层和极化电极,能使源漏的掺杂类型受到外加脉冲电压的调控,这意味着场效应晶体管的类型可通过外加脉冲电压的正负来进行调控。
第二,本发明的源区、漏区的掺杂均采用铁电静电掺杂的方法,可实现场效应晶体管中p-n结两侧陡峭的掺杂分布,相比于采用离子注入掺杂的晶体管,避免了因离子碰撞引起的缺陷问题,提高了器件的可靠性和稳定度;避免了由于掺杂剂原子随机分布和高温退火引起的杂质离子横向扩散,提高了器件的有效沟道长度。
第三,本发明相比于传统的场效应晶体管,在相同尺寸下所需要的驱动电压更低,有利于降低器件功耗;同时,器件能够在更小的尺寸下获得与传统晶体管相等的性能,有利于晶体管尺寸缩减,使摩尔定律得以延续。
附图说明
图1为传统场效应晶体管的结构示意图;
图2为本发明场效应晶体管的结构示意图;
图3为本发明制作场效应晶体管的流程示意图。
具体实施方式
为了使本发明的目的及优点更加清楚明白,以下结合附图和实施例对本发明作进一步详细说明。应当理解,此处所描述的具体实施例仅用于以解释本发明,并不用于限定本发明。
参照图2,本发明基于新型铁电掺杂的场效应晶体管,包括:衬底1、绝缘介质层2、漏区极化铁电层3、源区极化铁电层4、栅电极5、源区极化电极6、漏区极化电极7、源电极8、漏电极9、源区10、漏区11。其中衬底1、绝缘介质层2、栅电极5自下而上分布,源区极化铁电层4和源区极化电极6自下而上分布在绝缘介质层2的左侧,漏区极化铁电层3和漏区极化电极7自下而上分布在绝缘介质层2的右侧,源电极8位于衬底1的左侧,漏电极9位于衬底1的右侧,当源区极化电极6和漏区极化电极7上施加有极性相同的脉冲电压后,在源区极化铁电层4和漏区极化铁电层3的正下方形成源区10和漏区11。
所述衬底1采用Si、Ge、SiGe、GaN、GaAs和SiC中的任意一种,其厚度大于20nm;
所述绝缘介质层2采用SiO2、HfO2、LaAlO3、La2O3,ZrO2、Ta2O5、Y2O3、HfLaAlO、SrTiO3、TiAlO3和Ga2O3中的任意一种,其高度要超出源区极化电极6和漏区极化电极7的4nm至8nm;
所述源区10和漏区11的厚度为5~10nm;
所述源区极化铁电层4和漏区极化铁电层3均采用HZO、BFO、PZT、BRT、SBT、HSO、HAO、PVDF或Al2O3、Cd2Nb2O7和ZnSnO3中的任意一种;
所述栅电极5、源极化电极4、漏极化电极3、源电极8和漏电极9均采用金属钨、金属钛、金属铜、金属铝、金属铂、金属铱、金属钌、氮化钨、氮化钛、氮化钽、氧化铱、氧化钌、碳化钨、碳化钛、硅化钨、硅化钛和硅化钽中的任意一种。
参照图3,本发明给出制作基于新型铁电掺杂的场效应晶体管的三种实施例:
实施例1:制作基于Hf0.5Zr0.5O2铁电材料Si衬底Ti电极的N型场效应晶体管。
步骤1:选择衬底。
选择本征Si作为衬底1,如图3(a)。
步骤2:淀积绝缘介质材料。
利用化学气相淀积工艺,在Si衬底表面淀积一层SiO2,如图3(b)。
步骤3:刻蚀绝缘介质材料。
利用刻蚀工艺,采用氯基原子团作为刻蚀剂,在光刻胶的掩蔽作用下,将绝缘介质材料的左端和右端刻蚀掉,剩余的中间部分作为绝缘介质层2,如图3(c)。
步骤4:淀积铁电材料。
利用原子层淀积工艺,先将离子水作为氧源,四乙基甲基氨基铪TEMAHf作为铪前驱体源,四乙基甲基氨基锆TEMAZr作为锆前驱体源,温度升高至573K;再通过调节铪前驱体源和锆前驱体源的脉冲比例,在衬底1和绝缘介质层2的上表面生长出Zr组分为0.5的Hf0.5Zr0.5O2铁电薄膜,如图3(d)。
步骤5:利用与步骤3所述相同的工艺,刻蚀多余铁电材料,形成极化铁电层。
刻蚀掉绝缘介质层2上方多余的铁电材料,如图3(e);
对样件左侧铁电层及其正下方衬底的左端刻蚀5nm,形成源区极化铁电层4;
将样件右侧铁电层及其正下方衬底的右端刻蚀5nm,形成漏区极化铁电层3,如图3(f)。
步骤6:生长金属材料。
利用反应溅射工艺,先用分子泵和冷泵对反应腔体抽真空,直至真空压强为8E-6Torr,再在功率为350W,Ar压力5mTorr条件下,使用Ti作为靶材对样件上表面进行均匀溅射,在其表面淀积一层Ti材料,如图3(g)。
步骤7:利用与步骤3所述相同的工艺,刻蚀多余金属以形成电极。
将绝缘介质层2上方多余的金属Ti刻蚀掉,形成栅电极5;
将漏区极化铁电层3上方多余的金属Ti刻蚀掉,形成漏区极化电极7;
将源区极化铁电层4上方多余的金属Ti刻蚀掉,形成源区极化电极6;
将漏区极化铁电层3右侧的多余金属Ti刻蚀掉,形成漏电极9;
将源区极化铁电层4左侧的多余金属Ti刻蚀掉,形成源电极8,如图3(h)。
步骤8:铁电掺杂。
在源区极化电极6和漏区极化电极7上施加振幅为3V,脉冲宽度为10μs的正脉冲电压,在源区极化铁电层4的正下方形成N型掺杂的源区10,在漏区极化铁电层3的正下方形成N型掺杂的漏区11,完成N型场效应晶体管的制备,如图3(i)。
实施例2:制作基于HYO铁电材料Ge衬底W电极的P型场效应晶体管。
步骤一:选择衬底,如图3(a)。
选择本征Ge作为衬底1。
步骤二:淀积绝缘介质材料,如图3(b)。
利用化学气相淀积工艺,在Ge衬底表面感应淀积一层SiO2
步骤三:刻蚀绝缘介质材料,形成绝缘介质层2,如图3(c)。
本步骤的具体实现与实施例1的步骤3相同。
步骤四:淀积铁电材料,如图3(d)。
利用脉冲激光溅射沉积工艺,对双靶(HfO2陶瓷靶99.99%、Y2O3陶瓷靶99.99%)交替溅射沉积以在衬底1和绝缘介质层2的上表面得到HYO薄膜,通过退火将HYO结晶。
步骤五:刻蚀多余铁电材料,如图3(e)。
利用刻蚀工艺,刻蚀掉绝缘介质层2上方多余的铁电材料。
步骤六:刻蚀多余铁电层和衬底,如图3(f)。
对样件左侧铁电层及其正下方衬底的左端刻蚀6nm,形成源区极化铁电层4;对样件右侧铁电层及其正下方衬底的右端刻蚀6nm,形成漏区极化铁电层3。
步骤七:生长金属材料,如图3(g)。
利用反应溅射工艺,先用分子泵和冷泵对反应腔体抽真空,直至真空压强为8E-6Torr,再在功率为350W,Ar压力5mTorr条件下,使用金属钨作为靶材对样件上表面进行均匀溅射,在其表面淀积一层金属钨。
步骤八:刻蚀多余金属以形成电极,如图3(h)。
利用与步骤3所述相同的工艺,刻蚀掉如下位置的多余金属:
将绝缘介质层2上方多余的金属钨刻蚀掉,形成栅电极5;
将漏区极化铁电层3上方多余的金属钨刻蚀掉,形成漏区极化电极7;
将源区极化铁电层4上方多余的金属钨刻蚀掉,形成源区极化电极6;
将漏区极化铁电层3右侧的多余金属钨刻蚀掉,形成漏电极9;
将源区极化铁电层4左侧的多余金属钨刻蚀掉,形成源电极8。
步骤九:铁电掺杂,完成器件制备,如图3(i)。
在源区极化电极6和漏区极化电极7上施加振幅为-3V,脉冲宽度为15μs的负脉冲电压,在源区极化铁电层4的正下方形成P型掺杂的源区10,在漏区极化铁电层3的正下方形成P型掺杂的漏区11,完成P型场效应晶体管的制备。
实施例3:制作基于Hf0.3Zr0.7O2铁电材料SiGe衬底Cu电极的N型场效应晶体管。
步骤A:选择衬底
选择本征的SiGe作为衬底1,如图3(a)。
步骤B:淀积绝缘介质材料
利用化学气相淀积工艺,在SiGe衬底表面感应淀积一层SiO2,如图3(b)。
步骤C:刻蚀绝缘介质层2,如图3(c)。
本步骤的具体实现与实施例1的步骤3相同。
步骤D:淀积铁电材料。
利用原子层淀积工艺,先将离子水作为氧源,四乙基甲基氨基铪TEMAHf作为铪前驱体源,四乙基甲基氨基锆TEMAZr作为锆前驱体源,温度升高至300℃;再通过调节铪前驱体源和锆前驱体源的脉冲比例,在衬底1和绝缘介质层2的上表面生长出Zr组分为0.7的Hf0.3Zr0.7O2铁电薄膜,如图3(d)。
步骤E:利用刻蚀工艺,刻蚀掉绝缘介质层2上方多余的铁电材料,如图3(e)。
步骤F:刻蚀形成源、漏区极化铁电层,如图3(f)。
利用刻蚀工艺,对如下区域进行刻蚀:
对样件左侧铁电层及其正下方衬底的左端刻蚀7nm,形成源区极化铁电层4;
对样件右侧铁电层及其正下方衬底的右端刻蚀7nm,形成漏区极化铁电层3。
步骤G:生长金属材料。
利用反应溅射工艺,先用分子泵和冷泵对反应腔体抽真空,直至真空压强为8E-6Torr,再在功率为350W,Ar压力5mTorr条件下,使用金属铜作为靶材对样件上表面进行均匀溅射,在其表面淀积一层铜,如图3(g)。
步骤H:刻蚀多余金属,形成不同电极,如图3(h)。
利用刻蚀工艺,进行以下操作:
将绝缘介质层2上方多余的金属铜刻蚀掉,形成栅电极5;
将漏区极化铁电层3上方多余的金属铜刻蚀掉,形成漏区极化电极7;
将漏区极化铁电层3右侧的多余金属铜刻蚀掉,形成漏电极9;
将源区极化铁电层4上方多余的金属铜刻蚀掉,形成源区极化电极6;
将源区极化铁电层4左侧的多余金属铜刻蚀掉,形成源电极8。
步骤I:铁电掺杂。
在源区极化电极6和漏区极化电极7上施加振幅为4V,脉冲宽度为20μs的正脉冲电压,在源区极化铁电层4的正下方形成N型掺杂的源区10,在漏区极化铁电层3的正下方形成N型掺杂的漏区11,完成N型场效应晶体管的制备,如图3(i)。
以上描述仅是本发明的三个具体实例,并未构成对本发明的任何限制,显然对于本领域的专业人员来说,在了解了本发明内容和原理后,都可能在不背离本发明原理、结构的情况下,进行形式和细节上的各种修改和改变。例如衬底材料除了上述的Si、Ge、SiGe以外,还可以是GaN、GaAs和SiC。绝缘介质材料除了上述的SiO2材料以外,还可以是HfO2、LaAlO3、La2O3,ZrO2、Ta2O5、Y2O3、HfLaAlO、SrTiO3、TiAlO3和Ga2O3。铁电材料除了上述的Hf0.5Zr0.5O2、HYO和ZrO2,还可以是其他任意组分的HZO、BFO、PZT、BRT、SBT、HSO、HAO、PVDF或Al2O3、Cd2Nb2O7和ZnSnO3。金属电极除了上述的金属钛、金属钨、金属铜以外,还可以是金属铝、金属铂、金属铱、金属钌、氮化钨、氮化钛、氮化钽、氧化铱、氧化钌、碳化钨、碳化钛、硅化钨、硅化钛和硅化钽。但是这些基于本发明思想的修正和改变仍在本发明的权利要求保护范围之内。

Claims (9)

1.一种基于铁电掺杂的场效应晶体管,自下而上包括衬底(1)、绝缘介质层(2)、栅电极(5)、衬底左上和右上分别为源区(10)和漏区(11),其特征在于:
所述衬底(1)采用Si、Ge、SiGe、GaN、GaAs和SiC中的任意一种;
所述源区(10),其上方依次为源区极化铁电层(4)、源区极化电极(6),以实现对源区(10)的掺杂;其左侧为源电极(8);
所述漏区(11),其上方依次为漏区极化铁电层(3)、漏区极化电极(7),以实现对漏区(11)的掺杂;其右侧为漏电极(9);
通过对所述源区极化电极(6)和漏区极化电极(7)上施加有极性相同的脉冲电压,实现源区(10)和漏区(11)的本征半导体材料在N型或P型两种不同的可重构掺杂状态之间的切换,且在源区(10)与沟道之间、漏区(11)与沟道之间的p-n结两侧形成陡峭的掺杂浓度分布;
通过对所述栅电极(5)、源电极(8)和漏电极(9)施加电压,使场效应晶体管可以正常工作,且当源区(10)和漏区(11)的掺杂类型为N型掺杂时,获得工作类型为N型的场效应晶体管,当源区(10)和漏区(11)的掺杂类型为P型掺杂时,获得工作类型为P型的场效应晶体管。
2.如权利要求1所述的场效应晶体管,其特征在于:衬底(1)的厚度大于20nm。
3.如权利要求1所述的场效应晶体管,其特征在于:漏区极化铁电层(3)、源区极化铁电层(4)均采用任意组分的HZO、BFO、PZT、BRT、SBT、HSO、HAO、PVDF中的任意一种,或Al2O3、Cd2Nb2O7、ZnSnO3中的任意一种。
4.如权利要求1所述的场效应晶体管,其特征在于:源区(10)和漏区(11)的厚度为5~10nm。
5.如权利要求1所述的场效应晶体管,其特征在于:绝缘介质层(2)采用SiO2、HfO2、LaAlO3、La2O3,ZrO2、Ta2O5、Y2O3、HfLaAlO、SrTiO3、TiAlO3和Ga2O3中的任意一种。
6.如权利要求1所述的场效应晶体管,其特征在于:绝缘介质层(2)的高度要超出源区极化电极(6)和漏区极化电极(7)的4nm至8nm。
7.如权利要求1所述的场效应晶体管,其特征在于:栅电极(5)、源区极化电极(6)、漏区极化电极(7)、源电极(8)和漏电极(9)均采用金属钨、金属钛、金属铜、金属铝、金属铂、金属铱、金属钌、氮化钨、氮化钛、氮化钽、氧化铱、氧化钌、碳化钨、碳化钛、硅化钨、硅化钛和硅化钽中的任意一种。
8.一种基于铁电掺杂的场效应晶体管的制作方法,包括如下步骤:
1)选择本征的半导体材料作为衬底(1);
2)利用淀积工艺,在衬底上方淀积一层绝缘介质材料;
3)利用刻蚀工艺,将绝缘介质材料的左端和右端刻蚀掉,剩余的中间部分作为绝缘介质层(2);
4)利用淀积工艺,在刻蚀后的样件上表面淀积一层铁电材料;
5)利用刻蚀工艺,将绝缘介质层(2)正上方的铁电材料刻蚀掉;
6)利用刻蚀工艺,对样件左侧铁电层及其正下方衬底的左端刻蚀5~10nm,形成源区极化铁电层(4);将样件右侧铁电层及其正下方衬底的右端刻蚀5~10nm,形成漏区极化铁电层(3);
7)利用反应溅射工艺,从左到右分别在左侧衬底、源区极化铁电层(4)、绝缘介质层(2)、漏区极化铁电层(3)、右侧衬底的上表面生长金属材料,用于制备金属电极;
8)利用刻蚀工艺刻蚀多余金属电极,形成电极:
将绝缘介质层(2)上方多余的金属刻蚀掉,形成栅电极(5);
将漏区极化铁电层(3)上方多余的金属刻蚀掉,形成漏区极化电极(7);
将源区极化铁电层(4)上方多余的金属刻蚀掉,形成源区极化电极(6);
将漏区极化铁电层(3)右侧的多余金属刻蚀掉,形成漏电极(9);
将源区极化铁电层(4)左侧的多余金属刻蚀掉,形成源电极(8);
9)在源、漏区极化电极(6,7)上施加极性相同的脉冲电压,以获得不同类型的场效应晶体管:
当源、漏区极化电极(6,7)上施加同一正脉冲电压时,在源区极化铁电层(4)的正下方形成N型掺杂的源区(10),在漏区极化铁电层(3)的正下方形成N型掺杂的漏区(11),完成N型场效应晶体管的制备;
当源、漏区极化电极(6,7)上施加同一负脉冲电压时,在源区极化铁电层(4)的正下方形成P型掺杂的源区(10),在漏区极化铁电层(3)的正下方形成P型掺杂的漏区(11),完成P型场效应晶体管的制备。
9.如权利要求8所述的方法,其特征在于:所述步骤7)中的反应溅射工艺,是先使用分子泵和冷泵对反应腔体抽真空,直至真空压强为8E-6Torr,再在功率为350W,Ar压力5mTorr条件下进行溅射形成金属电极。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003324099A (ja) * 2002-04-26 2003-11-14 Sanyo Electric Co Ltd 誘電体膜の形成方法
CN101964364A (zh) * 2009-07-24 2011-02-02 中国科学院物理研究所 一种晶体管器件及其制造方法
CN107240606A (zh) * 2017-06-08 2017-10-10 湘潭大学 一种铁电场效应晶体管及其制备方法
CN110459611A (zh) * 2019-08-19 2019-11-15 湘潭大学 一种铁电场效应晶体管及其制备方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11139315B2 (en) * 2019-10-31 2021-10-05 Qualcomm Incorporated Ferroelectric transistor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003324099A (ja) * 2002-04-26 2003-11-14 Sanyo Electric Co Ltd 誘電体膜の形成方法
CN101964364A (zh) * 2009-07-24 2011-02-02 中国科学院物理研究所 一种晶体管器件及其制造方法
CN107240606A (zh) * 2017-06-08 2017-10-10 湘潭大学 一种铁电场效应晶体管及其制备方法
CN110459611A (zh) * 2019-08-19 2019-11-15 湘潭大学 一种铁电场效应晶体管及其制备方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
MoTe2 p-n Homojunctions Defined by Ferroelectric Polarization;Guangjian Wu et al;《ADVANCED MATERIALS》;20200423;第32卷(第16期);第1-8页 *

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