KR20120043453A - 반도체 소자의 게이트 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 및 그 제조 방법에 관한 것으로, 특히 리세스와 리세스 게이트 간의 오버레이 마진을 확보함으로써, 리세스 게이트의 오정렬이 발생하더라도 리세스와 리세스 게이트 사이의 연결부분의 면적을 확보하여 저항을 감소시키는 기술에 관한 것이다.
본 발명은 활성 영역을 포함하는 반도체 기판을 식각하여 상기 활성 영역의 단축방향에 대해 경사를 갖는 리세스를 형성하는 단계와, 리세스를 포함하는 상기 반도체 기판 상부에 리세스 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 활성 영역을 포함하는 반도체 기판을 식각하여 상기 활성 영역의 단축방향에 대해 경사를 갖는 리세스를 형성하는 단계와, 리세스를 포함하는 상기 반도체 기판 상부에 리세스 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 게이트 및 그 제조 방법에 관한 것이다. 보다 상세하게는 리세스 게이트를 포함하는 반도체 소자의 게이트 및 그 제조 방법에 관한 것이다.
최근 반도체소자의 집적도가 증가함에 따라 트랜지스터의 채널길이(Channel length)도 동시에 매우 짧아지고 있다. 채널길이가 짧아짐에 따라 일반적인 평판 트랜지스터에서는 트랜지스터의 문턱전압(Threshold voltage)이 급격히 낮아지는 이른바, 숏채널효과(Short channel effect)가 심해지는 문제가 있다.
또한, 메모리 소자인 DRAM에서는 소자의 집적도가 증대됨에 따라 과다한 이온주입에 의해 기판의 전계(Electric field)가 매우 높아져서, 특히 스토리지노드콘택(Storage Node Contact; SNC)쪽의 접합에서 접합누설전류(Junction leakage)가 증가하여 데이터 유지시간(Data retention time)이 감소하는 치명적인 문제가 발생한다.
이러한 문제를 해결하기 위한 한가지 방법으로, 최근에 실리콘을 소정 깊이로 리세스(Recess)시킨 후에 DRAM의 셀트랜지스터를 형성하는 리세스 게이트(Recess Gate) 공정이 있다. 그 결과 접합누설전류를 감소시켜 데이터 유지시간을 증가시킬 수 있다.
도 1a 내지 도 1c는 종래기술에 따른 리세스 게이트가 형성된 반도체 소자의 레이아웃을 도시한 것이다.
먼저, 도 1a를 참조하면 반도체 기판(3)에 활성영역(10)을 정의하는 소자분리막(5)을 형성한다. 이때, 활성영역(10)은 바 형태의 섬 패턴이다.
그 다음, 반도체 기판(3)의 활성영역(10) 및 소자분리막(5)을 식각하여 리세스(20)를 형성한다. 이때, 리세스(20)는 리세스 게이트용 노광 마스크를 이용한 사진식각 공정으로 형성한다. 이 노광 마스크는 직선형태의 리세스를 정의하는 투광 패턴이 형성되어 있다. 즉, 리세스(20)는 활성영역(10)의 장축 방향에 대해 수직한 방향을 따라 직선으로 형성된다.
그리고, 리세스(20)를 포함하는 반도체 기판(3) 상부에 게이트산화막(미도시)을 형성하고, 게이트 폴리실리콘(미도시), 게이트 금속층(미도시) 및 게이트하드마스크(미도시)를 형성한 후에 게이트 패터닝을 진행하여 리세스 게이트(25)를 형성한다. 리세스 게이트(25)는 리세스(20)와 동일한 형태인 직선 형태로 형성된다. 이때, 리세스 게이트(25)는 도 1a에 도시된 바와 같이 리세스(20) 상부를 지나도록 형성된다.
그러나, 리세스 게이트(25) 형성 시 리세스와 리세스 게이트 사이에 오정렬이 발생하는 문제점이 있다. 도 1b 및 도 1c를 참조하여 상술한 문제점을 설명하면 다음과 같다. 도 1b는 리세스(20)와 리세스 게이트(25) 사이에 약간의 오정렬이 발생한 경우를 도시한 것이고, 도 1c는 리세스(20)와 리세스 게이트(25) 사이에 심한 오정렬이 발생한 경우를 도시한 것이다. 이와 같이 리세스(20)가 리세스 게이트(25) 일측으로 노출된 것을 알 수 있다. 이러한 경우 후속 공정에서 도 1b의 'A' 또는 도 1c의 'B'와 같이 리세스 게이트(25)에 의해 노출된 리세스(20)에 매립된 게이트 폴리실리콘(미도시)이 식각되어 소실된다. 이로 인해, 리세스(20)와 리세스 게이트(25) 사이의 저항이 증가하고, 셀 문턱전압(Vt)이 증가되어 tWR(Write Recovery Time)성 포즈 페일(Pause Fail)이 발생하게 된다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 활성 영역 단축 방향에 대해 경사를 갖는 리세스를 형성함으로써, 리세스와 리세스 게이트 간의 오버레이 마진을 확보하는 반도체 소자의 게이트 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은 활성 영역의 단축 방향에 대해 경사를 갖는 리세스 영역과, 리세스 영역 상부를 지나는 라인 형태의 리세스 게이트를 포함하는 것을 특징으로 한다.
여기서, 활성 영역은 바 형태의 섬 패턴이며, 하나의 활성 영역은 두 개의 리세스 영역을 포함하며, 하나의 활성 영역 상에 형성된 두 개의 리세스 영역은 서로 평행한 것을 특징으로 한다.
또한, 리세스 영역은 평행사변형 형태이며, 리세스 영역은 활성 영역과 이웃한 활성 영역 상의 리세스 영역과 경사의 기울기 방향이 반대인 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자의 게이트 제조 방법은 활성 영역을 포함하는 반도체 기판을 식각하여 상기 활성 영역의 단축방향에 대해 경사를 갖는 리세스를 형성하는 단계와, 리세스를 포함하는 상기 반도체 기판 상부에 리세스 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 리세스를 형성하는 단계는 반도체 기판 상부에 리세스 게이트용 노광 마스크를 이용한 사진식각 공정을 진행하여 마스크 패턴을 형성하는 단계와, 마스크 패턴을 배리어로 상기 활성 영역을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 리세스 게이트용 노광 마스크는 활성영역 상의 리세스 영역을 정의하는 제 1투광 패턴 및 소자분리막 상의 리세스 영역을 정의하는 제 2 투광 패턴을 포함하며, 제 1 투광 패턴은 활성 영역의 단축 방향에 대해 경사를 가지며, 제 2 투광 패턴은 제 1 투광 패턴들 사이를 연결하며 활성 영역의 장축 방향에 대해 수직한 직선형태로 형성된다. 여기서, 제 1 투광 패턴 및 제 2 투광 패턴의 선폭은 일정하게 형성한다.
또한, 활성 영역에 두 개의 리세스를 형성하며, 두 개의 리세스는 서로 평행하도록 형성한다. 그리고, 리세스 게이트를 형성하는 단계는 리세스를 포함하는 반도체 기판 상부에 게이트 폴리실리콘, 게이트 금속층 및 게이트 하드마스크의 적층구조를 형성하는 단계와, 적층구조를 패터닝하여 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하며, 리세스 게이트는 직선 형태인 것을 특징으로 한다.
본 발명의 반도체 소자의 게이트 및 그 제조 방법은 리세스와 리세스 게이트 간의 오버레이 마진을 확보함으로써, 리세스 게이트의 오정렬이 발생하더라도 리세스와 리세스 게이트 사이의 연결부분의 면적을 확보하여 저항을 감소시키는 효과를 제공한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 게이트를 도시한 레이아웃.
도 2는 본 발명에 따른 반도체 소자의 리세스 게이트를 도시한 레이아웃.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 게이트 제조 방법을 도시한 레이아웃.
도 2는 본 발명에 따른 반도체 소자의 리세스 게이트를 도시한 레이아웃.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 게이트 제조 방법을 도시한 레이아웃.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 게이트 및 그 제조 방법의 일실시예에 대해 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자의 게이트를 도시한 레이아웃이다.
도 2를 참조하면, 반도체 기판(100)에 활성영역(110)을 정의하는 소자분리막(105)이 형성된다. 이때, 활성 영역(110)은 바 형태의 섬 패턴이다. 그 다음, 반도체 기판(100)의 활성영역(110) 및 소자분리막(105)을 식각하여 형성된 리세스(120)를 포함한다. 이때, 하나의 활성 영역(110)은 두 개의 리세스(120)를 포함한다.
이때, 리세스(120)는 활성 영역(110) 단축 방향에 대해 경사를 갖는다. 즉, 리세스(120)는 활성 영역(110) 단축 방향을 기준으로 대각선으로 형성되어 평행사변형 형태로 형성된다. 여기서, 하나의 활성 영역(110) 상에 형성된 두 개의 리세스(120)는 서로 평행하게 형성되며, 인접한 활성 영역(110) 상에 형성된 리세스(120)와는 반대 방향의 경사를 갖는다. 예컨대, 활성 영역(110)의 단축 방향에 대해 양(+)의 기울기의 경사를 갖는 리세스(120)가 형성되면, 이와 인접한 활성 영역(110) 상에 형성된 리세스(120)는 음(-)의 기울기를 갖도록 하는 것이 바람직하다.
그리고, 리세스(120) 상부를 지나는 직선형태의 리세스 게이트(125)가 형성된다. 리세스 게이트(125)는 리세스(120)의 중앙부를 지나도록 형성되는 것이 바람직하다. 이때, 리세스(120)와 리세스 게이트(125) 사이에 오정렬이 발생할 수 도 있다. 그러나, 리세스(120)와 리세스 게이트(125) 사이에 오정렬이 발생하더라도 리세스(120)가 활성 영역(110) 단축 방향에 대해 경사를 갖는 평행사변형 형태로 형성되어 있으므로, 오버레이 마진이 증가된다. 즉, 종래의 직선형태의 리세스(120)에 비해 리세스(120) 상부에 오버랩되는 리세스 게이트(125)의 면적이 확보되며, 이로 인해 리세스(120)와 리세스 게이트(125) 사이의 저항을 감소시킬 수 있다.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 게이트 제조 방법을 도시한 레이아웃도이다.
먼저, 도 3a를 참조하면 반도체 기판(100)에 STI(Shallow Trench Isolation) 공정을 이용하여 활성영역(110)을 정의하는 소자분리막(105)을 형성한다. 이때, 활성영역(110)은 바 형태(Bar type)의 섬 패턴(Island Pattern)이 된다.
그 다음, 반도체 기판(100) 상부에 리세스 영역(115)을 오픈하는 마스크 패턴(117)을 형성한다. 이때, 마스크 패턴(117)은 리세스 게이트용 노광 마스크를 이용한 사진식각 공정으로 형성한다. 도 3b의 (ⅱ)을 참조하여 이러한 노광 마스크 설명하면, 활성영역(110) 상의 리세스 영역(115)을 정의하는 제 1 투광 패턴(101), 소자분리막(105) 상의 리세스 영역을 정의하는 제 2 투광 패턴(102) 및 차광 패턴(104)을 포함한다. 이때, 제 1 투광 패턴(101)은 활성 영역의 단축 방향에 대해 경사를 갖고, 제 2 투광 패턴(102)은 제 1 투광 패턴(101)들 사이를 연결하며 활성 영역의 장축 방향에 대해 수직한 직선형태로 형성된다. 여기서, 제 1 투광 패턴(101) 및 제 2 투광 패턴(102)의 선폭은 모두 일정한 것이 바람직하다.
다음으로, 도 3b를 참조하면 마스크 패턴(117)을 식각 배리어로 반도체 기판(100)을 식각하여 리세스(120)를 형성한다. 하나의 활성 영역(110)에는 두 개의 리세스(120)가 형성되며, 리세스(120)는 활성 영역(110) 단축 방향에 대해 경사를 가지고 형성된다. 그리고, 하나의 활성 영역(110) 상에 형성된 리세스(120)는 서로 평행하게 형성된다. 한편, 리세스(120)과 인접한 활성 영역(110) 상에 형성된 리세스(120)는 서로 반대 방향의 기울기를 갖도록 형성하는 것이 바람직하다. 예컨대, 활성 영역(110)의 단축 방향에 대해 양(+)의 기울기의 경사를 갖는 리세스(120)가 형성되면, 이와 인접한 활성 영역(110) 상에 형성된 리세스(120)는 음(-)의 기울기를 갖도록 하는 것이 바람직하다.
또한, 활성 영역(110)과 소자분리막(105) 사이의 식각 선택비 차이에 의해 활성 영역(110)에 형성된 리세스(120)와 소자분리막(105)에 형성된 리세스(미도시)는 깊이가 다르게 된다. 여기서, 활성 영역(110)에 형성되는 리세스(120)가 소자분리막(105) 상에 형성되는 리세스(미도시)보다 깊게 형성되며, 도 3b에서는 소자분리막(105) 상에 형성되는 리세스(미도시)는 생략하였다.
도 3c를 참조하면, 리세스(120)를 포함하는 반도체 기판(100) 상부에 게이트 산화막(미도시)을 증착한 후 게이트 폴리실리콘층(미도시), 게이트 금속층(미도시) 및 게이트 하드마스크(미도시)를 순차적으로 형성한다. 그 다음, 이들을 패터닝하여 리세스 게이트(125)를 형성한다. 이때, 리세스 게이트(125)는 리세스(120) 중앙을 지나도록 정렬하는 것이 가장 바람직하다.(도 3c의(ⅰ) 참조.)
그러나, 리세스 게이트(125) 형성 시 리세스(120)와 리세스 게이트(125) 사이에 오정렬이 발생할 수 있다. 도 3c의 (ⅱ)는 리세스(120)와 리세스 게이트(125) 사이에 약간의 오정렬이 발생한 경우를 도시한 것이고, 도 3c의 (ⅲ)은 리세스(120)와 리세스 게이트(125) 사이에 심한 오정렬이 발생한 경우를 도시한 것이다.
이와 같이 리세스(120)와 리세스 게이트(125) 사이에 오정렬이 발생하더라도 리세스(120)가 활성 영역(110) 단축 방향에 대해 경사를 갖는 평행사변형 형태로 형성되어 있으므로, 오버레이 마진이 증가된다. 즉, 종래의 직선형태의 리세스(120)에 비해 리세스(120) 상부에 오버랩되는 리세스 게이트(125)의 면적이 확보되며, 이로 인해 리세스(120)와 리세스 게이트(125) 사이의 저항을 감소시킬 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
100 : 반도체 기판 105 : 소자분리막
110 : 활성 영역 115 : 리세스 영역
117 : 마스크 패턴 120 : 리세스
125 : 리세스 게이트
110 : 활성 영역 115 : 리세스 영역
117 : 마스크 패턴 120 : 리세스
125 : 리세스 게이트
Claims (16)
- 활성 영역의 단축 방향에 대해 경사를 갖는 리세스 영역; 및
상기 리세스 영역 상부를 지나는 라인 형태의 게이트
를 포함하는 것을 특징으로 하는 반도체 소자의 게이트. - 청구항 1에 있어서,
상기 활성 영역은 바 형태의 섬 패턴인 것을 특징으로 하는 반도체 소자의 게이트. - 청구항 1에 있어서,
상기 하나의 활성 영역은 두 개의 리세스 영역을 포함하는 것을 특징으로 하는 반도체 소자의 게이트. - 청구항 3에 있어서,
상기 하나의 활성 영역 상에 형성된 두 개의 리세스 영역은 서로 평행한 것을 특징으로 하는 반도체 소자의 게이트. - 청구항 1에 있어서,
상기 리세스 영역은 평행사변형 형태인 것을 특징으로 하는 반도체 소자의 게이트. - 청구항 1에 있어서,
상기 리세스 영역은 상기 활성 영역의 단축 방향으로 이웃한 활성영역의 리세스 영역과 경사의 기울기 방향이 반대인 것을 특징으로 하는 반도체 소자의 게이트. - 활성 영역을 포함하는 반도체 기판을 식각하여 상기 활성 영역의 단축방향에 대해 경사를 갖는 리세스를 형성하는 단계; 및
상기 리세스를 포함하는 상기 반도체 기판 상부에 리세스 게이트를 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 제조 방법. - 청구항 7에 있어서,
상기 리세스를 형성하는 단계는
상기 반도체 기판 상부에 리세스 게이트용 노광 마스크를 이용한 사진식각 공정을 진행하여 마스크 패턴을 형성하는 단계;를
상기 마스크 패턴을 배리어로 상기 활성 영역을 식각하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 제조 방법. - 청구항 7에 있어서,
상기 리세스 게이트용 노광 마스크는 활성영역 상의 리세스 영역을 정의하는 제 1 투광 패턴 및 상기 활성영역의 단축방향으로 인접한 활성영역 사이의 소자분리막 상의 리세스 영역을 정의하는 제 2 투광 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 게이트 제조 방법. - 청구항 9에 있어서,
상기 제 1 투광 패턴은 활성 영역의 단축 방향에 대해 경사를 갖는 것을 특징으로 하는 반도체 소자의 게이트 제조 방법. - 청구항 9에 있어서,
상기 제 2 투광 패턴은 제 1 투광 패턴들 사이를 연결하며 활성 영역의 장축 방향에 대해 수직한 직선형태로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 제조 방법. - 청구항 9에 있어서,
상기 제 1 투광 패턴 및 제 2 투광 패턴의 선폭은 일정한 것을 특징으로 하는 반도체 소자의 게이트 제조 방법. - 청구항 7에 있어서,
상기 활성 영역에 두 개의 리세스를 형성하는 것을 특징으로 하는 반도체 소자의 게이트 제조 방법. - 청구항 13에 있어서,
상기 두 개의 리세스는 서로 평행하도록 형성하는 것을 특징으로 하는 반도체 소자의 게이트 제조 방법. - 청구항 7에 있어서,
상기 리세스 게이트를 형성하는 단계는
상기 리세스를 포함하는 반도체 기판 상부에 게이트 폴리실리콘, 게이트 금속층 및 게이트 하드마스크의 적층구조를 형성하는 단계; 및
상기 적층구조를 패터닝하여 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 제조 방법. - 청구항 7에 있어서,
상기 리세스 게이트는 직선 형태인 것을 특징으로 하는 반도체 소자의 게이트 제조 방법.
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100104767A KR101213725B1 (ko) | 2010-10-26 | 2010-10-26 | 반도체 소자의 게이트 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101213725B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108899318A (zh) * | 2018-08-30 | 2018-11-27 | 无锡摩斯法特电子有限公司 | 一种增加vdmos沟道密度的蛇形布图结构和布图方法 |
-
2010
- 2010-10-26 KR KR1020100104767A patent/KR101213725B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108899318A (zh) * | 2018-08-30 | 2018-11-27 | 无锡摩斯法特电子有限公司 | 一种增加vdmos沟道密度的蛇形布图结构和布图方法 |
| CN108899318B (zh) * | 2018-08-30 | 2024-01-26 | 无锡摩斯法特电子有限公司 | 一种增加vdmos沟道密度的蛇形布图结构和布图方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101213725B1 (ko) | 2012-12-18 |
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