JPS61190984A - 高融点金属シリサイド層を形成する方法 - Google Patents
高融点金属シリサイド層を形成する方法Info
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- 229910021332 silicide Inorganic materials 0.000 title claims description 32
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims description 32
- 230000008018 melting Effects 0.000 title claims description 15
- 238000002844 melting Methods 0.000 title claims description 15
- 229910052751 metal Inorganic materials 0.000 title claims description 14
- 239000002184 metal Substances 0.000 title claims description 14
- 230000015572 biosynthetic process Effects 0.000 title description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 95
- 239000003870 refractory metal Substances 0.000 claims description 54
- 238000000034 method Methods 0.000 claims description 46
- 235000012239 silicon dioxide Nutrition 0.000 claims description 43
- 239000000377 silicon dioxide Substances 0.000 claims description 43
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 25
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 25
- 238000000151 deposition Methods 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 48
- 239000010936 titanium Substances 0.000 description 25
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 22
- 229910052719 titanium Inorganic materials 0.000 description 21
- 239000000758 substrate Substances 0.000 description 16
- 230000005669 field effect Effects 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 238000004544 sputter deposition Methods 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 229910008479 TiSi2 Inorganic materials 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- -1 arsenic ions Chemical class 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021352 titanium disilicide Inorganic materials 0.000 description 1
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
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- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Llよ亘亘ユ遣1
本発明は集積回路の製造に使われる方法に関する。更に
具体的に言えば、本発明は集積回路の相異なる部分に最
適の厚さを持つTiSi2の様な高融点金属シリサイド
層を設ける方法に関する。
具体的に言えば、本発明は集積回路の相異なる部分に最
適の厚さを持つTiSi2の様な高融点金属シリサイド
層を設ける方法に関する。
来の技 び 、
シリコン及び多結晶シリコン区域の導電率を高める為の
Ti3i2を使うことは従来周知である。
Ti3i2を使うことは従来周知である。
第1図の電界効果トランジスタ10がTi512層6.
7.8を含んでおり、これらがゲート4、ソース2及び
ドレイン3の導電率をそれぞれ高める。TiSi2層6
.7.8は直接反応方法を用いて形成される。この方法
は、トランジスタ1゜の表面にチタン層をデポジットし
、トランジスタ10をベーキングして、このチタン層を
チタン層と接触しているシリコン及びポリシリコン区域
と反応させる。この後、反応しなかったチタンを除去す
る。
7.8を含んでおり、これらがゲート4、ソース2及び
ドレイン3の導電率をそれぞれ高める。TiSi2層6
.7.8は直接反応方法を用いて形成される。この方法
は、トランジスタ1゜の表面にチタン層をデポジットし
、トランジスタ10をベーキングして、このチタン層を
チタン層と接触しているシリコン及びポリシリコン区域
と反応させる。この後、反応しなかったチタンを除去す
る。
この簡単な直接反応方法は、超大規模集積回路(VLS
I)を製造するのに使う際、ポリシリコン層と基板のド
ープ区域の両方にTi 3 i 2層を形成するのに使
う時、重大なfIJl杓がある。超大規模集積回路(V
LSI)では、一般的にドープ領域の深さは約0.2ミ
クロンである。この為、集積回路の表面にデポジットす
るチタン層は約0.1ミクロンに制限しなければならな
い。これは反応するチタンがドープ領域の中に拡散し、
001ミクロンのチタンが深さ約0.15ミクロンのT
iSi2層を生ずるからである。これより厚いチタン層
を使う場合、2珪化チタン層がドープ領域を通って基板
まで拡散しくバンチスルー)、この為ドープ領域から基
板への過大な洩れ電流を生ずる。然し、多結晶シリコン
層のシート抵抗を最小値(即ち、1オ一ム/スクエア未
満)に減少するTi3i2層を設ける為には、チタンが
少なくとも0.15ミクロンのTi 3 i 2層が必
要である。この為、従来の直接反応方法を使うと、超大
規模集積回路で多結晶シリコン層のシート抵抗を最小限
に抑える様なTi512層を多結晶シリコン領域に設け
ることが出来ない。
I)を製造するのに使う際、ポリシリコン層と基板のド
ープ区域の両方にTi 3 i 2層を形成するのに使
う時、重大なfIJl杓がある。超大規模集積回路(V
LSI)では、一般的にドープ領域の深さは約0.2ミ
クロンである。この為、集積回路の表面にデポジットす
るチタン層は約0.1ミクロンに制限しなければならな
い。これは反応するチタンがドープ領域の中に拡散し、
001ミクロンのチタンが深さ約0.15ミクロンのT
iSi2層を生ずるからである。これより厚いチタン層
を使う場合、2珪化チタン層がドープ領域を通って基板
まで拡散しくバンチスルー)、この為ドープ領域から基
板への過大な洩れ電流を生ずる。然し、多結晶シリコン
層のシート抵抗を最小値(即ち、1オ一ム/スクエア未
満)に減少するTi3i2層を設ける為には、チタンが
少なくとも0.15ミクロンのTi 3 i 2層が必
要である。この為、従来の直接反応方法を使うと、超大
規模集積回路で多結晶シリコン層のシート抵抗を最小限
に抑える様なTi512層を多結晶シリコン領域に設け
ることが出来ない。
問題点を解決する為の手段及び作用
本発明の方法を使うと、高融点金属シリサイド層を形成
する領域のシート抵抗を最適に減少する様な相異なる厚
さを持つ、Ti3i□の様な高融点金属シリサイド層を
持つ集積回路を製造することが出来る。本発明の1実施
例では、ポリシリコン・ゲートを持つ電界効果トランジ
スタを製造して、シート抵抗を最適の形で最小にすると
共に、パンチスルー リーケージ(punch −th
rouOhleakage )問題を避けるのに適切な
厚さを持つT i S i 2層を有するソース及びド
レイン領域を提供する。
する領域のシート抵抗を最適に減少する様な相異なる厚
さを持つ、Ti3i□の様な高融点金属シリサイド層を
持つ集積回路を製造することが出来る。本発明の1実施
例では、ポリシリコン・ゲートを持つ電界効果トランジ
スタを製造して、シート抵抗を最適の形で最小にすると
共に、パンチスルー リーケージ(punch −th
rouOhleakage )問題を避けるのに適切な
厚さを持つT i S i 2層を有するソース及びド
レイン領域を提供する。
第2a図乃至第2h図は、電界効果トランジスタを製造
する為に使われる本発明の好ましい実施例の処理工程を
示す断面図である。周知の技術を用いて、フィールド酸
化物領wt2θ、27を成長させる。シリコン基板20
の上に、約30分間900℃の温度での熱酸化により、
250人の厚さを持つ2酸化シリコン層を形成する。2
111化シリコン21の表面の上に、700℃の温度で
約30分間、低圧化学気相成長法(LPGVD>によっ
て、約4000人の厚さを持つ多結晶層をデポジットす
る。多結晶シリコン層22の表面の上に、700℃の温
度で約5分間LPGVDにより、約150人の厚さを持
つ窒化シリコン層23をデポジットする。周知のフォト
リソグラフィ技術を用いて、窒化シリコン層23及び多
結晶シリコン層22のパターンを定めて、第2b図に示
す構造を作る。10 イオン/α2の密度で60キロエ
レフトロンボルトのエネルギを持つ砒素イオンのイオン
打込みを2酸化シリコン層21を介して行なうことによ
り、ドープ領域24.25を形成する。次に900℃の
温度で約20分間、このイオン打込みをドライブ・イン
してアニールする。第2C図の211を化シリコンの側
壁区域28を、約10分間、900℃の温度で酸素雰囲
気の中で熱成長させる。この熱酸化工程は、2酸化シリ
コン層21の厚さをも増加させる。2′B化シリコン層
21の厚さが増加することが重要である。これは、25
0人の2酸化シリコン層では、(後で説明する)多結晶
シリコン・ゲート22内にチタンシリサイド層を形成す
る工程の間、ドープ領域24゜25にチタンシリサイド
が形成されるのを防止するのに不十分であるからである
。然し、本発明の詳細な説明している実施例で形成され
る電界効果トランジスタが正しく動作する様にする為に
は、2酸化シリコン層21は多結晶シリコン・ゲート2
2の下では十分に薄くしなければならない。
する為に使われる本発明の好ましい実施例の処理工程を
示す断面図である。周知の技術を用いて、フィールド酸
化物領wt2θ、27を成長させる。シリコン基板20
の上に、約30分間900℃の温度での熱酸化により、
250人の厚さを持つ2酸化シリコン層を形成する。2
111化シリコン21の表面の上に、700℃の温度で
約30分間、低圧化学気相成長法(LPGVD>によっ
て、約4000人の厚さを持つ多結晶層をデポジットす
る。多結晶シリコン層22の表面の上に、700℃の温
度で約5分間LPGVDにより、約150人の厚さを持
つ窒化シリコン層23をデポジットする。周知のフォト
リソグラフィ技術を用いて、窒化シリコン層23及び多
結晶シリコン層22のパターンを定めて、第2b図に示
す構造を作る。10 イオン/α2の密度で60キロエ
レフトロンボルトのエネルギを持つ砒素イオンのイオン
打込みを2酸化シリコン層21を介して行なうことによ
り、ドープ領域24.25を形成する。次に900℃の
温度で約20分間、このイオン打込みをドライブ・イン
してアニールする。第2C図の211を化シリコンの側
壁区域28を、約10分間、900℃の温度で酸素雰囲
気の中で熱成長させる。この熱酸化工程は、2酸化シリ
コン層21の厚さをも増加させる。2′B化シリコン層
21の厚さが増加することが重要である。これは、25
0人の2酸化シリコン層では、(後で説明する)多結晶
シリコン・ゲート22内にチタンシリサイド層を形成す
る工程の間、ドープ領域24゜25にチタンシリサイド
が形成されるのを防止するのに不十分であるからである
。然し、本発明の詳細な説明している実施例で形成され
る電界効果トランジスタが正しく動作する様にする為に
は、2酸化シリコン層21は多結晶シリコン・ゲート2
2の下では十分に薄くしなければならない。
周知の技術を用いて窒化シリコン層23を除去し、約0
.15ミクロンの厚さになるまで、スパッタリングによ
ってチタン層29をデポジットし、第2d図に示す構造
を作る。チタン[129は厚さが0.15乃至0.2ミ
クロンであることが好ましい。この量のチタンは、ポリ
シリコン1122と反応した時、ポリシリコン層22の
シート抵抗を1オ一ム/スクエア未満にする。約30分
間、約675℃の温度で焼成(ベーキング)することに
より、チタン層29が多結晶シリコン層22と反応する
。チタン層29が多結晶シリコン層22と反応してTi
3i2を形成し、多結晶シリコン層22だけと反応する
。これは、基板20に形成された集積回路の他の全ての
区域は、チタン層29と反応しない2酸化シリコンによ
って覆われているからである。この後、過酸化水素及び
硫酸の混合物を用いて、反応しなかったチタンを除去す
る。
.15ミクロンの厚さになるまで、スパッタリングによ
ってチタン層29をデポジットし、第2d図に示す構造
を作る。チタン[129は厚さが0.15乃至0.2ミ
クロンであることが好ましい。この量のチタンは、ポリ
シリコン1122と反応した時、ポリシリコン層22の
シート抵抗を1オ一ム/スクエア未満にする。約30分
間、約675℃の温度で焼成(ベーキング)することに
より、チタン層29が多結晶シリコン層22と反応する
。チタン層29が多結晶シリコン層22と反応してTi
3i2を形成し、多結晶シリコン層22だけと反応する
。これは、基板20に形成された集積回路の他の全ての
区域は、チタン層29と反応しない2酸化シリコンによ
って覆われているからである。この後、過酸化水素及び
硫酸の混合物を用いて、反応しなかったチタンを除去す
る。
その結果は第2e図に示すT i 3 i 2層30に
なる。
なる。
第2f図の酸化物層31は低圧化学気相成長法を用いて
形成される。2酸化シリコン層31及び2酸化シリコン
[21が高度に異方性のプラズマ・エッチによってエッ
チされる。80キロエレクトロンボルトのエネルギで5
X1015イオン/c112の密度で、砒素イオンを打
込むことにより、ソース領域34およびドレイン領域3
5が形成され、約10分間975℃の温度でドライブ・
インする。
形成される。2酸化シリコン層31及び2酸化シリコン
[21が高度に異方性のプラズマ・エッチによってエッ
チされる。80キロエレクトロンボルトのエネルギで5
X1015イオン/c112の密度で、砒素イオンを打
込むことにより、ソース領域34およびドレイン領域3
5が形成され、約10分間975℃の温度でドライブ・
インする。
本実施例で説明した方法は、Pチャンネル形電界効果ト
ランジスタの中に階段形の輪郭を持つソース及びドレイ
ン区域を作るが、これは好ましい高電圧特性を持つ。こ
れまで説明した実施例では、電界効果トランジスタが階
段形のソース及びドレイン領域を持つが、本発明の範囲
が、階段形のソースおよびドレイン領域を持つ電界効果
トランジスタは勿論として、電界効果トランジスタに制
限されないことは明らかである。
ランジスタの中に階段形の輪郭を持つソース及びドレイ
ン区域を作るが、これは好ましい高電圧特性を持つ。こ
れまで説明した実施例では、電界効果トランジスタが階
段形のソース及びドレイン領域を持つが、本発明の範囲
が、階段形のソースおよびドレイン領域を持つ電界効果
トランジスタは勿論として、電界効果トランジスタに制
限されないことは明らかである。
次に、第2q図の構造の表面の上に厚さ約0.1ミクロ
ンのTi層(図面に示してない)をデポジットし、約3
0分間、675℃の温度で、ソース領域34、ドレイン
領域35及び多結晶シリコン・ゲート22と反応させて
、第2h図に示す様に、Ti3i□領域36.37を作
ると共に、Ti3i2領域30の厚さを厚くする。2酸
化シリコンの側壁領域28.32.33によって構成さ
れた厚い側壁が、T i Si 2領域30とTiSi
237(7)間、またはTiSi2領域3゜とT i
S i 2領域36の間に、Ti3i□導体が形成され
るのを防止する。更に、係属の米国特許出願通し番号筒
492,069号に記載された方法を使うことにより、
この様な導体が形成されるのを防止する。Ti3i2領
域36.37は、厚さ約0.1ミクロンのチタン層から
形成することが好マシク、こうt、、TTiS i2層
36.37がソース領域34及びドレイン領域35を介
してそれぞれ基板20にバンチスルーすることを防止す
る。
ンのTi層(図面に示してない)をデポジットし、約3
0分間、675℃の温度で、ソース領域34、ドレイン
領域35及び多結晶シリコン・ゲート22と反応させて
、第2h図に示す様に、Ti3i□領域36.37を作
ると共に、Ti3i2領域30の厚さを厚くする。2酸
化シリコンの側壁領域28.32.33によって構成さ
れた厚い側壁が、T i Si 2領域30とTiSi
237(7)間、またはTiSi2領域3゜とT i
S i 2領域36の間に、Ti3i□導体が形成され
るのを防止する。更に、係属の米国特許出願通し番号筒
492,069号に記載された方法を使うことにより、
この様な導体が形成されるのを防止する。Ti3i2領
域36.37は、厚さ約0.1ミクロンのチタン層から
形成することが好マシク、こうt、、TTiS i2層
36.37がソース領域34及びドレイン領域35を介
してそれぞれ基板20にバンチスルーすることを防止す
る。
本発明の特定の実施例を明細書で説明したが、これが本
発明の範囲を制約するものと解してはならない。本明細
書の内容から、当業者には本発明のこの他の実施例が考
えられよう。
発明の範囲を制約するものと解してはならない。本明細
書の内容から、当業者には本発明のこの他の実施例が考
えられよう。
本発明の実施態様は次の通りである。
(1) 第1の領域に於ける高融点金属シリサイド層
の厚さが第2の領域に於ける高融点金属シリサイド層の
厚さとは異なるように、集積回路の2つの領域に高融点
金属シリサイド層を形成する方法に於て、前記第1の領
域の上に第1の2酸化シリコン層を形成し、該第1の2
酸化シリコン層の上に前記第2の領域を形成し、該第2
の領域の上に窒化シリコン層を形成し、前記第2の領域
及び前記窒化シリコン層を同じパターンに定めて、その
表面に窒化シリコン層を持つパターンを定めた第2の領
域を作り、該パターンを定めた第2の領域の露出した側
壁の上に第2の2酸化シリコン層を形成し、前記第1の
211化シリコン層の内、前記パターンを定めた第2の
層によって覆われていない部分の厚さを増加し、前記パ
ターンを定めた窒化シリコン層を除去し、前記集積回路
の上に第1の高融点金属層を形成し、前記集積回路をベ
ーキングして、前記高融点金属層を前記パターンを定め
た第2の領域の表面と反応させて高融点金属シリサイド
を形成し、前記高融点金属層の内の反応しなかった部分
を除去し、前記パターンを定めた第2の領域の側壁の上
、並びに前記第1の領域の内、高融点金属シリサイド層
を受けない区域の上に2酸化シリコンが残る様に、前記
第1の2R化シリコン層の一部分を除去し、前記集積回
路の上に第2の高融点金属層を形成し、前記集積回路を
ベーキングして、前記第2の高融点金属層を前記第1の
領域及び第2の領域の内、第1の2酸化シリコン層の残
りの部分並びに第1の2酸化シリコン層によって覆われ
ていない区域と反応させ、前記第2の高融点金属層の反
応しなかった部分を除去する工程を含む方法。
の厚さが第2の領域に於ける高融点金属シリサイド層の
厚さとは異なるように、集積回路の2つの領域に高融点
金属シリサイド層を形成する方法に於て、前記第1の領
域の上に第1の2酸化シリコン層を形成し、該第1の2
酸化シリコン層の上に前記第2の領域を形成し、該第2
の領域の上に窒化シリコン層を形成し、前記第2の領域
及び前記窒化シリコン層を同じパターンに定めて、その
表面に窒化シリコン層を持つパターンを定めた第2の領
域を作り、該パターンを定めた第2の領域の露出した側
壁の上に第2の2酸化シリコン層を形成し、前記第1の
211化シリコン層の内、前記パターンを定めた第2の
層によって覆われていない部分の厚さを増加し、前記パ
ターンを定めた窒化シリコン層を除去し、前記集積回路
の上に第1の高融点金属層を形成し、前記集積回路をベ
ーキングして、前記高融点金属層を前記パターンを定め
た第2の領域の表面と反応させて高融点金属シリサイド
を形成し、前記高融点金属層の内の反応しなかった部分
を除去し、前記パターンを定めた第2の領域の側壁の上
、並びに前記第1の領域の内、高融点金属シリサイド層
を受けない区域の上に2酸化シリコンが残る様に、前記
第1の2R化シリコン層の一部分を除去し、前記集積回
路の上に第2の高融点金属層を形成し、前記集積回路を
ベーキングして、前記第2の高融点金属層を前記第1の
領域及び第2の領域の内、第1の2酸化シリコン層の残
りの部分並びに第1の2酸化シリコン層によって覆われ
ていない区域と反応させ、前記第2の高融点金属層の反
応しなかった部分を除去する工程を含む方法。
(2) 第1項に記載した方法に於て、前記高融点金
属がチタンである方法。
属がチタンである方法。
(3) 第1項に記載した方法に於て、前記第2の2
酸化シリコン層が熱酸化によって形成される方法。
酸化シリコン層が熱酸化によって形成される方法。
(4) 第1項に記載した方法に於て、第1の高融点
金属層がスパッタリングによってデポジットされる方法
。
金属層がスパッタリングによってデポジットされる方法
。
(5) 第1項に記載した方法に於て、第2の高融点
金属層がスパッタリングによってデポジットされる方法
。
金属層がスパッタリングによってデポジットされる方法
。
(6) 多結晶シリコン層に於ける高融点金属シリサ
イド層の厚さが基板に於ける高融点金属シリサイド層の
厚さと異なる様に、集積回路の多結晶シリコン層及び基
板の両方に高融点金属シリサイド層を形成する方法に於
て、前記基板の上に第1の2酸化シリコン層を形成し、
該第1の2@化シリコン層の上に多結晶シリコン層を形
成し、該多結晶シリコン層の上に窒化シリコン層を形成
し、前記多結晶シリコン層及び窒化シリコン層を同じパ
ターンに定めて、その表面に窒化シリコン層を持つパタ
ーンを定めた多結晶シリコン層を作り、該パターンを定
めた多結晶シリコン層の露出した側壁の上に第2の2酸
化シリコン層を形成し、前記第1の2酸化シリコン層の
内、前記パターンを定めた多結晶シリコン層によって覆
われていない部分の厚さを増加し、前記パターンを定め
た窒化シリコン層を除去し、前記集積回路の上に第1の
高融点金属層を形成し、前記集積回路をベーキングして
、前記高融点金属層を前記パターンを定めた多結晶シリ
コン層の表面と反応させて高融点金属シリサイドを形成
し、前記高融点金属層の反応しなかった部分を除去し、
前記パターンを定めた多結晶シリコン層の側壁の上、並
びに前記集積回路の内、高融点金属シリサイド層を受け
っけない区域の上に211化シリコンが残る様に、前記
第1の2酸化シリコン層の一部分を除去し、前記集積回
路の上に第2の高融焦合vtsmを形成し、前記集積回
路をベーキングして、前記基板及び多結晶シリコンの内
、第1の2酸化シリコン層及び前記第1の2酸化シリコ
ン層の残りの部分によって覆われていない区域と前記第
2の高融点金属層とを反応させ一1該第2の高融点金属
層の反応しなかった部分を除去する工程を含む方法。
イド層の厚さが基板に於ける高融点金属シリサイド層の
厚さと異なる様に、集積回路の多結晶シリコン層及び基
板の両方に高融点金属シリサイド層を形成する方法に於
て、前記基板の上に第1の2酸化シリコン層を形成し、
該第1の2@化シリコン層の上に多結晶シリコン層を形
成し、該多結晶シリコン層の上に窒化シリコン層を形成
し、前記多結晶シリコン層及び窒化シリコン層を同じパ
ターンに定めて、その表面に窒化シリコン層を持つパタ
ーンを定めた多結晶シリコン層を作り、該パターンを定
めた多結晶シリコン層の露出した側壁の上に第2の2酸
化シリコン層を形成し、前記第1の2酸化シリコン層の
内、前記パターンを定めた多結晶シリコン層によって覆
われていない部分の厚さを増加し、前記パターンを定め
た窒化シリコン層を除去し、前記集積回路の上に第1の
高融点金属層を形成し、前記集積回路をベーキングして
、前記高融点金属層を前記パターンを定めた多結晶シリ
コン層の表面と反応させて高融点金属シリサイドを形成
し、前記高融点金属層の反応しなかった部分を除去し、
前記パターンを定めた多結晶シリコン層の側壁の上、並
びに前記集積回路の内、高融点金属シリサイド層を受け
っけない区域の上に211化シリコンが残る様に、前記
第1の2酸化シリコン層の一部分を除去し、前記集積回
路の上に第2の高融焦合vtsmを形成し、前記集積回
路をベーキングして、前記基板及び多結晶シリコンの内
、第1の2酸化シリコン層及び前記第1の2酸化シリコ
ン層の残りの部分によって覆われていない区域と前記第
2の高融点金属層とを反応させ一1該第2の高融点金属
層の反応しなかった部分を除去する工程を含む方法。
(7) 第6項に記載した方法に於て、前記高融点金
属がチタンである方法。
属がチタンである方法。
(8) 第6項に記載した方法に於て、前記第2の2
酸化シリコン層が熱酸化によって形成される方法。
酸化シリコン層が熱酸化によって形成される方法。
(9) 第6項に記載した方法に於て、前記第1の高
融点金属層がスパッタリングによってデポジットされる
方法。
融点金属層がスパッタリングによってデポジットされる
方法。
(10)第6項に記載した方法に於て、前記第2の高融
点金属層がスパッタリングによってデポジットされる方
法。
点金属層がスパッタリングによってデポジットされる方
法。
(11)多結晶シリコン層に於ける高融点金属シリサイ
ド層の厚さが基板に於ける高融点金属シリサイド層の厚
さと異なるように、集積回路の多結晶シリコン層と基板
の両方に高融点金属シリサイド層を形成する方法に於て
、前記基板の上に第1の2酸化シリコン層を形成し、該
第1の21を化シリコン層の上に多結晶シリコン層を形
成し、該多結晶シリコン層の上に窒化シリコン層を形成
し、前記多結晶シリコン層及び窒化シリコン層を同じパ
ターンに定めて、その表面に、窒化シリコン層を持つパ
ターンを定めた多結晶シリコン層を作り、該パターンを
定めた多結晶シリコン層の露出した側壁の上に第2の2
酸化シリコン層を形成し、前記パターンを定めた窒化シ
リコン層を除去し、前記集積回路の上に第1の高融点金
属層を形成し、前記集積回路をベーキングして、前記高
融点金属層を前記パターンを定めた多結晶シリコン層の
表面と反応させて高融点金属シリサイドを形成し、該高
融点台amの反応しなかった部分を除去し、前記集積回
路の上に第3の2酸化シリコン層を形成し、前記パター
ンを定めた多結晶シリコン層の側壁の上、並びに前記集
積回路の内、高融点金属シリサイド層を受けつけない区
域の上に2酸化シリコンが残る様に、前記第3の2酸化
シリコン層及び前記第1の2酸化シリコン層の一部分を
除去し、前記集積回路の上に第2の高融点金属層を形成
し、前記集積回路をベーキングして、前記基板及び多結
晶シリコンの内、前記第3の2酸化シリコン層及び前記
第1の2Il化シリコン層の残りの部分によって覆われ
ていない区域と前記第2の高融点金属層とを反応させ、
該第2の高融点金属層の反応しなかった部分を除去する
工程を含む方法。
ド層の厚さが基板に於ける高融点金属シリサイド層の厚
さと異なるように、集積回路の多結晶シリコン層と基板
の両方に高融点金属シリサイド層を形成する方法に於て
、前記基板の上に第1の2酸化シリコン層を形成し、該
第1の21を化シリコン層の上に多結晶シリコン層を形
成し、該多結晶シリコン層の上に窒化シリコン層を形成
し、前記多結晶シリコン層及び窒化シリコン層を同じパ
ターンに定めて、その表面に、窒化シリコン層を持つパ
ターンを定めた多結晶シリコン層を作り、該パターンを
定めた多結晶シリコン層の露出した側壁の上に第2の2
酸化シリコン層を形成し、前記パターンを定めた窒化シ
リコン層を除去し、前記集積回路の上に第1の高融点金
属層を形成し、前記集積回路をベーキングして、前記高
融点金属層を前記パターンを定めた多結晶シリコン層の
表面と反応させて高融点金属シリサイドを形成し、該高
融点台amの反応しなかった部分を除去し、前記集積回
路の上に第3の2酸化シリコン層を形成し、前記パター
ンを定めた多結晶シリコン層の側壁の上、並びに前記集
積回路の内、高融点金属シリサイド層を受けつけない区
域の上に2酸化シリコンが残る様に、前記第3の2酸化
シリコン層及び前記第1の2酸化シリコン層の一部分を
除去し、前記集積回路の上に第2の高融点金属層を形成
し、前記集積回路をベーキングして、前記基板及び多結
晶シリコンの内、前記第3の2酸化シリコン層及び前記
第1の2Il化シリコン層の残りの部分によって覆われ
ていない区域と前記第2の高融点金属層とを反応させ、
該第2の高融点金属層の反応しなかった部分を除去する
工程を含む方法。
(12)第11項に記載した方法に於て、前記高融点金
属がチタンである方法。
属がチタンである方法。
(13)第11項に記載した方法に於て、前記第3の2
酸化シリコン層が低圧化学気相成長によってデポジット
される方法。
酸化シリコン層が低圧化学気相成長によってデポジット
される方法。
(14) 第11項に記載した方法に於て、前記第1
の高融点台IIIがスパッタリングによってデポジット
される方法。
の高融点台IIIがスパッタリングによってデポジット
される方法。
(15)第11項に記載した方法に於て、前記第2の高
融点金属層がスパッタリングによってデポジットされる
方法。
融点金属層がスパッタリングによってデポジットされる
方法。
(16)第11項に記載した方法に於て、前記第2の2
酸化シリコン層が熱酸化によって形成される方法。
酸化シリコン層が熱酸化によって形成される方法。
(17)多結晶シリコン・ゲートに於ける高融点金属シ
リサイド層の厚さがソース及びドレイン領域に於ける高
融点金属シリサイド層の厚さとは異なるように、電界効
果トランジスタの多結晶シリコン・ゲートとソース及び
ドレイン領域との両方に高融点金属シリサイド層を形成
する方法に於て、基板の上に第1の2酸化シリコン層を
形成し、該第1の2酸化シリコン層の上に多結晶シリコ
ン層を形成し、該多結晶シリコン層の上に窒化シリコン
層を形成し、前記多結晶シリコン層及び窒化シリコン層
を同じパターンに定めて、その表面に窒化シリコン層を
持つ多結晶シリコンのパターンを定めたゲートを作り、
該多結晶シリコンのパターンを定めたゲートの露出した
側壁の上に第2の2酸化シリコン層を形成し、前記電界
効果トランジスタをその中に作る前記基板の区域を取囲
むフィールド酸化物を形成し、前記パターンを定めた窒
化シリコン層を除去し、前記電界効果トランジスタの上
に第1の高融点金属層を形成し、前記電界 4効果ト
ランジスタをベーキングして、前記高融点金属層を前記
パターンをつけられた多結晶シリコンの表面と反応させ
て高融点金属シリサイドを形成し、前記高融点金属層の
反応しなかった部分を除去し、前記パターンを定めた多
結晶シリコン層の側壁の上、並びに電界効果トランジス
タの内、高融点金属シリサイド層を受けつけない区域の
上に2酸化シリコンが残る様に、前記第1及び第2の2
酸化シリコン層の一部分を除去し、前記基板にドープ剤
イオンを打込んでドライブ・インして前記ソース及びト
レイン領域を形成し、集積回路の内に第2の高融点金属
層を形成し、該電界効果トランジスタをベーキングして
、前記第2の高融点金属層を前記ゲート、ソース及びド
レイン領域と反応させ、前記第2の金属層の残りの部分
を除去する工程を含む方法。
リサイド層の厚さがソース及びドレイン領域に於ける高
融点金属シリサイド層の厚さとは異なるように、電界効
果トランジスタの多結晶シリコン・ゲートとソース及び
ドレイン領域との両方に高融点金属シリサイド層を形成
する方法に於て、基板の上に第1の2酸化シリコン層を
形成し、該第1の2酸化シリコン層の上に多結晶シリコ
ン層を形成し、該多結晶シリコン層の上に窒化シリコン
層を形成し、前記多結晶シリコン層及び窒化シリコン層
を同じパターンに定めて、その表面に窒化シリコン層を
持つ多結晶シリコンのパターンを定めたゲートを作り、
該多結晶シリコンのパターンを定めたゲートの露出した
側壁の上に第2の2酸化シリコン層を形成し、前記電界
効果トランジスタをその中に作る前記基板の区域を取囲
むフィールド酸化物を形成し、前記パターンを定めた窒
化シリコン層を除去し、前記電界効果トランジスタの上
に第1の高融点金属層を形成し、前記電界 4効果ト
ランジスタをベーキングして、前記高融点金属層を前記
パターンをつけられた多結晶シリコンの表面と反応させ
て高融点金属シリサイドを形成し、前記高融点金属層の
反応しなかった部分を除去し、前記パターンを定めた多
結晶シリコン層の側壁の上、並びに電界効果トランジス
タの内、高融点金属シリサイド層を受けつけない区域の
上に2酸化シリコンが残る様に、前記第1及び第2の2
酸化シリコン層の一部分を除去し、前記基板にドープ剤
イオンを打込んでドライブ・インして前記ソース及びト
レイン領域を形成し、集積回路の内に第2の高融点金属
層を形成し、該電界効果トランジスタをベーキングして
、前記第2の高融点金属層を前記ゲート、ソース及びド
レイン領域と反応させ、前記第2の金属層の残りの部分
を除去する工程を含む方法。
(18)第17項に記載した方法に於て、前記第1の高
融点金属層がスパッタリングによってデポジットされる
方法。
融点金属層がスパッタリングによってデポジットされる
方法。
第1図は単純な直接反応方法によって形成された7i3
i2層をそのゲート、ソース及びドレインに持つ従来の
電界効果トランジスタの断面図、第2a図乃至第2h図
は本発明の1実施例の処理工程を示す断面図である。 主な符号の説明 20:シリコン基板 21:2酸化シリコン層 22:多結晶シリコン層 23:窒化シリコン層 24.25:ドープ領域 28:側壁2酸化シリコン区域 29:チタン層 30:チタンシリサイド層 31:2N化シリコン層
i2層をそのゲート、ソース及びドレインに持つ従来の
電界効果トランジスタの断面図、第2a図乃至第2h図
は本発明の1実施例の処理工程を示す断面図である。 主な符号の説明 20:シリコン基板 21:2酸化シリコン層 22:多結晶シリコン層 23:窒化シリコン層 24.25:ドープ領域 28:側壁2酸化シリコン区域 29:チタン層 30:チタンシリサイド層 31:2N化シリコン層
Claims (1)
- 第1の領域に於ける高融点金属シリサイド層の厚さが
第2の領域に於ける高融点金属シリサイド層の厚さとは
異なる様に、集積回路の2つの領域に高融点金属シリサ
イド層を形成する方法に於て、前記第1の領域の上に第
1の2酸化シリコン層を形成し、該第1の2酸化シリコ
ン層の上に前記第2の領域を形成し、該第2の領域の上
に窒化シリコン層を形成し、前記第2の領域及び前記窒
化シリコン層を同じパターンに定めて、その表面に窒化
シリコン層を持つパターンを定めた第2の領域を作り、
該パターンを定めた第2の領域の露出しち側壁の上に第
2の2酸化シリコン層を形成し、前記第1の2酸化シリ
コン層の内、前記パターンを定めた第2の領域によつて
覆われていない部分の厚さを増加し、前記パターンを定
めた窒化シリコン層を除去し、前記集積回路の上に第1
の高融点金属層を形成し、前記集積回路をベーキングし
て、前記高融点金属層を前記パターンを定めた第2の領
域の表面と反応させて高融点金属シリサイドを形成し、
前記高融点金属層の内の反応しなかつた部分を除去し、
前記パターンを定めた第2の領域の側壁の上、並びに前
記第1の領域の内、高融点金属シリサイド層を受けつけ
ない区域の上に2酸化シリコンが残る様に、前記第1の
2酸化シリコン層の一部分を除去し、前記集積回路の上
に第2の高融点金属層を形成し、前記集積回路をベーキ
ングして、前記第2の高融点金属層を前記第1の領域及
び前記第2の領域の内、第1の2酸化シリコン層の残り
の部分並びに第1の2酸化シリコン層によつて覆われて
いない区域と反応させ、前記第2の高融点金属層の反応
しなかつた部分を除去する工程を含む方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/676,686 US4587718A (en) | 1984-11-30 | 1984-11-30 | Process for forming TiSi2 layers of differing thicknesses in a single integrated circuit |
US676686 | 1991-03-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61190984A true JPS61190984A (ja) | 1986-08-25 |
JPH0620079B2 JPH0620079B2 (ja) | 1994-03-16 |
Family
ID=24715543
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60269203A Expired - Lifetime JPH0620079B2 (ja) | 1984-11-30 | 1985-11-29 | 高融点金属シリサイド層を形成する方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4587718A (ja) |
JP (1) | JPH0620079B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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