JP5857659B2 - 半導体素子の製造方法 - Google Patents
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Description
本発明の半導体素子の製造方法において、例えば、開口部の形成後、グラフェンの形成前に、熱処理を行ってもよい。熱処理を行うことにより触媒層の膜質を改善することができる。熱処理の条件は、例えば、以下のようにすることができる。
温度:1000℃
気圧:10〜100Pa
熱処理時間:30分間
本発明の半導体素子の製造方法において、例えば、グラフェンを形成する前に、触媒層の表面(裏面とは反対側の面)に保護層を形成することができる。保護層により、触媒層の表面にグラフェンが形成されることを防止できる。また、本発明の半導体素子の製造方法において、例えば、グラフェンの形成後、触媒層の表面に形成されたグラフェンをO2アッシング等の方法により除去することができる。
雰囲気ガス:CH4+H2+Ar
温度:1000℃
気圧:60Pa
触媒層の少なくとも一部を除去する方法としては、例えば、FeCl3、HNO3等の溶液でエッチングする方法が挙げられる。エッチングストップ層としては、例えば、SiO2の層が挙げられる。基板がシリコン基板である場合は、その表面を酸化してSiO2から成るエッチングストップ層を形成することができる。エッチングストップ層の膜厚は、例えば10〜1000nmである。エッチングストップ層は、例えば、希釈フッ酸(H2O:HF=10:1)により除去できる。
電極の材質としては、例えば、Cr/Au、Ti/Au、Ni等が挙げられる。電極は、例えば、蒸着により形成できる。電極の膜厚は、例えば30〜50nmである。
<第1の実施形態>
1.半導体素子の製造方法
半導体素子の製造方法を図2に基づいて説明する。まず、図2(1)に示すように、シリコン基板1における1方の面1a上に、エッチングストップ層11、Cuから成る触媒層3、及び保護層13を順次積層する。エッチングストップ層11は、シリコン基板1の表面を酸化させて形成したSiO2の層であり、その膜厚は約500nmである。触媒層3はスパッタ法により形成された層であり、その膜厚は約500nmである。保護層13の材質はSiO2である。保護層13はプラズマCVDの方法で形成され、その膜厚は約500nmである。
温度:1000℃
気圧:50Pa
熱処理時間:30分間
次に、図2(3)に示すように、CH4を原料とするCVD法により、触媒層3の裏面3a上にグラフェン5を形成する。グラフェン5は、単原子層のカーボン結晶構造であってもよく、複数の原子層のカーボン結晶構造であってもよい。複数の原子層とは、例えば一桁数の原子層である。複数原子層のカーボン結晶構造は、一般にグラフェン多層膜(multi-layer graphene)またはグラフェン積層膜(stacked graphene)と称されることもある。
次に、図2(6)に示すように、電極7を形成し、半導体素子を完成する。電極7は、エッチングストップ層11上に形成され、その一部がグラフェン5と接している。電極7の材質はCr/Auであり、蒸着により形成される。半導体素子において、グラフェン5は、開口部1cに架橋している。
本実施形態において、グラフェン5は触媒層3の裏面3aに形成され、シリコン基板1と対向する状態にならないため、スティッキングの問題が生じない。また、保護層13を形成することにより、触媒層3の表面(裏面3aとは反対の面)にグラフェンが形成されてしまうことを防止できる。また、支持層15を形成することにより、保護層13及び触媒層3を除去するときにグラフェン5が基板1から剥離してしまうことがない。
<第2の実施形態>
1.半導体素子の製造方法
半導体素子の製造方法を図3に基づいて説明する。本実施形態では、基本的には前記第1の実施形態と同様にして半導体素子を製造した。すなわち、図3(1)に示すように、シリコン基板1における1方の面1a上に、エッチングストップ層11、Cuから成る触媒層3、保護層13を順次積層し、図3(2)に示すように、シリコン基板1を、一方の面1aとは反対側の面1bから局所的にエッチングして開口部1cを形成し、図3(3)に示すように、CH4を原料とするCVD法により、触媒層3の裏面3a上にグラフェン5を形成し、図3(4)に示すように支持層15を形成する。
本実施形態の半導体素子及びその製造方法は、前記第1の実施形態と同様の効果を奏する。また、本実施形態では、触媒層3をパターニングし電極として利用するので、半導体素子の製造プロセスを簡略化できる。
<第3の実施形態>
1.半導体素子の製造方法
半導体素子の製造方法を図4に基づいて説明する。まず、図4(1)に示すように、シリコン基板1における1方の面1a上に、エッチングストップ層11を形成する。エッチングストップ層11は、シリコン基板1の表面を酸化させて形成したSiO2の層であり、その膜厚は約500nmである。
2.半導体素子及びその製造方法が奏する効果
本実施形態において、グラフェン5は触媒層3上に形成され、シリコン基板1と対向する状態にならないため、スティッキングの問題が生じない。また、保護層13を形成することにより、触媒層3の裏面にグラフェンが形成されてしまうことを防止できる。また、グラフェン5が平坦な面に形成されるので、電極形成工程等が容易になる。
例えば、前記第1、第2の実施形態において、触媒層3の表面にグラフェンが形成された場合、O2アッシング等の方法で余分なグラフェンを除去し、その後に触媒層3を除去(エッチング)するとよい。
1c・・・開口部、3・・・触媒層、3a・・・裏面、5・・・グラフェン、
7・・・電極、11・・・エッチングストップ層、13・・・保護層、15・・・支持層
Claims (7)
- 一方の面に触媒層が形成された基板において、前記一方とは反対側から前記触媒層の裏面に至る開口部を形成する工程と、
前記開口部において、前記触媒層の裏面にグラフェンを形成する工程と、
前記触媒層の少なくとも一部を除去する工程と、
を有することを特徴とする半導体素子の製造方法。 - 前記開口部の形成後、グラフェンの形成前に、熱処理を行うことを特徴とする請求項1記載の半導体素子の製造方法。
- 前記グラフェンを形成する前に、前記触媒層の表面に保護層を形成することを特徴とする請求項1又は2記載の半導体素子の製造方法。
- 前記グラフェンの形成後、前記触媒層の表面に付着したグラフェンを除去することを特徴とする請求項1〜3のいずれか1項記載の半導体素子の製造方法。
- 前記開口部は、前記基板を前記反対側からエッチングすることにより形成することを特徴とする請求項1〜4のいずれか1項記載の半導体素子の製造方法。
- 前記基板と前記触媒層との間に、前記基板をエッチングするときのエッチング条件において前記基板よりもエッチングされにくいエッチングストップ層を有することを特徴とする請求項5記載の半導体素子の製造方法。
- 前記触媒層を除去する前に、前記グラフェンを支持する支持層を形成することを特徴とする請求項1〜6のいずれか1項記載の半導体素子の製造方法。
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