DE69025027T2

DE69025027T2 - Halbleiterspeicheranordnung

Info

Publication number: DE69025027T2
Application number: DE69025027T
Authority: DE
Inventors: Tetsuya Narahara
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1989-10-27
Filing date: 1990-10-26
Publication date: 1996-09-05
Anticipated expiration: 2010-10-27
Also published as: EP0424962A3; EP0424962B1; JPH03200365A; JP2591314B2; DE69025027D1; US5331588A; EP0424962A2

Description

HINTERGRUND DER ERFINDUNG

Erfindungsgebiet

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung und insbesondere die Verdrahtung von Leseverstärkern und dergleichen einer Halbleiterspeichervorrichtung.

Beschreibung des Standes der Technik

In der Veröffentlichung IEE Journal of Solid State Circuits, Vol SC-22, Nr. 5, Oktober 1987, Seiten 727-732, von Wada und anderen, ist unter dem Titel "A 34-ns 1-Mbit CMOS SRAM Using Triple polysilicon" eine Halbleiterspeichervorrichtung gemäß dem Oberbegriff des Patentanspruches 1 veröffentlicht.
Eine derartige Halbleiterspeichervorrichtung hat im allgemeinen einen Speicherzellenfeldbereich, der durch Anordnen von Speicherzellen und mit diesen verbundenen Zeichenleitungen und Wortleitungen in Feldform gebildet ist. In der Richtung parallel zu den Zeichenleitungen des Speicherzellenfeldbereiches sind X-Decoder vorgesehen, die an die Wortleitungen angeschlossen sind, und in der Richtung parallel zu den Wortleitungen sind Y-Wähler und Leseverstärker vorgesehen, die an die Zeichenleitungen angeschlossen sind.
In einer solchen Halbleiterspeichervorrichtung ist eine Wortleitung aus polykristallinem Silizium mit relativ hohem Widerstandswert gebildet. Darausfolgend muß die Länge der Wortleitungen beim Entwurf eines Speichers mit hoher Geschwindigkeit so kurz als möglich gemacht werden. Ein Verfahren zur Verringerung der Länge der Wortleitungen ist, die Anzahl der Zeichenleitungen zu verringern, um die Länge in Richtung der Wortleitungen innerhalb des Speicherzellenfeldbereiches zu vermindern. Bei diesem Verfahren ist die Anzahl der Speicherzellen, die pro Zeichenleitung angeschlossen sind, erhöht, um die Länge der Zeichenleitungen im Verhältnis zum Grad der Verringerung der Anzahl von Zeichenleitungen zu vergrößern.
Bei Speichern, bei denen eine hohe Geschwindigkeit erforderlich ist, werden bei einem Speicher mit einer großen Anzahl von Ausgangsbits, wie beispielsweise einem Mikro-ROM, der Mikrocodes speichert, und einem Cache-Speicher, die Anzahl der Leseverstärker entsprechend der Anzahl der Ausgangsbits groß. Da die Leseverstärkerschaltungen, wie vorstehend erwähnt, in Richtung der Wortleitungen des Speicherzellenfeldbereiches gebildet sind, was bei der vorstehend beschriebenen Anordnung eng wird, wird die Bildungsbreite pro Leseverstärkerschaltung klein.
Kurz gesagt, in einer Speichervorrichtung, die eine hohe Geschwindigkeit erfordert und die eine große Anzahl Ausgangsbits hat, ist die Breite des Bereiches zum Ausbilden der Leseverstärker eng, so daß der Nachteil besteht, daß es nicht möglich ist, eine komplizierte Schaltung mit einer großen Anzahl von Elementen, namentlich eine hochentwickelte Leseverstärkerschaltung, zu erhalten.

KURZE ZUSAMMENFASSUNG DER ERFINDUNG

Ziel der Erfindung

Es ist die Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung zu schaffen, die eine hohe Betriebsgeschwindigkeit benötigt und trotzdem eine große Anzahl von Ausgangsbits hat, die es ermöglicht, hochentwikkelte Leseverstärkerschaltungen zu erhalten.

Zusammenfassung der Erfindung

Diese Aufgabe wird gelöst durch eine Halbleiterspeichervorrichtung gemäß Anspruch 1. Die weiteren Ansprüche entsprechen unterschiedlichen vorteilhaften Aspekten der vorliegenden Erfindung.
Für metallische Leiterbahnen mit hohem Schmelzpunkt werden Aluminium, Gold, Wolfram oder dergleichen verwendet.

Kurze Beschreibung der Figuren

Das vorstehende und andere Ziele, Merkmale und Vorteile dieser Erfindung gehen aus der folgenden detaillierten Beschreibung der Erfindung anhand der begleitenden Figuren hervor, in welchen zeigt:
Fig. 1 die Gesamtkonfiguration der herkömmlichen Halbleiterspeichervorrichtung;
Fig. 2 einen Teil jedes Leseverstärkerteils, des Y-Wählerteils und des Speicherzellenfeldteils, wie in der Fig. 1 gezeigt;
Fig. 3 den Schaltungsaufbau des in der Fig. 2 gezeigten Y- Wählers;
Fig. 4 den Schaltungsaufbau des in der Fig. 2 gezeigten Leseverstärkers;
Fig. 5 den Strukturaufbau der in der Fig. 2 gezeigten Teile;
Fig. 6 eine erste Ausführungsform der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung;
Fig. 7 einen Teil jeweils des Leseverstärkerteils, des Y- Wählerteils des Speicherzellenfeldteils, wie in der Fig. 6 gezeigt;
Fig. 8 den Schaltungsaufbau des in der Fig. 7 gezeigten Leseverstärkers;
Fig. 9 die Strukturausbildung der in der Fig. 7 gezeigten Teile;
Fig. 10 einen Schnitt entlang der Schnittlinie X-X in Fig. 9;
Fig. 11 eine zweite Ausführungsform der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung;
Fig. 12 eine dritte Ausführungsform der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung;
Fig. 13 den Schaltungsaufbau eines ersten und eines zweiten Y-Wählers, der in der Fig. 12 gezeigt ist;
Fig. 14 eine vierte Ausführungsform der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung;
und
Fig. 15 eine fünfte Ausführungsform der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung.

DETAILLIERTE ERÖRTERUNG DER ERFINDUNG

Bevor mit der Beschreibung der Ausführungsform der vorliegenden Erfindung fortgeschritten wird, wird eine kurze Erläuterung der herkömmlichen Halbleiterspeichervorrichtung gegeben.
Fig. 1 zeigt die Ausbildung eines 448 x 96 Bit-Masken-ROM- Teils mit 48 Bit-Ausgängen, der innerhalb eines Einchip-Mikrocomputers existiert. In diesem Masken-ROM sind die Wortleitungen, die einen hohen Widerstand haben, mit kurzen Längen ausgebildet, um die Arbeitsgeschwindigkeit zu erhöhen. Anders ausgedrückt, die Anzahl der Zeichenleitungen ist verringert und entsprechend ist die Länge einer Leitung der Zeichenleitungen vergrößert, um einen Aufbau zu realisieren, bei dem die Anzahl der Speicherzellen, die pro Zeichenleitung angeschlossen sind, erhöht ist. Genauer gesagt, die Länge des Speicherzellenfeldbereiches 11 ist in Richtung der Wortleitungen (im nachfolgenden als Querrichtung bezeichnet) 480 µm und 96 Zeichenleitungen bestehen aus Leiterbahnen aus Aluminium, dessen Widerstand verglichen mit dem von polykristallinem Silizium vernachlässigbar ist, und diese sind innerhalb der vorstehend genannten Breite angeordnet. Im Gegensatz hierzu ist die Länge der Richtung der Zeichenleitungen (im nachfolgenden als Längsrichtung bezeichnet) des Speicherzellenfeldbereiches 11 2800 µm und innerhalb dieser Breite sind 448 Wortleitungen, bestehend aus polykristallinem Silizium, angeordnet.
Im allgemeinen sind der Y-Wählerbereich 13 und der Leseverstärkerbereich 12 in der Richtung parallel zu den Wortleitungen des Speicherzellenfeldbereiches 11 an den Verlängerungen der Zeichenleitungen vorgesehen. Demgemäß müssen bei einem Speicher mit vielen Ausgangsbits, wie dies vorliegend der Fall ist, Leseverstärker entsprechend der Anzahl der Ausgangsbits in dieser engen Breite ausgebildet werden. Bei diesem Beispiel müssen 48 Leseverstärkerschaltungen innerhalb der Breite von 480 µm ausgebildet werden, so daß die Breite pro Leseverstärkerschaltung 10 µm wird. Weiterhin ist der Y-Decoderbereich 14, der selektive Signale den Y- Wählern zuführt, in der Nähe der Y-Wähler vorgesehen und der Y-Decoderbereich 15, der die Wortleitungen wählt, ist in der Richtung parallel zu den Zeichenleitungen an den Verlängerungen der Wortleitungen vorgesehen.
Fig. 2 ist das Schaltbild, welches jeweils einen Teil des Leseverstärkerbereiches 12, des Y-Wählerbereiches 13 und des Speicherzellenfeldbereiches 11, wie in der Fig. 1 gezeigt, zeigt. In dem Speicherzellenfeldbereich 11 sind eine Vielzahl von MOS-Transistoren (M00, M01, ...) vorgesehen, die als Speicherzellen zwischen dem Massepotential und den entsprechenden Zeichenleitungen (D0, D1, ..., D95), bestehend aus Aluminiumleiterbahnen, wirken und die Gates der Transistoren sind an die Wortleitungen (W0, W1, ..., W447), bestehend aus polykristallinem Silizium, angeschlossen. In dem Y-Wählerbereich 13 ist jeweils für zwei Zeichenleitungen (D0 und D1, D2 und D3, ...) ein Y-Wähler (von Y0, Y1, ...) vorgesehen und in dem Leseverstärkerbereich 12 ist jeweils ein Leseverstärker (S0, S1, ...) an einen Ausgang des Y-Wählers (Y0, Y1, ...) angeschlossen.
Die Fig. 3 und 4 zeigen Schaltbilder der spezifischen Schaltungsaufbauten für den in der Fig. 2 gezeigten Y-Wäh-1er und Leseverstärker.
Bezugnehmend auf Fig. 3 besteht der Y-Wähler Y0 aus den N- Kanal-MOS-Transistoren N1 und N2, die durch die Wähisignale ein- und ausgeschaltet werden, welche durch die Wählsignalleitungen S0 und S1 vom Y-Decoder (Fig. 1) zugeführt werden. Mittels der Wählsignale wird eine der zwei Zeichenleitungen D0 und D1 an den Leseverstärker S0 angeschlossen.
Bezugnehmend auf Fig. 4 besteht ein Leseverstärker aus einem P-Kanal-Transistor P11, dessen Gate an das Massepotential angeschlossen ist und dessen Source- und Drainweg zwischen einen Knoten A und einen Spannungsversorgungsanschluß VDD geschaltet ist, und einem Inverter, der aus einem P-Kanal-Transistor P12 und einem N-Kanal-Transistor N11 gebildet ist, dessen Gates gemeinsam an den Knoten A angeschlossen sind und wobei die Ausgangsleitung des Y-Wählers Y0 an den Knoten A angeschlossen ist. Zusätzlich ist der Ausgangsknoten B des Inverters an den Ausgangsanschluß OUT des Leseverstärkers angeschlossen.
Bei diesem Leseverstärker ist der Ausgangspegel entsprechend dem Pegel der gewählten Zeichenleitung, ob diese den VDD-Pegel oder den Massepegel hat, bestimmt. In einer Zeichenleitung existiert eine große Kapazität C, die aus einer Sperrschichtkapazität der angeschlossenen Speicherzellen und einer Verdrahtungskapazität besteht. Wenn demgemäß die gewählte Speicherzelle an der Zeichenleitung im eingeschalteten Zustand ist, wird die Spannung der Zeichenleitung durch Entladen der Elektrizität, mit der der Kondensator C geladen ist, auf den Massepegel gesenkt, und wenn die Speicherzelle in dem ausgeschalteten Zustand ist, wird die Spannung der Zeichenleitung auf den VDD-Pegel angehoben, indem der Kondensator C unter Verwendung des P11 des Leseverstärkers geladen wird.
Fig. 5 zeigt eine Draufsicht der Strukturausbildung der in den Fig. 2 bis 4 gezeigten Teile. In der Figur sind die Teile, welche identisch mit jenen in den Fig. 2 bis 4 sind, mit identischen Bezugsziffern bezeichnet. Wie vorstehend erwähnt, muß dieser Masken-ROM 48 Leseverstärkerschaltungen innerhalb der Querlänge von 280 µm bilden, so daß die Breite, die für eine Leseverstärkerschaltung zur Verfügung steht, 10 µm ist. Diese Breite ist jedoch zur Bildung der Bauteile, welche einen Leseverstärker bilden, ungenügend. Aus diesem Grund werden in der Realität zwei Leseverstärker S0 und S1 übereinander angeordnet, um die effektive Breite für einen Leseverstärker von 20 µm zu erzielen.
Bei der Konstruktion eines Leseverstärkers innerhalb einer kleinen Breite von 20 µm sind die Arten von Schaltungen, die konstruiert werden können, und die Ausbildung der Elemente, welche die Schaltung bilden, eingeschränkt. Beispielsweise kann der Leseverstärker S0 nur eine einfache Schaltung mit einer kleinen Anzahl von Bauelementen, wie in der Fig. 4 angegeben, bilden. Darüber hinaus ist die einzige realisierbare Anordnung der Elemente für diese Schaltung, den P-Kanal-Transistor P11 und den P-Kanal-Transistor P12 und den N-Kanal-Transistor N11, die den Inverter bilden, einen nach dem anderen zu schichten. Hierbei wird die Zufuhr des Massepotentials GND und der Spannungsversorgung VDD mittels einer ersten Schicht Aluminiumleiterbahnen 51 bis 52 verwirklicht, während die Leitungsverbindungen zwischen den drei Transistoren, die Ausgangsleitungen und die Eingangsleitungen vom Wähler Y0 durch eine zweite Schicht Aluminiumleiterbahnenschichten 53, 54 bzw. 55 verwirklicht werden.
Der Y-Wähler ist durch analoges Stapeln von Y0 und Y1 gebildet. Beispielsweise ist in dem Y-Wähler Y0 das Wählsignal S0 an das Gate des N-Kanal-Transistors N1 angeschlossen, welches an die Zeichenleitung D0 des Speicherzellenfeldbereiches 11 angeschlossen ist, und das Wählsignal S1 ist an das Gate des N-Kanal-Transistors N2 angeschlossen, welches an die Zeichenleitung D1 angeschlossen ist, wobei die Leitung jedes Pfades gesteuert ist. Die gewählte Zeichenleitung ist an den Leseverstärker S0 durch die Aluminiumverdrahtung 55 der zweiten Schicht angeschlossen.
Wie vorstehend beschrieben, wird bei der herkömmlichen Halbleiterspeichervorrichtung, die eine hohe Geschwindigkeit erfordert und trotzdem eine große Anzahl von Ausgangsbits hat, die zur Verfügung stehende Breite für die Ausbildungsfläche pro Leseverstärkerschaltung klein, so daß es nur möglich ist, eine einfache Leseverstärkerschaltung mit einer kleinen Anzahl von Bauelementen, wie beispielsweise in der Fig. 4 gezeigt, zu bilden. In einer solchen einfachen Schaltung ist das Verhalten, wie beispielsweise die Lesegeschwindigkeit, vermindert und als ein Ergebnis besteht der Nachteil, daß es unmöglich ist, eine Halbleiterspeichervorrichtung zu erhalten, die insgesamt eine hohe Geschwindigkeit hat.
Als nächstes werden, bezugnehmend auf die Fig. 6 bis 14, die Ausführungsformen der vorliegenden Erfindung beschrieben.
Fig. 6 zeigt eine schematische Darstellung des Aufbaus der Halbleiterspeichervorrichtung, die die erste Ausführungsform der vorliegenden Erfindung ist und welche ein Masken- ROM mit 48 Bit-Ausgängen und einer 448 x 96 Bit-Ausbildung ist, der innerhalb eines Einchip-Mikrocomputers existiert. Die Abmessungen der Speicherzellenfläche 11 der vorliegenden Ausführungsform sind die gleichen wie jene des Speicherzellenfeldbereiches in Fig. 1. Das heißt, die Länge der Querrichtung des Speicherzellenfeldbereiches ist 480 µm mit 96 Zeichenleitungen innerhalb dieser Breite angeordnet und die Länge der Längsrichtung ist 2800 µm mit 448 Wortleitungen innerhalb dieser Breite angeordnet.
Im allgemeinen verwendet der Speicherzellenfeldbereich 11 die erste Schicht Aluminiumleiterbahnen für die in der Fig. 5 gezeigten Zeichenleitungen. Die zweite Schicht Aluminiumleiterbahnen existiert jedoch in dem Speicherzellenfeldformationsbereich nicht. Unter diesen Umständen wurde erkannt, daß durch Anordnen der zweiten Schicht Aluminiumleiterbahnen auf dem Speicherzellenfeld und Anordnen eines Leseverstärkerbereiches 22 in der Richtung parallel zur längeren Seite des Speicherzellenfeldbereiches 11 auf den Verlängerungen der Wortleitungen, so daß diese die gleiche Länge wie die Längsrichtung (2800 µm) des Speicherzellenfeldbereiches 11 haben, es möglich ist, der zur Verfügung stehenden Breite pro Leseverstärkerschaltung einen Spielraum zu geben und hochentwickelte Leseverstärker zu konstruieren. Bezugnehmend auf Fig. 7 wird die Situation im einzelnen beschrieben. In diesem Zusammenhang ist anzumerken, daß andere Flächen der vorliegenden Ausführungsform, namentlich der Y-Wählerbereich 13, der Y-Decoderbereich 14 und der X- Decoderbereich 15 auf die gleiche Art und Weise, wie in der Fig. 1 gemäß dem Stand der Technik gezeigt, angeordnet sind.
Fig. 7 ist das Schaltbild eines Teils jeweils vom Leseverstärkerbereich 22, dem Y-Wählerbereich 13 und dem Speicherzellenfeldbereich 11, die in der Fig. 6 gezeigt sind. Jeder der Y-Wähler (Y0, Y1, ...) wählt eine Zeichenleitung jedes Paares Zeichenleitungen (D0 und D1, D2 und D3, ...) durch ein Wählsignal (nicht dargestellt) vom Y-Decoderbereich 14 (Fig. 1), indem die Zeichenleitungen, die aus der ersten Schicht Aluminiumleiterbahnen gebildet sind, eingegeben werden. Die Leiterbahnen (L0, L1, ...) von den Y-Wählern (Y0, Y1, ...) zu den Leseverstärkern (S0, S1, ...) sind in dern Speicherzellenfeldbereich 11 unter Verwendung der zweiten Schicht Aluminiumleiterbahnen angeordnet. Mit dieser Anordnung war es möglich, die Leseverstärker (S0, S1, ...) entlang der in Langsrichtung verlaufenden Länge des Speicherzellenfeldbereiches 11 anzuordnen. Indem alle Leiterbahnen zwischen den Y-Wählern und den Leseverstärkern mit der zweiten Schicht Aluminiumleiterbahnen auf der Speicherzellenfeldfläche 11 gebildet wurden, war es demgemäß möglich, den Leseverstärkerbereich 22 entlang der Längsrichtung des Speicherzellenfeldbereiches 11 anzuordnen.
Bei der vorliegenden Erfindung ist die Länge in Langsrichtung des Speicherzellenfeldbereiches 11 2800 µm und es bestehen 48 Bit-Ausgänge, nämlich 48 Leseverstärker innerhalb dieser Breite. Anders ausgedrückt, die Breite zur Bildung einer Leseverstärkerschaltung wird ungefähr 55 µm und es wurde möglich, eine hochentwickelte Leseverstärkerschaltung mit einer großen Anzahl von Bauelementen in dem Bereich auszubilden.
Fig. 8 zeigt ein Beispiel eines spezifischen Schaltungsaufbaus der Leseverstärkerschaltungen (S0, S1, ...), die in dem Leseverstärkerbereich 22 ausgebildet sind. Durch P-Kanal-Transistoren P14 und P15 und N-Kanal-Transistoren N12, N13 und N14 ist eine Differenzverstärkerschaltung konstruiert. Einer der Eingangsanschlüsse der Differenzverstärkerschaltung ist an den Knoten A angeschlossen, der an eine Zeichenleitung angeschlossen ist, die durch den Y-Wähler gewählt worden ist, und der andere Eingangsanschluß empfängt eine Referenzspannung Vref. Der Ausgang der Differenz verstärkerschaltung ist an den Eingangsanschluß eines Inverters angelegt, bestehend aus einem P-Kanal-Transistor P16 und einem N-Kanal-Transistor N16, und der Ausgang ist an den Ausgangsanschluß OUT des Inverters angelegt.
Bei einem solchen Schaltungsaufbau wird der Ausgang des Inverters umgekehrt, wenn das Potential am Knoten A gleich der Referenzspannung Vref wird. Das heißt, der Ausgang des Inverters kann für eine kleine Potentialänderung in der Zeichenleitung, die an den Knoten A angeschlossen ist, umgekehrt werden, indem der Wert der Referenzspannung Vref auf einen geeigneten Pegel eingestellt wird, wodurch es möglich wird, die Geschwindigkeit des Leseverstärkers zu verbessern. Anzumerken ist, daß der Schaltungsaufbau des Y- Wählers der gleiche wie bei dem Schaltungsaufbau in Fig. 3 ist.
Fig. 9 ist eine Draufsicht, die die Strukturausbildung der in den Fig. 7 und 8 gezeigten Teile zeigt. Die Bauteile in der Fig. 9, die mit denen in der Fig. 7 und 8 gezeigten identisch sind, sind mit identischen Bezugsziffern bezeichnet.
Die Y-Wähler (Y0, Y1, ...) sind mit der gleichen Strukturausbildung wie jene der herkömmlichen Wähler, wie in der
Fig. 5 gezeigt, versehen, wobei Y0 und Y1 in gestapelter Bauweise ausgebildet sind. Beispielsweise in dem Y-Wähler Y0 sind die Zeichenleitungen D0 und D1, die aus der ersten Schicht Aluminiumleiterbahnen gebildet sind, in dem Speicherzellenfeldbereich 11 vorgesehen und an den N-Kanal- Transistor N1 bzw. N2 angeschlossen. Die Wählsignalleitungen S0 und S1 sind an die Gates der zwei Transistoren angeschlossen, um deren Erregung zu steuern.
Die gewählte Zeichenleitung ist an den Leseverstärker S0 angeschlossen, der entlang der Längsrichtung des Speicherzellenfeldbereiches 11 angeordnet ist, und zwar mittels der zweiten Schicht Aluminiumleiterbahnen L0, die auf dem Speicherzellenfeldbereich 11 angeordnet ist.
In einem Bereich mit einer Längsabmessung und einer Querabmessung von ungefähr 55 µm ist ein Leseverstärker ausgebildet. In dem Leseverstärker S0 beispielsweise sind P-Kanal- Transistoren P14 und P15 und N-Kanal-Transistoren N12, N13 und N14, die die Differenzverstärkerschaltung bilden und ein P-Kanal-Transistor P16 und ein N-Kanal-Transistor N15, welche die Inverterschaltung bilden, innerhalb eines nahezu quadratischen Bereiches angeordnet.
Fig. 10 ist ein Schnitt entlang der Schnittlinie X-X in Fig. 9. Auf einem Element-Isolationsbereich 2, der auf einem Substrat 1 ausgebildet ist, ist polykristallines Silizium 3, das eine Wortleitung ist, angeordnet. Das polykristalline Silizium 3 rechtwinkelig kreuzend sind Zeichenleitungen (D0, D1, ...) über einem ersten isolierenden Zwischenfilm 4 angeordnet. Weiterhin ist auf den Zeichenleitungen über einem zweiten isolierenden Zwischenfilm 5 die zweite Schicht Aluminiumleiterbahnen (L0, L1, ...) ausgebildet.
Wie vorstehend beschrieben, ist es gemäß der vorliegenden Ausführungsform möglich geworden, den Leseverstärkerbereich 22 entlang der Lange in Längsrichtung (2800 µm) des Speicherzellenfeldbereiches anzuordnen, indem die zweite Schicht Aluminiumleiterbahnen über dem Speicherzellenfeldbereich angeordnet wird. Demgemäß steht eine Breite von ungefähr 500 µm für den Bildungsbereich pro Leseverstärkerschaltung zur Verfügung, was dazu führt, daß ein hochentwickelter Leseverstärker gebildet werden kann. Anders ausgedrückt wurde es möglich, die Geschwindigkeit der Halbleiterspeichervorrichtung insgesamt zu verbessern.
Fig. 11 zeigt das Schaltbild der zweiten Ausführungsform der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung. Bei der vorliegenden Ausführungsform ist der Y- Wähler-Ausbildungsbereich in zwei Teile 13a und 13b unterteilt, die in Richtung der Wortleitungen des Speicherzellenfeldbereiches 11 an den einander gegenüberliegenden Randseiten mit dern Speicherzellenfeldbereich 11 dazwischen vorgesehen sind. Jeder der Y-Wähler (Y0, Y1, ...) ist an den entsprechenden Leseverstärker (S0, S1, ...) mittels der zweiten Schicht Aluminiumleiterbahnen L11 angeschlossen, die auf dem Speicherzellenfeldbereich 11 angeordnet ist.
Mit einer solchen Konstruktion kann zusätzlich dazu, daß die gleiche Wirkung wie bei der ersten Ausführungsform erzielt werden kann, die Breite des Ausbildungsbereiches pro Y-Wähler verdoppelt werden, so daß es möglich wird, die Notwendigkeit für das Stapeln der Y-Wähler Y0 und Y1 beispielsweise zu beseitigen, wodurch eine Wirkung erzeugt wird, die die Anordnung der Y-Wähler mit einem Rand erlaubt.
Weiterhin wird es möglich, die Gesamtlänge der zweiten Schicht Aluminiumleiterbahnen von den Y-Wählern zu den Leseverstärkern zu minimieren, indem in dem Y-Wähler-Ausbildungsbereich 13a die Y-Wähler (Y0, Y1, ..., Y23), die den Leseverstärkern S0 bis S23 entsprechen, angeordnet werden und indem (nicht dargestellt) in dem Y-Wähler-Ausbildungsbereich 13b die Y-Wähler (Y24, Y25, ... Y47), die den Leseverstärkern S24 bis S47 entsprechen, angeordnet werden.
Fig. 12 zeigt das Schaltbild der dritten Ausführungsform der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung. In der vorliegenden Ausführungsform ist zusätzlich zu den Y-Wählern der ersten Ausführungsform, wie in der Fig. 7 gezeigt, eine weitere Stufe Y-Wähler zugefügt, um eine Zweistufenkonstruktion zu erhalten, bestehend aus Y-Wählern einer ersten Stufe 13c und Y-Wählern einer zweiten Stufe 13d. Anders ausgedrückt, werden die Zeichenleitungen D0 und D1 durch einen Y-Wähler Y00 gewählt, die Zeichenleitungen D2 und D3 durch einen Y-Wähler YO1 gewählt und die Ausgänge von Y00 und Y01 werden durch einen Y-Wähler Y10 gewählt. Die Ausgangsleitungen L12 der Y-Wähler (Y10, Y20, ...) der zweiten Stufe sind an die Leseverstärker (S0, S1, ...) angeschlossen, die über dem Speicherzellenfeldbereich 11 verlaufen.
Fig. 13 zeigt ein Schaltbild eines spezifischen Beispiels des Schaltungsaufbaus der in der Fig. 12 gezeigten zweistufigen Konstruktion. Die Y-Wähler Y00 und Y01 wählen jeweils eine der Zeichenleitungen D0 und D1 und D2 und D3 mittels der Wählsignale S10 und S11 und die Y-Wähler der zweiten Stufe wählen einen Ausgang von einem der Ausgänge von Y00 und Y01 durch die Wählsignale S20 und S21.
Mit einem solchen Aufbau ist es möglich, die Anzahl der Leseverstärker zu verringern und die Breite des Ausbildungsbereiches pro Leseverstärker ist weiter erhöht. Anders ausgedrückt, ist bei der vorliegenden Erfindung beispielsweise für vier Zeichenleitungen (D0, D1, D2 und D3) nur ein Leseverstärker S01 vorgesehen, so daß die Gesamtanzahl der Leseverstärkerschaltungen auf die Hälfte, d.h. 24, reduziert werden kann. Demgemäß wird die Breite des Leseverstärker- Ausbildungsbereiches zweimal so groß, so daß es möglich wird, noch höher entwickeltere Leseverstärker zu konstruieren.
Fig. 14 ist ein Schaltbild der vierten Ausführungsform der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung. Die vorliegende Ausführungsform hat eine Konstruktion, bei der die Y-Wähler (Y10, Y20, ...) der zweiten Stufe 13c der dritten Ausführungsforrn, die in der Fig. 12 gezeigt ist, entlang der Längsrichtung des Speicherzellenfeldbereiches 11 parallel zu dem Leseverstärkerbereich 22 angeordnet sind. Bei der vorliegenden Ausführungsform sind die Leiterbahnen zwischen den Y-Wählern der ersten Stufe 13c und den Y-Wählern der zweiten Stufe 13d die zweite Schicht Aluminiumleiterbahnen L14, die über dem Speicherzellenfeldbereich 11 vorgesehen sind.
Mit einem solchen Aufbau ist es möglich, eine Wirkung zu erzielen, die ähnlich der der dritten Ausführungsform ist, und zusätzlich kann eine Wirkung erzielt werden, daß viele Stufen der Y-Wähler nicht mehr gestapelt werden müssen.
Fig. 15 zeigt das Schaltbild der fünften Ausführungsform der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung. Die vorliegende Ausführungsform hat eine Konstruktion, bei der der Y-Wählerbereich 13 (Y0, Y1, ...) der ersten Ausführungsform, wie in der Fig. 7 gezeigt, entlang der Längsrichtung des Speicherzellenfeldbereiches 11 parallel zu dem Leseverstärkerbereich 22 angeordnet ist. Bei der vorliegenden Ausführungsform sind die Leiterbahnen, welche die Y-Wähler 13 mit den entsprechenden Zeichenleitungen verbinden, die zweite Schicht Aluminiumleiterbahnen L15, die über dem Speicherzellenfeldbereich 11 vorgesehen sind.
Mit einem derartigen Aufbau kann eine Wirkung erzielt werden, ähnlich der der ersten Ausführungsform, und die Breite des Y-Wähler-Ausbildungsbereiches kann erhöht werden, so daß eine Wirkung erhalten werden kann, daß die Y-Wähler mit einem Rand angeordnet werden können.
Darüber hinaus ist es auch möglich, die Y-Wähler zwischen dem Speicherzellenfeldbereich 11 und dem Leseverstärkerbereich 22, wie in der Fig. 12 und Fig. 14 gezeigt, anzuordnen&sub1; indem diese eine Zweistufenkonstruktion erhalten.
Bei den bis hierher beschriebenen Ausführungsformen wurde die Beschreibung unter Verwendung eines Masken-ROM als Beispiel des Speicherzellenfeldes durchgeführt. Die vorliegende Erfindung ist jedoch nicht auf das vorstehende begrenzt und ist auch bei anderen Speichern mit großer Anzahl von Ausgangsbits, wie anderen ROMs, Speichern, wie beispielsweise einem dynamischen RAM (DRAM) und einem statischen RAM (SRAM), Cache-Speichern oder dergleichen anwendbar. Demgemäß sind die Typen der Leseverstärker nicht auf solche gemäß dem in der Fig. 8 gezeigten Schaltungsaufbau und mit der Strukturausbildung&sub1; wie in der Fig. 9 gezeigt, begrenzt.
Darüber hinaus sind bei den vorstehend beschriebenen Ausführungsformen die zweiten Schichten Metalleiterbahnen als auf dem Speicherzellenfeldbereich angeordnet beschrieben, wobei diese aus Aluminium hergestellt sind. Bei der vorliegenden Erfindung können jedoch auch Gold, Wolfram oder dergleichen zusätzlich zu Aluminium für die metallischen Leiterbahnen mit hohem Schmelzpunkt verwendet werden.
Obwohl die Erfindung anhand der spezifischen Ausführungsformen beschrieben worden ist, ist diese Beschreibung nicht als im begrenzenden Sinn zu betrachten. Verschiedene Modifikationen der offenbarten Ausführungsformen sind für den Fachmann unter Bezugnahme auf die Beschreibung der Erfindung offensichtlich. Es ist daher anzugeben, daß die anhängigen Patentansprüche jegliche Modifikationen oder Ausführungsformen abdecken, die in den Schutzumfang der Erfindung fallen.

Claims

1. Halbleiterspeichervorrichtung mit:

einem Speicherzellenfeld-Bereich (11) mit einer Vielzahl von Speicherzellen (M00-M34), die in Matrixform angeordnet sind, mit einer Vielzahl von Zeichenleitungen (D0-D3) und Wortleitungen, die jeweils mit den Speicherzellen verbunden sind, wobei die Anzahl der Wortleitungen größer als die Anzahl der Zeichenleitungen ist; und

einen Bereich zum Bilden von Y-Wählschaltungen (13), deren Eingangsanschlüsse an eine vorbestimmte Anzahl von Zeichenleitungen von der Vielzahl von Zeichenleitungen (D0-D3) angeschlossen sind;

gekennzeichnet durch

weiterhin einen Bereich zum Bilden von Leseverstärkern (22), die an den Verlängerungen der Wortleitungen in einer Richtung parallel zu den Zeichenleitungen (D0-D3) in dem Speicherzellenfeld-Bereich (11) angeordnet sind;

wobei wenigstens ein Teil der Vielzahl von Leiterbahnen (L0-L2) zwischen der Vielzahl von Zeichenleitungen (D0-D3) und dem Leseverstärker-Bildungsbereich (22) auf dem Speicherfeld- Bereich (11) angeordnet sind.

2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Vielzahl von Zeichenleitungen (D0-D3) Aluminiumleiterbahnen einer ersten Schicht sind und die Vielzahl von Leiterbahnen (L0-L2) Aluminiumbahnen einer zweiten Schicht sind.

3. Halbleiterspeichervorrichtung nach Anspruch 1, wobei der Y-Wähler-Bildungsbereich (13) in der Nähe des Speicherzellenfeld-Bereiches (11) angeordnet ist, und die Vielzahl von Leiterbahnen (L0-L2) Leiterbahnen sind, die den Y-Wähler-Bildungsbereich (13) und den Leseverstärker-Bildungsbereich (22) verbinden.

4. Halbleiterspeichervorrichtung nach Anspruch 3, wobei der Y-Wähler-Bildungsbereich (13) in zwei Teile (13a, 13b) unterteilt ist, wobei die entsprechenden Bildungsbereiche an den einander gegenüberliegenden Seiten angeordnet sind mit dem Speicherzellenfeld-Bereich (11) dazwischen.

5. Halbleiterspeichervorrichtung nach Anspruch 1, wobei der Y-Wähler-Bildungsbereich (13) eine Zweistufenform (13d, 13c) hat.

6. Halbleiterspeichervorrichtung gemäß Anspruch 5, wobei die Vielzahl von Leiterbahnen (L12) Leiterbahnen sind, die die zweite Stufe des Y-Wähler-Bildungsbereiches (13d) und den Leseverstärker-Bildungsbereich (22) miteinander verbinden.

7. Halbleiterspeichervorrichtung nach Anspruch 5, wobei der Zweistufen-Y-Wähler-Bildungsbereich (13d) aus der Zweistufenform des Y-Wähler-Bildungsbereiches auf der Verlängerung der Wortleitungen angeordnet ist, die erste Stufe des Y-Wähler- Bildungsbereiches (13c) in Richtung von Verlängerungen der Zeichenleitungen (D0-D3) angeordnet ist, und die Vielzahl von Leiterbahnen (L) Leiterbahnen sind, die die erste Stufe des Y- Wähler-Bildungsbereiches (13c) und die zweite Stufe des Y-Wähler-Bildungsbereiches (13d) verbinden.

8. Halbleiterspeichervorrichtung nach Anspruch 1, wobei sowohl der Y-Wähler-Bildungsbereich (13) als auch der Leseverstärker-Bildungsbereich (22) in der Verlängerung der Wortleitungen des Speicherzellenfeld-Bereiches (11) angeordnet sind, und die Vielzahl der Leiterbahnen (L) Leiterbahnen sind, die den Y-Wähler-Bildungsbereich (13) und die Vielzahl der Zeichenleitungen (D0-D3) verbinden.