JPH04353692A - メモリセルの書き込み方法 - Google Patents
メモリセルの書き込み方法Info
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- JPH04353692A JPH04353692A JP3127564A JP12756491A JPH04353692A JP H04353692 A JPH04353692 A JP H04353692A JP 3127564 A JP3127564 A JP 3127564A JP 12756491 A JP12756491 A JP 12756491A JP H04353692 A JPH04353692 A JP H04353692A
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- Japan
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- blj
- memory cell
- bit line
- bit lines
- writing
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- 230000015654 memory Effects 0.000 title claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 238000004904 shortening Methods 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 9
- 230000004044 response Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関し
、特にメモリセルにキャパシタが用いられるダイナミッ
ク型半導体記憶装置（ＤＲＡＭ）の高速化に関する。
、特にメモリセルにキャパシタが用いられるダイナミッ
ク型半導体記憶装置（ＤＲＡＭ）の高速化に関する。
【０００２】
【従来の技術】近年ＤＲＡＭにおいては高集積化及び大
容量化が進み、４ＭビットＤＲＡＭ、１６ＭビットＤＲ
ＡＭのような大容量メモリが出現している。更に、アク
セスタイムの短縮化が図られ、４０ｎｓ程度の高速ＤＲ
ＡＭが開発されている。
容量化が進み、４ＭビットＤＲＡＭ、１６ＭビットＤＲ
ＡＭのような大容量メモリが出現している。更に、アク
セスタイムの短縮化が図られ、４０ｎｓ程度の高速ＤＲ
ＡＭが開発されている。
【０００３】この種のＤＲＡＭにおいては、メモリセル
が１個のキャパシタと１個のセルトランジスタで構成さ
れ、キャパシタ内に蓄積された電荷によってデータ記憶
を行うものであり、書き込み動作は選択されたメモリセ
ルのトランジスタが導通状態となり、ビット線を介して
書き込み回路からメモリセルへデータが転送されること
によって行われる。したがって、アクセスタイムを短縮
するためには、この書き込み動作を短時間で行う必要が
ある。
が１個のキャパシタと１個のセルトランジスタで構成さ
れ、キャパシタ内に蓄積された電荷によってデータ記憶
を行うものであり、書き込み動作は選択されたメモリセ
ルのトランジスタが導通状態となり、ビット線を介して
書き込み回路からメモリセルへデータが転送されること
によって行われる。したがって、アクセスタイムを短縮
するためには、この書き込み動作を短時間で行う必要が
ある。
【０００４】以下、この種の高速ＤＲＡＭに用いられる
書き込み方式をリードライトモード（メモリセルのデー
タを読み出した後に書き込みを行うモード）の場合につ
いて、説明する。
書き込み方式をリードライトモード（メモリセルのデー
タを読み出した後に書き込みを行うモード）の場合につ
いて、説明する。
【０００５】図３は従来例に係る半導体記憶装置を示す
回路図、図４はこの回路の動作波形図である。
回路図、図４はこの回路の動作波形図である。
【０００６】図３において、ＢＬ及び＊ＢＬはビット線
、ＭＣｉ及びＭＣｉ＋１はビット線ＢＬｊ及びＢＬｊ＋
１に接続されたメモリセル、ＷＬｉ及びＷＬｉ＋１はメ
モリセルＭＣｉ及びＭＣｉ＋１を選択するワード線、Ｓ
Ａは選択されたメモリセルＭＣｉの電荷の有無によって
ビット線ＢＬｊ及びＢＬｊ＋１に生じた微少電位差を拡
大するためのセンスアンプ、ＱＴｊ及びＱＴｊ＋１はセ
ンスアンプＳＡのセンスノードＳ及び＊Ｓとビット線Ｂ
Ｌｊ及びＢＬｊ＋１の間に設けられたＭＯＳトランジス
タ、ＲＡＳＣＫはローアドレス制御信号＊ＲＡＳの信号
変化を遅延することによって、センスアンプＳＡの動作
を制御する制御クロックφＮ及びφＰとＭＯＳトランジ
スタＱＴｊ及びＱＴｊ＋１を制御する制御クロックφＴ
等を発生出力する制御回路、ＰＧはビット線ＢＬｊ及び
ＢＬｊ＋１に１／２ＶＣＣの電圧を発生出力するプリチ
ャージ回路、ＱＰｊ及びＱＰｊ＋１はプリチャージ回路
ＰＧとビット線ＢＬｊ及びＢＬｊ＋１の間に設けられた
ＭＯＳトランジスタ、Ｉ／Ｏ及び＊Ｉ／Ｏはカラム選択
信号ＣＹｉによって制御されたＭＯＳトランジスタＱＹ
ｊ及びＱＹｊ＋１を介してセンスアンプＳＡのセンスノ
ードＳ及び＊Ｓに接続された入出力線、ＷＲはＭＯＳト
ランジスタＱＹｊ及びＱＹｊ＋１を介してビット線ＢＬ
ｊ及びＢＬｊ＋１に接続された書き込み回路であって、
クロックドインバータＩＮＶｊ及びＩＮＶｊ＋１ラッチ
回路Ｌから構成されている。
、ＭＣｉ及びＭＣｉ＋１はビット線ＢＬｊ及びＢＬｊ＋
１に接続されたメモリセル、ＷＬｉ及びＷＬｉ＋１はメ
モリセルＭＣｉ及びＭＣｉ＋１を選択するワード線、Ｓ
Ａは選択されたメモリセルＭＣｉの電荷の有無によって
ビット線ＢＬｊ及びＢＬｊ＋１に生じた微少電位差を拡
大するためのセンスアンプ、ＱＴｊ及びＱＴｊ＋１はセ
ンスアンプＳＡのセンスノードＳ及び＊Ｓとビット線Ｂ
Ｌｊ及びＢＬｊ＋１の間に設けられたＭＯＳトランジス
タ、ＲＡＳＣＫはローアドレス制御信号＊ＲＡＳの信号
変化を遅延することによって、センスアンプＳＡの動作
を制御する制御クロックφＮ及びφＰとＭＯＳトランジ
スタＱＴｊ及びＱＴｊ＋１を制御する制御クロックφＴ
等を発生出力する制御回路、ＰＧはビット線ＢＬｊ及び
ＢＬｊ＋１に１／２ＶＣＣの電圧を発生出力するプリチ
ャージ回路、ＱＰｊ及びＱＰｊ＋１はプリチャージ回路
ＰＧとビット線ＢＬｊ及びＢＬｊ＋１の間に設けられた
ＭＯＳトランジスタ、Ｉ／Ｏ及び＊Ｉ／Ｏはカラム選択
信号ＣＹｉによって制御されたＭＯＳトランジスタＱＹ
ｊ及びＱＹｊ＋１を介してセンスアンプＳＡのセンスノ
ードＳ及び＊Ｓに接続された入出力線、ＷＲはＭＯＳト
ランジスタＱＹｊ及びＱＹｊ＋１を介してビット線ＢＬ
ｊ及びＢＬｊ＋１に接続された書き込み回路であって、
クロックドインバータＩＮＶｊ及びＩＮＶｊ＋１ラッチ
回路Ｌから構成されている。
【０００７】次にこの回路の動作を図３を参照して説明
する。
する。
【０００８】まず、制御クロックφＴはＶＣＣ＋Ｖｔ（
ＶＣＣは電源電圧、ＶｔはＭＯＳトランジスタＱＴｊ及
びＱＴｊ＋１のスレッショルド電圧）以上の８Ｖにあり
、ＭＯＳトランジスタＱＴｊ及びＱＴｊ＋１はオン状態
となる。
ＶＣＣは電源電圧、ＶｔはＭＯＳトランジスタＱＴｊ及
びＱＴｊ＋１のスレッショルド電圧）以上の８Ｖにあり
、ＭＯＳトランジスタＱＴｊ及びＱＴｊ＋１はオン状態
となる。
【０００９】ここでビット線ＢＬｊ及びＢＬｊ＋１は前
サイクルにおいて電圧１／２ＶＣＣにプリチャージされ
ている。
サイクルにおいて電圧１／２ＶＣＣにプリチャージされ
ている。
【００１０】次に、ローアドレス制御信号＊ＲＡＳの立
ち下がりに従って、選択されたワード線ＷＬｉがＶＣＣ
＋Ｖｔ（ＶｔはメモリセルＭＣｉのスレッショルド電圧
）以上の８Ｖに上昇する。これにより、メモリセルＭＣ
ｉに蓄積された電荷の有無に従って、ビット線ＢＬｊ及
びＢＬｊ＋１に電位差が生じる。
ち下がりに従って、選択されたワード線ＷＬｉがＶＣＣ
＋Ｖｔ（ＶｔはメモリセルＭＣｉのスレッショルド電圧
）以上の８Ｖに上昇する。これにより、メモリセルＭＣ
ｉに蓄積された電荷の有無に従って、ビット線ＢＬｊ及
びＢＬｊ＋１に電位差が生じる。
【００１１】次に、制御クロックφＴが接地電圧まで降
下しＭＯＳトランジスタＱＴｊ及びＱＴｊ＋１がオフす
る。その後、センスアンプＳＡが活性化することにより
、センスアンプＳＡのセンスノードＳ及び＊Ｓに生じた
電位差が高速に拡大する。
下しＭＯＳトランジスタＱＴｊ及びＱＴｊ＋１がオフす
る。その後、センスアンプＳＡが活性化することにより
、センスアンプＳＡのセンスノードＳ及び＊Ｓに生じた
電位差が高速に拡大する。
【００１２】そして、再び制御クロックφＴが８Ｖに上
昇することによりＭＯＳトランジスタＱＴｊ及びＱＴｊ
＋１がオンし、センスアンプＳＡによって拡大された電
圧ＶＣＣあるいは接地電圧がビット線ＢＬｊあるいはＢ
Ｌｊ＋１に伝達される。このとき、メモリセルＭＣｉ内
の電荷は読み出し前の状態にもどり、リフレッシュされ
たことになる。
昇することによりＭＯＳトランジスタＱＴｊ及びＱＴｊ
＋１がオンし、センスアンプＳＡによって拡大された電
圧ＶＣＣあるいは接地電圧がビット線ＢＬｊあるいはＢ
Ｌｊ＋１に伝達される。このとき、メモリセルＭＣｉ内
の電荷は読み出し前の状態にもどり、リフレッシュされ
たことになる。
【００１３】その後、カラムアドレス制御信号ＣＡＳ（
図示せず）の立ち下がりに基づいて選択されたカラム選
択信号ＣＹｉが上昇し、ビット線ＢＬｊ及びＢＬｊ＋１
のデータが入出力線Ｉ／Ｏ及び＊Ｉ／Ｏに転送される。
図示せず）の立ち下がりに基づいて選択されたカラム選
択信号ＣＹｉが上昇し、ビット線ＢＬｊ及びＢＬｊ＋１
のデータが入出力線Ｉ／Ｏ及び＊Ｉ／Ｏに転送される。
【００１４】そして、ライト信号＊ＷＥの立ち下がりに
基づいて入力データＤｉｎが書き込み回路ＷＲからビッ
ト線ＢＬｊ及びＢＬｊ＋１に出力され、メモリセルＭＣ
ｉに電圧ＶＣＣまたは接地電圧が書き込まれる。（図に
おいて、ビット線ＢＬｊ及びＢＬｊ＋１を反転させる入
力データＤｉｎが入力された場合を示している。）この
後、ローアドレス制御信号＊ＲＡＳが上昇すると、カラ
ム選択信号ＣＹｉが立ち下がり、ワード線ＷＬｉが立ち
下がる。
基づいて入力データＤｉｎが書き込み回路ＷＲからビッ
ト線ＢＬｊ及びＢＬｊ＋１に出力され、メモリセルＭＣ
ｉに電圧ＶＣＣまたは接地電圧が書き込まれる。（図に
おいて、ビット線ＢＬｊ及びＢＬｊ＋１を反転させる入
力データＤｉｎが入力された場合を示している。）この
後、ローアドレス制御信号＊ＲＡＳが上昇すると、カラ
ム選択信号ＣＹｉが立ち下がり、ワード線ＷＬｉが立ち
下がる。
【００１５】そしてプリチャージクロックφＰＧの立ち
上がりを受けて、ＭＯＳトランジスタＱＰｊ及びＱＰｊ
＋１＋１がオンし、プリチャージ回路ＰＧの出力によっ
てビット線ＢＬｊ及びＢＬｊ＋１が中間電圧の１／２Ｖ
ＣＣにプリチャージされる。
上がりを受けて、ＭＯＳトランジスタＱＰｊ及びＱＰｊ
＋１＋１がオンし、プリチャージ回路ＰＧの出力によっ
てビット線ＢＬｊ及びＢＬｊ＋１が中間電圧の１／２Ｖ
ＣＣにプリチャージされる。
【００１６】
【発明が解決しようとする課題】しかしながら、上述し
た方式によると、書き込み回路ＷＲはビット線ＢＬｊ及
びＢＬｊ＋１の両方にデータＤｉｎを出力しているので
、書き込み時間が長くなる。
た方式によると、書き込み回路ＷＲはビット線ＢＬｊ及
びＢＬｊ＋１の両方にデータＤｉｎを出力しているので
、書き込み時間が長くなる。
【００１７】上述したリードライトモードの場合にはビ
ット線ＢＬｊ及びＢＬｊ＋１の電位差がセンスアンプＳ
Ａに拡大された後に、ビット線ＢＬｊ及びＢＬｊ＋１の
電位を反転しなければならないので書き込み時間は特に
長くなる。
ット線ＢＬｊ及びＢＬｊ＋１の電位差がセンスアンプＳ
Ａに拡大された後に、ビット線ＢＬｊ及びＢＬｊ＋１の
電位を反転しなければならないので書き込み時間は特に
長くなる。
【００１８】このため、アクセスタイムを短縮すること
ができなかった。
ができなかった。
【００１９】
【課題を解決するための手段】本発明は、上述した従来
の課題に鑑みてなされたものであり、複数のメモリセル
が接続された一対のビット線と、該ビット線に接続され
た書き込み回路と、該書き込み回路とビット線との間に
接続された一対のＭＯＳトランジスタと、該ＭＯＳトラ
ンジスタを制御するための制御回路とを備えた半導体記
憶装置におけるメモリセルの書き込み方法において、前
記制御回路は前記一対のＭＯＳトランジスタのうち非選
択のメモリセル側のビット線に接続されたＭＯＳトラン
ジスタのみをオフさせ、その後前記書き込み回路は他方
のビット線を介して選択されたメモリセルにデータを書
き込むことにより、書き込み時間を短縮することを特徴
としている。
の課題に鑑みてなされたものであり、複数のメモリセル
が接続された一対のビット線と、該ビット線に接続され
た書き込み回路と、該書き込み回路とビット線との間に
接続された一対のＭＯＳトランジスタと、該ＭＯＳトラ
ンジスタを制御するための制御回路とを備えた半導体記
憶装置におけるメモリセルの書き込み方法において、前
記制御回路は前記一対のＭＯＳトランジスタのうち非選
択のメモリセル側のビット線に接続されたＭＯＳトラン
ジスタのみをオフさせ、その後前記書き込み回路は他方
のビット線を介して選択されたメモリセルにデータを書
き込むことにより、書き込み時間を短縮することを特徴
としている。
【００２０】
【作用】上述の手段によれば、前記一対のＭＯＳトラン
ジスタのうち非選択のメモリセル側のビット線に接続さ
れたＭＯＳトランジスタがオフとなって、かかるビット
線が書き込み回路から切り離され、その後該書き込み回
路は他方のビット線を介して選択されたメモリセルにデ
ータを高速に書き込めるように作用する。
ジスタのうち非選択のメモリセル側のビット線に接続さ
れたＭＯＳトランジスタがオフとなって、かかるビット
線が書き込み回路から切り離され、その後該書き込み回
路は他方のビット線を介して選択されたメモリセルにデ
ータを高速に書き込めるように作用する。
【００２１】これにより、書き込み時間を短縮すること
ができるのである。
ができるのである。
【００２２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２３】図１は本発明の実施例を説明するための回
路図、図２はこの動作波形図を示す。図３，図４と共通
の構成部分は共通の記号が与えてあり、回路図上の相違
点はプリチャージ回路ＰＧとビット線ＢＬｊ及びＢＬｊ
＋１との間に第２のＭＯＳトランジスタ対Ｑ２ｊ及びＱ
２ｊ＋１を設け、かつＭＯＳトランジスタＱ１ｊ及びＱ
２ｊ＋１を制御クロックφＴ１で制御し、ＭＯＳトラン
ジスタＱ１ｊ＋１とＱ２ｊを制御クロックφＴ２で制御
するようにした点である。
路図、図２はこの動作波形図を示す。図３，図４と共通
の構成部分は共通の記号が与えてあり、回路図上の相違
点はプリチャージ回路ＰＧとビット線ＢＬｊ及びＢＬｊ
＋１との間に第２のＭＯＳトランジスタ対Ｑ２ｊ及びＱ
２ｊ＋１を設け、かつＭＯＳトランジスタＱ１ｊ及びＱ
２ｊ＋１を制御クロックφＴ１で制御し、ＭＯＳトラン
ジスタＱ１ｊ＋１とＱ２ｊを制御クロックφＴ２で制御
するようにした点である。
【００２４】そして、この制御クロックφＴ１及びφＴ
２を以下に説明するようなタイミングで変化させること
により、アクセスタイムの短縮を図るものである。
２を以下に説明するようなタイミングで変化させること
により、アクセスタイムの短縮を図るものである。
【００２５】以下、リードライトモードの場合について
この回路の動作を説明する。最初制御クロックφＴ１及
びφＴ２はＶＣＣ＋Ｖｔ以上の８Ｖにあり、第１のＭＯ
Ｓトランジスタ対Ｑ１ｊ及びＱ１ｊ＋１と第２のＭＯＳ
トランジスタ対Ｑ２ｊ及びＱ２ｊ＋１はいずれもオン状
態にある。
この回路の動作を説明する。最初制御クロックφＴ１及
びφＴ２はＶＣＣ＋Ｖｔ以上の８Ｖにあり、第１のＭＯ
Ｓトランジスタ対Ｑ１ｊ及びＱ１ｊ＋１と第２のＭＯＳ
トランジスタ対Ｑ２ｊ及びＱ２ｊ＋１はいずれもオン状
態にある。
【００２６】次に、ローアドレス制御信号＊ＲＡＳの立
ち下がりに従って、選択されたワード線ＷＬｉがＶＣＣ
＋Ｖｔ以上の８Ｖに上昇する。これにより、メモリセル
ＭＣｉに蓄積された電荷の有無に従って、ビット線ＢＬ
ｊ及びＢＬｊ＋１に差電圧が生じる。
ち下がりに従って、選択されたワード線ＷＬｉがＶＣＣ
＋Ｖｔ以上の８Ｖに上昇する。これにより、メモリセル
ＭＣｉに蓄積された電荷の有無に従って、ビット線ＢＬ
ｊ及びＢＬｊ＋１に差電圧が生じる。
【００２７】その後、制御クロックφＰが立ち下がり、
φＮが立ち上がり、これを受けてＭＯＳトランジスタＱ
ＳＰ及びＱＳＮがオンすることによりセンスアンプＳＡ
が活性化され、センス動作が開始し、差電圧を徐々に拡
大する。そして、この差電圧がビット線ＢＬｊ及びＢＬ
ｊ＋１の負荷容量等の影響で反転しない程度に拡大した
時点で、制御クロックφＴ２が立ち下がりＭＯＳトラン
ジスタＱ１ｊ＋１及びＱ２ｊがオフする。
φＮが立ち上がり、これを受けてＭＯＳトランジスタＱ
ＳＰ及びＱＳＮがオンすることによりセンスアンプＳＡ
が活性化され、センス動作が開始し、差電圧を徐々に拡
大する。そして、この差電圧がビット線ＢＬｊ及びＢＬ
ｊ＋１の負荷容量等の影響で反転しない程度に拡大した
時点で、制御クロックφＴ２が立ち下がりＭＯＳトラン
ジスタＱ１ｊ＋１及びＱ２ｊがオフする。
【００２８】これにより、非選択メモリセルＭＣｊ＋１
側のビット線ＢＬｊ＋１はセンスアンプＳＡから切り離
され、センスアンプＳＡにかかる負荷容量は半減するの
でセンス動作が高速化され、ビット線ＢＬｊを介してメ
モリセルＭＣｊには電圧ＶＣＣあるいは接地電圧が短時
間にリストアされる。
側のビット線ＢＬｊ＋１はセンスアンプＳＡから切り離
され、センスアンプＳＡにかかる負荷容量は半減するの
でセンス動作が高速化され、ビット線ＢＬｊを介してメ
モリセルＭＣｊには電圧ＶＣＣあるいは接地電圧が短時
間にリストアされる。
【００２９】そして、プリチャージクロックφＰＧの立
ち上がりを受けてＭＯＳトランジスタＱＰｊ及びＱＰｊ
＋１がオンし、ビット線ＢＬｊ＋１のプリチャージを開
始する。このとき、ＭＯＳトランジスタＱ２ｊはオフし
ているのでビット線ＢＬｊはまだプリチャージされず、
ＭＯＳトランジスタＱ１ｊ＋１はオフしているので、ビ
ット線ＢＬｊ＋１をプリチャージしても、センスアンプ
ＳＡのセンスノード＊Ｓには影響を与えることはない。
ち上がりを受けてＭＯＳトランジスタＱＰｊ及びＱＰｊ
＋１がオンし、ビット線ＢＬｊ＋１のプリチャージを開
始する。このとき、ＭＯＳトランジスタＱ２ｊはオフし
ているのでビット線ＢＬｊはまだプリチャージされず、
ＭＯＳトランジスタＱ１ｊ＋１はオフしているので、ビ
ット線ＢＬｊ＋１をプリチャージしても、センスアンプ
ＳＡのセンスノード＊Ｓには影響を与えることはない。
【００３０】その後、カラムアドレス制御信号ＣＡＳ（
図示せず）の立ち下がりに基づいて選択されたカラム選
択信号ＣＹｉが上昇し、センスアンプＳＡによって拡大
されたセンスノードＳ及び＊Ｓの電圧が入出力線Ｉ／Ｏ
及び＊Ｉ／Ｏに転送される。
図示せず）の立ち下がりに基づいて選択されたカラム選
択信号ＣＹｉが上昇し、センスアンプＳＡによって拡大
されたセンスノードＳ及び＊Ｓの電圧が入出力線Ｉ／Ｏ
及び＊Ｉ／Ｏに転送される。
【００３１】そして、ライト信号＊ＷＥの立ち下がりに
基づいて書き込み回路ＷＲがイネーブルとなり、入力デ
ータＤｉｎが書き込み回路ＷＲからビット線ＢＬｊを介
してメモリセルＭＣｉに書き込まれる。
基づいて書き込み回路ＷＲがイネーブルとなり、入力デ
ータＤｉｎが書き込み回路ＷＲからビット線ＢＬｊを介
してメモリセルＭＣｉに書き込まれる。
【００３２】このときＭＯＳトランジスタＱ１ｊ＋１は
オフ状態となっており、書き込み回路ＷＲはビット線Ｂ
Ｌｊのみを充放電すれば足りるので短時間で書き込み動
作が行えるのである。
オフ状態となっており、書き込み回路ＷＲはビット線Ｂ
Ｌｊのみを充放電すれば足りるので短時間で書き込み動
作が行えるのである。
【００３３】ローアドレス制御信号＊ＲＡＳが上昇する
と、カラム選択信号ＣＹｉが立ち下がり、ワード線ＷＬ
ｉが立ち下がる。
と、カラム選択信号ＣＹｉが立ち下がり、ワード線ＷＬ
ｉが立ち下がる。
【００３４】そして制御クロックφＴ２の立ち上がりを
受けて、ＭＯＳトランジスタＱ１ｊ＋１及びＱ２ｊがオ
ンし、ビット線ＢＬｊのプリチャージを開始する。この
時点では、ビット線ＢＬｊ＋１のプリチャージはすでに
完了しているのでプリチャージ回路ＰＧはビット線ＢＬ
ｊだけプリチャージすれば足りるので短時間でプリチャ
ージが行えるのである。
受けて、ＭＯＳトランジスタＱ１ｊ＋１及びＱ２ｊがオ
ンし、ビット線ＢＬｊのプリチャージを開始する。この
時点では、ビット線ＢＬｊ＋１のプリチャージはすでに
完了しているのでプリチャージ回路ＰＧはビット線ＢＬ
ｊだけプリチャージすれば足りるので短時間でプリチャ
ージが行えるのである。
【００３５】このように、制御クロックφＴ１及びφＴ
２を上述の実施例のようにクロッキングすることで読み
出し、書き込み、ビット線ＢＬｊ及びＢＬｊ＋１のプリ
チャージという一連の動作を高速化できるのである。
２を上述の実施例のようにクロッキングすることで読み
出し、書き込み、ビット線ＢＬｊ及びＢＬｊ＋１のプリ
チャージという一連の動作を高速化できるのである。
【００３６】
【発明の効果】上述の説明の如く、本発明によればメモ
リセルの書き込み時間が短縮されるので、アクセスタイ
ムの短かい高速のダイナミック型半導体記憶装置を実現
することが可能となる。
リセルの書き込み時間が短縮されるので、アクセスタイ
ムの短かい高速のダイナミック型半導体記憶装置を実現
することが可能となる。
【図１】本発明の実施例に係る半導体記憶装置の回路図
である。
である。
【図２】本発明の実施例を示す動作波形図である。
【図３】従来例に係る半導体記憶装置の回路図である。
【図４】従来例の動作を示す動作波形図である。
ＢＬｊ，ＢＬｊ＋１ ビット線
ＭＣｉ，ＭＣｉ＋１ メモリセル
ＷＬｉ，ＷＬｉ＋１ ワード線
Ｑ１ｊ，Ｑ１ｊ＋１ 第１のＭＯＳトランジスタ
対Ｑ２ｊ，Ｑ２ｊ＋１ 第２のＭＯＳトランジス
タ対ＳＡ センスアンプＰＧ
プリチャージ回路φＴ１，φＴ
２，φＮ，φＰ 制御クロックφＰＧ
プリチャージクロックＲＡＳＣＫ
制御回路
対Ｑ２ｊ，Ｑ２ｊ＋１ 第２のＭＯＳトランジス
タ対ＳＡ センスアンプＰＧ
プリチャージ回路φＴ１，φＴ
２，φＮ，φＰ 制御クロックφＰＧ
プリチャージクロックＲＡＳＣＫ
制御回路
Claims (1)
- 【請求項１】 複数のメモリセルが接続された一対の
ビット線と、該ビット線に接続された書き込み回路と、
該書き込み回路とビット線との間に接続された一対のＭ
ＯＳトランジスタと、該ＭＯＳトランジスタを制御する
ための制御回路とを備えた半導体記憶装置におけるメモ
リセルの書き込み方法において、前記制御回路は前記一
対のＭＯＳトランジスタのうち非選択のメモリセル側の
ビット線に接続されたＭＯＳトランジスタのみをオフさ
せ、その後前記書き込み回路は他方のビット線を介して
選択されたメモリセルにデータを書き込むことにより、
書き込み時間を短縮することを特徴とするメモリセルの
書き込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3127564A JPH04353692A (ja) | 1991-05-30 | 1991-05-30 | メモリセルの書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3127564A JPH04353692A (ja) | 1991-05-30 | 1991-05-30 | メモリセルの書き込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04353692A true JPH04353692A (ja) | 1992-12-08 |
Family
ID=14963159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3127564A Pending JPH04353692A (ja) | 1991-05-30 | 1991-05-30 | メモリセルの書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04353692A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0430388A (ja) * | 1990-05-25 | 1992-02-03 | Oki Electric Ind Co Ltd | 半導体記憶回路 |
-
1991
- 1991-05-30 JP JP3127564A patent/JPH04353692A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0430388A (ja) * | 1990-05-25 | 1992-02-03 | Oki Electric Ind Co Ltd | 半導体記憶回路 |
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