JPH04353692A - メモリセルの書き込み方法 - Google Patents
メモリセルの書き込み方法Info
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- JPH04353692A JPH04353692A JP3127564A JP12756491A JPH04353692A JP H04353692 A JPH04353692 A JP H04353692A JP 3127564 A JP3127564 A JP 3127564A JP 12756491 A JP12756491 A JP 12756491A JP H04353692 A JPH04353692 A JP H04353692A
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- JP
- Japan
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- blj
- memory cell
- bit line
- bit lines
- writing
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- Pending
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- 230000015654 memory Effects 0.000 title claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 238000004904 shortening Methods 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 9
- 230000004044 response Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、半導体記憶装置に関し
、特にメモリセルにキャパシタが用いられるダイナミッ
ク型半導体記憶装置(DRAM)の高速化に関する。
、特にメモリセルにキャパシタが用いられるダイナミッ
ク型半導体記憶装置(DRAM)の高速化に関する。
【0002】
【従来の技術】近年DRAMにおいては高集積化及び大
容量化が進み、4MビットDRAM、16MビットDR
AMのような大容量メモリが出現している。更に、アク
セスタイムの短縮化が図られ、40ns程度の高速DR
AMが開発されている。
容量化が進み、4MビットDRAM、16MビットDR
AMのような大容量メモリが出現している。更に、アク
セスタイムの短縮化が図られ、40ns程度の高速DR
AMが開発されている。
【0003】この種のDRAMにおいては、メモリセル
が1個のキャパシタと1個のセルトランジスタで構成さ
れ、キャパシタ内に蓄積された電荷によってデータ記憶
を行うものであり、書き込み動作は選択されたメモリセ
ルのトランジスタが導通状態となり、ビット線を介して
書き込み回路からメモリセルへデータが転送されること
によって行われる。したがって、アクセスタイムを短縮
するためには、この書き込み動作を短時間で行う必要が
ある。
が1個のキャパシタと1個のセルトランジスタで構成さ
れ、キャパシタ内に蓄積された電荷によってデータ記憶
を行うものであり、書き込み動作は選択されたメモリセ
ルのトランジスタが導通状態となり、ビット線を介して
書き込み回路からメモリセルへデータが転送されること
によって行われる。したがって、アクセスタイムを短縮
するためには、この書き込み動作を短時間で行う必要が
ある。
【0004】以下、この種の高速DRAMに用いられる
書き込み方式をリードライトモード(メモリセルのデー
タを読み出した後に書き込みを行うモード)の場合につ
いて、説明する。
書き込み方式をリードライトモード(メモリセルのデー
タを読み出した後に書き込みを行うモード)の場合につ
いて、説明する。
【0005】図3は従来例に係る半導体記憶装置を示す
回路図、図4はこの回路の動作波形図である。
回路図、図4はこの回路の動作波形図である。
【0006】図3において、BL及び*BLはビット線
、MCi及びMCi+1はビット線BLj及びBLj+
1に接続されたメモリセル、WLi及びWLi+1はメ
モリセルMCi及びMCi+1を選択するワード線、S
Aは選択されたメモリセルMCiの電荷の有無によって
ビット線BLj及びBLj+1に生じた微少電位差を拡
大するためのセンスアンプ、QTj及びQTj+1はセ
ンスアンプSAのセンスノードS及び*Sとビット線B
Lj及びBLj+1の間に設けられたMOSトランジス
タ、RASCKはローアドレス制御信号*RASの信号
変化を遅延することによって、センスアンプSAの動作
を制御する制御クロックφN及びφPとMOSトランジ
スタQTj及びQTj+1を制御する制御クロックφT
等を発生出力する制御回路、PGはビット線BLj及び
BLj+1に1/2VCCの電圧を発生出力するプリチ
ャージ回路、QPj及びQPj+1はプリチャージ回路
PGとビット線BLj及びBLj+1の間に設けられた
MOSトランジスタ、I/O及び*I/Oはカラム選択
信号CYiによって制御されたMOSトランジスタQY
j及びQYj+1を介してセンスアンプSAのセンスノ
ードS及び*Sに接続された入出力線、WRはMOSト
ランジスタQYj及びQYj+1を介してビット線BL
j及びBLj+1に接続された書き込み回路であって、
クロックドインバータINVj及びINVj+1ラッチ
回路Lから構成されている。
、MCi及びMCi+1はビット線BLj及びBLj+
1に接続されたメモリセル、WLi及びWLi+1はメ
モリセルMCi及びMCi+1を選択するワード線、S
Aは選択されたメモリセルMCiの電荷の有無によって
ビット線BLj及びBLj+1に生じた微少電位差を拡
大するためのセンスアンプ、QTj及びQTj+1はセ
ンスアンプSAのセンスノードS及び*Sとビット線B
Lj及びBLj+1の間に設けられたMOSトランジス
タ、RASCKはローアドレス制御信号*RASの信号
変化を遅延することによって、センスアンプSAの動作
を制御する制御クロックφN及びφPとMOSトランジ
スタQTj及びQTj+1を制御する制御クロックφT
等を発生出力する制御回路、PGはビット線BLj及び
BLj+1に1/2VCCの電圧を発生出力するプリチ
ャージ回路、QPj及びQPj+1はプリチャージ回路
PGとビット線BLj及びBLj+1の間に設けられた
MOSトランジスタ、I/O及び*I/Oはカラム選択
信号CYiによって制御されたMOSトランジスタQY
j及びQYj+1を介してセンスアンプSAのセンスノ
ードS及び*Sに接続された入出力線、WRはMOSト
ランジスタQYj及びQYj+1を介してビット線BL
j及びBLj+1に接続された書き込み回路であって、
クロックドインバータINVj及びINVj+1ラッチ
回路Lから構成されている。
【0007】次にこの回路の動作を図3を参照して説明
する。
する。
【0008】まず、制御クロックφTはVCC+Vt(
VCCは電源電圧、VtはMOSトランジスタQTj及
びQTj+1のスレッショルド電圧)以上の8Vにあり
、MOSトランジスタQTj及びQTj+1はオン状態
となる。
VCCは電源電圧、VtはMOSトランジスタQTj及
びQTj+1のスレッショルド電圧)以上の8Vにあり
、MOSトランジスタQTj及びQTj+1はオン状態
となる。
【0009】ここでビット線BLj及びBLj+1は前
サイクルにおいて電圧1/2VCCにプリチャージされ
ている。
サイクルにおいて電圧1/2VCCにプリチャージされ
ている。
【0010】次に、ローアドレス制御信号*RASの立
ち下がりに従って、選択されたワード線WLiがVCC
+Vt(VtはメモリセルMCiのスレッショルド電圧
)以上の8Vに上昇する。これにより、メモリセルMC
iに蓄積された電荷の有無に従って、ビット線BLj及
びBLj+1に電位差が生じる。
ち下がりに従って、選択されたワード線WLiがVCC
+Vt(VtはメモリセルMCiのスレッショルド電圧
)以上の8Vに上昇する。これにより、メモリセルMC
iに蓄積された電荷の有無に従って、ビット線BLj及
びBLj+1に電位差が生じる。
【0011】次に、制御クロックφTが接地電圧まで降
下しMOSトランジスタQTj及びQTj+1がオフす
る。その後、センスアンプSAが活性化することにより
、センスアンプSAのセンスノードS及び*Sに生じた
電位差が高速に拡大する。
下しMOSトランジスタQTj及びQTj+1がオフす
る。その後、センスアンプSAが活性化することにより
、センスアンプSAのセンスノードS及び*Sに生じた
電位差が高速に拡大する。
【0012】そして、再び制御クロックφTが8Vに上
昇することによりMOSトランジスタQTj及びQTj
+1がオンし、センスアンプSAによって拡大された電
圧VCCあるいは接地電圧がビット線BLjあるいはB
Lj+1に伝達される。このとき、メモリセルMCi内
の電荷は読み出し前の状態にもどり、リフレッシュされ
たことになる。
昇することによりMOSトランジスタQTj及びQTj
+1がオンし、センスアンプSAによって拡大された電
圧VCCあるいは接地電圧がビット線BLjあるいはB
Lj+1に伝達される。このとき、メモリセルMCi内
の電荷は読み出し前の状態にもどり、リフレッシュされ
たことになる。
【0013】その後、カラムアドレス制御信号CAS(
図示せず)の立ち下がりに基づいて選択されたカラム選
択信号CYiが上昇し、ビット線BLj及びBLj+1
のデータが入出力線I/O及び*I/Oに転送される。
図示せず)の立ち下がりに基づいて選択されたカラム選
択信号CYiが上昇し、ビット線BLj及びBLj+1
のデータが入出力線I/O及び*I/Oに転送される。
【0014】そして、ライト信号*WEの立ち下がりに
基づいて入力データDinが書き込み回路WRからビッ
ト線BLj及びBLj+1に出力され、メモリセルMC
iに電圧VCCまたは接地電圧が書き込まれる。(図に
おいて、ビット線BLj及びBLj+1を反転させる入
力データDinが入力された場合を示している。)この
後、ローアドレス制御信号*RASが上昇すると、カラ
ム選択信号CYiが立ち下がり、ワード線WLiが立ち
下がる。
基づいて入力データDinが書き込み回路WRからビッ
ト線BLj及びBLj+1に出力され、メモリセルMC
iに電圧VCCまたは接地電圧が書き込まれる。(図に
おいて、ビット線BLj及びBLj+1を反転させる入
力データDinが入力された場合を示している。)この
後、ローアドレス制御信号*RASが上昇すると、カラ
ム選択信号CYiが立ち下がり、ワード線WLiが立ち
下がる。
【0015】そしてプリチャージクロックφPGの立ち
上がりを受けて、MOSトランジスタQPj及びQPj
+1+1がオンし、プリチャージ回路PGの出力によっ
てビット線BLj及びBLj+1が中間電圧の1/2V
CCにプリチャージされる。
上がりを受けて、MOSトランジスタQPj及びQPj
+1+1がオンし、プリチャージ回路PGの出力によっ
てビット線BLj及びBLj+1が中間電圧の1/2V
CCにプリチャージされる。
【0016】
【発明が解決しようとする課題】しかしながら、上述し
た方式によると、書き込み回路WRはビット線BLj及
びBLj+1の両方にデータDinを出力しているので
、書き込み時間が長くなる。
た方式によると、書き込み回路WRはビット線BLj及
びBLj+1の両方にデータDinを出力しているので
、書き込み時間が長くなる。
【0017】上述したリードライトモードの場合にはビ
ット線BLj及びBLj+1の電位差がセンスアンプS
Aに拡大された後に、ビット線BLj及びBLj+1の
電位を反転しなければならないので書き込み時間は特に
長くなる。
ット線BLj及びBLj+1の電位差がセンスアンプS
Aに拡大された後に、ビット線BLj及びBLj+1の
電位を反転しなければならないので書き込み時間は特に
長くなる。
【0018】このため、アクセスタイムを短縮すること
ができなかった。
ができなかった。
【0019】
【課題を解決するための手段】本発明は、上述した従来
の課題に鑑みてなされたものであり、複数のメモリセル
が接続された一対のビット線と、該ビット線に接続され
た書き込み回路と、該書き込み回路とビット線との間に
接続された一対のMOSトランジスタと、該MOSトラ
ンジスタを制御するための制御回路とを備えた半導体記
憶装置におけるメモリセルの書き込み方法において、前
記制御回路は前記一対のMOSトランジスタのうち非選
択のメモリセル側のビット線に接続されたMOSトラン
ジスタのみをオフさせ、その後前記書き込み回路は他方
のビット線を介して選択されたメモリセルにデータを書
き込むことにより、書き込み時間を短縮することを特徴
としている。
の課題に鑑みてなされたものであり、複数のメモリセル
が接続された一対のビット線と、該ビット線に接続され
た書き込み回路と、該書き込み回路とビット線との間に
接続された一対のMOSトランジスタと、該MOSトラ
ンジスタを制御するための制御回路とを備えた半導体記
憶装置におけるメモリセルの書き込み方法において、前
記制御回路は前記一対のMOSトランジスタのうち非選
択のメモリセル側のビット線に接続されたMOSトラン
ジスタのみをオフさせ、その後前記書き込み回路は他方
のビット線を介して選択されたメモリセルにデータを書
き込むことにより、書き込み時間を短縮することを特徴
としている。
【0020】
【作用】上述の手段によれば、前記一対のMOSトラン
ジスタのうち非選択のメモリセル側のビット線に接続さ
れたMOSトランジスタがオフとなって、かかるビット
線が書き込み回路から切り離され、その後該書き込み回
路は他方のビット線を介して選択されたメモリセルにデ
ータを高速に書き込めるように作用する。
ジスタのうち非選択のメモリセル側のビット線に接続さ
れたMOSトランジスタがオフとなって、かかるビット
線が書き込み回路から切り離され、その後該書き込み回
路は他方のビット線を介して選択されたメモリセルにデ
ータを高速に書き込めるように作用する。
【0021】これにより、書き込み時間を短縮すること
ができるのである。
ができるのである。
【0022】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0023】図1は本発明の実施例を説明するための回
路図、図2はこの動作波形図を示す。図3,図4と共通
の構成部分は共通の記号が与えてあり、回路図上の相違
点はプリチャージ回路PGとビット線BLj及びBLj
+1との間に第2のMOSトランジスタ対Q2j及びQ
2j+1を設け、かつMOSトランジスタQ1j及びQ
2j+1を制御クロックφT1で制御し、MOSトラン
ジスタQ1j+1とQ2jを制御クロックφT2で制御
するようにした点である。
路図、図2はこの動作波形図を示す。図3,図4と共通
の構成部分は共通の記号が与えてあり、回路図上の相違
点はプリチャージ回路PGとビット線BLj及びBLj
+1との間に第2のMOSトランジスタ対Q2j及びQ
2j+1を設け、かつMOSトランジスタQ1j及びQ
2j+1を制御クロックφT1で制御し、MOSトラン
ジスタQ1j+1とQ2jを制御クロックφT2で制御
するようにした点である。
【0024】そして、この制御クロックφT1及びφT
2を以下に説明するようなタイミングで変化させること
により、アクセスタイムの短縮を図るものである。
2を以下に説明するようなタイミングで変化させること
により、アクセスタイムの短縮を図るものである。
【0025】以下、リードライトモードの場合について
この回路の動作を説明する。最初制御クロックφT1及
びφT2はVCC+Vt以上の8Vにあり、第1のMO
Sトランジスタ対Q1j及びQ1j+1と第2のMOS
トランジスタ対Q2j及びQ2j+1はいずれもオン状
態にある。
この回路の動作を説明する。最初制御クロックφT1及
びφT2はVCC+Vt以上の8Vにあり、第1のMO
Sトランジスタ対Q1j及びQ1j+1と第2のMOS
トランジスタ対Q2j及びQ2j+1はいずれもオン状
態にある。
【0026】次に、ローアドレス制御信号*RASの立
ち下がりに従って、選択されたワード線WLiがVCC
+Vt以上の8Vに上昇する。これにより、メモリセル
MCiに蓄積された電荷の有無に従って、ビット線BL
j及びBLj+1に差電圧が生じる。
ち下がりに従って、選択されたワード線WLiがVCC
+Vt以上の8Vに上昇する。これにより、メモリセル
MCiに蓄積された電荷の有無に従って、ビット線BL
j及びBLj+1に差電圧が生じる。
【0027】その後、制御クロックφPが立ち下がり、
φNが立ち上がり、これを受けてMOSトランジスタQ
SP及びQSNがオンすることによりセンスアンプSA
が活性化され、センス動作が開始し、差電圧を徐々に拡
大する。そして、この差電圧がビット線BLj及びBL
j+1の負荷容量等の影響で反転しない程度に拡大した
時点で、制御クロックφT2が立ち下がりMOSトラン
ジスタQ1j+1及びQ2jがオフする。
φNが立ち上がり、これを受けてMOSトランジスタQ
SP及びQSNがオンすることによりセンスアンプSA
が活性化され、センス動作が開始し、差電圧を徐々に拡
大する。そして、この差電圧がビット線BLj及びBL
j+1の負荷容量等の影響で反転しない程度に拡大した
時点で、制御クロックφT2が立ち下がりMOSトラン
ジスタQ1j+1及びQ2jがオフする。
【0028】これにより、非選択メモリセルMCj+1
側のビット線BLj+1はセンスアンプSAから切り離
され、センスアンプSAにかかる負荷容量は半減するの
でセンス動作が高速化され、ビット線BLjを介してメ
モリセルMCjには電圧VCCあるいは接地電圧が短時
間にリストアされる。
側のビット線BLj+1はセンスアンプSAから切り離
され、センスアンプSAにかかる負荷容量は半減するの
でセンス動作が高速化され、ビット線BLjを介してメ
モリセルMCjには電圧VCCあるいは接地電圧が短時
間にリストアされる。
【0029】そして、プリチャージクロックφPGの立
ち上がりを受けてMOSトランジスタQPj及びQPj
+1がオンし、ビット線BLj+1のプリチャージを開
始する。このとき、MOSトランジスタQ2jはオフし
ているのでビット線BLjはまだプリチャージされず、
MOSトランジスタQ1j+1はオフしているので、ビ
ット線BLj+1をプリチャージしても、センスアンプ
SAのセンスノード*Sには影響を与えることはない。
ち上がりを受けてMOSトランジスタQPj及びQPj
+1がオンし、ビット線BLj+1のプリチャージを開
始する。このとき、MOSトランジスタQ2jはオフし
ているのでビット線BLjはまだプリチャージされず、
MOSトランジスタQ1j+1はオフしているので、ビ
ット線BLj+1をプリチャージしても、センスアンプ
SAのセンスノード*Sには影響を与えることはない。
【0030】その後、カラムアドレス制御信号CAS(
図示せず)の立ち下がりに基づいて選択されたカラム選
択信号CYiが上昇し、センスアンプSAによって拡大
されたセンスノードS及び*Sの電圧が入出力線I/O
及び*I/Oに転送される。
図示せず)の立ち下がりに基づいて選択されたカラム選
択信号CYiが上昇し、センスアンプSAによって拡大
されたセンスノードS及び*Sの電圧が入出力線I/O
及び*I/Oに転送される。
【0031】そして、ライト信号*WEの立ち下がりに
基づいて書き込み回路WRがイネーブルとなり、入力デ
ータDinが書き込み回路WRからビット線BLjを介
してメモリセルMCiに書き込まれる。
基づいて書き込み回路WRがイネーブルとなり、入力デ
ータDinが書き込み回路WRからビット線BLjを介
してメモリセルMCiに書き込まれる。
【0032】このときMOSトランジスタQ1j+1は
オフ状態となっており、書き込み回路WRはビット線B
Ljのみを充放電すれば足りるので短時間で書き込み動
作が行えるのである。
オフ状態となっており、書き込み回路WRはビット線B
Ljのみを充放電すれば足りるので短時間で書き込み動
作が行えるのである。
【0033】ローアドレス制御信号*RASが上昇する
と、カラム選択信号CYiが立ち下がり、ワード線WL
iが立ち下がる。
と、カラム選択信号CYiが立ち下がり、ワード線WL
iが立ち下がる。
【0034】そして制御クロックφT2の立ち上がりを
受けて、MOSトランジスタQ1j+1及びQ2jがオ
ンし、ビット線BLjのプリチャージを開始する。この
時点では、ビット線BLj+1のプリチャージはすでに
完了しているのでプリチャージ回路PGはビット線BL
jだけプリチャージすれば足りるので短時間でプリチャ
ージが行えるのである。
受けて、MOSトランジスタQ1j+1及びQ2jがオ
ンし、ビット線BLjのプリチャージを開始する。この
時点では、ビット線BLj+1のプリチャージはすでに
完了しているのでプリチャージ回路PGはビット線BL
jだけプリチャージすれば足りるので短時間でプリチャ
ージが行えるのである。
【0035】このように、制御クロックφT1及びφT
2を上述の実施例のようにクロッキングすることで読み
出し、書き込み、ビット線BLj及びBLj+1のプリ
チャージという一連の動作を高速化できるのである。
2を上述の実施例のようにクロッキングすることで読み
出し、書き込み、ビット線BLj及びBLj+1のプリ
チャージという一連の動作を高速化できるのである。
【0036】
【発明の効果】上述の説明の如く、本発明によればメモ
リセルの書き込み時間が短縮されるので、アクセスタイ
ムの短かい高速のダイナミック型半導体記憶装置を実現
することが可能となる。
リセルの書き込み時間が短縮されるので、アクセスタイ
ムの短かい高速のダイナミック型半導体記憶装置を実現
することが可能となる。
【図1】本発明の実施例に係る半導体記憶装置の回路図
である。
である。
【図2】本発明の実施例を示す動作波形図である。
【図3】従来例に係る半導体記憶装置の回路図である。
【図4】従来例の動作を示す動作波形図である。
BLj,BLj+1 ビット線
MCi,MCi+1 メモリセル
WLi,WLi+1 ワード線
Q1j,Q1j+1 第1のMOSトランジスタ
対Q2j,Q2j+1 第2のMOSトランジス
タ対SA センスアンプPG
プリチャージ回路φT1,φT
2,φN,φP 制御クロックφPG
プリチャージクロックRASCK
制御回路
対Q2j,Q2j+1 第2のMOSトランジス
タ対SA センスアンプPG
プリチャージ回路φT1,φT
2,φN,φP 制御クロックφPG
プリチャージクロックRASCK
制御回路
Claims (1)
- 【請求項1】 複数のメモリセルが接続された一対の
ビット線と、該ビット線に接続された書き込み回路と、
該書き込み回路とビット線との間に接続された一対のM
OSトランジスタと、該MOSトランジスタを制御する
ための制御回路とを備えた半導体記憶装置におけるメモ
リセルの書き込み方法において、前記制御回路は前記一
対のMOSトランジスタのうち非選択のメモリセル側の
ビット線に接続されたMOSトランジスタのみをオフさ
せ、その後前記書き込み回路は他方のビット線を介して
選択されたメモリセルにデータを書き込むことにより、
書き込み時間を短縮することを特徴とするメモリセルの
書き込み方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3127564A JPH04353692A (ja) | 1991-05-30 | 1991-05-30 | メモリセルの書き込み方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3127564A JPH04353692A (ja) | 1991-05-30 | 1991-05-30 | メモリセルの書き込み方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04353692A true JPH04353692A (ja) | 1992-12-08 |
Family
ID=14963159
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3127564A Pending JPH04353692A (ja) | 1991-05-30 | 1991-05-30 | メモリセルの書き込み方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04353692A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0430388A (ja) * | 1990-05-25 | 1992-02-03 | Oki Electric Ind Co Ltd | 半導体記憶回路 |
-
1991
- 1991-05-30 JP JP3127564A patent/JPH04353692A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0430388A (ja) * | 1990-05-25 | 1992-02-03 | Oki Electric Ind Co Ltd | 半導体記憶回路 |
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