DE10310779A1 - Integrierte Speicherschaltung mit erhöhter Zuverlässigkeit - Google Patents

Abstract

Es wird ein verketteter Speicher-IC, in dem ein Verfahren mit zwei Spannungen zum Betreiben der Wortleitungen verwendet wird, beschrieben. Im Standby-Modus werden die Wortleitungen auf einem ersten Spannungspegel von logisch 1 gehalten. Zur Vorbereitung auf einen Speicherzugriff werden die nicht ausgewählten Wortleitungen auf eine geboostete Spannung getrieben, während die ausgewählte Wortleitung auf Masse getrieben wird. Der erste Spannungspegel von logisch 1 ist kleiner als die geboostete Spannung. Dies reduziert die Beanspruchung des Gateoxids des Transistors, wodurch die Zuverlässigkeit des Speicher-IC verbessert wird.

Description

GEBIET DER ERFINDUNG
• Die vorliegende Erfindung betrifft ferroelektrische integrierte Speicherschaltungen (ICs). Insbesondere betrifft die Erfindung die Erhöhung der Zuverlässigkeit von in einer verketteten Architektur konfigurierten ferroelektrischen Speicher-ICs.
HINTERGRUND DER ERFINDUNG
• Ferroelektrische Metalloxid-Keramikmaterialien wie etwa Bleizirkonattitanat (PZT) sind im Hinblick auf ihre Verwendung für ferroelektrische Kondensatoren von Halbleiterspeicherbauelementen untersucht worden. Es können auch andere ferroelektrische Materialien verwendet werden, beispielsweise unter anderem Strontiumbismuttantalat (SBT) oder Bismutlanthantitanat (BLT). Das ferroelektrische Material wird zwischen zwei Elektroden angeordnet, so daß ein ferroelektrischer Kondensator zur Speicherung von Informationen gebildet wird. Der ferroelektrische Kondensator verwendet die Hysteresepolarisations-eigenschaft des ferroelektrischen Materials zum Speichern von Informationen. Der in der Speicherzelle gespeicherte Logikwert hängt von der Polarisation des ferroelektrischen Kondensators ab. Um die Polarisation des Kondensators zu ändern, ist an seine Elektroden eine Spannung anzulegen, die größer ist als die Schaltspannung (Koerzitivspannung). Die Polarisation des Kondensators hängt von der Polarität der angelegten Spannung ab. Ein Vorteil des ferroelektrischen Kondensators besteht darin, daß er selbst nach dem Entfernen des Stroms seinen Polarisationszustand beibehält, so daß er eine nichtflüchtige Speicherzelle darstellt.
• Fig. 1 zeigt mehrere Speicherzellen 105. Die Speicherzellen umfassen jeweils einen Transistor 130, der parallel an einen ferroelektrischen Kondensator 140 gekoppelt ist. Die Speicherzellen sind in Reihe gekoppelt, um eine Kette 103 zu bilden. Verkettete Speicherarchitekturen werden beispielsweise in Takashima et al., "High Density Chain ferroelectric random access Memory (chain FRAM)", IEEE Journal of Solid State Circuits, Band 33, Seiten 787-792, 5/1998, beschrieben, was durch Bezugnahme für alle Zwecke hier aufgenommen ist. Ein Ende einer Kette ist über einen Auswahltransistor 108 an eine Bitleitung 160 gekoppelt, während das andere Ende an eine Plattenleitung 170 gekoppelt ist. Die Gates der Transistoren sind an jeweilige Wortleitungen 150 gekoppelt. Die Bitleitung ist an eine Leseverstärkerschaltung gekoppelt, um Speicherzugriffe zu erleichtern (z. B. Lese- und Schreibvorgänge).
• Fig. 2 zeigt ein Zeitablaufdiagramm einer Leseoperation zum Zugreifen auf eine Speicherzelle der Kette. Vor T1 sind die Speicherzellen in einem Standby-Modus. Während des Standby- Modus befindet sich das Signal BS auf einer logischen 0 (Masse oder Vss), wodurch der Auswahltransistor nichtleitend wird und die Kette von der Bitleitung abkoppelt. Die an die Gates der Speicherzellen gekoppelten Wortleitungen liegen auf einem geboosteten oder erhöhten hohen Spannungspegel (Vpp), wodurch die Kondensatoren kurzgeschlossen werden. Die geboostete Spannung ist größer als die interne Spannung (Vint) des IC. Insbesondere muß Vpp ausreichend hoch sein, um während Lese- oder Schreiboperationen eine ausreichende Übersteuerung sicherzustellen. Beispielsweise beträgt Vpp etwa 3,8 V, während Vint etwa 2,5 V beträgt.
• Bei etwa T1 wird die der ausgewählten Zelle zugeordnete Wortleitung auf eine logische 0 getrieben, während die Wortleitungen der nicht ausgewählten Zellen auf Vpp bleiben. Bei etwa T2 wird das Signal BS auf Vpp getrieben, um die Kette an die Bitleitung zu koppeln. Dann wird bis etwa T3 ein Impuls (Vpl, der beispielsweise etwa 2,5 V beträgt) an der Plattenleitung bereitgestellt. Der Impuls erzeugt am Kondensator der ausgewählten Zelle ein elektrisches Feld. Dann wird auf die Bitleitung ein Signal gelegt, das der im Kondensator gespeicherten Information entspricht, und von einem Leseverstärker erfaßt. Nach dem Ende des Zugriffs wird bei T4 die Kette durch Ansteuern von BS auf eine logische 0 von der Bitleitung abgekoppelt. Dann wird bei T5 die ausgewählte Wortleitung zurück auf Vpp getrieben, wodurch in den Standby-Modus zurückgekehrt wird.
• Wie durch das Zeitablaufdiagramm gezeigt, werden die Wortleitungen während des Standby-Modus auf Vpp gehalten. Selbst während eines Speicherzugriffs wird nur die der ausgewählten Zelle zugeordnete Wortleitung auf eine logische 0 getrieben. Das fast konstante Anlegen einer beboosteten Spannung an die Gates kann die Zuverlässigkeit des Gateoxids beeinträchtigen, wodurch die Lebensdauer des Speicherbauelements reduziert wird.
• Aufgrund der obigen Erörterung ist es wünschenswert, eine verkettete Architektur mit verbesserter Zuverlässigkeit bereitzustellen.
KURZE DARSTELLUNG DER ERFINDUNG
• Die Erfindung betrifft das Verbessern der Zuverlässigkeit von Speicher-ICs mit verketteten Architekturen. Bei einer Ausführungsform wird zum Ansteuern der Wortleitungen ein Verfahren mit mehreren Spannungspegeln verwendet. Während des Standby- Modus werden die Wortleitungen auf einem ersten oder reduzierten Spannungspegel von logisch 1 gehalten. Wenn ein Speicherzugriff vorgenommen werden soll, werden die nicht ausgewählten Wortleitungen auf einen geboosteten Spannungspegel getrieben, während die ausgewählte Wortleitung auf Vss oder logisch 0 getrieben wird. Der geboostete Spannungspegel ist größer als der erste Spannungspegel, damit eine ausreichende Übersteuerung der Transistoren der Speicherzelle sichergestellt wird. Indem zum Betreiben der Wortleitungen ein Verfahren mit mehreren Spannungspegeln bereitgestellt wird, werden die Gates der Transistoren nur wenn nötig der hohen Spannung ausgesetzt. Dies reduziert die Beanspruchung des Gateoxids, wodurch die Zuverlässigkeit verbessert wird.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
• Fig. 1 zeigt eine herkömmliche Speicherkette;
• Fig. 2 zeigt ein Zeitablaufdiagramm eines Speicherzugriffs in einer verketteten Architektur;
• Fig. 3 zeigt einen Teil eines Speicher-ICs gemäß einer Ausführungsform der Erfindung; und
• Fig. 4 zeigt ein Zeitablaufdiagramm für die Durchführung eines Speicherzugriffs gemäß einer Ausführungsform der Erfindung.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
• Fig. 3 zeigt einen Teil 302 eines Speicher-ICs gemäß einer Ausführungsform der Erfindung. Der Teil enthält wie gezeigt ein Paar von Bitleitungen (Bitleitung BL und Bitleitungskomplement /BL). Jede Bitleitung enthält eine erste und zweite Reihe oder Kette aus Speicherzellen 303a-b oder 303c-d. Auch das Vorsehen einer Bitleitung mit nur einer Kette oder einer anderen Anzahl von Ketten kann brauchbar sein. Die Speicherzellen einer Kette, jeweils mit einem parallel an einen Kondensator 340 gekoppelten Transistor 330, sind in Reihe gekoppelt. Bei einer Ausführungsform sind die Speicherzellen ferroelektrische Speicherzellen mit ferroelektrischen Kondensatoren. Die Gates der Zellentransistoren sind beispielsweise Gateleiter, die als Wortleitungen dienen oder an Wortleitungen gekoppelt sind. Ein Auswahltransistor 308 ist vorgesehen, um selektiv ein Ende einer Speicherkette an eine Bitleitung zu koppeln, während das andere Ende üblicherweise an die andere Speicherkette der Bitleitung und an eine Plattenleitung (PL oder /PL) gekoppelt ist.
• Bei einer Ausführungsform werden zum Betreiben der verschiedenen Auswahltransistoren verschiedene Steuersignale verwendet. Beispielsweise wird BS0 oder BS1 verwendet, um wahlweise entweder Speicherkette 303a oder 303c an /BL beziehungsweise BL zu koppeln, wenn der linke Abschnitt 391 des Blocks ausgewählt ist. Falls der rechte Abschnitt 392 des Blocks ausgewählt ist, wird BS2 oder BS3 verwendet, um wahlweise entweder Speicherkette 303c oder 303d an /BL beziehungsweise BL zu koppeln. Die Signale BS werden mit der Kettenadresse codiert, um eine Zelle entweder in der rechten oder in der linken Kette auszuwählen. PL wird an die Speicherketten von BL gekoppelt, während /PL an die Speicherketten von /BL gekoppelt wird.
• Zahlreiche Bitleitungspaare sind über Wortleitungen miteinander verbunden und bilden einen Speicherblock. Der Speicherblock ist in einen ersten (linken) und zweiten (rechten) Abschnitt 391 und 392 unterteilt, die jeweils eine Kette einer Bitleitung umfassen. Bei einem Speicherzugriff wird eine Speicherzelle aus einem Bitleitungspaar ausgewählt, indem die entsprechende Wortleitung und das entsprechende BS-Signal ausgewählt wird.
• Gemäß der Erfindung wird zum Betreiben der Wortleitungen ein Verfahren mit mehreren Vpp-Pegeln verwendet. Bei einer Ausführungsform wird während des Standby-Modus ein reduzierter Vpp-Spannungspegel (Vpp*) verwendet. Die reduzierte Spannung reicht aus, damit die Zellentransistoren leitend werden, so daß man einen niederohmigen Kanal zum Kurzschließen des Kondensators erhält. Bei einem Speicherzugriff wird der reduzierte Vpp*-Pegel auf den Vpp-Pegel geboostet oder erhöht. Bei einer Ausführungsform beträgt Vpp etwa 3,8 V und Vpp* etwa 2,5 V. Vpp* beispielsweise kann gleich Vint oder einer anderen verfügbaren Spannungsquelle mit einem Spannungspegel unter Vpp sein, wie etwa einer Blindzellen-Spannungsquelle (z. B. 1,8 V). Durch die Bereitstellung eines Verfahrens mit zwei Vpp-Pegeln zum Ansteuern der Wortleitungen kann die mit Vpp verbundene Beanspruchung mit hoher Spannung reduziert werden, wodurch die Zuverlässigkeit verbessert wird.
• Fig. 4 zeigt ein Zeitablaufdiagramm eines Speicherzugriffs gemäß einer Ausführungsform der Erfindung. Während des Standby-Modus ist BS eine logische 0, die Wortleitungen befinden sich auf einer reduzierten Spannung Vpp* und die Plattenleitung PL befindet sich auf logisch 0. Bei T1 werden nicht ausgewählte Wortleitungen als Vorbereitung auf einen Speicherzugriff auf Vpp getrieben, während die ausgewählte Wortleitung auf Vss getrieben wird. Bei T2 wird das Signal BS auf eine logische 1 getrieben, um die gewählte Kette an die Bitleitung zu koppeln. Zur Sicherstellung der Übersteuerung des Auswahltransistors wird das Signal BS auf Vpp getrieben. Dann wird zwischen etwa T2 und T3 auf der Plattenleitung PL ein Impuls bereitgestellt. Der Impuls beträgt beispielsweise etwa 2,5 V. Der Impuls erzeugt am Kondensator der ausgewählten Zelle ein elektrisches Feld. Dann wird ein der im Kondensator gespeicherten Information entsprechendes Signal auf die Bitleitung gelegt und von einem Leseverstärker erfaßt. Nach dem Ende des Zugriffs wird die Kette von der Bitleitung abgekoppelt, indem bei T4 das Signal BS auf eine logische 0 gesteuert wird. Dann kehren bei T5 die Wortleitungen zu Vpp* zurück (z. B. kehren sie in den Standby-Modus zurück).
• Wenngleich die Erfindung unter Bezugnahme auf verschiedene Ausführungsformen im einzelnen gezeigt und beschrieben worden ist, versteht der Fachmann, daß an der vorliegenden Erfindung Modifikationen und Änderungen vorgenommen werden können, ohne von deren Idee und Umfang abzuweichen. Der Umfang der Erfindung sollte deshalb nicht unter Bezugnahme auf die obige Beschreibung, sondern unter Bezugnahme auf die beigefügten Ansprüche bestimmt werden.

Claims (8)

1. Verfahren zum Betreiben einer integrierten Speicherschaltung, in der Speicherzellen in Ketten gruppiert sind, umfassend:
Halten von Wortleitungen der integrierten Speicherschaltung während eines Standby-Modus auf einem ersten Spannungspegel von logisch 1;
Anheben der Wortleitungen als Vorbereitung auf einen Speicherzugriff auf einen zweiten Spannungspegel von logisch 1, wobei der zweite Spannungspegel von logisch 1 über dem ersten Spannungspegel von logisch 1 liegt; und
Ansteuern einer der Wortleitungen, die einer ausgewählten Speicherzelle zugeordnet ist, auf eine logische 0.

2. Verfahren nach Anspruch 1, wobei eine Speicherkette mehrere Speicherzellen enthält, die zur Bildung der Kette in Reihe gekoppelt sind, wobei eine Speicherzelle der Kette einen Transistor enthält, der parallel an einen Kondensator gekoppelt ist.

3. Verfahren nach einem der Ansprüche 1 bis 2, wobei die Kondensatoren der Speicherzellen ferroelektrische Kondensatoren umfassen.

4. Verfahren nach einem der Ansprüche 1 bis 3, weiterhin umfassend ein Bereitstellen eines Impulses auf einer Plattenleitung, die an ein Ende der Speicherketten gekoppelt ist.

5. Verfahren nach einem der Ansprüche 1 bis 4, wobei durch das Betreiben der integrierten Speicherschaltung unter Verwendung des ersten und des zweiten Spannungspegels von logisch 1 zum Ansteuern der Wortleitungen die Zuverlässigkeit der integrierten Speicherschaltungen verbessert wird.

6. Verfahren nach einem der Ansprüche 1 bis 5, wobei der erste Spannungspegel von logisch 1 gleich etwa 2,5 V und der zweite Spannungspegel von logisch 1 gleich etwa 3,8 V ist.

7. Verfahren nach einem der Ansprüche 1 bis 5, wobei der erste Spannungspegel von logisch 1 gleich etwa Vint ist, welche die interne Spannung der integrierten Speicherschaltung ist.

8. Verfahren nach Anspruch 7, wobei der zweite Spannungspegel von logisch 1 gleich etwa Vpp ist.