KR20030001742A - 기준 전압의 트리밍 회로 - Google Patents

기준 전압의 트리밍 회로 Download PDF

Info

Publication number
KR20030001742A
KR20030001742A KR1020010037094A KR20010037094A KR20030001742A KR 20030001742 A KR20030001742 A KR 20030001742A KR 1020010037094 A KR1020010037094 A KR 1020010037094A KR 20010037094 A KR20010037094 A KR 20010037094A KR 20030001742 A KR20030001742 A KR 20030001742A
Authority
KR
South Korea
Prior art keywords
signal
fuse
trimming
test
reference voltage
Prior art date
Application number
KR1020010037094A
Other languages
English (en)
Inventor
유남규
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010037094A priority Critical patent/KR20030001742A/ko
Publication of KR20030001742A publication Critical patent/KR20030001742A/ko

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 트리밍 블록마다 인에이블 신호를 인가함으로써, 상기 인에이블 신호가 퓨즈가 끊긴 후에도 조절 신호로 동작하도록 하여 패키징 이후에도 기준 전압의 트리밍이 가능하게 한 기준 전압 트리밍 회로에 관한 것으로, 테스트 신호, 초기화 신호, 인에이블 신호를 인가받아 퓨즈 테스트 신호와 퓨즈 테스트 바 신호를 출력하는 트리밍 블록이 N+1개로 구현된 트리밍부와, 상기 각 트리밍 블록으로부터 퓨즈 테스트 신호 및 퓨즈 테스트 바 신호를 인가받아 선택적인 트리밍 신호를 출력하는 디코더와, 상기 트리밍 신호를 인가받아 전원 전압의 선택적인 전압 분배 값을 기준 전압으로 출력하는 기준 전압 발생부로 구성됨을 특징으로 한다.

Description

기준 전압의 트리밍 회로{Circuit For Trimming Reference Voltage}
본 발명은 기준 전압 회로에 관한 것으로 특히, 트리밍 블록마다 인에이블 신호를 인가함으로써, 상기 인에이블 신호가 퓨즈가 끊긴 후에도 조절 신호로 동작하도록 하여 패키징 이후에도 기준 전압의 트리밍이 가능하게 한 기준 전압 트리밍회로에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 기준 전압 트리밍 회로를 설명하면 다음과 같다.
도 1은 종래의 기준 전압의 트리밍 회로를 나타낸 블록도이다.
도 1과 같이, 종래의 기준 전압 트리밍 회로는 트리밍부(11), 디코더(12), 기준 전압 발생부(13)로 이루어진다.
상기 트리밍부(11)는 N+1개의 트리밍 블록으로 구성되며, 각각의 트리밍 블록은 테스트 신호(TEST)와 초기화 신호(INIT)를 인가받아 퓨즈 테스트 신호(FTJ)와 퓨즈 테스트 바 신호(FTBJ)를 출력한다.
또한, 상기 디코더(12)는 각각의 트리밍 블록으로부터 퓨즈 테스트 신호(FTJ)와 퓨즈 테스트 바 신호(FTBJ)를 인가받아 트리밍 신호(트리밍_0 ∼ 트리밍_N)를 출력한다.
상기 디코더(12)로부터 트리밍 신호(트리밍_0 ∼ 트리밍_N)를 인가받은 기준 전압 발생부는 트리밍 신호(트리밍_0 ∼ 트리밍_N)의 특정 상태에 따라 전원 전압(Vdd)의 분배된 전압을 기준 전압(Vref)으로 출력한다.
즉, 종래의 기준 전압 트리밍 회로는 테스트 시 상기 테스트 신호(TEST)를 각 트리밍 블록 중 특정 트리밍 블록을 하이 레벨로 인가하여 그 출력을 디코더(12)에 인가함으로써, 트리밍 신호(트리밍_0 ∼ 트리밍_N)를 특정 상태로 하여 전원 전압(Vdd)의 전압 분배된 값을 기준 전압(Vref)으로 출력하는 동작을 한다.
도 2는 도 1의 제 1 트리밍 블록을 나타낸 회로도이다.
도 2와 같이, 제 1 트리밍 블록은 제 1, 제 2 단자로 이루어진 퓨즈와, 테스트 신호(TEST)에 의해 제어되며, 전원 전압(Vdd)단과 퓨즈 제 1 단자 사이에 연결된 피모스 트랜지스터와, 초기 신호에 의해 제어되며, 상기 퓨즈 제 2 단자에 연결된 제 1 앤모스 트랜지스터와, 전원 전압(Vdd)에 의해 제어되며, 상기 제 1 앤모스 트랜지스터와 접지 전압(Vss) 사이에 직렬로 연결된 제 2, 제 3 앤모스 트랜지스터와, 상기 퓨즈 제 2 단자의 출력을 반전하는 제 1 인버터와, 상기 제 1 인버터의 출력에 제어되며, 상기 퓨즈 제 2 단자와 접지 전압(Vss) 사이에 연결된 제 4 앤모스 트랜지스터와, 상기 제 1 인버터의 출력을 반전하여 퓨즈 테스트 신호(FTJ)를 출력하는 제 2 인버터, 제 2 인버터의 출력을 반전하여 퓨즈 테스트 바 신호(FTBJ)를 출력하는 제 3 인버터로 구성된다.
도 3a 및 도 3b는 도 2의 신호 인가에 따른 타이밍도이다.
도 3a와 같이, 퓨즈가 컷팅하지 않았을 때, 즉 퓨즈의 제 1 단자와 제 2 단자가 끊기지 않고 연결되었을 때의 동작을 살펴보면 다음과 같다.
정상 동작일 때는 테스트 신호(TEST)를 로우 레벨 상태로 두고, 회로의 초기화를 시키기 위한 펄스 파 형태의 초기화 신호(INIT)를 동작시키면, 상기 퓨즈의 제 2 단자인, A 노드가 하이 레벨이 되어 퓨즈 테스트 신호(FTJ)가 하이 레벨이 된다.
이어, 상기 테스트 신호(TEST)를 하이 레벨로 인가하며, 초기화 신호(INIT)를 동작시키면, 상기 피모스 트랜지스터는 오프 상태로 되며, A 노드가 로우 레벨로 천이된다. 따라서, A 노드가 로우 레벨로 되면, 상기 퓨즈 테스트 신호(FTJ)는 제 1, 제 2 인버터에 의해 A 노드와 동일한 상태의 로우 레벨 상태를 유지하게 된다.
도 3b와 같이, 퓨즈가 컷팅하였을 때, 즉 퓨즈의 제 1 단자와 제 2 단자가 끊겨, 상기 피모스 트랜지스터는 오프된 것처럼 회로는 동작한다.
따라서, 퓨즈의 제 2 단자인 상기 A 노드가 상기 제 1 인버터와 제 4 앤모스 트랜지스터로 구성된 래치에 의해 로우 레벨로 고정되어, 상기 퓨즈 테스트 신호가 로우 레벨로 고정된다.
그러나, 상기와 같은 종래의 기준 전압의 트리밍 회로는 다음과 같은 문제점이 있다.
현재 사용하고 기준 전압의 트리밍 회로는 퓨즈를 컷팅하였을 때는 입력 신호 변화에 따라 트리밍하는 기능을 하지 못하기 때문에 미리 퓨즈를 컷팅하기 전에 트리밍될 전압을 체크하기 위해 사용하는 회로이다.
이를 위해 ,테스트 신호를 하이 레벨 신호로 인가시켜 피모스 트랜지스터를 오프시킴으로써, 퓨즈가 끊긴 것처럼 동작시켜 이 때의 기준 전압을 측정하여 미리 그 전압이 얼마인지를 예측하는 것이다.
따라서, 이들 회로는 패키징한 후에 칩을 분석할 경우에는 기준 전압 레벨을 트리밍하여 분석할 수 없다는 것을 의미한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 트리밍 블록마다 인에이블 신호를 인가함으로써, 상기 인에이블 신호가 퓨즈가 끊긴 후에도 조절 신호로 동작하도록 하여 패키징 이후에도 기준 전압의 트리밍이 가능하게 한 기준 전압 트리밍 회로를 제공하는 데, 그 목적이 있다.
도 1은 종래의 기준 전압의 트리밍 회로를 나타낸 블록도
도 2는 도 1의 제 1 트리밍 블록을 나타낸 회로도
도 3a 및 도 3b는 도 2의 신호 인가에 따른 타이밍도
도 4는 본 발명의 기준 전압의 트리밍 회로를 나타낸 블록도
도 5는 도 4의 제 1 트리밍 블록을 나타낸 회로도
도 6a 내지 도 6b는 도 5의 신호 인가에 따른 타이밍도
도면의 주요 부분에 대한 부호 설명
TEST : 테스트 신호 INT : 초기화 신호
EN : 인에이블 신호 FTJ : 퓨즈 테스트 신호
FTJB : 퓨즈 테스트 바 신호 트리밍_0 ∼ 트리밍_N : 트리밍 신호
상기와 같은 목적을 달성하기 위한 본 발명의 기준 전압 트리밍 회로는 테스트 신호, 초기화 신호, 인에이블 신호를 인가받아 퓨즈 테스트 신호와 퓨즈 테스트 바 신호를 출력하는 트리밍 블록이 N+1개로 구현된 트리밍부와, 상기 각 트리밍 블록으로부터 퓨즈 테스트 신호 및 퓨즈 테스트 바 신호를 인가받아 선택적인 트리밍 신호를 출력하는 디코더와, 상기 트리밍 신호를 인가받아 전원 전압의 선택적인 전압 분배 값을 기준 전압으로 출력하는 기준 전압 발생부로 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 기준 전압 트리밍 회로를 상세히 설명하면 다음과 같다.
도 4는 본 발명의 기준 전압의 트리밍 회로를 나타낸 블록도이다.
도 4와 같이, 본 발명의 기준 전압 트리밍 회로는 종래의 기준 전압 트리밍 회로에 패키징 이후에도 테스트를 할 수 있도록 회로를 변경한다.
따라서, 패키징 상태를 나타내는 인에이블 신호(EN)를 추가하여, 퓨즈가 컷팅되기 전에는 종래 기준 전압 트리밍 회로와 동일하게 기능하도록 인에이블 신호(EN)를 로우 상태로 유지하였고, 패키징 상태에는 상기 인에이블 신호(EN)를 하이 레벨로 천이하여 퓨즈 컷팅과 무관하게 동작하도록 한다.
상기 기준 전압 트리밍 회로는 테스트 신호(TEST), 초기화 신호(INIT), 인에이블 신호(EN)를 인가받아 퓨즈 테스트 신호(FTJ)와 퓨즈 테스트 바 신호(FTJB)를 출력하는 트리밍 블록이 N+1개로 구현된 트리밍부와, 상기 각 트리밍 블록으로부터 퓨즈 테스트 신호 및 퓨즈 테스트 바 신호를 인가받아 선택적인 트리밍 신호를 출력하는 디코더와, 상기 트리밍 신호를 인가받아 전원 전압(Vdd)의 선택적인 전압 분배 값을 기준 전압으로 출력하는 기준 전압 발생부로 구성된다.
도 5는 도 4의 제 1 트리밍 블록을 나타낸 회로도이다.
도 5와 같이, 상기 트리밍부의 제 1 트리밍 블록은, 제 1, 제 2 단자로 이루어진 퓨즈와, 테스트 신호(TEST)에 의해 제어되며, 전원 전압(Vdd)단과 퓨즈 제 1 단자 사이에 연결된 피모스 트랜지스터와, 초기화 신호(INIT)에 의해 제어되며, 상기 퓨즈 제 2 단자인 B 노드에 연결된 제 1 앤모스 트랜지스터와, 전원 전압(Vdd)에 의해 제어되며, 상기 제 1 앤모스 트랜지스터와 접지 전압(Vss) 사이에 직렬로 연결된 제 2, 제 3 앤모스 트랜지스터와, 상기 퓨즈 제 2 단자의 출력을 반전하는 제 1 인버터와, 상기 제 1 인버터의 출력에 제어되며, 상기 퓨즈 제 2 단자인 B노드와 접지 전압(Vss) 사이에 연결된 제 4 앤모스 트랜지스터와, 인에이블 신호(EN)와 테스트 신호(TEST)가 논리곱 반전하는 제 1 낸드 게이트와, 상기 제 1 인버터의 출력과 상기 제 1 낸드 게이트의 출력을 논리곱 반전하여 퓨즈 테스트 신호(FTJ)를 출력하는 제 2 낸드 게이트와, 상기 제 2 낸드 게이트의 출력을 반전하여 퓨즈 테스트 바 신호(FTJB)를 출력하는 제 2 인버터로 구성된다.
도 6a 내지 도 6b는 도 5의 신호 인가에 따른 타이밍도이다.
테스트 신호(TEST)를 정상 동작일 때는 로우 레벨로 유지하다 테스트 동작 모드로 전환할 때 하이 레벨로 상기 테스트 신호(TEST)를 천이한다.
테스트 시 N+1개의 트리밍 블록 중 하나의 트리밍 블록에만 하이 레벨의 테스트 신호(TEST)를 인가함을 특징으로 한다.
이 때, 상기 테스트 신호(TEST)가 각각 로우 레벨 상태와 하이 레벨 상태일 때 B 노드와 퓨즈 테스트 신호(FTJ)를 검증하기 위해 각각의 경우 펄스 파형인 초기화 신호(INIT)를 인가한다.
여기서의 퓨즈 테스트 바 신호(FTJB)는 상기 퓨즈 테스트 신호(FTJ)를 반전시킨 신호이다.
또한, 여기서의 인에이블 신호(EN)는 패키징이 되어있지 않을 때는 로우 레벨 상태를 유지하고, 패키징을 완료하였을 때는 하이 레벨로 천이하는 신호이다.
먼저, 도 6a와 같이, 퓨즈가 컷팅되지 않은 상태를 살펴보면 다음과 같다.
테스트 신호(TEST)가 로우 레벨 상태를 유지하는 정상 상태에서는 B 노드는 하이 레벨 상태를 유지한다. 따라서, 제 1 인버터의 출력은 로우 레벨이 되며, 이로 인해 제 2 낸드 게이트 출력인, 퓨즈 테스트 신호(FTJ)는 하이 레벨로 출력된다.
상기 테스트 신호(TEST)가 하이 레벨 상태로 천이하는 테스트 동작 모드로 전환하게 되면, 상기 피모스 트랜지스터는 오프 상태가 되어, 상기 B노드는 접지 전압(Vss)단에 연결된 형태로 로우 레벨 상태로 천이한다. 따라서, 이 때, 제 1 인버터의 출력은 하이 레벨이 되며, 이 때의 퓨즈 테스트 신호(FTJ) 값은 제 2 낸드게이트로 인가되는 제 1 낸드 게이트 출력 값에 의해 결정된다.
그런데, 여기서 제 1 낸드 게이트에 인가되는 입력 신호는 인에이블 신호(EN)와 테스트 신호(TEST), 2개의 신호이며, 이 때, 상기 테스트 신호(TEST)는 하이 레벨로 결정된 신호이다. 결국 인에이블 신호(EN)에 의해 상기 제 1 낸드 게이트의 출력, 제 2 낸드 게이트의 출력, 즉 퓨즈 테스트 신호(FTJ)가 결정되는 데, 상기 인에이블 신호(EN)가 하이 레벨일 때는 상기 퓨즈 테스트 신호(FTJ)는 하이 레벨, 그렇지 않을 경우는 상기 퓨즈 테스트 신호(FTJ)는 로우 레벨로 출력되는 것이다.
결국, 테스트 동작 모드를 패키징되지 않은 경우에 진행하였을 때는 퓨즈 테스트 신호(FTJ)는 로우 레벨, 패키징되었을 경우 진행하였을 때는 상기 퓨즈 테스트 신호(FTJ)는 하이 레벨로 출력되는 셈이다.
여기서, 종래 기준 전압 트리밍 회로와 달리 상기 B 노드가 하이 레벨로 변경되지만, 결국, 이 신호는 디코딩되어질 신호이기 때문에 코딩의 방법을 조정하면, 종래 기준 전압의 트리밍 회로와 동일하게 동작시킬 수 있다.
상기 도 6a에서 나타낸 타이밍도는 테스트 상태와 패키징 완료 상태를 동시에 나타낸 것으로, 정상 동작에서 바로 패키징 완료 상태로 전환되는 것을 의미한다. 따라서, 퓨즈가 컷팅되지 않고, 로우 레벨로 인가되었던 테스트 신호(TEST)의 하이 레벨 천이를 상기 인에이블 신호(EN)의 하이 레벨로의 천이를 동시에 진행한 것이다.
두 번째로, 도 6b와 같이, 퓨즈를 컷팅하였을 때를 살펴보면 다음과 같이 기준 전압의 회로가 동작함을 알 수 있다.
퓨즈를 컷팅하였을 때는 상기 B노드는 테스트 신호(TEST)가 로우 레벨을 나타내든, 하이 레벨 상태를 나타내든, 피모스 트랜지스터가 오프 상태임과 같은 상태로 인식하여 로우 레벨 상태를 유지한다.
따라서, 상기 제 1 인버터는 하이 레벨을 유지하게 되고, 실제로 퓨즈 테스트 신호(FTJ)는 상기 인에이블 신호(EN)에 의해 결정되게 되는 것이다.
즉, 퓨즈 테스트 신호(FTJ)는 패키징되지 않았을 때(인에이블 신호(EN)가 로우 레벨을 유지)는 로우 레벨 상태를 나타내고, 패키징 완료되었을 때는 하이 레벨로 천이되게 되는 것이다.
상기 도 6b에서 나타낸 타이밍도는 테스트 상태와 패키징 완료 상태를 동시에 나타낸 것으로, 정상 동작에서 바로 패키징 완료 상태로 전환되는 것을 의미한다. 따라서, 퓨즈가 컷팅되었을 때, 로우 레벨로 인가되었던 테스트 신호(TEST)의 하이 레벨 천이와 상기 인에이블 신호(EN)의 하이 레벨로의 천이를 동시에 진행한 것이다.
본 발명의 트리밍 블록의 출력 신호인 퓨즈 테스트 신호(FTJ)의 출력 값은 상기 인에이블 신호(EN)가 인가됨에 의해 패키징 상태에서도 테스트를 할 수 있게 되는 것이다.
즉, 퓨즈 테스트 신호(FTJ)의 출력 값을 입력 신호에 대한 변화로 살펴보면, 상기 퓨즈를 컷팅하지 않았을 때는 상기 테스트 신호(TEST)를 로우 레벨로 인가하여 B 노드가 하이 레벨인 상태를 유지하였을 때 퓨즈 테스트 신호(FTJ)는 하이 레벨 상태를 유지하며 또는 퓨즈 컷팅 여부와 상관없이 상기 인에이블 신호(EN)와 테스트 신호(TEST)가 모두 하이 레벨 상태일 때에 퓨즈 테스트 신호(TEST)는 하이 레벨 상태를 유지한다.
결국, 패키징을 완료한 후에는 테스트 동작 모드임을 결정하는 신호인 테스트 신호(TEST)를 하이 레벨로 하고, 패키징 상태를 나타내는 인에이블 신호(EN)를 하이 레벨로 하여, 퓨즈 테스트 신호(FTJ)를 로우 레벨에서 하이 레벨로 변화시켜 디코딩 경로를 다르게 함으로써, 기준 전압의 트리밍 레벨을 변화시켜 테스트 동작을 진행하는 것이다.
상기와 같은 본 발명의 기준 전압의 트리밍 회로는 다음과 같은 효과가 있다.
첫째, 패키징 분석시 이미 퓨즈가 끊어져 있을지라도 인에이블 신호를 인가하여 기준 전압을 계측자가 원하는 만큼 변화 또는 가변시킬 수 있다.
즉, 일반적으로 패키징 상태에서는 이미 웨이퍼 상태에서 전압 트리밍을 하였기 때문에 일부 트리밍 회로의 퓨즈가 이미 끊어져 있을 것이다. 종래 기준 전압의 트리밍 회로에서는 이미 끊어져 있는 퓨즈 때문에 패키징 상태에서는 다시 전압을 트리밍할 수 없었으나, 인에이블 신호를 인가함으로써, 본 발명의 기준 전압 트리밍 회로는 이를 가능하게 한다.
둘째, 패키징 전에는 테스트 신호로써, 패키징 후에는 인에이블 신호로써, 디코더로 인가되는 퓨즈 테스트 신호를 변화시킴으로써, 원하는 레벨의 기준 전압레벨의 전압 분배에 따른 트리밍이 가능할 수 있다.

Claims (4)

  1. 테스트 신호, 초기화 신호, 인에이블 신호를 인가받아 퓨즈 테스트 신호와 퓨즈 테스트 바 신호를 출력하는 트리밍 블록이 N+1개로 구현된 트리밍부;
    상기 각 트리밍 블록으로부터 퓨즈 테스트 신호 및 퓨즈 테스트 바 신호를 인가받아 선택적인 트리밍 신호를 출력하는 디코더;
    상기 트리밍 신호를 인가받아 전원 전압의 선택적인 전압 분배 값을 기준 전압으로 출력하는 기준 전압 발생부로 구성됨을 특징으로 하는 기준 전압 트리밍 회로.
  2. 제 1항에 있어서, 상기 트리밍부의 제 1 트리밍 블록은,
    제 1, 제 2 단자로 이루어진 퓨즈와,
    테스트 신호에 의해 제어되며, 전원 전압단과 퓨즈 제 1 단자 사이에 연결된 피모스 트랜지스터와,
    초기화 신호에 의해 제어되며, 상기 퓨즈 제 2 단자에 연결된 제 1 앤모스 트랜지스터와,
    전원 전압에 의해 제어되며, 상기 제 1 앤모스 트랜지스터와 접지 전압 사이에 직렬로 연결된 제 2, 제 3 앤모스 트랜지스터와,
    상기 퓨즈 제 2 단자의 출력을 반전하는 제 1 인버터와,
    상기 제 1 인버터의 출력에 제어되며, 상기 퓨즈 제 2 단자와 접지 전압 사이에 연결된 제 4 앤모스 트랜지스터와,
    인에이블 신호와 테스트 신호가 논리곱 반전하는 제 1 낸드 게이트와,
    상기 제 1 인버터의 출력과 상기 제 1 낸드 게이트의 출력을 논리곱 반전하여 퓨즈 테스트 신호를 출력하는 제 2 낸드 게이트와,
    상기 제 2 낸드 게이트의 출력을 반전하여 퓨즈 테스트 바 신호를 출력하는 제 2 인버터로 구성됨을 특징으로 하는 기준 전압 트리밍 회로.
  3. 제 1항에 있어서, 상기 인에이블 신호는 로우 레벨 상태를 유지하다 패키지 상태일 때 하이 레벨로 전환함을 특징으로 하는 기준 전압 트리밍 회로.
  4. 제 1항에 있어서, 테스트 시 N+1개의 트리밍 블록 중 하나의 트리밍 블록에만 하이 레벨의 테스트 신호를 인가함을 특징으로 하는 기준 전압 트리밍 회로.
KR1020010037094A 2001-06-27 2001-06-27 기준 전압의 트리밍 회로 KR20030001742A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010037094A KR20030001742A (ko) 2001-06-27 2001-06-27 기준 전압의 트리밍 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010037094A KR20030001742A (ko) 2001-06-27 2001-06-27 기준 전압의 트리밍 회로

Publications (1)

Publication Number Publication Date
KR20030001742A true KR20030001742A (ko) 2003-01-08

Family

ID=27711512

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010037094A KR20030001742A (ko) 2001-06-27 2001-06-27 기준 전압의 트리밍 회로

Country Status (1)

Country Link
KR (1) KR20030001742A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100784006B1 (ko) * 2005-08-16 2007-12-07 주식회사 하이닉스반도체 반도체 메모리 소자의 기준 전압 발생 회로
KR100968158B1 (ko) * 2008-12-23 2010-07-06 주식회사 하이닉스반도체 기준전압 트리밍회로

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100784006B1 (ko) * 2005-08-16 2007-12-07 주식회사 하이닉스반도체 반도체 메모리 소자의 기준 전압 발생 회로
KR100968158B1 (ko) * 2008-12-23 2010-07-06 주식회사 하이닉스반도체 기준전압 트리밍회로

Similar Documents

Publication Publication Date Title
US5657280A (en) Defective cell repairing circuit and method of semiconductor memory device
KR0144711B1 (ko) 반도체 메모리장치의 테스트 제어회로 및 방법
KR970010645B1 (ko) 집적반도체 기억장치의 용장성 디코더
US20050122142A1 (en) Circuit for controlling internal supply voltage driver
US5610865A (en) Semiconductor memory device with redundancy structure
US5907514A (en) Circuit and method for controlling a redundant memory cell in an integrated memory circuit
KR100543912B1 (ko) 안티퓨즈를 이용하여 동작 타이밍 조절이 가능한 반도체장치
US7525863B2 (en) Logic circuit setting optimization condition of semiconductor integrated circuit regardless of fuse cut
KR20030001742A (ko) 기준 전압의 트리밍 회로
KR100266665B1 (ko) 반도체 메모리의 퓨즈 리페어회로
KR100506191B1 (ko) 플래쉬 메모리 소자에서의 트림 비트 신호 생성 회로
US6753718B2 (en) Auto fusing circuit
KR100464945B1 (ko) 내부전압 레벨 트리밍 발생 장치의 퓨즈셋 박스
US6459637B1 (en) Zero margin enable controlling apparatus and method of sense amplifier adapted to semiconductor memory device
KR100191775B1 (ko) 반도체 메모리 장치의 리페어 정보 저장 및 검출 회로
KR100351918B1 (ko) 기준전압 발생회로
KR100480906B1 (ko) 반도체 메모리 소자의 리페어 회로
KR19990002136A (ko) 어드레스 천이 검출회로
KR100243018B1 (ko) 테스트 모드 회로
KR100244494B1 (ko) 번인전압 제어회로
KR100505393B1 (ko) 출력위상 선택이 가능한 칩 인에이블 버퍼
KR100771533B1 (ko) 퓨즈 컷팅 회로
KR100245274B1 (ko) Sram 장치의 리던던트 프리디코더 회로
KR100244497B1 (ko) 씨모스 트리밍회로
KR100253648B1 (ko) 반도체메모리장치의입출력구동회로

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination