CN109671464B - 存储器模块、操作其的方法和存储器模块的测试系统 - Google Patents

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Abstract

存储器模块包括半导体存储器设备、电源管理集成电路(PMIC)和控制设备。安装在电路板上的半导体存储器设备基于电源电压操作。安装在电路板上的PMIC生成电源电压，向半导体存储器设备提供电源电压，并存储与在测试模式下半导体存储器设备正常操作时的电源电压的最小电平相关联的修调控制码。在测试模式期间，PMIC调整电源电压的电平，使用调整的电源电压测试半导体存储器设备，并基于测试结果存储调整控制码。控制设备基于从外部设备接收的第一控制信号来控制PMIC。

Description

存储器模块、操作其的方法和存储器模块的测试系统
相关申请的交叉引用
本申请要求于2017年10月13日向韩国知识产权局(KIPO)提交的韩国专利申请第10-2017-0133117号的优先权，其公开内容通过引用整体并入本文。
技术领域
本发明构思的示例性实施例涉及存储器设备，并且更具体地，涉及存储器模块、操作存储器模块的方法以及存储器模块的测试系统。
背景技术
半导体存储器可以是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等半导体实现的存储器设备。半导体存储器设备通常分为易失性存储器设备和非易失性存储器设备。
易失性存储器设备指的是当电源关闭时存储的数据丢失的存储器设备。另一方面，非易失性存储器设备指的是当电源关闭时保持存储的数据的存储器设备。由于作为一种易失性存储器设备的动态随机存取存储器(DRAM)具有高访问速度，因此DRAM被广泛用作计算系统的工作存储器、缓冲存储器、主存储器等。因为DRAM存储器单元通常包括电容器和晶体管，所以难以减小其单元尺寸。因此，可能难以在有限的区域内实现高容量DRAM。对于高容量，可以以存储器模块的形式提供多个DRAM。
发明内容
根据本发明构思的示例性实施例，一种存储器模块，包括：多个半导体存储器设备、电源管理集成电路(PMIC)和控制设备。所述多个半导体存储器设备安装在电路板上，并基于电源电压操作。安装在电路板上的PMIC使用输入电压生成电源电压，向所述多个半导体存储器设备提供电源电压，并且存储与第一目标电平相关联的修调控制码，所述第一目标电平与当所述多个半导体存储器设备在测试模式下正常操作时的电源电压的最小电平相对应。在测试模式期间，PMIC调整电源电压的电平，使用调整的电源电压测试半导体存储器设备，并且基于测试的结果存储修调控制码。所述控制设备响应于从外部设备接收的第一控制信号来控制PMIC。
根据本发明构思的示例性实施例，在一种操作存储器模块的方法中，所述存储器模块包括安装在电路板上的多个半导体存储器设备和安装在所述电路板上的电源管理集成电路(PMIC)，所述电源管理集成电路向所述多个半导体存储器设备提供电源电压，存储器模块被指示进入测试模式，与电源电压的电平相关联的修调控制码被重置，在电源电压的第一电平测试所述多个半导体存储器设备，以及基于利用调整的电源电压测试所述多个半导体存储器设备的结果，调整电源电压的电平。
根据本发明构思的示例性实施例，一种存储器模块的测试系统，包括：存储器模块和自动测试装备(ATE)。所述存储器模块包括安装在电路板上的多个半导体存储器设备和安装在电路板上的电源管理集成电路(PMIC)，其中PMIC被配置为向所述多个半导体存储器设备提供电源电压。所述ATE测试所述多个半导体存储器设备。所述存储器模块还包括控制设备，以响应于从所述ATE接收的控制信号来控制所述PMIC。PMIC使用输入电压生成电源电压，向所述多个半导体存储器设备提供电源电压，通过在测试模式下调整电源电压的电平来测试所述多个半导体存储器设备，并且存储与在所述多个半导体存储器设备正常操作时电源电压的最小电平相关联的修调控制码。
附图说明
通过参考附图详细描述本发明构思的示例性实施例，将更清楚地理解本发明构思的上述和其他特征。
图1是示出了根据本发明构思的示例性实施例的存储器系统的框图。
图2是示出了根据本发明构思的示例性实施例的图1的存储器模块的框图。
图3是示出了根据本发明构思的示例性实施例的图2的半导体存储器设备的框图。
图4示出了根据本发明构思的示例性实施例的图3的半导体存储器设备中的第一存储体阵列。
图5是示出了根据本发明构思的示例性实施例的图1的存储器模块中的电源管理集成电路(PMIC)的框图。
图6是示出了根据本发明构思的示例性实施例的图5的电压调节器的电路图。
图7是示出了根据本发明构思的示例性实施例的图5的PMIC中的电压修调电路的电路图。
图8是示出了根据本发明构思的示例性实施例的图7的修调控制电路中的非易失性存储装置的框图。
图9示出了根据本发明构思的示例性实施例的存储器模块的测试系统。
图10是示出根据本发明构思的示例性实施例的图1或图9中的控制设备的框图。
图11至图13示出了根据本发明构思的示例性实施例的测试模式下的图2的存储器模块的操作。
图14是示出了根据本发明构思的示例性实施例的图1的存储器模块的框图。
图15是示出了根据本发明构思的示例性实施例的操作存储器模块的方法的流程图。
图16是示出了根据本发明构思的示例性实施例的PMIC的框图。
图17是示出了根据本发明构思的示例性实施例的具有四级存储器模块的存储器系统的框图。
图18是示出了根据本发明构思的示例性实施例的包括存储器模块的移动系统的框图。
具体实施方式
本发明构思的示例性实施例提供了一种能够提高性能并提高良品率(yield)的存储器模块。
本发明构思的示例性实施例提供了一种操作能够提高性能并提高良品率的存储器模块的方法。
本发明构思的示例性实施例提供了一种能够提高性能并提高良品率的存储器模块的测试系统。
以下将参考附图更全面地描述本发明构思的示例性实施例。贯穿本申请，相同的附图标记可以指代相同的元件。
图1是示出根据本发明构思的示例性实施例的存储器系统的框图。
参考图1，存储器系统10包括主机20和存储器模块100。主机20可包括存储器控制器25。
存储器模块100可以包括控制设备110(例如，注册时钟驱动器(RCD)，RCD在下文中可以称为控制设备)、串行存在检测(SPD)180、半导体存储器设备200、和电源管理集成电路(PMIC)500。
在存储器控制器25的控制下，控制设备110可以控制半导体存储器设备200和PMIC500。例如，控制设备110可以从存储器控制器25接收地址ADDR、命令CMD和时钟信号CLK。响应于所接收的信号，控制设备110可以控制半导体存储器设备200，使得通过数据信号DQ和数据选通信号DQS接收的数据被写入半导体存储器设备200，或存储在半导体存储器设备200中的数据通过数据信号DQ和数据选通信号DQS输出。例如，控制设备110可以将来自存储器控制器25的地址ADDR、命令CMD和时钟信号CLK发送到半导体存储器设备200。
半导体存储器设备200可以在控制设备110的控制下写入通过数据信号DQ和数据选通信号DQS接收的数据。替代地，半导体存储器设备200可以在控制设备110的控制下通过数据信号DQ和数据选通信号DQS输出写入的数据。例如，半导体存储器设备200可以包括易失性存储器设备，诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)等。例如，半导体存储器设备200可以包括基于DRAM的易失性存储器设备。例如，半导体存储器设备200可以包括双倍数据速率5(DDR5)SDRAM。
SPD 180可以是可编程只读存储器(例如，电可擦除可编程只读存储器(EEPROM))。SPD 180可以包括存储器模块100的初始信息或设备信息DI。在本发明构思的示例性实施例中，SPD 180可以包括初始信息或设备信息DI，诸如存储器设备100的模块形式、模块配置、存储容量、模块类型、执行环境等。当启动包括存储器模块100的存储器系统10时，主机20可以从SPD 180读取设备信息DI并且可以基于设备信息DI识别存储器模块100。主机20可以基于来自SPD 180的设备信息DI来控制存储器模块100。例如，主机20可以基于来自SPD 180的设备信息DI识别包括在存储器模块100中的半导体存储器设备200的类型。
在本发明构思的示例性实施例中，SPD 180可以通过串行总线与主机20通信。例如，主机20可以通过串行总线与SPD 180交换信号。SPD 180还可以通过串行总线与控制设备110通信。串行总线可以包括2线串行总线，诸如内部集成电路(I2C)、系统管理总线(SMBus)、电源管理总线(PMBus)、智能平台管理接口(IPMI)、管理组件传输协议(MCTP)等中的至少一个。
控制设备110可以通过第二控制信号CTL2控制PMIC 500，并且可以通过第三控制信号CTL3控制半导体存储器设备200。第三控制信号CTL3可以包括地址ADDR、命令CMD和时钟信号CLK。下面将参考图9描述第一控制信号CTL1。
PMIC 500可以接收输入电压VIN，基于输入电压VIN生成电源电压VDD，并且将电源电压VDD提供给半导体存储器设备200。半导体存储器设备200可以基于电源电压VDD操作。
PMIC 500在测试模式中调整电源电压VDD的电平的同时，PMIC 500可以存储与半导体存储器设备200正常操作的电源电压VDD的最小电平相关联的修调控制码(trimmingcontrol code)。PMIC 500在正常模式下生成具有与存储的修调控制码相关联的最小电平的电源电压VDD，并将生成的电源电压VDD提供给半导体存储器设备200。由于半导体存储器设备200基于具有通过测试确定的电平的电源电压VDD而操作，因此可以提高存储器模块100的良品率和性能。
图2是示出了根据本发明构思的示例性实施例的图1的存储器模块的框图。
参考图2，存储器模块100包括设置(或安装)在电路板101中的控制设备110、多个半导体存储器设备201a～201e、202a～202e、203a～203e和204a～204e、多个数据缓冲器141～145和151～155、模块电阻单元160和170、以及PMIC 500。
这里，电路板101可以是在第一方向D1的第一边缘部分103和第二边缘部分105之间沿垂直于第一方向D1的第二方向D2延伸的印刷电路板。控制设备110可以设置在电路板101的中心。多个半导体存储器设备201a～201e、202a～202e、203a～203e和204a～204e可以在控制设备110和第一边缘部分103之间、以及在控制设备110和第二边缘部分105之间以多个行布置。在这种情况下，半导体存储器设备201a～201e和202a～202e可以在控制设备110和第一边缘部分103之间沿着多个行布置。半导体存储器设备203a～203e和204a～204e可以在控制设备110和第二边缘部分105之间沿着多个行布置。
半导体存储器设备201a～201e和202a～202e的一部分可以是纠错码(ECC)存储器设备。ECC存储器设备可以执行生成关于要在存储器单元处写入的数据的奇偶校验位的ECC编码操作、以及校正在从存储器单元读取的数据中发生的错误的ECC解码操作。
多个半导体存储器设备201a～201e、202a～202e、203a～203e和204a～204e中的每一个可以通过用于接收/发送数据信号DQ和数据选通信号DQS的数据传输线，耦合以对应于数据缓冲器141～145和151～155中的一个。
控制设备110可以通过命令/地址传输线161向半导体存储器设备201a～201e提供命令/地址信号，并且可以通过命令/地址传输线163向半导体存储器设备202a～202e提供命令/地址信号。另外，控制设备110可以通过命令/地址传输线171向半导体存储器设备203a～203e提供命令/地址信号，并且可以通过命令/地址传输线173向半导体存储器设备204a～204e提供命令/地址信号。
命令/地址传输线161和163可以共同连接到设置为与第一边缘部分103邻近的模块电阻单元160，并且命令/地址传输线171和173可以共同连接到设置为与第二边缘部分105邻近的模块电阻单元170。
模块电阻单元160和170中的每一个可以包括连接到端接电压Vtt的端接电阻器Rtt/2。在这种情况下，模块电阻单元160和170的布置可以减少模块电阻单元的数量，从而减小设置端接电阻器的面积。
另外，多个半导体存储器设备201a～201e、202a～202e、203a～203e和204a～204e中的每一个可以是DDR5SDRAM。
SPD 180可以设置为与控制设备110邻近，并且PMIC 500可以设置在半导体存储器设备203e和第二边缘部分105之间。PMIC 500可以基于输入电压VIN生成电源电压VDD，并且可以将电源电压VDD提供给半导体存储器设备201a～201e、202a～202e、203a～203e和204a～204e。
尽管在图2中示出了PMIC 500被设置为与第二边缘部分105邻近，但是根据本发明构思的示例性实施例，PMIC 500可以设置在电路板101的中心部分中，以与控制设备110邻近。
图3是示出了根据本发明构思的示例性实施例的图2的半导体存储器设备的框图。
参考图3，半导体存储器设备201a可以包括控制逻辑电路210、地址寄存器220、存储体(bank)控制逻辑230、行地址复用器(RA MUX)240、列地址锁存器(CA LATCH)250、行解码器260、列解码器270、存储器单元阵列300、读出放大器单元285、输入/输出(I/O)门控电路290、数据输入/输出(I/O)缓冲器295、刷新计数器245和ECC引擎410。
存储器单元阵列300可以包括第一存储体阵列310至第八存储体阵列380。行解码器260可以包括分别耦合到第一存储体阵列310至第八存储体阵列380的第一存储体行解码器260a到第八存储体行解码器260h，列解码器270可以包括分别耦合到第一存储体阵列310至第八存储体阵列380的第一存储体列解码器270a至第八存储体列解码器270h，并且读出放大器单元285可以包括分别耦合到第一存储体阵列310至第八存储体阵列380的第一存储体读出放大器285a至第八存储体读出放大器285h。第一存储体阵列310至第八存储体阵列380、第一存储体行解码器260a至第八存储体行解码器260h、第一存储体列解码器270a至第八存储体列解码器270h、以及第一存储体读出放大器285a至第八存储体读出放大器285h可以形成第一存储体至第八存储体。第一存储体阵列310至第八存储体阵列380中的每一个可包括多个字线WL、多个位线BL、以及形成在字线WL和位线BL的交叉点处的多个存储器单元MC。
尽管图3中示出了半导体存储器设备201a包括8个存储体，但是半导体存储器设备201a可以包括任意数量的存储体。
地址寄存器220可以从控制设备110接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220可以将所接收的存储体地址BANK_ADDR提供给存储体控制逻辑230，可以将所接收的行地址ROW_ADDR提供给行地址复用器240，并且可以将所接收的列地址COL_ADDR提供给列地址锁存器250。
存储体控制逻辑230可以响应于存储体地址BANK_ADDR来生成存储体控制信号。可以响应于存储体控制信号激活对应于存储体地址BANK_ADDR的第一存储体行解码器260a至第八存储体行解码器260h中的一个，并且可以响应于存储体控制信号激活对应于存储体地址BANK_ADDR的第一存储体列解码器270a至第八存储体列解码器270h中的一个。
行地址复用器240可以从地址寄存器220接收行地址ROW_ADDR，并且可以从刷新计数器245接收刷新行地址REF_ADDR。行地址复用器240可以选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址复用器240输出的行地址RA可以被应用于第一存储体行解码器260a至第八存储体行解码器260h。
第一存储体行解码器260a至第八存储体行解码器260h中的被激活的一个可以解码从行地址复用器240输出的行地址RA，并且可以激活与行地址RA对应的字线WL。例如，激活的存储体行解码器可以基于电源电压VDD生成字线驱动电压，并且可以将字线驱动电压施加到与行地址RA对应的字线WL中的一个。
列地址锁存器250可以从地址寄存器220接收列地址COL_ADDR，并且可以临时存储接收的列地址COL_ADDR。在本发明构思的示例性实施例中，在突发模式中，列地址锁存器250可以生成从接收的列地址COL_ADDR递增的列地址。列地址锁存器250可以将临时存储或生成的列地址应用于第一存储体列解码器270a至第八存储体列解码器270h。
第一存储体列解码器270a至第八存储体列解码器270h中的被激活的一个可以解码从列地址锁存器250输出的列地址COL_ADDR，并且可以控制I/O门控电路290输出与该列地址COL_ADDR对应的数据。
I/O门控电路290可以包括用于门控输入/输出数据的电路。I/O门控电路290还可以包括用于存储从第一存储体阵列310至第八存储体阵列380输出的数据的读取数据锁存器、以及用于将数据写入第一存储体阵列310至第八存储体阵列380的写入驱动器。
要从第一存储体阵列310至第八存储体阵列380中的一个读取的数据可以由耦合到要从其读取数据的一个存储体阵列的读出放大器来感测，并且可以存储在读取数据锁存器中。在ECC引擎410对数据执行ECC解码之后，可以经由数据I/O缓冲器295将存储在读取数据锁存器中的数据提供给存储器控制器25。要写入第一存储体阵列310至第八存储体阵列380中的一个的数据可以从存储器控制器25提供给数据I/O缓冲器295。ECC引擎410对提供给数据I/O缓冲器295的数据执行ECC编码，并且ECC引擎410将编码的数据提供给I/O门控电路290。
数据I/O缓冲器295在测试模式下从外部自动测试装备(ATE)接收测试样式(pattern)数据TP，将测试样式数据TP提供给I/O门控电路290，经由I/O门控电路290从存储器单元阵列300接收响应于测试样式数据TP的测试结果数据TR，并将测试结果数据TR提供给ATE。ATE将测试样式数据TP与测试结果数据TR进行比较，并基于比较结果确定半导体存储器设备201a是否在电源电压VDD的给定电平下正常操作。
控制逻辑电路210可以控制半导体存储器设备201a的操作。例如，控制逻辑电路210可以生成用于半导体存储器设备201a执行写入操作或读取操作的控制信号。控制逻辑电路210可以包括命令解码器211和模式寄存器212，命令解码器211解码通过控制设备110从存储器控制器25接收的命令CMD，模式寄存器212设定半导体存储器设备201a的操作模式。
例如，命令解码器211可以通过解码写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等来生成与命令CMD对应的控制信号。控制逻辑电路210可以生成控制信号DCTL以控制数据I/O缓冲器295的操作，并且可以将控制信号DCTL提供给数据I/O缓冲器295。
图4示出了根据本发明构思的示例性实施例的图3的半导体存储器设备的第一存储体阵列。
参考图4，第一存储体阵列310包括多个字线WL1～WL2m(其中m是大于2的自然数)、多个位线BL1～BL2n(其中n是大于2的自然数)、以及设置在字线WL1～WL2m与位线BL1～BL2n之间的交叉点附近的多个存储器单元MC。在本发明构思的示例性实施例中，多个存储器单元MC中的每一个可以包括DRAM单元结构。多个存储器单元MC所连接至的多个字线WL1～WL2m可以被称为第一存储体阵列310的行，并且多个存储器单元MC所连接至的多个位线BL1～BL2n可以被称为第一存储体阵列310的列。
图5是示出了根据本发明构思的示例性实施例的图1的存储器模块中的PMIC的框图。
参考图5，PMIC 500可以包括电压调节器510、第一低通滤波器560和电压修调电路600。
电压调节器510基于输入电压VIN生成输出电压VOUT，并在输出端子501处输出输出电压VOUT。第一低通滤波器560对输出电压VOUT的高频谐波分量进行滤波，并在输出节点NO处提供电源电压VDD。
第一低通滤波器560包括电感器L1和电容器C1。电感器L1耦合在输出端子501和输出节点NO之间。电容器C1耦合在输出节点NO和地电压VSS之间。电压调节器510通过反馈端子503接收电源电压VDD。电压调节器510通过连接端子505在第一节点N1处连接到电压修调电路600的连接端子601。
电压修调电路600可以响应于通过端子602来自控制设备110的第二控制信号CTL2，调整电源电压VDD的电平。例如，电压修调电路600可以通过端子603接收模式信号MS，可以通过端子604接收脉冲信号PLS，可以通过端子605接收向上/向下(up/down)信号UP/DN，并且可以通过端子606接收熔丝(fuse)控制信号FCTL。第二控制信号CTL2可以包括：模式信号MS、脉冲信号PLS、向上/向下信号UP/DN和熔丝控制信号FCTL。
图6是示出了根据本发明构思的示例性实施例的图5的电压调节器的电路图。
参考图6，电压调节器510可以包括锯齿波发生器511、脉冲宽度调制比较器512、第一栅极驱动器513和第二栅极驱动器514、p-沟道金属氧化物半导体(PMOS)晶体管521、n-沟道金属氧化物半导体(NMOS)晶体管522、第二低通滤波器531、参考电压发生器(BGR)532、误差放大器533和第一电阻器R1。
PMOS晶体管521包括接收输入电压VIN的源极、连接到第一栅极驱动器513的输出的栅极、以及连接到节点N11的漏极。NMOS晶体管522包括连接到节点N11的漏极、连接第二栅极驱动器514的输出的栅极、以及连接到地电压VSS的源极。输出电压VOUT在节点N11处通过输出端子501而提供。
第二低通滤波器531连接在节点N12和节点N13之间，并且包括并联连接在节点N12和节点N13之间的电容器C2和第二电阻器R2。电源电压VDD通过反馈端子503提供给第二低通滤波器531。第二低通滤波器531对电源电压VDD的高频谐波分量进行滤波，以提供经滤波电压VDDF。
误差放大器533放大来自参考电压发生器532的参考电压VREF与经滤波电压VDDF之间的电压差，以输出误差电压VER。误差放大器533具有用于接收参考电压VREF的正输入端子、用于接收经滤波电压VDDF的负输入端子、以及用于提供误差电压VER的输出端子。误差电压VER被提供给节点N14。
脉冲宽度调制比较器512比较误差电压VER和来自锯齿波发生器511的锯齿波，以输出具有与误差电压VER和锯齿波之间的电压差相对应的脉冲宽度的脉冲信号SPW。脉冲宽度调制比较器512包括：用于接收误差电压VER的负输入端子、用于接收锯齿波的正输入端子、以及用于提供脉冲信号SPW的输出端子。
第一栅极驱动器513响应于脉冲信号SPW驱动PMOS晶体管521，并且第二栅极驱动器514响应于脉冲信号SPW驱动NMOS晶体管522。因此，第一栅极驱动器513和第二栅极驱动器514互补地操作。节点N14通过第一电阻器R1连接到连接端子505。
图7是示出了根据本发明构思的示例性实施例的图5的PMIC中的电压修调电路的电路图。
参考图7，电压修调电路600包括修调控制电路620和修调电路610。
修调控制电路620在响应于第二控制信号CTL2增大或减小修调控制码TCC的值的同时生成修调控制码TCC，并存储与半导体存储器设备200正常操作的电源电压VDD的最小电平相关联的修调控制码TCC。修调控制电路620可以将修调控制码TCC提供给修调电路610。
修调电路610在第一节点N1处连接到电压调节器510，并且可以响应于修调控制码TCC调整电源电压VDD的电平。修调电路610可以通过调整误差电压VER的电平来调整电源电压VDD的电平。
修调控制电路620可以包括向上/向下计数器630、寄存器640、第一开关651、第二开关652、非易失性存储装置660和加法器655。非易失性存储器660可以用熔丝盒、反熔丝盒(anti-fuse box,AF盒)或EEPROM实现。
向上/向下计数器630通过端子604接收脉冲信号PLS，并基于脉冲信号PLS执行计数操作以输出计数输出信号COUT。向上/向下计数器630可以响应于通过端子605接收的向上/向下信号UP/DN来增大或减小计数输出信号COUT的值。
例如，向上/向下计数器630可以改变计数输出信号COUT的位，使得计数输出信号COUT的值增大或减小。向上/向下计数器630响应于启用的向上信号UP执行向上计数操作以增大计数输出信号COUT的值。向上/向下计数器630响应于启用的向下信号DN执行向下计数操作以减小计数输出信号COUT的值。
寄存器640连接到向上/向下计数器630并存储计数输出信号COUT。寄存器640可以连接到第一开关651和第二开关652。
第一开关651连接在寄存器640和加法器655之间，并且响应于通过端子603接收的模式信号MS，选择性地将寄存器640连接到加法器655。因此，第一开关651可以响应于模式信号MS选择性地向加法器655提供存储在寄存器640中的计数输出信号COUT。第二开关652连接在寄存器640和非易失性存储装置660之间，并且可以响应于通过端子606接收的熔丝控制信号FCTL，选择性地向非易失性存储装置660提供存储在寄存器640中的计数输出信号COUT。
当模式信号MS指定测试模式或训练模式时，第一开关651将寄存器640连接到加法器655。当模式信号MS指定正常模式时，第一开关651将寄存器640从加法器655断开。
当熔丝控制信号FCTL被启用时，第二开关652将寄存器640连接到非易失性存储装置660。非易失性存储装置660可以响应于启用的熔丝控制信号FCTL和第二开关652的连接，将存储在寄存器640中的计数输出信号COUT编程在其中的非易失性阵列中。
在测试模式下，加法器655可以向修调电路610提供存储在寄存器640中的计数输出信号COUT作为修调控制码TCC。当完成对半导体存储器设备200的测试并且计数输出信号COUT被编程在非易失性存储装置660中时，在正常模式下，加法器655可以向修调电路610提供被编程在非易失性存储装置660中的计数输出信号COUT作为第一修调控制码TCC1。
在存储器模块100的训练模式下，加法器655可以向修调电路610提供存储在寄存器640中的计数输出信号COUT和被编程在非易失性存储装置660中的计数输出信号COUT之和。
修调电路610包括多个修调电阻器TR1～TRk(其中k是大于2的自然数)和多个NMOS晶体管611～61k。修调电阻器TR1～TRk在第一节点N1处彼此并联连接，并且NMOS晶体管611～61k中的每个耦合在修调电阻器TR1～TRk中的相应一个与地电压VSS之间。NMOS晶体管611～61k中的NMOS晶体管611具有耦合到高电平电压VCC的栅极，并且其他NMOS晶体管612～61k的每个栅极可以接收修调控制码TCC的相应位。
参考图6和图7，例如，当向上/向下计数器630执行向上计数操作时，可以增大计数输出信号COUT中具有高电平的位数。因此，NMOS晶体管612～61k中的导通的NMOS晶体管的数量增大，并且第一节点N1处的误差电压VER的电平减小。当误差电压VER的电平减小时，脉冲信号SPW的宽度减小，并且第一栅极驱动器513可以增大PMOS晶体管521的导通定时，以增大输出电压VOUT的电平。当输出电压VOUT的电平增大时，电源电压VDD的电平增大。
例如，当向上/向下计数器630执行向下计数操作时，可以减少计数输出信号COUT中具有高电平的位数。因此，NMOS晶体管612～61k中的导通的NMOS晶体管的数量减少，并且第一节点N1处的误差电压VER的电平增大。当误差电压VER的电平增大时，脉冲信号SPW的宽度增大，并且第二栅极驱动器514可以增大NMOS晶体管522的导通定时以减小输出电压VOUT的电平。当输出电压VOUT的电平减小时，电源电压VDD的电平减小。
图8是示出了根据本发明构思的示例性实施例的图7的修调控制电路中的非易失性存储装置的框图。
参考图8，非易失性存储装置660包括非易失性阵列661和写入电路663。
非易失性阵列661是用于存储第一计数输出信号COUT1的非易失性存储器。非易失性阵列661响应于熔丝控制信号FCTL提供第一计数输出信号COUT1作为第一修调控制码TCC1。写入电路663是用于对非易失性阵列661进行编程的写入电路。写入电路663响应于熔丝控制信号FCTL将第一计数输出信号COUT1编程在非易失性阵列661中。
图9示出了根据本发明构思的示例性实施例的存储器模块的测试系统。
参考图9，测试系统15包括自动测试装备(ATE)30和存储器模块100。参考图1描述了存储器模块100的配置和操作，因此，在下文中将省略对存储器模块100的详细描述。
ATE 30在电源电压VDD的给定电平下向半导体存储器设备200提供测试样式数据TP，从半导体存储器设备200接收响应于测试样式数据TP的测试结果数据TR，并且基于测试样式数据TP和测试结果数据TR的比较结果，确定半导体存储器设备200的通过/失败(例如，测试结果)。
ATE 30可以向控制设备110提供指示半导体存储器设备200的通过/失败(测试结果)的第一控制信号CTL1。控制设备110对第一控制信号CTL1进行解码，并向PMIC 500提供反映测试结果的第二控制信号CTL2。如上所述，PMIC 500执行操作以响应于第二控制信号CTL2调整电源电压VDD的电平。
ATE 30向控制设备110提供的命令CMD可以指定测试模式或者可以指定测试的结束。
图10是示出根据本发明构思的示例性实施例的图1或图9中的控制设备的框图。
参考图10，控制设备110可包括脉冲发生器111、存储器管理单元(MMU)113和控制信号发生器115。
脉冲发生器111接收时钟信号CLK并基于时钟信号CLK生成脉冲信号PLS。MMU 113接收时钟信号CLK、命令CMD和地址ADDR，并将时钟信号CLK、命令CMD和地址ADDR中继(repeat)到半导体存储器设备200。控制信号发生器115接收指示测试结果的第一控制信号CTL1和命令CMD，对第一控制信号CTL1和命令CMD进行解码，并生成模式信号MS、向上/向下信号UP/DN和熔丝控制信号FCTL。控制设备110可以向PMIC 500提供模式信号MS、向上/向下信号UP/DN和熔丝控制信号FCTL，作为第二控制信号CTL2。
图11至图13示出了根据本发明构思的示例性实施例的测试模式下的图2的存储器模块的操作。
参考图2至图13，在测试模式下操作存储器模块100的方法中，其包括安装在电路板101上的PMIC 500和安装在电路板101上并基于从PMIC 500接收的电源电压VDD操作的多个半导体存储器设备200，ATE 30将命令CMD施加到控制设备110以激活存储器模块100的测试模式(S110)。控制信号发生器115重置向上/向下计数器630(S120)。
电压调节器510生成具有第一电平的第一电源电压VDD1，并将第一电源电压VDD1提供给半导体存储器设备200。第一电源电压VDD1可以是在半导体存储器设备200的规范中定义的典型电压。ATE 30测试在第一电源电压VDD1下操作的半导体存储器设备200(S130)。
ATE 30从在第一电源电压VDD1下操作的半导体存储器设备200接收测试结果数据TR，并确定是否全部半导体存储器设备200都通过第一电源电压VDD1下的测试(S140)。
当半导体存储器设备200中的至少一个未通过第一电源电压VDD1下的测试时(S140中的失败)，这意味着在半导体存储器设备200中的至少一个中电压裕度不足，控制设备110通过向上/向下信号UP/DN控制向上/向下计数器630以执行向上计数操作，使得电压调节器510生成其电平大于第一电源电压VDD1的电平的第二电源电压VDD2(S210)。ATE 30测试在第二电源电压VDD2下操作的半导体存储器设备200(S220)。
ATE 30从在第二电源电压VDD2下操作的半导体存储器设备200接收测试结果数据TR，并确定是否全部半导体存储器设备200都通过第二电源电压VDD2下的测试(S230)。
当全部半导体存储器设备200通过第二电源电压VDD2下的测试时(S230中的通过)，写入电路663将与第二电源电压VDD2相关联的计数输出信号COUT编程在非易失性阵列661中(S250)。
当半导体存储器设备200中的至少一个未通过第二电源电压VDD2下的测试时(S230中的失败)，控制设备110控制向上/向下计数器630以执行向上计数操作，使得第二电源电压VDD2的电平增大(S240)，并且重复以第二电源电压VDD2的增大的电平测试半导体存储器设备200。可以重复操作(S230和S240)，直到全部半导体存储器设备200都通过测试。
当全部半导体存储器设备200通过第一电源电压VDD1下的测试时(S140中的通过)，这意味着在全部半导体存储器设备200中电压裕度足够，控制设备110通过向上/向下信号UP/DN控制向上/向下计数器630执行向下计数操作，使得电压调节器510生成其电平小于第一电源电压VDD1的电平的第三电源电压VDD3(S310)。ATE 30测试在第三电源电压VDD3下操作的半导体存储器设备200(S320)。
ATE 30从在第三电源电压VDD3下操作的半导体存储器设备200接收测试结果数据TR，并确定是否全部半导体存储器设备200都通过第三电源电压VDD3下的测试(S330)。
当半导体存储器设备200中的至少一个未通过第三电源电压VDD3下的测试时(S330中的失败)，控制设备110控制向上/向下计数器630以执行向上计数操作，使得第三电源电压VDD3的电平增大(S350)，并且写入电路663将与第三电源电压VDD3的增大的电平相关联的计数输出信号COUT编程在非易失性阵列661中(S360)。
当全部半导体存储器设备200都通过第三电源电压VDD3下的测试时(S330中的通过)，这意味着在第三电源电压VDD3下全部半导体存储器设备200中的电压裕度足够，控制设备110通过向上/向下信号UP/DN控制向上/向下计数器630以执行向下计数操作，使得第三电源电压VDD3的电平减小(S340)，并重复在第三电源电压VDD3的减小的电平下测试半导体存储器设备200(S330)。可以重复操作(S340和S330)，直到半导体存储器设备200中的至少一个未通过测试。
根据本发明构思的示例性实施例，在测试模式下测试存储器模块100中的半导体存储器设备200，并且PMIC 500根据测试结果调整提供给半导体存储器设备200的电源电压VDD的电平。PMIC 500可以在其中的非易失性存储器661中编程与全部半导体存储器设备200正常操作的电源电压VDD的最小电平(例如，全部半导体存储器设备200通过电源电压VDD的最小电平下的测试)相关联的修调控制码TCC。
因此，当在半导体存储器设备200的至少一些中电压裕度不足时，PMIC500增大电源电压VDD的电平，使得全部半导体存储器设备200都通过测试，因此可以提高存储器模块100的良品率。另外，当全部半导体存储器设备200在电源电压VDD的给定电平下通过测试时，这意味着在全部半导体存储器设备200中电压裕度足够，PMIC 500减小电源电压VDD的电平，因此可以减小正常模式下的存储器模块100的功耗。
图14是示出了根据本发明构思的示例性实施例的图1的存储器模块的框图。
图14的存储器模块100a与图2的存储器模块100不同在于，存储器模块100a不包括向多个半导体存储器设备201a～201e、202a～202e、203a～203e和204a～204e发送数据信号DQ和数据选通信号DQS/从多个半导体存储器设备201a～201e、202a～202e、203a～203e和204a～204e接收数据信号DQ和数据选通信号DQS的数据缓冲器。存储器模块100a可以通过控制设备110向存储器控制器25或ATE 30发送数据信号DQ和数据选通信号DQS/从存储器控制器25或ATE 30接收数据信号DQ和数据选通信号DQS。
尽管图14中示出了PMIC 500被设置为与第二边缘部分105邻近，但是在本发明构思的示例性实施例中，PMIC 500可以设置在电路板101的中心部分中以与控制设备110邻近。
图15是示出根据本发明构思的示例性实施例的操作存储器模块的方法的流程图。
参考图1至图15，在操作存储器模块100的方法中，存储器模块100包括安装在电路板101上的PMIC 500和安装在电路板101上并且基于从PMIC500接收的电源电压VDD进行操作的多个半导体存储器设备200，第一修调控制码TCC1被编程在非易失性存储装置660中，其与基于在存储器模块100的测试模式下PMIC 500调整电源电压VDD的电平而全部半导体存储器设备200正常操作的电源电压VDD的最小电平(例如，当全部半导体存储器设备200通过测试时)相关联(S410)。
可以在制造存储器模块100的同时执行对存储器模块100的测试。操作S410可以对应于参考图11至图13描述的测试模式下的操作。
当完成存储器模块100的测试时，在第一修调控制码TCC1被编程在非易失性存储装置660中并且第一修调控制码TCC1被固定之后，在训练模式中(由存储器控制器25指示)，执行训练操作，用于搜索与在从电源电压VDD的第一目标电平操作半导体存储器设备200、并调整电源电压VDD的电平时电源电压VDD的最小电平对应的第二目标电平相关联的第二修调控制码TCC2。当全部半导体存储器设备200在电源电压VDD的第一目标电平下正常操作时，第二修调控制码TCC2的全部位可以具有低电平。
当半导体存储器设备200中的至少一些不正常操作时，PMIC 500调整修调控制码TCC，使得电源电压VDD的电平增大，并且PMIC 500将第二修调控制码TCC2存储在寄存器640中，其中第二修调控制码TCC2与全部半导体存储器设备200正常操作的第二目标电平相关联(S420)。
当存储器模块100退出训练模式时，电压调节器510根据与被编程在非易失性存储装置660中的第一修调控制码TCC1和存储在寄存器640中的第二修调控制码TCC2的总和对应的修调控制码TCC，生成电源电压VDD，并将生成的电源电压VDD提供给半导体存储器设备200以操作半导体存储器设备200(S430)。因此，半导体存储器设备200可以接收具有半导体存储器设备200正常操作的最小电平的电源电压VDD，并且可以基于接收的电源电压VDD而操作。
图16是示出根据本发明构思的示例性实施例的PMIC的框图。
参考图16，PMIC 500a包括电压调节器541、输入电路542、逻辑电路543、存储器551、接口553、控制设备555、开关调整器单元560和电压修调电路600a。开关调整器单元560可以包括第一开关调整器561至第四开关调整器564。
电压调节器541可以用低压降(LDO)调整器实现，可以接收对应于体电压(bulkvoltage)的第一输入电压VIN1，并且可以生成电源电压VDDA。电压调节器541可以将电源电压VDDA提供给逻辑电路543、存储器551、接口553和控制设备555，并且可以将电源电压VDDA提供给半导体存储器设备200。
输入电路542接收第二输入电压VIN2并将第二输入电压VIN2提供给第一开关调整器561至第四开关调整器564。第一开关调整器561和第二开关调整器562中的每一个基于第二输入电压VIN2生成电源电压VDD，第三开关调整器563基于第二输入电压VIN2生成电源电压VDDQ，并且第四开关调整器564基于第二输入电压VIN2生成高电源电压VPP。第二输入电压VIN2可以是大约12V。
逻辑电路543可以包括模数转换器、振荡器等。存储器551可以存储用于PMIC 500a的操作数据，并且接口553可以执行与电路板101上的控制设备110和外部设备的接口连接(interfacing)。控制设备555可以通过接口553与控制设备110通信。
电压修调电路600a可以类似于图7的电压修调电路600，并且可以调整第一开关调整器561至第四开关调整器564中的一些或全部的电压电平。
图17是示出根据本发明构思的示例性实施例的具有四级存储器模块(quad-rankmemory module)的存储器系统的框图。
参考图17，存储器系统700可以包括存储控制器710和至少一个或多个存储器模块720和730。
存储器控制器710可以控制存储器模块以便执行从处理器或主机供应的命令。存储器控制器710可以在处理器或主机中实现，或者可以用应用处理器或片上系统(SOC)实现。为了信号完整性，可以利用存储器控制器710的总线740上的电阻器RTT来实现源极端接。存储器控制器710可以包括发送器711和接收器713。发送器711可以向一个或多个存储器模块720和730发送信号，并且接收器713可以从一个或多个存储器模块720和730接收信号。
第一存储器模块720和第二存储器模块730可以通过总线740耦合到存储器控制器710。第一存储器模块720和第二存储器模块730中的每一个可以对应于图2的存储器模块100或图14的存储模块100a。第一存储器模块720可以包括至少一个或多个存储器级RK1和RK2，并且第二存储器模块730可以包括至少一个或多个存储器级RK3和RK4。第一存储器模块720和第二存储器模块730中的每一个可以包括PMIC，诸如图5的PMIC 500，并且可以提供电源电压(例如，VDD)并且可以调整电源电压的电平。
图18是示出根据本发明构思的示例性实施例的包括存储器模块的移动系统的框图。
参考图18，移动系统900可以包括应用处理器910、连接模块920、存储器模块950、非易失性存储器设备940、用户接口930和电源970。应用处理器910可以包括存储器控制器911。
应用处理器910可以执行应用，诸如web浏览器、游戏应用、视频播放器等。连接模块920可以与外部设备执行有线或无线通信。
存储器模块950可以存储由应用处理器910处理的数据或者作为工作存储器操作。存储器模块950可以包括多个半导体存储器设备951～95q(其中q是大于3的自然数)、PMIC961和控制设备962。PMIC 961可以生成提供给半导体存储器设备951～95q的电源电压(例如，VDD)，并且可以调整电源电压的电平。
非易失性存储器设备940可以存储用于引导移动系统900的引导图像。用户接口930可以包括至少一个输入设备(诸如，小键盘、触摸屏等)以及至少一个输出设备(诸如，扬声器、显示设备等)。电源970可以向移动系统900供应操作电压。
在本发明构思的示例性实施例中，移动系统900和/或移动系统900的组件可以以各种形式封装。
如上所述的本发明构思的示例性实施例可以应用于使用存储器模块的系统。
因此，包括安装在电路板上的多个半导体存储器设备和用于向半导体存储器设备提供电源电压的PMIC的存储器模块可以存储与半导体存储器设备在测试模式下正常操作的电源电压的最小电平相关联的修调控制码。因此，可以提高存储器模块的良品率和/或可以减小存储器模块的功耗。
虽然上面已经参考本发明构思的示例性实施例示出并描述了本发明构思，但是对于本领域普通技术人员来说显而易见的是，在不脱离如以下权利要求所述的本发明构思的精神和范围的情况下，可以对其进行形式和细节的修改和变化。

Claims (19)

1.一种存储器模块，包括：
多个半导体存储器设备，安装在电路板上，其中所述多个半导体存储器设备基于电源电压操作；
电源管理集成电路PMIC，安装在电路板上，其中PMIC被配置为使用输入电压生成电源电压，被配置为向所述多个半导体存储器设备提供电源电压，并且被配置为存储与第一目标电平相关联的修调控制码，所述第一目标电平与当所述多个半导体存储器设备在测试模式下正常操作时的电源电压的最小电平相对应，以及
控制设备，被配置为响应于从外部设备接收的第一控制信号来控制PMIC，
其中，在测试模式期间，PMIC被配置为调整电源电压的电平，被配置为使用调整的电源电压测试半导体存储器设备，并且被配置为基于测试的结果存储修调控制码，
其中，所述PMIC包括：
电压调节器，被配置为使用输入电压生成输出电压并且被配置为通过反馈端子接收电源电压，其中，输出电压被滤波以被提供作为电源电压；以及
电压修调电路，连接到电压调节器，其中，电压修调电路被配置为响应于从控制设备接收的第二控制信号调整电源电压的电平。
2.根据权利要求1所述的存储器模块，其中，所述电压修调电路包括：
修调控制电路，被配置为响应于第二控制信号增大或减小修调控制码的值，被配置为存储当半导体存储器设备正常操作时的修调控制码，并被配置为提供所存储的修调控制码；以及
修调电路，在第一节点处连接到电压调节器，其中，修调电路被配置为响应于修调控制码调整电源电压的电平。
3.根据权利要求2所述的存储器模块，其中，所述修调控制电路包括：
向上/向下计数器，被配置为响应于脉冲信号执行计数操作以输出计数输出信号，并且被配置为响应于向上/向下信号增大或减小计数输出信号的值；
加法器，耦合到修调电路；
寄存器，被配置为存储计数输出信号；
第一开关，被配置为响应于模式信号选择性地将寄存器连接到加法器；
非易失性存储装置；以及
第二开关，被配置为响应于熔丝控制信号，选择性地向非易失性存储装置提供存储在寄存器中的计数输出信号作为第一计数输出信号，
其中，非易失性存储装置被配置为响应于熔丝控制信号和第二开关的连接，将第一计数输出信号编程在其中的非易失性阵列中。
4.根据权利要求3所述的存储器模块，其中：
第一开关被配置为当模式信号指示测试模式时将寄存器连接到加法器；以及
第一开关被配置为当模式信号指示确定了电源电压的最小电平时将寄存器从加法器断开。
5.根据权利要求3所述的存储器模块，其中，所述第二开关被配置为响应于在确定了所述电源电压的最小电平时启用的所述熔丝控制信号，将所述寄存器连接到所述非易失性存储装置。
6.根据权利要求3所述的存储器模块，其中：
加法器被配置为当测试所述多个半导体存储器设备时，向修调电路提供存储在寄存器中的计数输出信号作为修调控制码，
加法器被配置为在确定了电源电压的最小电平之后，向修调电路提供存储在非易失性存储装置中的第一计数输出信号作为修调控制码；以及
加法器被配置为在对所述多个半导体存储器设备执行训练操作的训练模式下，向修调电路提供存储在寄存器中的计数输出信号和存储在非易失性存储装置中的第一计数输出信号之和作为修调控制码。
7.根据权利要求2所述的存储器模块，其中，所述修调电路包括：
多个修调电阻器，在第一节点处相互并联连接；以及
多个n沟道金属氧化物NMOS晶体管，每个耦合在所述多个修调电阻器中相应的一个和地电压之间，
其中，所述多个NMOS晶体管中的第一NMOS晶体管具有耦合到高电平电压的栅极；以及
除了第一NMOS晶体管之外的所述多个NMOS晶体管的每个栅极接收修调控制码的相应位。
8.根据权利要求2所述的存储器模块，其中当所述多个半导体存储器设备中的至少一个在所述测试模式下在所述电源电压的第一电平下不正常操作时，所述修调控制电路被配置为调整修调控制码的位，使得电源电压的电平增大，直到所述多个半导体存储器设备中的全部正常操作。
9.根据权利要求2所述的存储器模块，其中当所述多个半导体存储器设备中的全部在所述测试模式下在所述电源电压的第一电平下正常操作时，所述修调控制电路被配置为调整所述修调控制码的位，使得电源电压的电平减小，直到所述多个半导体存储器设备中的至少一个不正常操作。
10.根据权利要求2所述的存储器模块，其中：
修调控制电路被配置为将修调控制码编程在其中的非易失性存储装置中，其中修调控制码与在测试模式下确定的电源电压的最小电平相关联；以及
电压调节器被配置为使用编程的修调控制码生成电源电压，并被配置为在存储器模块的正常模式下将生成的电源电压提供给所述多个半导体存储器设备。
11.根据权利要求1所述的存储器模块，其中，所述控制设备包括：
脉冲发生器，被配置为响应于从外部设备接收的时钟信号生成脉冲信号；以及
控制信号发生器，被配置为响应于从外部设备接收的第一控制信号和命令生成模式信号、向上/向下信号和熔丝控制信号，
其中，控制设备被配置为向PMIC提供模式信号、向上/向下信号和熔丝控制信号作为第二控制信号。
12.根据权利要求11所述的存储器模块，其中：
外部设备是自动测试装备，被配置为将测试样式数据应用于所述多个半导体存储器设备，被配置为从所述多个半导体存储器设备接收响应于测试样式数据的测试结果数据，并且被配置为基于测试样式数据和测试结果数据的比较确定所述多个半导体存储器设备的通过/失败，
第一控制信号指示所述多个半导体存储器设备中的每一个的通过/失败；以及
控制信号发生器被配置为当第一控制信号指示所述多个半导体存储器设备中的至少一个失败时，生成向上/向下信号，使得电源电压的电平增大。
13.根据权利要求11所述的存储器模块，其中：
外部设备是存储器控制器，被配置为向所述多个半导体存储器设备发送信号或从所述多个半导体存储器设备接收信号，
存储器控制器，被配置为指示存储器模块进入训练模式，
PMIC被配置为在PMIC基于存储的修调控制码生成电源电压的同时，在其中的寄存器中存储第二修调控制码，以及
第二修调控制码与所述多个半导体存储器设备中的全部正常操作的电源电压的最小电平相关联。
14.根据权利要求1所述的存储器模块，其中所述多个半导体存储器设备中的每一个为双倍数据速率5DDR5同步动态随机存取存储器SDRAM。
15.一种操作存储器模块的方法，其中，所述存储器模块包括安装在电路板上的多个半导体存储器设备和安装在所述电路板上的电源管理集成电路PMIC，所述电源管理集成电路被配置为向所述多个半导体存储器设备提供电源电压，所述方法包括：
指示存储器模块进入测试模式；
重置与电源电压的电平相关联的修调控制码；
在电源电压的第一电平下测试所述多个半导体存储器设备；以及
基于利用调整的电源电压测试所述多个半导体存储器设备的结果，调整电源电压的电平，
其中，所述PMIC包括：
电压调节器，被配置为使用输入电压生成输出电压并且被配置为通过反馈端子接收电源电压，其中，输出电压被滤波以被提供作为电源电压；以及
电压修调电路，连接到电压调节器，其中，电压修调电路被配置为响应于从控制设备接收的第二控制信号调整电源电压的电平。
16.根据权利要求15所述的方法，其中，当测试结果指示所述多个半导体存储器设备中的至少一个不正常操作时，利用所述调整的电源电压测试所述多个半导体存储器设备包括：
将电源电压的电平增大到高于第一电平的更高电平；
在更高电平下测试所述多个半导体存储器设备；以及
在重复增大和测试直到修调控制码与所述多个半导体存储器设备中的全部正常操作的电源电压的电平相关联之后，将修调控制码编程在PMIC中的非易失性存储装置中。
17.根据权利要求15所述的方法，其中，当测试结果指示所述多个半导体存储器设备中的全部正常操作时，利用调整的电源电压测试所述多个半导体存储器设备包括：
将电源电压的电平减小到小于第一电平的更低电平；
在更低电平下测试所述多个半导体存储器设备；
在重复减小和测试直到修调控制码与所述多个半导体存储器设备中的至少一个不正常操作的电源电压的电平相关联之后，将修调控制码编程在PMIC中的非易失性存储装置中。
18.根据权利要求15所述的方法，其中，当所述多个半导体存储器设备中的全部正常操作的电源电压的第一最小电平时、并且在与第一最小电平相关联的第一修调控制码被编程之后，所述方法还包括：
指示存储器模块进入训练模式；
在电源电压的第一最小电平下操作所述多个半导体存储器设备；
从第一最小电平调整电源电压的电平，以在PMIC的寄存器中存储第二修调码，所述第二修调码与所述多个半导体存储器设备中的全部正常操作的电源电压的第二最小电平相关联；以及
在正常模式下根据基于第一修调控制码和第二修调控制码生成的电源电压来操作所述多个半导体存储器设备。
19.一种存储器模块的测试系统，所述测试系统包括：
存储器模块，包括安装在电路板上的多个半导体存储器设备和安装在电路板上的电源管理集成电路PMIC，其中，PMIC被配置为向所述多个半导体存储器设备提供电源电压；以及
自动测试装备ATE，被配置为测试所述多个半导体存储器设备，
其中，所述存储器模块还包括控制设备，所述控制设备被配置为响应于从所述ATE接收的控制信号来控制所述PMIC，并且
其中，PMIC被配置为使用输入电压生成电源电压，被配置为向所述多个半导体存储器设备提供电源电压，被配置为通过在测试模式下调整电源电压的电平来测试所述多个半导体存储器设备，并且被配置为存储与在所述多个半导体存储器设备正常操作时电源电压的最小电平相关联的修调控制码，
其中，所述PMIC包括：
电压调节器，被配置为使用输入电压生成输出电压并且被配置为通过反馈端子接收电源电压，其中，输出电压被滤波以被提供作为电源电压；以及
电压修调电路，连接到电压调节器，其中，电压修调电路被配置为响应于从控制设备接收的第二控制信号调整电源电压的电平。
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