JPH0442905B2

JPH0442905B2 -

Info

Publication number: JPH0442905B2
Application number: JP16457583A
Authority: JP
Inventors: Nobuaki Myagawa; Yoshiaki Yazawa; Toji Mukai; Takahide Ikeda; Tatsuya Kamei; Toshio Uruno; Shoichi Oozeki
Original assignee: Hitachi Ltd; Hitachi Haramachi Electronics Ltd
Current assignee: Hitachi Ltd; Hitachi Power Semiconductor Device Ltd
Priority date: 1983-09-07
Filing date: 1983-09-07
Publication date: 1992-07-14
Also published as: JPS6059970A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はMOSIC，LSIで構成するに好適な昇
圧回路に係り、特に、ワンチツプで電源電圧以上
の電圧を発生させるのに好適な昇圧回路に関する
ものである。

〔従来の技術〕

従来のこの種の昇圧回路は、容量と反転回路と
組合せて構成してなり、軽負荷に対して有効なブ
リツジインバータ形と、容量とブロツキングダイ
オードとを組合せて構成してなり、重負荷に対し
て有効なコツククロフト・ウオルトン形とが主に
提供されている。

前者は比較的高速動作に用いられ、後者は数発
のクロツクによつて動作させる場合に用いられて
いる。しかし、いずれの昇圧回路とも、その昇圧
電圧は、せいぜい電源電圧の２倍程度しか得るこ
とができなかつた。また、該昇圧回路の耐圧が低
い場合には、倍電圧すら得ることができなかつ
た。

ところで、MOSIC，LSIの場合は、単チヤネ
ルで昇圧回路を構成するよりもCMOSで昇圧回
路を構成した方が、低消費電力で高い出力電圧の
回路を得ることができる。したがつて、以下に
CMOSで構成された昇圧回路により従来構成を
説明することにする。

第１図は、高速クロツク動作可能な従来の昇圧
回路を示す回路図である。

第１図において、１は電源陽極端、１０１，１
０２及び１０３は信号入力端子、１０４及び１０
５は信号入力端子、T₁，T₃，T₄，T₅，T₇及び
T₈はｎチヤンネルトランジスタ、T₂及びT₆はｐ
チヤンネルトランジスタ、C₁₀₀及びC₁₀₁は静電容
量、１０６は信号出力端子である。さらに説明す
ると、トランジスタT₁はそのゲートを入力端子
１０１に、ソース端を電源陰極端にそれぞれ接続
している。トランジスタT₂は、そのソース端を
電源陽極端１に接続し、ゲート端を入力端子１０
２に、ドレイン端をトランジスタT₁のドレイン
端にそれぞれ接続している。トランジスタT₁の
ドレイン端に一端が接続された静電容量C₁₀₀は、
その他端をトランジスタT₃のソース端に接続し
ている。トランジスタT₃は、ドレイン端を電源
陽極端１に、ゲート端を入力端子１０１に、ソー
ス端をトランジスタT₄のドレイン端に、それぞ
れ接続している。トランジスタT₄は、ゲート端
を入力端子１０３に、ソース端を電源陰極端に、
それぞれ接続している。

上述の如き構成を有している。ところで、ｎ基
板を用いＰ−wellを有するCMOSプロセスの昇
圧回路においては、トランジスタT₃をｐチヤン
ネルで構成せしめることができない。なぜなら、
トランジスタT₃をｐチヤンネルにすると、基板
が電源電圧となつていることから、ドレイン、ソ
ースと基板間が順方向となつてしまうためであ
る。このため、トランジスタT₃はダイオード機
能のｎチヤンネルトランジスタとせざるを得な
い。

上述の如き構成になる昇圧回路の動作を以下に
説明する。

まず、トランジスタT₃とトランジスタT₄との
接続点をＰ点とする。入力端子１０１が高（以
下、“High”とする）レベルになるとトランジス
タT₁とトランジスタT₃が導通（オン）し、コン
デンサC₁₀₀の充電電流がトランジスタT₃→コン
デンサC₁₀₀→トランジスタT₁と流れてコンデン
サC₁₀₀を充電する。Ｐ点の電位が上昇すると基板
効果により、トランジスタT₃のしきい電圧が大
きくなり、Ｐ点は電源電圧まで上昇しない。この
ようにＰ点が電源電圧まで上昇しない理由につい
て以下検討してみる。

基板効果がないときのトランジスタT₃のしき
い電圧をV_thT30、基板効果係数をk₁、基板電圧と
Ｐ点の電位差をV_BPとすると、トランジスタT₃の
しきい電圧V_thT3は次式となる。

V_thT3V_thT30＋k₁√_BP …(1) このため、容量C₁₀₀の充電電圧は、（V_DD−V_thT3）−V_LT1 …(2) ただし、V_DD：端子１の電圧（電源電圧） V_LT1：トランジスタT₁がオンしたときのト
ランジスタT₁と容量C₁₀₀の接続点電
圧となる。しかして、トランジスタT₁及びT₃を非
導通（オフ）としてトランジスタT₂をオンして
もＰ点の電圧は、（V_DD−V_thT3）−V_LT1＋V_DD ＝2V_DD−（V_thT3＋V_LT1） …(3) となり、明らかに倍電圧を得ることができないこ
とが理解できる。この特性を改善するには、トラ
ンジスタT₁乃至T₄及び容量C₁₀₀からなる昇圧構
成を２段構成とし、まず、１段目の昇圧回路によ
りＰ点を十分に高い電圧に昇圧して、次段の昇圧
回路の充電時に基板効果の影響ができないように
すればよい。つまり、この１段目の昇圧で２段目
の昇圧回路を駆動するようにすれば基板効果の影
響がなくなるのである。そこで、２段目の昇圧回
路の構成について以下に説明することにする。

第１図において、ｎチヤンネルトランジスタ
T₅は、そのゲートをＰ点に、ソース端を電源陰
極端に、それぞれ接続してある。ｐチヤンネルト
ランジスタT₆は、ソース端を電源陽極端１に、
ゲート端を入力端子１０４に、ドレイン端をトラ
ンジスタT₅のドレイン端にそれぞれ接続してあ
る。静電容量C₁₀₁は、その一端をトランジスタ
T₅のドレイン端に、その他端をトランジスタT₇
のソース端に、それぞれ接続してある。トランジ
スタT₇は、ドレイン端を電源陽極端１に、ゲー
ト端をＰ点にそれぞれ接続してある。ｎチヤンネ
ルのトランジスタT₈は、ドレイン端をトランジ
スタT₇のソース端に、そのゲート端を入力端子
１０５に、そのソース端を電源陰極端に、それぞ
れ接続してある。また、端子１０６は出力端子で
あり、トランジスタT₇のソースに接続してある。

上述のように構成された昇圧回路の作用を説明
する。

一般に、MOSトランジスタのオン、オフ制御
は、V_GS−V_th≧０でオンし、V_GS−V_th＜０でオ
フ、となる。トランジスタT₇のゲート電圧は、
(3)式で表されるので、トランジスタT₇のオン、
オフは、 2V_DD−（V_thT3＋V_LT1）−V₁₀₆−V_thT7 …(4) が正か負かで制御される。ここで、V₁₀₆はトラン
ジスタT₇及びT₈の接続点電圧、V_thT7はトランジ
スタT₇のしきい電圧である。

いま、V₁₀₆が電源電圧V_DDになつたとすると、
(4)式は、 V_DD−（V_thT3＋V_thT7＋V_LT1） …(5) と表される。ここで、V_DD＝5V，V_BP＝10V，k₁
＝0.5，V_LT10V，V_thT300.5Vとすると、上記
(5)式は、５−｛（0.5＋0.5√10）＋0.5＋0.5√５｝＝1.3＞０
…(6) となり、トランジスタT₇は基板効果の影響がな
くオンすることになる。したがつて、Ｐ点が(3)式
の電圧になつたときに端子１０６はV_DDまで上昇
し、トランジスタT₅及びT₆の接続点は、ほぼ電
源陰極端電圧（0V）となるので、静電容量C₁₀₁
の充電電圧はV_DDとなる。

次に端子１０３が“High”レベルになると、
トランジスタT₄がオンし、Ｐ点はほぼ0Vとな
る。次に、トランジスタT₆をオンすることによ
り、トランジスタT₅及びT₆の接続点は電源電圧
V_DDまで上昇する。この動作により端子１０６の
電圧は２倍の電源電圧まで昇圧される。

以上の説明を第２図に示す動作波形図を参照し
て説明する。

昇圧回路に用いるクロツク信号は重なりのない
２相クロツクで、２サイクルで昇圧波形が得られ
る。１サイクル目で１段目の昇圧回路により、ト
ランジスタT₅及びT₇のゲート電圧を作り、同図
ｇで示すように、２サイクル目でほぼ電源電圧の
２倍の昇圧電圧を得ている。

〔発明が解決しようとする課題〕

しかしながら、以上で述べた倍電圧回路は、寄
生静電容量等による容量分割に基づく性能低下が
ないとしたときの理想的な場合である。したがつ
て、通常の場合は、上記の昇圧回路は、第３図ａ
及びｂに示すように、縦構造上必ず寄生容量を持
つことになる。以下に、実際に寄生容量を有する
昇圧回路の容量構成部について説明する。

第３図ａは、DMOS容量の場合を示したもの
であり、ゲートと、このゲート直下の拡散層で容
量を形成したものである。図中符号３０は基板、
３１は他の素子と分離するための絶縁膜、３０２
は拡散層で容量の一方の電極となる。３５はゲー
ト酸化膜と呼ばれる薄い酸化膜（拡散層が常に良
好な導電膜のときは他の絶縁膜でもよい）、３６
はゲート膜で容量のもう一方の電極、３７は拡散
層の電極引出しに用いる導電膜、３８は保護膜で
ある。

基板３０には、前記した如く電源電圧が印加さ
れている。このような構造の容量（MOS容量）
においては、拡散層３０２と基板３０の間の接合
容量が寄生容量C_P1となり、ゲート電極の引出し
部と基板の間で寄生容量C_P2を作る。

第３図ｂは、配線等で用いる導電膜を容量の電
極として用いた場合である（MOS容量ではな
い）。図中符号３０，３１及び３８は、同図ａと
同様の機能をもつものである。４０は容量の一方
の電極となる導電膜、４１は容量の誘電体材、４
２は導電膜からなる容量のもう一方の電極、４３
は保護膜である。

このような構造の容量においても、第１の導電
膜４１と基板３０との間及び第２の導電膜４２と
基板３０との間でそれぞれ寄生容量C_P1，C_P2を作
る。

上述した第３図ａ及びｂのいずれの構造のもの
も、同図ｃに示すような等価回路構造をもつこと
になる。

したがつて、上述の如き容量構造を有する昇圧
回路によれば、昇圧動作時に、寄生静電容量C_P1
やC_P2、及び通常のMOS構造では必ず生ずるスイ
ツチング時のゲートとドレイン（またはソース）
間の重なり容量で容量分配を生じたり、リーク電
流等の影響により、正確に電源電圧の２倍の電圧
を得ることはむずかしいという欠点があつた。

本発明の目的はＮ型MOSトランジスタの基板
効果による昇圧の制限を排除でき、最適素子寸法
やパターン設計に注意を払わなくとも簡単な構成
で少くとも電源電圧の倍電圧を得ることができる
倍電圧回路を有してなる昇圧回路を提供すること
にある。

〔課題を解決するための手段〕

本発明の昇圧回路は、上記目的を達成するた
め、Ｎ型MOSトランジスタ１４の主電極の一方
をスイツチＳ３，３を介して電源の陽極に接続
し、他方を第１の静電容量１３とスイツチＳ７，
７の直列回路を介して前記電源の陰極に接続して
なる前記第１の静電容量１３の充電回路と、前記
トランジスタ１４と前記スイツチＳ３の接続点と
該トランジスタ１４の制御電極との間に接続され
た第２の静電容量１１と、前記トランジスタ１４
と前記スイツチＳ３の接続点と前記電源の陰極と
の間に接続されたスイツチＳ４，４と、前記トラ
ンジスタ１４の制御電極と前記電源の陽極との間
に接続されたスイツチＳ９，９と、前記第１の静
電容量１３と前記スイツチＳ７との接続点と前記
電源の陽極との間に接続されたスイツチＳ６，６
と、前記トランジスタ１４の制御電極と前記電源
の陰極との間に接続されたスイツチＳ１２，１２
と、前記各スイツチを制御するスイツチ制御手段
とを含んでなり、前記スイツチ制御手段は、第１
の所定期間T₀₁においてスイツチＳ４，Ｓ９をオ
ンして他のスイツチをオフし、これに続く第２の
所定期間T₀₂においてスイツチＳ３，Ｓ７をオン
して他の前記スイツチをオフし、これに続く第３
の期間T₀₃においてスイツチＳ３，Ｓ１２，Ｓ７
をオンして他のスイツチをオフし、これに続く第
４の所定期間T₀₄においてスイツチＳ４，Ｓ６を
オンして他のスイツチをオフする制御を繰返すも
のとされ、前記トランジスタ１４と前記第１の静
電容量１３との接続点を出力端子Ｂとする倍電圧
回路を有してなるものである。

〔作用〕

このように構成することにより、まず第１の所
定周期の制御により第２の静電容量１１が電源電
圧V_DDに充電される。このとき、スイツチＳ９が
Ｎ型MOSであつても、スイツチＳ９のしきい電
圧は基板効果により前記式(1)によつて増加し、第
２の静電容量の電圧は前記式(2)のようにV_DDより
若干低い電圧になる。

次に、第２の所定周期において、スイツチＳ
４，Ｓ９がオフされ、スイツチＳ３がオンされる
と、第２の静電容量１１の負極側に電源電圧V_DD
が印加される。これにより、第２の静電容量１１
の正極側の電圧、つまりＮ型MOSトランジスタ
１４の制御電極の電圧は、前式(3)に対応した
2V_DDよりも若干低い電圧、言い換えれば電源電
圧V_DDが印加されたＮ型MOSトランジスタ１４の
主電極の電圧よりも十分に高くできる。このとき
スイツチＳ３，Ｓ７とＮ型MOSトランジスタ１
４がオンされているので、第１の静電容量１３が
電源電圧V_DDにより充電されることになるが、前
述したようにＮ型MOSトランジスタ１４の制御
電極の電圧が、V_DDよりも十分高いので基板効果
の影響を受けずに、第１の静電容量１３はほぼ電
源電圧V_DDまで充電されることになる。

次に、第３の所定周期において、スイツチＳ１
２がオンされるとＮ型MOSトランジスタ１４が
オフされ、第１の静電容量１３の電圧は、ほぼ電
源電圧V_DDに維持される。

次に、第４の所定周期において、スイツチＳ７
がオフされ、スイツチＳ６がオンされると、第１
の静電容量１３の負極側に電源電圧V_DDが印加さ
れるので、この静電容量１３の陽極側である出力
端子Ｂに電源の倍電圧V_DDが得られることにな
る。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明す
る。

第４図は、本発明を適用してなる一実施例の昇
圧回路の回路図である。同図中符号１ないし１４
を付した構成要素からなる回路部分が、本発明の
特徴部の倍電圧回路である。また、符号１５ない
し２２を付した構成要素からなる回路部分が、上
記倍電圧回路の出力をさらに昇圧する後段昇圧回
路である。

１は電源陽極端（電源電圧＝V_DD）、２は入力
端子である。ｐチヤンネルトランジスタ３は、そ
のソース端を電源陽極端に、そのゲート端を入力
端子２に、そのドレイン端をｐチヤンネルトラン
ジスタ４のドレイン端に、それぞれ接続してあ
る。また、トランジスタ４は、そのゲート端を入
力端子２に、ソース端を電源陰極端に、それぞれ
接続してある。５は入力端子であり、この入力端
子５はｐチヤンネルトランジスタ６のゲートに接
続してある。また、トランジスタ６は、そのソー
ス端を電源陽極端１に、そのドレイン端をｎチヤ
ンネルトランジスタ７のドレイン端に、それぞれ
接続してある。トランジスタ７は、そのゲート端
をｎチヤンネルトランジスタ４のドレイン端に、
そのソース端を電源陰極端に、それぞれ接続して
ある。８は入力端子であり、この入力端子８はｎ
チヤンネルトランジスタ９のゲート端に接続して
ある。トランジスタ９は、そのドレイン端を電源
陽極端１に、そのソース端をｎチヤンネルトラン
ジスタ１４のゲート端に、それぞれ接続してあ
る。１０は入力端子であり、この入力端子はｎチ
ヤンネルトランジスタ１２のゲート端に接続して
ある。１１は一端をｎチヤンネルトランジスタ９
のソース端（Ａ点）に接続したコンデンサであ
り、このコンデンサ１１は、その他端をｎチヤン
ネルトランジスタ７のゲート端に接続してある。
トランジスタ１２は、そのドレイン端を容量１１
の一端に接続し、ソース端を電源陰極端に接続し
てある。容量１３は、その一端をｎチヤンネルト
ランジスタ７のドレイン端に接続し、その他端を
ｎチヤンネルトランジスタ１４のソース端に接続
してある。このトランジスタ１４は、そのドレイ
ン端をｎチヤンネルトランジスタ７のゲート端
に、そのゲート端をｎチヤンネルトランジスタ１
２のドレイン端に、それぞれ接続してある。

以上の構成要素１〜１４をもつて倍電圧を得る
回路を構成したのである。

上述のように構成された回路により、倍電圧を
得る動作は次のようになる。

入力端子２，５，８に“High”レベルを、入
力端子１０に“Low”レベルを印加するとｎチ
ヤンネルトランジスタ４及び９がオンしているの
で、容量１１は充電される。このとき、ｎチヤン
ネルトランジスタ９のしきい電圧は、基板効果に
より前記(1)式に従つて増加し、Ａ点の電圧は電源
電圧まで上昇せず前記(2)式で表される電圧とな
る。

つぎに、入力端子８が“Low”レベルとなり、
ｎチヤンネルトランジスタ９がオフし、さらに、
入力端子２が“Low”レベルに変化するとｎチ
ヤンネルトランジスタ４がオフし、ドレイン端電
圧が“High”レベル（V_DD）に変化し、ｎチヤ
ンネルトランジスタ７がオンする。この電圧変化
に対応しＡ点の電圧は(3)式に対応した電圧まで上
昇する。しかして、前述した如くｎチヤンネルト
ランジスタ１４のドレイン端電圧は、ソース端
（Ｂ点）に伝達される。

したがつて、容量１３には、ほぼ電源電圧V_DD
の電圧となるまで充電される。ｎチヤンネルトラ
ンジスタ１４のドレイン端電圧が“High”レベ
ルにある間に入力端子１０を“High”レベルに
するとｎチヤンネルトランジスタ１２がオンし、
Ａ点はほぼ電源陰極端電位（0V）になる。こ
のためｎチヤンネルトランジスタ１４はオフし、
Ｂ点は電源電圧に維持される。

さらに、入力端子２に“High”レベルを、入
力端子５，８及び１０に“Low”レベルを印加
すると、ｎチヤンネルトランジスタ７がオフし、
ｐチヤンネルトランジスタ６がオンするので、ｐ
チヤンネルトランジスタ６のドレイン端が電源電
圧まで上昇することになる。この結果、Ｂ点の電
圧は電源電圧の倍電圧となる。

上述の倍電圧回路によれば、MOSトランジス
タ３及び４、容量１１、MOSトランジスタ１４
からなる充電回路におけるMOSトランジスタ１
４の基板効果の影響をなくすることができるの
で、充電後の昇圧動作により容量の端子電圧を電
源電圧の倍電圧にすることができる。

また、充電動作時に充電用MOSトランジスタ
のゲート電圧がドレイン、ゲート間容量により昇
圧されるので、MOSトランジスタのゲート制御
と充電動作が同一の信号で制御でき倍電圧回路の
高速化が図れる。

つぎに、上述の倍電圧回路の出力電圧をさらに
昇圧する第４図実施例の後段昇圧回路の部分につ
いて説明する。

第４図中符号１５はｎチヤンネルトランジスタ
であり、ｎチヤンネルトランジスタ１５は、その
ドレイン端とゲート端とを容量１３の他端に接続
してスイツチ回路を形成している。１６は入力端
子であり、この入力端子１６はｎチヤンネルトラ
ンジスタ１７のゲート端に接続してある。このト
ランジスタ１７は、そのドレイン端をｎチヤンネ
ルトランジスタ１５のソース端に、ソース端と基
板とをｎチヤンネルトランジスタ２０のソース端
に、それぞれ接続してある。１８は入力端子であ
り、入力端子１８はｐチヤンネルトランジスタ１
９及びｎチヤンネルトランジスタ２０の各ゲート
端に接続してある。トランジスタ２０は、そのド
レイン端をｎチヤンネルトランジスタ１７のソー
ス端（Ｃ点）に接続し、ソース端を電源陰極端に
接続してある。容量２１は、その一端をｎチヤン
ネルトランジスタ１７のドレイン端に接続し、そ
の他端をｎチヤンネルトランジスタ２０のドレイ
ン端に接続してある。２２は後段昇圧回路の出力
端子である。

前記した倍電圧発生回路が動作している間、入
力端子１６には“Low”レベルが、入力端子１
８には“High”レベルが印加されている。した
がつて、Ｃ点は電源陰極端電位にある。このた
め、ｎチヤンネルトランジスタ１４がオンし、Ｂ
点が電源電圧に充電されているときは、容量２１
も充電される。このときのｎチヤンネルトランジ
スタ１４のしきい電圧も、また(1)式に従つて増加
されるため、容量２１は、(2)式に対応した電圧に
充電される。

この状態で入力端子１８が“Low”レベルに
変化すると、Ｃ点の電圧は電源電圧となり、出力
端子２２の最大電圧V_BOは次式となる。

V_BO＝2V_DD−V_th15＋V_DD ＝3V_DD−（V_th150＋k₁√₀ …(7) 一般に、MOSプロセスにおいて、チヤンネル
長が短くなると耐圧も低下してくる。このため、
チヤンネル長が短いとき(7)式の電圧がトランジス
タのドレイン（またはソース）に印加されるとブ
レークダウンしやすくなる。

これはドレイン（またはソース）と基板の接合
がブレークダウンするためで、ドレイン（または
ソース）電圧の昇圧に伴つて基板を同一極性方向
に変化させドレイン（またはソース）と基板間に
印加される電位差を緩和させれば耐圧特性が向上
する。第４図では、ｎチヤンネルトランジスタ１
５，１７の基板及びソース端電圧をＣ点が上昇す
ると同時に電源電圧まで上昇させ耐圧特性を向上
させる。

以上の構成により、MOSトランジスタに耐圧
以上の電圧が印加されてもMOSトランジスタが
ブレークダウンすることなく素子の耐圧以上の昇
圧回路を構成できるという効果がある。

さらに、Ｂ点の電位が電源電圧の倍に上昇する
とき、この動作に伴つて容量２１は充電される。
しかし、この電圧変化によりｎチヤンネルトラン
ジスタ１５の基板も同時に“High”レベルV_DD
となるためｎチヤンネルトランジスタ１５のしき
い電圧において、(1)式のV_BPが小さくなり基板効
果の影響を小さくできる。この電圧変化により(2)
式に対応した電圧は、 2V_DD−V_th15＝2V_DD−（V_th150＋k₁√₀ …(8) V_th15：ｎチヤンネルトランジスタ１５のしき
い電圧 V_th150：基板効果がないときのｎチヤンネルト
ランジスタ１５のしきい電圧 V₀：出力端子２２の電圧となる。この電圧を(6)式を算出した条件で計算し
てみると次式となる。

15−（0.5＋0.5√５）＝13.3（Ｖ） …(9) （基板を電源陰極端に固定あるいはＣ端に接続
したときに比べ0.5V高い）また、本発明の特徴部である倍電圧回路に後段
昇圧回路を組合せることにより、下記の利点を得
ることができる。

(i) 充電動作時にブロツキングダイオード１５の
基板効果を小さくできるので、充電電圧を向上
させ昇圧電圧を高めることができる。

(ii) また、ブロツキングダイオード１５の基板電
圧を後段昇圧回路が動作する時“High”レベ
ルに保つことによりブロツキングダイオード１
５は耐圧以上の電圧を扱うことができる。

(iii) さらに、後段昇圧回路の容量の放電動作と同
時に倍電圧回路の容量放電動作を行えるので、
倍電圧回路の放電回路を省け回路の簡略化が図
れる。

第５図は第４図の破線で囲まれた部分のトラン
ジスタの縦構造を示す断面図である。３０はｎ型
基板、３１は素子分離のためのフイールド酸化
膜、３２はＰ−well層、３３はＰ−well層３２に
電位を与えるときにオーミツク接触させるための
P⁺層、３４はｎチヤンネルトランジスタのドレ
イン、ソースを形成するn⁺層、３５はゲート酸
化膜、３６はゲート層、３７は配線のための導電
膜、３８は保護膜である。ｎ基板３０は電源陽極
端１から電源電圧が供給されるのでＰ−well層３
２にはpn接合が順方向となるため電源電圧以上
の電圧を印加できない。第５図の構成では、ｎチ
ヤンネルトランジスタ１５及び１７の基板とｎチ
ヤンネルトランジスタ１７のソースがＣ点の電圧
変化に対応して電源陰極端V_SS（＝0V）からV_DDま
で変化するのでＰ−well層を固定した場合に比べ
ｎチヤンネルトランジスタ１５及び１７の共有端
子３７，２２の昇圧時にn⁺層とＰ−well間の電
位差が小さくできる。

次に、第６図を参照して第４図実施例の動作を
説明する。

第６図は第４図に示す実施例の全体の動作を説
明するために示すタイムチヤートである。

ｊ，ｋは重なりのない２相クロツク、ｌは第４
図Ａ点の電圧を制御する信号であり、容量１１の
充電信号である。ｍは第４図のｎチヤンネルトラ
ンジスタを介し容量１３を電源電圧まで充電させ
るのに用いる信号である。ｏはｎチヤンネルトラ
ンジスタをオフさせるためにＡ点の電圧を電源陰
極端電位にする信号である。ｑはＢ点の電圧を電
源電圧の倍にするタイミングを発生する信号であ
る。ｒは容量２１の充電電圧を電源電圧程度昇圧
する信号である。ｓは容量２１に充電されている
電圧を放電し端子２２の電圧をほぼ電源陰極端電
圧にする信号で昇圧回路のリセツト信号である。
ｔはＡ点の信号波形でｊ〜ｓのタイミングで発生
する。ｕはＢ点の信号波形で最高電圧で電源電圧
の２倍の電圧となる。ｖは端子２２の出力波形
で、最高電圧V_Bはほぼ(7)式で表される電圧とな
る。

第６図において、ｌ，ｍ及びｒに示すように、
入力端子２，５，８に“High”レベルを、ｏに
示すように、入力端子１０に“Low”レベルを
印加するタイミング（期間T₀₁）では、ｎチヤン
ネルトランジスタ４及び９がオンしているので、
容量１１は充電される。このとき、ｎチヤンネル
トランジスタ９のしきい電圧は、基板効果により
前記(1)式に従つて増加し、Ａ点の電圧は、ｔに示
すように電源電圧まで上昇せず、前記(2)式で表わ
される電圧となる。

次に、期間T₀₂において、入力端子８が、ｌに
示すように、“Low”レベルとなり、ｎチヤンネ
ルトランジスタ９がオフし、さらに、期間T₀₂に
おいて、入力端子２がｍに示すように、“Low”
レベルに変化するとｎチヤンネルトランジスタ４
がオフし、ドレイン端電圧が“High”レベル
（V_DD）に変化し、ｎチヤンネルトランジスタ
がオンする。この電圧変化に対応しＡ点の電圧は
(3)式に対応した電圧まで上昇する。しかして、前
述した如くｎチヤンネルトランジスタ１４のドレ
イン端電圧は、ソース端（Ｂ点）に伝達される。

したがつて、容量１３には、ほぼ電源電圧V_DD
の電圧となるまで充電される。次に、期間T₀₃に
おいて、ｎチヤンネルトランジスタ１４のドレイ
ン端電圧が“High”レベルにある間に、入力端
子１０をｏに示すように“High”レベルにする
と、ｎチヤンネルトランジスタ１２がオンし、Ａ
点はほぼ電源陰極端電位（0V）になる。この
ためｎチヤンネルトランジスタ１４はオフし、Ｂ
点は電源電圧に維持される。

さらに、期間T₀₄において、入力端子２に、ｍ
に示すように、“High”レベルを、入力端子５，
８及び１０に、ｇ，ｌに示すように“Low”レ
ベルを印加すると、ｎチヤンネルトランジスタ７
がオフし、ｐチヤンネルトランジスタ６がオンす
るので、ｐチヤンネルトランジスタ６のドレイン
端が電源電圧まで上昇することになる。この結
果、ｕに示すように、Ｂ点の電圧は電源電圧の倍
電圧となる。

前記した倍電圧発生回路が動作している期間
T₀₁〜T₀₄においては、入力端子１６にはｓに示
すように“Low”レベルが、入力端子１８には
ｒに示すように“High”レベルが印加されてい
る。したがつて、Ｃ点は電源陰極端電位にある。
このため、ｎチヤンネルトランジスタ１４がオン
し、Ｂ点が電源電圧に充電されているときは（期
間T₀₂，T₀₃）、容量２１も充電される。このとき
のｎチヤンネルトランジスタ１４のしきい電圧
も、また(1)式に従つて増加されるため、容量２１
は、(2)式に対応した電圧に充電される。

この状態で、期間T₀₅において、入力端子１８
が、ｒに示すように、“Low”レベルに変化する
と、Ｃ点の電圧は電源電圧となり、ｖで示すよう
に、出力端子２２の最大電圧V_BOは、上記(7)式で
求まつたように、概ね3V_DDよりいくらか低い電
圧が得られることになる（つまり、V_BO＝3V_DD−
（V_th150＋k₁√₀）となる。

上述の如く第４図実施例によれば、次の利点が
ある。

(1) 基板効果の影響を受けることなく倍電圧回路
とパルス動作の昇圧機能を組合せた簡単な構成
で電源電圧の２倍以上の電圧を発生する昇圧回
路を実現することができる。

(2) 基板電位及び電圧動作に伴い十分な耐圧を必
要とするドレイン端（またはソース端）の電圧
を昇圧動作に同期して電源陰極端電圧から電源
電圧まで変化させることにより、耐圧特性の改
善を図り短チヤンネル化に伴う耐圧低下を補償
することができる。

以下、本発明の特徴に係る倍電圧回路を用いて
構成した他の実施例の昇圧回路を説明する。

第７図は第４図の実施例で得られる昇圧電圧以
上の昇圧電圧を得ることができる実施例を示す回
路図である。

本実施例が第４図実施例と異なるところは、ト
ランジスタ５１，５３及び５４と、静電容量５２
及び５５とで第２の後段昇圧回路を構成し、この
第２の後段昇圧回路を第４図の後段昇圧回路の出
力側に接続した点にあり、その他の構成には変更
がない。したがつて、第４図と同一構成要素には
同一の符号を付して説明する。

本実施例の構成を詳細に説明すると、ｎチヤン
ネルトランジスタ５１は、そのドレイン端を容量
２１の一端（Ｄ点）に、ゲート端を入力端子８
に、それぞれ接続し、かつ、そのソース端と基板
とをｎチヤンネルトランジスタ１７の基板に接続
してある。容量５２は、その一端をｎチヤンネル
トランジスタ５１のドレイン端に接続し、その他
端をｎチヤンネルトランジスタ５３のドレイン端
に接続してある。トランジスタ５３は、そのゲー
ト端を入力端子１６に、基板とソース端をｎチヤ
ンネルトランジスタ５１の基板に接続してある。
ｎチヤンネルトランジスタ５４は、ドレイン端を
電源陽極端に、ゲート端を入力端子８に、ソース
端をｎチヤンネルトランジスタ５３のドレイン端
に、基板をｎチヤンネルトランジスタ５３の基板
にそれぞれ接続してある。５５は容量であり、容
量５５は、その一端をｎチヤンネルトランジスタ
５４のソース端に、他端を電源陰極端に、それぞ
れ接続してある。また、符号５６は出力端子であ
る。

上述のように構成された実施例の動作を第８図
を参照しながら以下に説明する。

第８図は第７図の動作を説明するために示すタ
イムチヤートである。図において、ｊ〜ｖは第６
図の動作波形と同じであり、ｗは本実施例で得ら
れる出力電圧を示している。

入力端子２，５，８，１６，１８に入力する信
号及びタイミングは第４図の場合と同じである。

期間T₁₀において、入力端子８が、ｌに示すよ
うに、“High”レベルになると、Ａ点が容量１１
の充電に伴つて電圧が上昇してくるのと同時にｎ
チヤンネルトランジスタ５１，５４がオンし、容
量５２も充電される。このときの端子５６の電圧
変化は(2)式と同じ値である。容量５５も同時に同
じ値に充電されている。このときの充電電圧は、 V₅₆V_DD−V_th54 …(10) となる。ここでV_th54は基板効果も考慮したｎチ
ヤンネルトランジスタ５４のしきい電圧である。
入力端子８が“Low”レベルに変化した後、期
間T₂₀において、昇圧動作によりＰ点が上昇して
いくと、それに伴つて出力端子５６も次第に昇圧
していく。

Ｄ点が(8)式の最大電圧となると（T₄₀及び
T₅₀）、出力端子５６は(7)式の値に(10)式の値を加
えた電圧になるが、容量５２，５５により容量分
配され V_B1＝｛4V_DD−（V_th150＋k₁√₀）−V_th54｝ C₅₂／C₅₂＋C₅₅ …(11) となる。ここで、C₅₂，C₅₅は容量５２，５５の静
電容量である。C₅₅に比べC₅₂を十分大きな値にす
ると(11)式の値は(8)式よりも大きな値にできる。

この昇圧電圧によりｎチヤンネルトランジスタ
５１，５３及び５４の基板は昇圧動作に同期して
電源陰極端電圧から電源陽極端電圧に変化し耐圧
を補償する。

なお、ｗは第４図実施例の最大電圧（ｖの
“Ｄ”端信号）よりも高い出力電圧を示している
ことが理解できるであろう。すなわち、 V_B1＞V_BO …(12) このように本実施例によれば、多少の素子増加
はあるが前記実施例と同じタイミングでより高い
昇圧電圧が得られることと耐圧補償が同時に実現
できる。

第９図は第７図よりもさらに高い電圧が得られ
るようにした他の実施例を示す回路図である。第
９図の実施例が第７図の実施例と異なるところ
は、倍電圧回路を第７図の昇圧回路の出力部に接
続し、この倍電圧回路出力電圧を第７図の昇圧回
路の出力電圧で昇圧するようにした回路構成とし
た点にある。

さらに詳説すれば、図中符号１〜２１は第４図
の実施例と同一構成、同一機能を有している。符
号５２，５３，５５，５６は第７図の実施例と同
一構成、同一機能を有している。

また、符号６０は入力端子、６１はソース端を
電源陽極端に接続し、ゲート端を入力端子６０に
接続するｐチヤンネルトランジスタ、６２はドレ
イン端をｐチヤンネルトランジスタ６１のドレイ
ン端に接続し、ゲート端を入力端子６０に、ソー
ス端を電源陰極端に接続するｎチヤンネルトラン
ジスタ、５７はドレイン端を容量２１の一端に、
ゲート端をｎチヤンネルトランジスタ６２のドレ
イン端に接続し、ソース端と基板をｎチヤンネル
トランジスタ１７の基板に接続したｎチヤンネル
トランジスタ、６６はドレイン端を電源陽極端に
接続し、ゲート端を入力端子８に接続するｎチヤ
ンネルトランジスタ、６７は入力端子、６８は一
端をｎチヤンネルトランジスタ６６のソース端
（Ｅ点）に接続し、他端をｎチヤンネルトランジ
スタ６２のドレイン端に接続する容量、６９はド
レイン端を容量６８の一端に接続し、ゲート端を
入力端子６７に、ソース端を電源陰極端に接続す
るｎチヤンネルトランジスタ、７０はドレイン端
を容量６８の他端に、ゲート端を容量６８の一端
に接続し、ソース端を端子５６に、基板をｎチヤ
ンネルトランジスタ５３の基板に接続するｎチヤ
ンネルトランジスタである。

本構成では入力端子８，１６のみが共通に用い
られるが他の２，５，60，67は共通にすることが
できない。このため、制御信号が多少複雑になる
が倍電圧回路を設けたことにより出力電圧はさら
に増加する。

本実施例の動作を第１０図を参照しながら説明
をする。

第１０図は第９図の動作波形を示す。第４図，
第７図の例ではクロツク信号の2.5〜３サイクル
で最大電圧を得ることができたが第９図の構成で
はクロツク信号の3.5〜４サイクルを必要とする。

１段目の充電波形を作るＸ，Ｙの信号が変化し
ているところで、ｔ〜ｗが第８図の動作波形と異
なるが第２段目の昇圧回路以上は第８図と同様の
波形変化で昇圧動作波形が得られている。

入力端子２，５，８，６０及び１８に“High”
レベルを印加し（期間T₁₁）、入力端子１０，６
７及び１６に“Low”レベルを印加する（期間
T₁₁）と、ｎチヤンネルトランジスタ４，９，６
２及び６６がオンしているので容量１１及び６８
は充電される。このときの充電電圧は、基板効果
により(2)式で表わされる電圧となる。つぎに、期
間T₁₂で、入力端子６０を“Low”レベルに変化
させ、他の入力端子をそのままの状態にしておく
と、ｎチヤンネルトランジスタ６０のドレイン端
電圧の上昇に伴つてｎチヤンネルトランジスタ５
７がオンすると同時にＥ点の電圧が上昇し、ｎチ
ヤンネルトランジスタ７０が十分なオン状態とな
り容量５２は電源電圧まで充電される（期間
T₁₂）。すなわち、第５図で問題にした基板効果
の影響をなくすることができる。したがつて、入
力端子６０が“High”レベルに変化し、入力端
子８が“Low”レベルに変化した後昇圧動作に
よりＤ点が上昇していくと、それに伴つて出力端
子５６も次第に昇圧していく（期間T₁₄〜T₁₇）。

Ｄ点が(7)式の最大電圧になると、出力端子５６
は(7)式の値に電源電圧を加えた電圧になる。この
とき出力電圧は容量５２，５５により容量分配さ
れ V_B2＝｛4V_DD−（V_th150＋k₁√₀）｝C₅₂／C₅₂＋C₅₅ …(13) となる。(13)式の値は(11)式に比べ大きな値で、 V_B2＞V_B1＞V_B0 …(14) の関係を有する出力電圧が得られる。

第９図の実施例によれば、前記実施例よりもさ
らに大きな電圧を得ることができるという利点が
ある。

以上は昇圧動作の充電構造を改良してより高い
昇圧電圧を得ようとたものがあるが、さらに高い
電圧を得る方法として次に示すように、第４図の
実施例を多段接続しさらに高い電圧を得ることが
できる。

第１１図にその構成を示す。

第１１図中符号１〜２１、符号６０〜６２、符
号６６〜７０は、前記第９図と同様の接続構成で
ある。つまり、第４図の実施例を２段積み重ねた
回路構成を有している。

また、６３は入力端子、６４はソース端を電源
陽極端に接続し、ゲート端を入力端子６３に接続
するｐチヤンネルトランジスタ、６５はドレイン
端をｐチヤンネルトランジスタ６４のドレイン端
に接続し、ゲート端をｎチヤンネルトランジスタ
のドレイン端に、ソース端を電源陰極端に接続す
るｎチヤンネルトランジスタ、７１は一端をｎチ
ヤンネルトランジスタ６５のドレイン端に接続
し、他端をｎチヤンネルトランジスタのソース端
（Ｆ点）に接続する容量、７２はドレイン端とゲ
ート端をｎチヤンネルトランジスタのソース端に
接続し、基板をｎチヤンネルトランジスタの基板
に接続するｎチヤンネルトランジスタ、７３は入
力端子、７４はドレイン端をｎチヤンネルトラン
ジスタ７２のソース端に、ゲート端を入力端子７
３に接続し、ソース端をＤ点に、基板をｎチヤン
ネルトランジスタ７２の基板に接続するｎチヤン
ネルトランジスタ、７５は一端をｎチヤンネルト
ランジスタ７２のソース端に接続し、他端をＤ点
に接続する容量、７６は出力端子である。

本構成の動作を第１２図を参照しながら説明す
る。

第１２図は第１１図の動作波形を示す。

期間T₃₁において、入力端子２，５，８，１
６，１８，６０及び６３が“High”レベルにあ
り、入力端子１０，６７，７３が“Low”レベ
ルにあると、容量１１及び６８が、(2)式に応じて
充電される。次に、期間T₃₁で、入力端子８を
“Low”レベルに変化させ、期間T₃₂で入力端子
６０を“Low”レベルに変化させると、ｎチヤ
ンネルトランジスタ６５，７０がオンし、容量７
１はほぼ電源電圧に対応した電圧に充電され、こ
の状態（期間T₂₃）で入力端子６７を“High”に
するとｎチヤンネルトランジスタ７０がオフす
る。このとき同時に容量７５にも充電されるがダ
イオード構成のｎチヤンネルトランジスタ７２の
基板効果により(2)式に対応する電圧にしかならな
い。

入力端子６７を“Low”レベルにし（期間T₃₃
内で）、入力端子６０を“High”レベルにし（期
間T₃₄）、入力端子６３を“Low”レベルに変化
させて（期間T₃₄）、ｐチヤンネルトランジスタ
６４をオンしＦ点を昇圧させる。この電圧変化に
応じて容量７５も充電され端子７６の端子電圧も
上昇する（T₃₄）。このときの容量７５の電圧は
(8)式に対応して、 2V_DD−V_th72＝2V_DD−（V_th720＋k₁√₀₀） …(15) V_th72：ｎチヤンネルトランジスタ７２のしき
い電圧 V_th720：基板効果がないときのｎチヤンネルト
ランジスタ７２のしきい電圧 V₀₀：出力端子７６の電圧となる。

この昇圧動作の後、入力端子２及び１６を
“Low”レベルにし（期間T₃₅）、以下順次第４図
で説明した動作により２〜２１の昇圧回路を動作
させる。

Ｄ点が(7)式に対応した最大電圧になると（期間
T₃₅）、出力端子７６で得られる電圧は(7)式と(15)
式の和の電圧となる。すなわち、このときの出力
端子７６の出力電圧V_B3は、 V_B3＝2V_DD−（V_th720＋k₁√₀₀ ＋3V_DD−（V_th150＋k₁√₀）＝5V_DD−｛（V_th720＋V_th150）＋k₁（√₀＋√₀₀）｝ 5V_DD−２（V_th150＋k₁√₀） …(16) となる。

(16)式に(19)式の算出に用いた数値を用いて計算す
ると、 25−２（0.5＋0.5√10）＝20.8 …(17) が得られ20V以上の昇圧電圧が得られることにな
る。しかし、実際には出力端子７６に寄生容量
Cpが存在するので、容量２１及び７５はCpが問
題とならない値の静電容量値とする。

Cpを考慮したときの出力端子７６の出力電圧
は、｛5V_DD−２（V_th150＋k₁√₀）｝C₂₁・C_7
5／C₂₁＋C₇₅／C₂₁・C₇₅／C₂₁＋C₇₅＋Cp ＝｛5V_DD−２（V_th150＋k₁√₀）｝１
／１＋Cp（C₂₁＋C₇₅）／C₂₁・C₇₅…(18) となる。

この場合もｎチヤンネルトランジスタ７２，７
４のソース，ドレイン端は高電圧になるので基板
電圧は電源陰極端から電源陽極端に変化しブレー
クダウンしないための対策を施す。

Ｐ−well電圧が5Vまで変化すると(17)式の値か
ら素子耐圧は16Vまで許容できることになる。

(18)式の値は寄生容量に対しC₂₁，C₇₅を問題のな
い値に選ぶと(13)式よりも大きくすることが可能と
なるので第１１図の出力電圧V_B3は、 V_B3＞V_B2＞V_B1＞V_B0 …(19) となる。

以上述べてきた実施例によれば電源電圧以上の
昇圧電圧が得られるだけでなく、素子のもつ耐圧
以上の高い昇圧電圧を得ることができる。

以上の実施例は、Ｐ−wellを有するCMOSの
場合であるがｎ−wellを有するCMOSの場合に
も本発明と同じ考え方でｐ型基板上のｎ−wellを
耐圧が満足できる範囲で電源電圧よりも正電圧に
昇圧し、ｎ−wellとｐチヤンネルトランジスタの
耐圧を補償した昇圧回路を実現できる。

〔発明の効果〕

以上説明したように、本発明によれば、Ｎ型
MOSトランジスタの基板効果による昇圧の制限
を排除して、簡単な構成のものにより、少なくと
も電源電圧の倍電圧を得ることができる。

また、本発明によれば、LSIに高電圧電源を内
蔵することができる。本発明によれば、LSI等に
容易に内蔵することができるので、高精度アナロ
グ回路や、高集積化に伴う製造プロセスの進歩に
よる耐圧の低下を補償できる効果がある。

【図面の簡単な説明】

第１図は従来用いられている昇圧回路を示す回
路図、第２図は第１図の動作を示す波形図、第３
図は昇圧回路に用いる容量構造を示す図、第４図
は本発明に係る昇圧回路の実施例を示す回路図、
第５図は第４図実施例の後段昇圧回路を実装して
なる半導体装置の縦断面図、第６図は第４図の動
作を説明するための各部の波形図、第７図は本発
明を適用してなる他の実施例の昇圧回路の回路
図、第８図は第７図の動作を説明するための各部
の波形図、第９図は本発明を適用してなる他の実
施例の昇圧回路の回路図、第１０図は第９図の動
作を説明するための各部の波形図、第１１図は本
発明を適用してなる他の実施例の昇圧回路の回路
図、第１２図は第１１図の動作を説明するための
各部の波形図である。３，６，１９…ｐチヤンネルトランジスタ、
４，７，９，１４，１５，１７，２０…ｎチヤン
ネルトランジスタ、１１，１３，２１…容量。

Claims

【特許請求の範囲】１Ｎ型MOSトランジスタ１４の主電極の一方
をスイツチＳ３，３を介して電源の陽極に接続
し、他方を第１の静電容量１３とスイツチＳ７，
７の直列回路を介して前記電源の陰極に接続して
なる前記第１の静電容量１３の充電回路と、前記
トランジスタ１４と前記スイツチＳ３の接続点と
該トランジスタ１４の制御電極との間に接続され
た第２の静電容量１１と、前記トランジスタ１４
と前記スイツチＳ３の接続点と前記電源の陰極と
の間に接続されたスイツチＳ４，４と、前記トラ
ンジスタ１４の制御電極と前記電源の陽極との間
に接続されたスイツチＳ９，９と、前記第１の静
電容量１３と前記スイツチＳ７との接続点と前記
電源の陽極との間に接続されたスイツチＳ６，６
と、前記トランジスタ１４の制御電極と前記電源
の陰極との間に接続されたスイツチＳ１２，１２
と、前記各スイツチを制御するスイツチ制御手段
とを含んでなり、前記スイツチ制御手段は、第１の所定期間T₀₁
においてスイツチＳ４，Ｓ９をオンして他のスイ
ツチをオフし、これに続く第２の所定期間T₀₂に
おいてスイツチＳ３，Ｓ７をオンして他の前記ス
イツチをオフし、これに続く第３の期間T₀₃にお
いてスイツチＳ３，Ｓ１２，Ｓ７をオンして他の
スイツチをオフし、これに続く第４の所定期間
T₀₄においてスイツチＳ４，Ｓ６をオンして他の
スイツチをオフする制御を繰返すものとされ、前記トランジスタ１４と前記第１の静電容量１
３との接続点を出力端子Ｂとする倍電圧回路を有
してなる昇圧回路。２特許請求の範囲第１項に記載の昇圧回路にお
いて、前記スイツチＳ３，３とＳ９，９がＰ型
MOSトランジスタであることを特徴とする昇圧
回路。