JP7550175B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来より、入力電圧とグランド電位との間で直列に接続される上側トランジスタと下側トランジスタから構成されるスイッチングアームにおいて、上側トランジスタをＮチャネル型のトランジスタとする場合、上側トランジスタのゲートを駆動するためにブートストラップ回路を用いることが多い。
従来のブートストラップ回路は、例えば特許文献１に開示されるように、ブートコンデンサと、ダイオードと、を有する。ブートコンデンサの一端は、スイッチングアームにおける上側トランジスタと下側トランジスタとが接続されるノードに接続される。ブートコンデンサの他端は、ダイオードのカソードに接続される。ダイオードのアノードは、電源電圧の印加端に接続される。特に、上記アノードは、抵抗を介して上記電源電圧の印加端に接続される場合が多い。また、ブートコンデンサの上記他端は、上側トランジスタのゲートを駆動するドライバと接続される。
特開２０１８－１３３９１６号公報
上記のようなダイオードを用いたブートストラップ回路では、下側トランジスタがオン状態（上側トランジスタはオフ状態）のときに、電源電圧からダイオードを介してブートコンデンサの充電が行われる。そして、ダイオードのカソードに生じるブート電圧がドライバにより上側トランジスタのゲートに印加され、上側トランジスタはオン状態となる。このとき、ブート電圧＝入力電圧＋（電源電圧－ダイオードのＶｆ）となる。
従って、ダイオードのＶｆによるダイオード損失が発生する。さらに、ゲートに印加させるブート電圧はダイオードのＶｆだけ低下するので、上側トランジスタのオン抵抗が高くなる。これにより、効率が低下する問題があった。
一方、従来、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）などのパワーデバイスと、パワーデバイスを駆動するドライバＩＣと、を１つのパッケージに収めて構成したＩＰＭ（Intelligent Power Module）が登場している。ＩＰＭでは、スイッチングアームを構成する上側トランジスタと下側トランジスタとして上記パワーデバイスが用いられ、上側トランジスタに印加される入力電圧は高電圧となる。
このような高電圧を扱うＩＰＭなどの半導体装置にブートストラップ回路を適用する際には、効率の改善が望まれる。
上記状況に鑑み、本発明は、効率改善を図ることができる高電圧を扱う半導体装置を提供することを目的とする。
本発明に係る半導体装置は、入力電圧とグランド電位との間において直列に接続されて複数のスイッチングアームを構成する複数の上側トランジスタおよび複数の下側トランジスタと、
複数の前記上側トランジスタと複数の前記下側トランジスタとが接続される各ノードに各第１端を接続可能な複数のブートコンデンサの各第２端に接続可能なドレインと、電源電圧の印加端に電気的に接続可能なソースと、を含む複数のＮＭＯＳトランジスタと、
複数の前記ＮＭＯＳトランジスタの各ゲートを駆動する複数のコントローラと、
各前記第２端に生じる各ブート電圧または各前記ノードに生じるスイッチ電圧を複数の前記上側トランジスタの各制御端に印加することで前記上側トランジスタをオンオフ駆動する複数のドライバと、
を有し、
一つの第１チャンネルの前記ドライバにより前記第１チャンネルの前記上側トランジスタがオフ状態のときに、前記第１チャンネルと異なる第２チャンネルの前記ドライバにより前記第２チャンネルの前記上側トランジスタはオン状態であり、前記第１チャンネルの前記コントローラは、前記第２チャンネルの前記ブート電圧に基づく駆動電圧を前記第１チャンネルの前記ＮＭＯＳトランジスタのゲートに印加することで当該ＮＭＯＳトランジスタをオン状態とする構成としている（第１の構成）。
また、上記第１の構成において、前記第１チャンネルの前記コントローラは、前記第１チャンネルの前記下側トランジスタがオフ状態のときに前記第１チャンネルの前記上側トランジスタがターンオフされた後に、前記第１チャンネルの前記下側トランジスタがターンオンされたことを検出すると、前記ＮＭＯＳトランジスタをターンオンさせる構成としてもよい（第２の構成）。
また、上記第２の構成において、前記第１チャンネルの前記コントローラは、前記第１チャンネルの前記スイッチ電圧がグランド電位より低い電圧になった後、前記グランド電位になったことを検出すると、前記ＮＭＯＳトランジスタをターンオンさせる構成としてもよい（第３の構成）。
また、上記第１の構成において、前記第１チャンネルの前記コントローラは、前記第１チャンネルの前記下側トランジスタがオフ状態のときに前記第１チャンネルの前記上側トランジスタがターンオフされたことを検出すると、前記ＮＭＯＳトランジスタをターンオンさせる構成としてもよい（第４の構成）。
また、上記第４の構成において、前記第１チャンネルの前記コントローラは、前記第１チャンネルの前記スイッチ電圧がグランド電位より低い電圧になったことを検出すると、前記ＮＭＯＳトランジスタをターンオンさせる構成としてもよい（第５の構成）。
また、上記第１から第５のいずれかの構成において、前記第２チャンネルの前記ブート電圧を当該ブート電圧よりも低い前記駆動電圧に調整する電圧調整部をさらに有する構成としてもよい（第６の構成）。
また、上記第６の構成において、前記電圧調整部は、前記ブート電圧を分圧する分圧抵抗と、前記分圧抵抗により分圧後の電圧を入力されて前記駆動電圧を出力するバッファと、を有する構成としてもよい（第７の構成）。
また、上記第６の構成において、前記電圧調整部は、前記ブート電圧に基づき定電流を生成する定電流源と、前記定電流源により生成される電流を供給されるツェナーダイオードと、を有する構成としてもよい（第８の構成）。
また、上記第１から第８のいずれかの構成において、前記複数は、３つである構成としてもよい（第９の構成）。
また、上記第９の構成において、複数の前記上側トランジスタは、１２０°位相をずらしながらオンオフ駆動される構成としてもよい（第１０の構成）。
また、上記第９または第１０の構成において、各前記ノードは、ＤＣブラシレスモータのＵ相端子、Ｖ相端子、Ｗ相端子のそれぞれに接続可能である構成としてもよい（第１１の構成）。
また、上記第１から第１１のいずれかの構成において、当該半導体装置の外部に配置されるマイコンから出力される駆動制御信号に基づき前記上側トランジスタおよび前記下側トランジスタは、オンオフ制御される構成としてもよい（第１２の構成）。
本発明の半導体装置によれば、入力電圧が高電圧となる半導体装置において、効率改善を図ることが可能となる。
本発明の例示的な実施形態に係るＩＰＭシステムの構成を示す図である。 ＩＰＭの内部構成の一例を示す図である。 上側ドライバＩＣおよび下側ドライバＩＣの内部構成の一例を示す図である。 ＩＰＭにおけるブートストラップ回路の構成を要部的に示す図である。 第１ブートストラップ回路の動作例を示すタイミングチャートである。 第１上側トランジスタ、第２上側トランジスタ、および第３上側トランジスタそれぞれのオンオフ状態の遷移の一例を示す図である。 第１ブートストラップ回路の動作の別例を示すタイミングチャートである。 電圧調整部の一構成例を示す図である。 電圧調整部の別の構成例を示す図である。 参考例に係るスイッチングアームの駆動構成を示す図である。 図３に示すＩＰＭ の変形例を示す構成図である。
＜参考例について＞
ここではまず、本発明の実施形態を説明する前に、本発明の実施形態の特長を理解するための参考例について述べる。
図１０は、参考例に係るスイッチングアームの駆動構成を示す図である。図１０に示すスイッチングアームＳＡは、入力電圧Ｖｉｎとグランド電位との間で直列に接続される上側トランジスタＱ１と下側トランジスタＱ２とを含む。図１０では、上側トランジスタＱ１および下側トランジスタＱ２ともに、Ｎチャネル型のＩＧＢＴから構成される。上側トランジスタＱ１のゲートは、ドライバＤＲにより駆動される。
図１０に示す構成は、ブートストラップ回路ＢＳを含んでいる。ブートストラップ回路ＢＳは、ブートコンデンサＣＢと、ＰＭＯＳトランジスタＰＭと、を有する。ブートコンデンサＣＢの一端は、上側トランジスタＱ１と下側トランジスタＱ２とが接続されるノードＮｓｗに接続される。ブートコンデンサＣＢの他端は、ＰＭＯＳトラジスタのソースとともにドライバＤＲに接続される。ＰＭＯＳトランジスタのドレインは、電源電圧Ｖｃｃの印加端に接続される。
このような図１０に示す構成では、下側トランジスタＱ２がオン状態（上側トランジスタＱ１はオフ状態）のときに、ＰＭＯＳトランジスタがオン状態とされる。これにより、ノードＮｓｗに生じてブートコンデンサＣＢの基準電位となるスイッチ電圧Ｖｓｗはグランド電位となり、電源電圧ＶｃｃによりＰＭＯＳトランジスタＰＭを介してブートコンデンサＣＢへの充電が行われる。これにより、ブートコンデンサＣＢの他端（ＰＭＯＳトランジスタＰＭのソース）に生じるブート電圧Ｖｂｔは電源電圧Ｖｃｃとなる。
その後、ドライバＤＲによりブート電圧Ｖｂｔが上側トランジスタＱ１のゲートに印加され、ＰＭＯＳトランジスタＰＭがオフ状態とされると、上側トランジスタＱ１がオン状態となる。このとき、ブート電圧Ｖｂｔ＝Ｖｉｎ＋Ｖｃｃとなる。
このように図１０に示す構成であれば、ブートストラップ回路ＢＳにＰＭＯＳトランジスタＰＭを用いるので、ＰＭＯＳトランジスタＰＭにおける電圧降下はダイオードを用いる場合のＶｆより抑えることができる。また、ＰＭＯＳトランジスタＰＭにおける電圧降下はほぼ０となり、上側トランジスタＱ１のゲートに印加させるブート電圧Ｖｂｔの低下を抑えることができ、上側トランジスタＱ１のオン抵抗を小さくすることができる。これにより、効率を改善することが可能となる。
ただし、図１０の構成は、入力電圧Ｖｉｎの低い小信号系に適用することが適している。これは、ＰＭＯＳトランジスタＰＭの耐圧は、Ｖｉｎの耐圧とＶｃｃの耐圧の和となり、入力電圧Ｖｉｎが低ければ、ＰＭＯＳトランジスタＰＭの耐圧は低くて済み、耐圧の低いＰＭＯＳトランジスタＰＭは存在するからである。
しかしながら、図１０の構成を仮に入力電圧Ｖｉｎの高いＩＰＭなどに適用すると、ＰＭＯＳトランジスタＰＭの耐圧は高耐圧が必要となるが、高耐圧のＰＭＯＳトランジスタＰＭは現状作製することが困難であり、ＩＰＭなどへの適用は難しい。
そこで、後述する本発明の実施形態では、入力電圧Ｖｉｎが高電圧となる半導体装置の一例としてＩＰＭを挙げ、高耐圧に対応することが可能なＮＭＯＳトランジスタをブートストラップ回路に適用することを可能とし、効率の改善を図っている。
＜ＩＰＭシステムの構成＞
以下、本発明の例示的な実施形態について、図面を参照して説明する。
図１は、本発明の例示的な実施形態に係るＩＰＭシステム１５の構成を示す図である。図１に示すＩＰＭシステム１５は、ＭＣＵ（Micro Control Unit;マイコン）７と、フォトカプラ５Ａ～５Ｆと、フォトカプラ６と、ＩＰＭ１と、プリント基板（ＰＣＢ）１０と、を備えている。
ＭＣＵ７と、フォトカプラ５Ａ～５Ｆと、フォトカプラ６と、ＩＰＭ１は、プリント基板１０に半田等を用いて実装される。
ＭＣＵ７は、比較的に高速応答であるフォトカプラ５Ａ～５Ｆの各々に駆動制御信号Ｓｃｉ１～Ｓｃｉ６を送信する。フォトカプラ５Ａ～５Ｆは、入力された駆動制御信号Ｓｃｉ６～Ｓｃｉ６を各々電気的に絶縁をしつつＩＰＭ１側へ駆動制御信号ＨｉｎＵ、ＨｉｎＶ、ＨｉｎＷ、ＬｉｎＵ、ＬｉｎＶ、ＬｉｎＷとして伝達させる。
ＩＰＭ１は、３相ＤＣブラシレスモータ（不図示）を駆動するモータドライバとして機能し、上側トランジスタと下側トランジスタとが直列接続されて構成されるスイッチングアーム（不図示）を３つ有している。すなわち、ＩＰＭ１は、６つのスイッチング素子を有している。ＩＰＭ１においては、入力された駆動制御信号ＨｉｎＵ、ＨｉｎＶ、ＨｉｎＷ、ＬｉｎＵ、ＬｉｎＶ、ＬｉｎＷに基づいてドライバＩＣ（不図示）が各上側トランジスタおよび各下側トランジスタのゲートを駆動する。これにより、ＩＰＭ１はインバータとして動作する。なお、ＩＰＭ１の詳細な構成については、後述する。
また、ＩＰＭ１からはフォールト信号Ｆｔｉが比較的に低速応答であるフォトカプラ６に送信される。フォールト信号Ｆｔｉは、低電圧状態や過熱状態などの異常が発生したときに送信される。フォトカプラ６は、入力されたフォールト信号Ｆｔｉを電気的に絶縁しつつＭＣＵ７側へフォールト信号Ｆｔｏとして伝達する。これにより、ＭＣＵ７に異常状態を通知できる。
＜ＩＰＭの構成＞
図２は、ＩＰＭ１の内部構成を示す図である。図２に示すように、ＩＰＭ１は、上側ドライバＩＣ２と、下側ドライバＩＣ３と、第１上側トランジスタ４Ａと、第２上側トランジスタ４Ｂと、第３上側トランジスタ４Ｃと、第１下側トランジスタ４Ｄと、第２下側トランジスタ４Ｅと、第３下側トランジスタ４Ｆと、逆並列ダイオードＤ１～Ｄ６と、を樹脂等の封止材により封止してパッケージ化した半導体装置（半導体パッケージ）である。
また、ＩＰＭ１は、外部との電気的接続を確立するために、ＶＢＵ端子、ＶＢＶ端子、ＶＢＷ端子、ＨＩＮＵ端子、ＨＩＮＶ端子、ＨＩＮＷ端子、ＨＶＣＣ端子、ＨＧＮＤ端子、ＬＩＮＵ端子、ＬＩＮＶ端子、ＬＩＮＷ端子、ＬＶＣＣ端子、ＦＯ端子、ＣＩＮ端子、ＬＧＮＤ端子、Ｐ端子、Ｕ端子、Ｖ端子、Ｗ端子、ＮＵ端子、ＮＶ端子、およびＮＷ端子の各外部端子（リード端子）を有している。
第１上側トランジスタ４Ａと、第２上側トランジスタ４Ｂと、第３上側トランジスタ４Ｃと、第１下側トランジスタ４Ｄと、第２下側トランジスタ４Ｅと、第３下側トランジスタ４Ｆとは、一例として、それぞれＳｉ（シリコン）基板を用いたＩＧＢＴにより構成される。なお、これらのスイッチング素子は、ＩＧＢＴに限らず、Ｓｉ基板を用いたＭＯＳＦＥＴにより構成されてもよいし、ＳｉＣ基板やワイドバンドギャップ型と称される半導体基板を用いたＩＧＢＴやＭＯＳＦＥＴで構成してもよい。
Ｐ端子には、高電圧である入力電圧Ｖｉｎ（後述の図３および図４）が印加される。入力電圧Ｖｉｎは、例えば６００Ｖである。第１上側トランジスタ４ＡのコレクタにはＰ端子が接続される。第１上側トランジスタ４Ａのエミッタは、第１下側トランジスタ４Ｄのコレクタに接続される。第１下側トランジスタ４Ｄのエミッタは、ＮＵ端子に接続される。このように、第１上側トランジスタ４Ａと、第１下側トランジスタ４Ｄとが直列に接続されて第１スイッチングアーム４１を構成する。
第２上側トランジスタ４ＢのコレクタにはＰ端子が接続される。第２上側トランジスタ４Ｂのエミッタは、第２下側トランジスタ４Ｅのコレクタに接続される。第２下側トランジスタ４Ｅのエミッタは、ＮＶ端子に接続される。このように、第２上側トランジスタ４Ｂと、第２下側トランジスタ４Ｅとが直列に接続されて第２スイッチングアーム４２を構成する。
第３上側トランジスタ４ＣのコレクタにはＰ端子が接続される。第３上側トランジスタ４Ｃのエミッタは、第３下側トランジスタ４Ｆのコレクタに接続される。第３下側トランジスタ４Ｆのエミッタは、ＮＷ端子に接続される。このように、第３上側トランジスタ４Ｃと、第３下側トランジスタ４Ｆとが直列に接続されて第３スイッチングアーム４３を構成する。
ＮＵ端子、ＮＶ端子、およびＮＷ端子は、共通の抵抗Ｒｓ（後述の図３および図４）を介してグランド電位の印加端に接続される。
このように、ＩＰＭ１は、３チャンネル分のスイッチングアーム４１～４３を有しており、６つのスイッチング素子を１つのパッケージに収めた構成となる。また、第１上側トランジスタ４Ａには、逆並列ダイオードＤ１が接続され、第２上側トランジスタ４Ｂには、逆並列ダイオードＤ２が接続され、第３上側トランジスタ４Ｃには、逆並列ダイオードＤ３が接続され、第１下側トランジスタ４Ｄには、逆並列ダイオードＤ４が接続され、第２下側トランジスタ４Ｅには、逆並列ダイオードＤ５が接続され、第３下側トランジスタ４Ｆには、逆並列ダイオードＤ６が接続される。各スイッチング素子はＩＧＢＴで構成されるので、逆並列ダイオードＤ１～Ｄ６は外付けの素子として構成される。なお、各スイッチング素子がＭＯＳＦＥＴで構成される場合は、逆並列ダイオードＤ１～Ｄ６は各スイッチング素子に内蔵される寄生ダイオード（ボディダイオード）として構成される。
Ｕ端子は、第１上側トランジスタ４Ａと第１下側トランジスタ４Ｄとが接続されるノードＮｓｗＵに接続される。Ｕ端子は、ＩＰＭ１外部の３相ＤＣブラシレスモータであるモータＭ（後述する図３）のＵ相端子に接続される。Ｖ端子は、第２上側トランジスタ４Ｂと第２下側トランジスタ４Ｅとが接続されるノードＮｓｗＶに接続される。Ｖ端子は、モータＭのＶ相端子に接続される。Ｗ端子は、第３上側トランジスタ４Ｃと第３下側トランジスタ４Ｆとが接続されるノードＮｓｗＷに接続される。Ｗ端子は、モータＭのＷ相端子に接続される。
上側ドライバＩＣ２は、ＶＢＵ端子、ＶＢＶ端子、ＶＢＷ端子、ＨＩＮＵ端子、ＨＩＮＶ端子、ＨＩＮＷ端子、ＨＶＣＣ端子、およびＨＧＮＤ端子に電気的接続される。
ＶＢＵ端子は、ＩＰＭ１外部の第１ブートコンデンサＣｂ１（後述する図３および図４）の一端に接続される。ＶＢＶ端子は、ＩＰＭ１外部の第２ブートコンデンサＣｂ２（後述する図４）の一端に接続される。ＶＢＷ端子は、ＩＰＭ１外部の第３ブートコンデンサＣｂ３（後述する図４）の一端に接続される。
ＨＶＣＣ端子は、上側ドライバＩＣ２に電源電圧Ｖｃｃを供給する端子である。ＨＩＮＵ端子、ＨＩＮＶ端子、およびＨＩＮＷ端子にはそれぞれ、外部のＭＣＵ７（図１）から駆動制御信号ＨｉｎＵ、ＨｉｎＶ、ＨｉｎＷが入力される。上側ドライバＩＣ２は、これらの駆動制御信号ＨｉｎＵ、ＨｉｎＶ、ＨｉｎＷに基づいて第１上側トランジスタ４Ａ、第２上側トランジスタ４Ｂ、第３上側トランジスタ４Ｃのそれぞれのゲートを駆動して、各上側トランジスタをオンオフ制御する。
ＨＧＮＤ端子とＬＧＮＤ端子は、ＩＰＭ１の内部で互いに接続されている。
下側ドライバＩＣ３は、ＬＩＮＵ端子、ＬＩＮＶ端子、ＬＩＮＷ端子、ＬＶＣＣ端子、ＦＯ端子、ＣＩＮ端子、およびＬＧＮＤ端子に電気的接続される。
ＬＶＣＣ端子は、下側ドライバＩＣ３に電源電圧Ｖｃｃを供給する端子である。ＬＩＮＵ端子、ＬＩＮＶ端子、およびＬＩＮＷ端子にはそれぞれ、外部のＭＣＵ７（図１）から駆動制御信号ＬｉｎＵ、ＬｉｎＶ、ＬｉｎＷが印加される。下側ドライバＩＣ３は、これらの駆動制御信号ＬｉｎＵ、ＬｉｎＶ、ＬｉｎＷに基づいて第１下側トランジスタ４Ｄ、第２下側トランジスタ４Ｅ、第３下側トランジスタ４Ｆのそれぞれのゲートを駆動して、各下側トランジスタをオンオフ制御する。
ＦＯ端子は、下側ドライバＩＣ３から出力されるフォールト信号Ｆｔｉ（図１）をＭＣＵ７側へ出力させる端子である。ＣＩＮ端子は、下側トランジスタ４Ｄ～４Ｆを流れる電流を検出した電流検出信号Ｖｉｓ（後述する図３）が入力される端子である。
このように、ＩＰＭ１は、３つの上側トランジスタを駆動する上側ドライバＩＣ２と、３つの下側トランジスタを駆動する下側ドライバＩＣ３と、の個別のＩＣチップを有する構成である２チップ構成を有している。なお、上側ドライバＩＣ２は、例えば、高電圧に対応したＳＯＩ（Silicon ON Insulator）プロセスにより形成される。
図３は、上側ドライバＩＣ２および下側ドライバＩＣ３における第１スイッチングアーム４１（第１上側トランジスタ４Ａおよび第１下側トランジスタ４Ｄ）を駆動する回路構成の一例を示す図である。すなわち、ここではモータＭの３相のうちＵ相用の構成について代表的に説明する。
図３に示すように、上側ドライバＩＣ２は、入力側（ＨＩＮＵ端子側）から出力側（Ｕ端子側）に向けて順に、抵抗Ｒ２１、シュミットトリガ２１、レベルシフタ２２、コントローラ２３、パルスジェネレータ２４、レベルシフタ２５、フィルタ２６、ＲＳフリップフロップ２７、およびドライバ２８を有する。
抵抗Ｒ２１は、ＨＩＮＵ端子をグランド電位の印加端にプルダウンする。このため、ＨＩＮＵ端子がオープン状態である場合には、ＭＣＵ７からＨＩＮＵ端子に入力される駆動制御信号ＨｉｎＵがローレベル（第１上側トランジスタ４Ａがオフするための論理レベル）となるので、第１上側トランジスタ４Ａが意図せずにオンされることがない。
シュミットトリガ２１は、ＨＩＮＵ端子に入力される駆動制御信号ＨｉｎＵをレベルシフタ２２に伝達する。なお、シュミットトリガ２１の閾値電圧には、所定のヒステリシスが与えられている。このような構成にすることにより、ノイズに対する耐性を高めることができる。
レベルシフタ２２は、シュミットトリガ２１の出力信号をコントローラ２３への入力に適した電圧レベルにレベルシフトして出力する。コントローラ２３は、レベルシフタ２２の出力信号をパルスジェネレータ２４に伝達する。
パルスジェネレータ２４は、コントローラ２３の出力信号に基づいて、オン信号Ｓｏｎおよびオフ信号Ｓｏｆｆの各パルス信号を生成する。詳述すると、パルスジェネレータ２４は、コントローラ２３の出力信号の立上りエッジをトリガとして、オン信号Ｓｏｎを所定のオン期間Ｔｏｎ１だけハイレベルとし、コントローラ２３の出力信号の立下りエッジをトリガとして、オフ信号Ｓｏｆｆを所定のオン期間Ｔｏｎ２だけハイレベルとする。なお、オン期間Ｔｏｎ１およびオン期間Ｔｏｎ２は、オン信号Ｓｏｎとオフ信号Ｓｏｆｆの双方が同時にはハイレベルとはならないように設定されている。すなわちＩＰＭ１が正常に動作しているとき、オン信号Ｓｏｎとオフ信号Ｓｏｆｆの一方がハイレベルときは、他方はローレベルになる。
レベルシフタ２５は、フィルタ２６、ＲＳフリップフロップ２７、およびドライバ２８を含む高電位ブロックと、パルスジェネレータ２４を含む低電位ブロックとの間において、低電位ブロックから高電位ブロックに、信号レベルをシフトして伝達する回路である。詳述すると、レベルシフタ２５は、低電位ブロックに属するパルスジェネレータ２４から、オン信号Ｓｏｎ とオフ信号Ｓｏｆｆの各パルス信号が入力される。レベルシフタ２５は、これらの信号をそれぞれレベルシフトさせ、第１シフト済み信号および第２シフト済み信号としてフィルタ２６に出力する。なお、高電位ブロックは、ＶＢＵ端子に印加される第１ブート電圧Ｖｂｔ１と、Ｕ端子に印加される第１スイッチ電圧Ｖｓｗ１との間で動作する。
フィルタ２６は、レベルシフタ２５から入力される第１シフト済み信号および第２シフト済み信号に対してフィルタ処理を行い、ＲＳフリップフロップ２７に出力する回路である。
ＲＳフリップフロップ２７は、フィルタ２６によりフィルタ処理が行われた第１シフト済み信号がセット信号Ｓｓｅｔとして入力されるセット端子（Ｓ端子）、フィルタ２６によりフィルタ処理が行われた第２シフト済み信号がリセット信号Ｓｒｅｓｅｔとして入力されるリセット端子（Ｒ端子）、および出力信号Ｓｑを出力する出力端子（Ｑ端子）を有する。ＲＳフリップフロップは、セット信号Ｓｓｅｔの立下りエッジをトリガとして出力信号Ｓｑをハイレベルにセットし、リセット信号Ｓｒｅｓｅｔの立下りエッジをトリガとして出力信号Ｓｑをローレベルにセットする。
ドライバ２８は、ＲＳフリップフロップ２７の出力信号に応じた信号である上側出力信号ＨＯＵを生成して、第１上側トランジスタ４Ａのゲートに上側出力信号ＨＯＵを出力する。なお、上側出力信号ＨＯＵのハイレベルは第１ブート電圧Ｖｂｔ１となり、ローレベルは第１スイッチ電圧Ｖｓｗ１となる。すなわち、ドライバ２８は、第１ブート電圧Ｖｂｔ１または第１スイッチ電圧Ｖｓｗ１を第１上側トランジスタ４Ａのゲート（制御端）に印加することで第１上側トランジスタ４Ａをオンオフ駆動する。
また、上側ドライバＩＣ２は、第１ＮＭＯＳトランジスタＮｂ１と、第１コントローラＣｔｒｌと、を含んでいる。第１ブートストラップ回路ＢＳ１は、第１ＮＭＯＳトラジスタＮｂ１と、第１コントローラＣｔｒｌ１と、ＩＰＭ１外部に配置される第１ブートコンデンサＣｂ１と、を有する。第１ＮＭＯＳトランジスタＮｂ１のソースは、ＨＶＣＣ端子に接続される。第１ＮＭＯＳトランジスタＮｂ１のドレインは、ＶＢＵ端子に接続される。第１ブートコンデンサＣｂ１の一端は、ＶＢＵ端子に接続される。第１ブートコンデンサＣｂ１の他端は、Ｕ端子に接続される。第１コントローラＣｔｒ１は、第１ＮＭＯＳトランジスタＮｂ１のゲートを駆動することで、第１ＮＭＯＳトランジスタＮｂ１のオンオフを制御する。また、第１コントローラＣｔｒ１は、ノードＮｓｗＵと接続されており、第１スイッチ電圧Ｖｓｗ１をモニター可能である。
なお、第１コントローラＣｔｒ１が第１ＮＭＯＳトランジスタＮｂ１をオン状態とさせるために第１ＮＭＯＳトランジスタＮｂ１のゲートに印加させるハイレベルの電圧である第１駆動電圧ＶＨ１の生成方法については、後述する。
このように、第１ブートストラップ回路ＢＳ１は、Ｕ相用の第１スイッチングアーム４１に対応して設けられ、ＶＢＵ端子に第１ブート電圧Ｖｂｔ１（ドライバ２８などを含む高電位ブロックの駆動電圧）を生成する。
なお、第２上側トランジスタ４Ｂ（Ｖ相）、第３上側トランジスタ４Ｃ（Ｗ相）それぞれを駆動する回路構成は、上述した抵抗Ｒ２１からドライバ２８へかけての構成と同様に上側ドライバＩＣ２において構成される。また、Ｖ相用の第２スイッチングアーム４２、Ｗ相用の第３スイッチングアーム４３それぞれに対応して、第２ブートストラップ回路ＢＳ２、第３ブートストラップ回路ＢＳ３（後述する図４）が構成される。
下側ドライバＩＣ３は、入力側（ＬＩＮＵ端子側）から出力側（Ｕ端子側）に向けて順に、抵抗Ｒ３１、シュミットトリガ３１、レベルシフタ３２、コントローラ３３、遅延回路３４、およびドライバ３５を有する。
抵抗Ｒ３１は、ＬＩＮＵ端子をグランド電位の印加端にプルダウンする。このため、ＬＩＮＵ端子がオープン状態である場合には、ＭＣＵ７からの駆動制御信号ＬｉｎＵがローレベル（第１下側トランジスタ４Ｄをオフするための論理レベル）となるので、第１下側トランジスタ４Ｄが意図せずにオンされることはない。
シュミットトリガ３１は、ＬＩＮＵ端子に入力される駆動制御信号ＬｉｎＵをレベルシフタ３２に伝達する。なお、シュミットトリガ３１の閾値電圧には、所定のヒステリシスが与えられている。このような構成にすることにより、ノイズに対する耐性を高めることができる。
レベルシフタ３２は、シュミットトリガ３１の出力信号をコントローラ３３への入力に適した電圧レベルにレベルシフトして出力する。
コントローラ３４は、異常保護部３０１から入力される異常信号に基づいて、レベルシフタ３２の出力信号を遅延回路３４に伝達するか否か（ひいては第１下側トランジスタ４Ｄの駆動可否）を制御する。
遅延回路３４は、コントローラ３３の出力信号に所定の遅延（上側ドライバＩＣ２のパルスジェネレータ２４、レベルシフタ２５、フィルタ２６、およびＲＳフリップフロップ２７で生じる回路遅延に相当）を与えてドライバ３５に伝達する。
ドライバ３５は、遅延回路３４により遅延されたコントローラ３３の出力信号に基づいて、第１下側トランジスタ４Ｄのゲートに下側出力信号ＬＯＵを出力する。なお、下側出力信号ＬＯＵのハイレベルは電源電圧Ｖｃｃとなり、ローレベルはグランド電位となる。
異常保護部３０１は、異常信号生成回路３０、ローパスフィルタ３６、温度保護回路（ＴＳＤ［Thermal Shut Down］回路）３７、および低電圧誤動作防止回路（ＵＬＶＯ回路）３８、および過電流保護回路３９を有する。
ＴＳＤ回路３７は、ＩＰＭ（半導体装置）１のジャンクション温度が所定の閾値温度を上回ったときに、温度保護信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。
ＵＶＬＯ回路３８は、電源電圧Ｖｃｃが所定の閾値電圧を下回ったときに、誤動作防止信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。
ＣＩＮ端子は、ＮＵ端子と抵抗Ｒｓの一端とが接続されるノードに接続される。ローパスフィルタ３６は、ＣＩＮ端子に電気的に接続されている。ローパスフィルタ３６は、ＣＩＮ端子に発生する電流検出信号Ｖｉｓを過電流保護回路３９に出力する。過電流保護回路３９は、コンパレータから構成され、その非反転入力端子（＋）にローパスフィルタ３６の出力が入力され、その反転端子（－）に基準電圧が印加される。過電流保護回路３９は、電流検出信号Ｖｉｓが所定の閾値電圧を上回ったときに、過電流保護信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。
異常信号生成回路３０は、ＴＳＤ回路３７から入力される温度保護信号、ＵＶＬＯ回路３８から入力される誤動作防止信号、過電流保護回路３９から入力される過電流保護信号をそれぞれ監視している。異常信号生成回路３０は、温度保護信号、誤動作防止信号、過電流保護信号の少なくともいずれかが異常を示している場合には、異常信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。異常信号生成回路３０は、異常信号をコントローラ３３に出力する。
コントローラ３３は、異常を示す異常信号を入力された場合、第１下側トランジスタ４Ｄをオフとさせる。ＮＭＯＳトランジスタＮＭ３１は、ＦＯ端子からフォールト信号Ｆｔｉを出力するためのオープンドレイン出力段を形成する。異常が生じていない場合には、ＮＭＯＳトランジスタＮＭ３１が異常信号生成回路３０によってオフとされ、フォールト信号Ｆｔｉがハイレベルとされる。一方、異常が生じている場合には、ＮＭＯＳトランジスタＮＭ３１が異常信号生成回路３０によってオンとされ、フォールト信号Ｆｔｉがローレベルとされる。
なお、第２下側トランジスタ４Ｅ（Ｖ相）、第３下側トランジスタ４Ｆ（Ｗ相）それぞれを駆動する回路構成は、上述した抵抗Ｒ３１からドライバ３５へかけての構成と同様に下側ドライバＩＣ３において構成される。
＜ブートストラップ回路の構成＞
次に、ＩＰＭ１におけるブートストラップ回路の構成について、より詳細に説明する。図４は、ＩＰＭ１におけるブートストラップ回路の構成を要部的に示す図である。
図４に示すように、ＩＰＭ１においては、３チャンネル分のスイッチングアーム４１～４３に対応して、３チャンネル分のブートストラップ回路ＢＳ１～ＢＳ３が設けられる。
第１ブートストラップ回路ＢＳ１は、先述した図３でも説明した通り、第１ＮＭＯＳトランジスタＮｂ１と、第１コントローラＣｔｒ１と、第１ブートコンデンサＣｂ１と、を有する。第１ＮＭＯＳトランジスタＮｂ１のソースは、ＨＶＣＣ端子に接続され、電源電圧Ｖｃｃを印加される。第１ＮＭＯＳトランジスタＮｂ１のドレインは、ＶＢＵ端子に接続される。ＩＰＭ１外部の第１ブートコンデンサＣｂ１の一端は、ＶＢＵ端子に接続される。第１ブートコンデンサＣｂ１の他端は、Ｕ端子に接続される。
図４の第１ドライバ２８１は、先述した図３のドライバ２８に相当し、第１上側トランジスタ４Ａのゲートを駆動する。第１ドライバ２８１には、ＶＢＵ端子に生じる第１ブート電圧Ｖｂｔ１が供給される。これにより、第１ドライバ２８１は、第１ブート電圧Ｖｂｔ１を第１上側トランジスタ４Ａのゲートに印加させることで、第１上側トランジスタ４Ａをオン状態にさせる。
第２ブートストラップ回路ＢＳ２は、第２ＮＭＯＳトランジスタＮｂ２と、第２コントローラＣｔｒ２と、第２ブートコンデンサＣｂ２と、を有する。第２ＮＭＯＳトランジスタＮｂ２のソースは、ＨＶＣＣ端子に接続され、電源電圧Ｖｃｃを印加される。第２ＮＭＯＳトランジスタＮｂ２のドレインは、ＶＢＶ端子に接続される。ＩＰＭ１外部の第２ブートコンデンサＣｂ２の一端は、ＶＢＶ端子に接続される。第２ブートコンデンサＣｂ２の他端は、Ｖ端子に接続される。
第２ドライバ２８２は、第２上側トランジスタ４Ｂのゲートを駆動する。第２ドライバ２８２には、ＶＢＶ端子に生じる第２ブート電圧Ｖｂｔ２が供給される。これにより、第２ドライバ２８２は、第２ブート電圧Ｖｂｔ２を第２上側トランジスタ４Ｂのゲートに印加させることで、第２上側トランジスタ４Ｂをオン状態にさせる。
第３ブートストラップ回路ＢＳ３は、第３ＮＭＯＳトランジスタＮｂ３と、第３コントローラＣｔｒ３と、第３ブートコンデンサＣｂ３と、を有する。第３ＮＭＯＳトランジスタＮｂ３のソースは、ＨＶＣＣ端子に接続され、電源電圧Ｖｃｃを印加される。第３ＮＭＯＳトランジスタＮｂ３のドレインは、ＶＢＷ端子に接続される。ＩＰＭ１外部の第３ブートコンデンサＣｂ３の一端は、ＶＢＷ端子に接続される。第３ブートコンデンサＣｂ３の他端は、Ｗ端子に接続される。
第３ドライバ２８３は、第３上側トランジスタ４Ｃのゲートを駆動する。第３ドライバ２８３には、ＶＢＷ端子に生じる第３ブート電圧Ｖｂｔ３が供給される。これにより、第３ドライバ２８３は、第３ブート電圧Ｖｂｔ３を第３上側トランジスタ４Ｃのゲートに印加させることで、第３上側トランジスタ４Ｃをオン状態にさせる。
また、第１電圧調整部５１は、ＶＢＶ端子に生じる第２ブート電圧Ｖｂｔ２を第２ブート電圧Ｖｂｔ２よりも低い所定の第１駆動電圧ＶＨ１に調整して第１コントローラＣｔｒ１に出力する。第２電圧調整部５２は、ＶＢＷ端子に生じる第３ブート電圧Ｖｂｔ３を第３ブート電圧Ｖｂｔ３よりも低い所定の第１駆動電圧ＶＨ１に調整して第１コントローラＣｔｒ１に出力する。第１コントローラＣｔｒ１は、第１駆動電圧ＶＨ１を第１ＮＭＯＳトランジスタＮｂ１のゲートに印加させることで、第１ＮＭＯＳトランジスタＮｂ１をオン状態とさせる。
また、第３電圧調整部５３は、ＶＢＵ端子に生じる第１ブート電圧Ｖｂｔ１を第１ブート電圧Ｖｂｔ１よりも低い所定の第２駆動電圧ＶＨ２に調整して第２コントローラＣｔｒ２に出力する。第４電圧調整部５４は、ＶＢＷ端子に生じる第３ブート電圧Ｖｂｔ３を第３ブート電圧Ｖｂｔ３よりも低い所定の第２駆動電圧ＶＨ２に調整して第２コントローラＣｔｒ２に出力する。第２コントローラＣｔｒ２は、第２駆動電圧ＶＨ２を第２ＮＭＯＳトランジスタＮｂ２のゲートに印加させることで、第２ＮＭＯＳトランジスタＮｂ２をオン状態とさせる。
また、第５電圧調整部５５は、ＶＢＵ端子に生じる第１ブート電圧Ｖｂｔ１を第１ブート電圧Ｖｂｔ１よりも低い所定の第３駆動電圧ＶＨ３に調整して第３コントローラＣｔｒ３に出力する。第６電圧調整部５６は、ＶＢＶ端子に生じる第２ブート電圧Ｖｂｔ２を第２ブート電圧Ｖｂｔ２よりも低い所定の第３駆動電圧ＶＨ３に調整して第３コントローラＣｔｒ３に出力する。第３コントローラＣｔｒ３は、第３駆動電圧ＶＨ３を第３ＮＭＯＳトランジスタＮｂ３のゲートに印加させることで、第３ＮＭＯＳトランジスタＮｂ３をオン状態とさせる。
＜ブートストラップ回路の動作＞
次に、このような構成のブートストラップ回路の動作について述べる。図５は、第１ブートストラップ回路ＢＳ１の動作例を示すタイミングチャートである。図５において、上段より順に、駆動制御信号ＨｉｎＵ、駆動制御信号ＬｉｎＵ、第１スイッチ電圧Ｖｓｗ１（実線）、第１ブート電圧Ｖｂｔ１（破線）、および、第１ＮＭＯＳトランジスタＮｂ１のオンオフ状態を示す。なお、図５は、第１ＮＭＯＳトランジスタＮｂ１のオンオフ制御の第１手法を示す図である。
図５に示すように、第１上側トランジスタ４Ａと第１下側トランジスタ４Ｄの同時オンを防止するため、ＭＣＵ７（図１）から出力される駆動制御信号ＨｉｎＵ，ＬｉｎＵにより、第１上側トランジスタ４Ａと第１下側トランジスタ４Ｄの同時オフ期間（デッドタイム）ＤＴ１，ＤＴ２が設けられる。
図５のタイミングｔ１の手前では、駆動制御信号ＨｉｎＵがハイレベルであるので第１上側トランジスタ４Ａはオン状態であり、駆動制御信号ＬｉｎＵがローレベルであるので第１下側トランジスタ４Ｄはオフ状態である。このとき、第１ＮＭＯＳトランジスタＮｂ１はオフ状態とされている。そして、タイミングｔ１で駆動制御信号ＨｉｎＵがハイレベルからローレベルへ切り替わると、第１ドライバ２８１により第１上側トランジスタ４Ａはターンオフされる。これにより、デッドタイムＤＴ１が開始される。
すると、第１上側トランジスタ４Ａがオン状態のときに入力電圧Ｖｉｎ側から第１上側トランジスタ４Ａ、Ｕ端子を介してモータＭ内部のインダクタに流れていた電流は、インダクタの作用により、ＮＵ端子から第１下側トランジスタ４Ｄに接続される逆並列ダイオードＤ４を介してＵ端子へ流れ続けようとする。これにより、ノードＮｓｗＵに生じる第１スイッチ電圧Ｖｓｗ１は、グランド電位より逆並列ダイオードＤ４のＶｆだけ低い電圧となる。第１コントローラＣｔｒ１は、第１スイッチ電圧Ｖｓｗ１をモニターし、第１スイッチ電圧Ｖｓｗ１がグランド電位より低くなったことを検出し、第１ＮＭＯＳトランジスタＮｂ１のオフ状態は維持させる。これにより、第１ブート電圧Ｖｂｔ１は、図４に示すように、グランド電位より低くなりえる。
その後、タイミングｔ２で駆動制御信号ＬｉｎＵがローレベルからハイレベルへ切り替えられると、第１下側トランジスタ４Ｄはターンオンされる。これにより、第１スイッチ電圧Ｖｓｗ１はグランド電位となる。ここで、第１コントローラＣｔｒ１は、第１スイッチ電圧Ｖｓｗ１がグランド電位となったことを検出すると、第１ＮＭＯＳトランジスタＮｂ１をターンオンさせる。
ここで、図６は、第１上側トランジスタ４Ａ、第２上側トランジスタ４Ｂ、および第３上側トランジスタ４Ｃそれぞれのオンオフ状態の遷移の一例を示す図である。第１上側トランジスタ４Ａ、第２上側トランジスタ４Ｂ、および第３上側トランジスタ４Ｃのオンオフは、ＭＣＵ７（図１）から出力される駆動制御信号ＨｉｎＵ，ＨｉｎＶ，ＨｉｎＷにより制御される。
図６に示す例では、第１上側トランジスタ４Ａ、第２上側トランジスタ４Ｂ、および第３上側トランジスタ４Ｃは、互いに１２０°位相をずらしつつオンオフ制御される。これにより、第１上側トランジスタ４Ａがオフ状態のとき、他の第２上側トランジスタ４Ｂと第３上側トランジスタ４Ｃの少なくとも一方はオン状態となっている。
第２上側トランジスタ４Ｂがオン状態のとき、第２ブート電圧Ｖｂｔ２は、第２ＮＭＯＳトランジスタＮｂ２を介した電源電圧Ｖｃｃによる第２ブートコンデンサＣｂ２の充電により、Ｖｂｔ２＝Ｖｉｎ＋Ｖｃｃとなる。第３上側トランジスタ４Ｃがオン状態のとき、第３ブート電圧Ｖｂｔ３は、第３ＮＭＯＳトランジスタＮｂ３を介した電源電圧Ｖｃｃによる第３ブートコンデンサＣｂ３の充電により、Ｖｂｔ３＝Ｖｉｎ＋Ｖｃｃとなる。
そして、上記第２ブート電圧Ｖｂｔ２と第３ブート電圧Ｖｂｔ３はそれぞれ、第１電圧調整部５１、第２電圧調整部５２により第１駆動電圧ＶＨ１に調整され、第１コントローラＣｔｒ１に供給される。これにより、第１コントローラＣｔｒ１は、第１ＮＭＯＳトランジスタＮｂ１のソースに印加される電源電圧Ｖｃｃよりも高い第１駆動電圧ＶＨ１を第１ＮＭＯＳトランジスタＮｂ１のゲートに印加できるので、第１ＮＭＯＳトランジスタＮｂ１をターンオンさせることができる。
これにより、オン状態となった第１ＮＭＯＳトランジスタＮｂ１を介して電源電圧Ｖｃｃにより第１ブートコンデンサＣｂ１の充電が行われ、第１ブート電圧Ｖｂｔ１は電源電圧Ｖｃｃとなる（図５）。
その後、タイミングｔ３で駆動制御信号ＬｉｎＵがハイレベルからローレベルへ切り替えられると、第１下側トランジスタ４Ｄがターンオフされる。これにより、デッドタイムＤＴ２が開始される。すると、第１下側トランジスタ４Ｄがオン状態のときにＵ端子から第１下側トランジスタ４Ｄを介してグランドへ流れていた電流は、インダクタの作用により、Ｕ端子から第１上側トランジスタ４Ａに接続される逆並列ダイオードＤ１を介してＰ端子へ流れ続けようとする。これにより、第１スイッチ電圧Ｖｓｗ１は、入力電圧Ｖｉｎより逆並列ダイオードＤ１のＶｆだけ高い電圧となる。また、このとき、第１ブート電圧Ｖｂｔ１は、第１スイッチ電圧Ｖｓｗ１よりＶｃｃだけ高い電圧となる。
第１コントローラＣｔｒ１は、第１スイッチ電圧Ｖｓｗ１が入力電圧Ｖｉｎより高くなったことを検出すると、第１ＮＭＯＳトランジスタＮｂ１をターンオフさせる。その後、内部回路による第１ブートコンデンサＣｂ１の放電により、第１ブート電圧Ｖｂｔ１は徐々に低下する。
そして、タイミングｔ４で駆動制御信号ＨｉｎＵがローレベルからハイレベルへ切り替わると、第１ドライバ２８１は、第１ブート電圧Ｖｂｔ１を第１上側トランジスタ４Ａのゲートに印加させる。このとき、第１ブート電圧Ｖｂｔ１は、ほぼＶｂｔ１＝Ｖｉｎ＋Ｖｃｃであるので、第１上側トランジスタ４Ａをターンオンさせることができる。その後、内部回路による第１ブートコンデンサＣｂ１の放電により、第１ブート電圧Ｖｂｔ１は徐々に低下する。
また、第２ブートストラップ回路ＢＳ２の動作についても、図５に示す動作と同様となる。すなわち、駆動制御信号ＨｉｎＶ，ＬｉｎＶ、ノードＮｓｗＶに生じる第２スイッチ電圧Ｖｓｗ２、第２ブート電圧Ｖｂｔ２の各波形、および第２ＮＭＯＳトランジスタＮｂ２のオンオフ状態は、図５に示すものと同様となる。
従って、駆動制御信号ＬｉｎＶがローレベルからハイレベルへ切り替えられることで第２下側トランジスタ４Ｅがターンオンされるときに（図５のタイミングｔ２に相当）、第２コントローラＣｔｒ２は、第２スイッチ電圧Ｖｓｗ２をモニターして第２スイッチ電圧Ｖｓｗ２がグランド電位になったことを検出することで、第２ＮＭＯＳトランジスタＮｂ２をターンオンさせる。
ここで、図６に示すように、第２上側トランジスタ４Ｂがオフ状態のとき、他の第１上側トランジスタ４Ａと第３上側トランジスタ４Ｃの少なくとも一方はオン状態となっている。
第１上側トランジスタ４Ａがオン状態のとき、第１ブート電圧Ｖｂｔ１は、第１ＮＭＯＳトランジスタＮｂ１を介した電源電圧Ｖｃｃによる第１ブートコンデンサＣｂ１の充電により、Ｖｂｔ１＝Ｖｉｎ＋Ｖｃｃとなる。第３上側トランジスタ４Ｃがオン状態のとき、第３ブート電圧Ｖｂｔ３は、第３ＮＭＯＳトランジスタＮｂ３を介した電源電圧Ｖｃｃによる第３ブートコンデンサＣｂ３の充電により、Ｖｂｔ３＝Ｖｉｎ＋Ｖｃｃとなる。
そして、上記第１ブート電圧Ｖｂｔ１と第３ブート電圧Ｖｂｔ３はそれぞれ、第３電圧調整部５３、第４電圧調整部５４により第２駆動電圧ＶＨ２に調整され、第２コントローラＣｔｒ２に供給される。これにより、第２コントローラＣｔｒ２は、第２ＮＭＯＳトランジスタＮｂ２のソースに印加される電源電圧Ｖｃｃよりも高い第２駆動電圧ＶＨ２を第２ＮＭＯＳトランジスタＮｂ２のゲートに印加できるので、第２ＮＭＯＳトランジスタＮｂ２をターンオンさせることができる。
これにより、オン状態となった第２ＮＭＯＳトランジスタＮｂ２を介して電源電圧Ｖｃｃにより第２ブートコンデンサＣｂ２の充電が行われ、第２ブート電圧Ｖｂｔ２は電源電圧Ｖｃｃとなる。
また、第３ブートストラップ回路ＢＳ３の動作についても、図５に示す動作と同様となる。すなわち、駆動制御信号ＨｉｎＷ，ＬｉｎＷ、ノードＮｓｗＷに生じる第３スイッチ電圧Ｖｓｗ３、第３ブート電圧Ｖｂｔ３の各波形、および第３ＮＭＯＳトランジスタＮｂ３のオンオフ状態は、図５に示すものと同様となる。
従って、駆動制御信号ＬｉｎＷがローレベルからハイレベルへ切り替えられることで第３下側トランジスタ４Ｆがターンオンされるときに（図５のタイミングｔ２に相当）、第３コントローラＣｔｒ３は、第３スイッチ電圧Ｖｓｗ３をモニターして第３スイッチ電圧Ｖｓｗ３がグランド電位になったことを検出することで、第３ＮＭＯＳトランジスタＮｂ３をターンオンさせる。
ここで、図６に示すように、第３上側トランジスタ４Ｃがオフ状態のとき、他の第１上側トランジスタ４Ａと第２上側トランジスタ４Ｂの少なくとも一方はオン状態となっている。
第１上側トランジスタ４Ａがオン状態のとき、第１ブート電圧Ｖｂｔ１は、第１ＮＭＯＳトランジスタＮｂ１を介した電源電圧Ｖｃｃによる第１ブートコンデンサＣｂ１の充電により、Ｖｂｔ１＝Ｖｉｎ＋Ｖｃｃとなる。第２上側トランジスタ４Ｂがオン状態のとき、第２ブート電圧Ｖｂｔ２は、第２ＮＭＯＳトランジスタＮｂ２を介した電源電圧Ｖｃｃによる第２ブートコンデンサＣｂ２の充電により、Ｖｂｔ２＝Ｖｉｎ＋Ｖｃｃとなる。
そして、上記第１ブート電圧Ｖｂｔ１と第２ブート電圧Ｖｂｔ２はそれぞれ、第５電圧調整部５５、第６電圧調整部５６により第３駆動電圧ＶＨ３に調整され、第３コントローラＣｔｒ３に供給される。これにより、第３コントローラＣｔｒ３は、第３ＮＭＯＳトランジスタＮｂ３のソースに印加される電源電圧Ｖｃｃよりも高い第３駆動電圧ＶＨ３を第３ＮＭＯＳトランジスタＮｂ３のゲートに印加できるので、第３ＮＭＯＳトランジスタＮｂ３をターンオンさせることができる。
これにより、オン状態となった第３ＮＭＯＳトランジスタＮｂ３を介して電源電圧Ｖｃｃにより第３ブートコンデンサＣｂ３の充電が行われ、第３ブート電圧Ｖｂｔ３は電源電圧Ｖｃｃとなる。
本実施形態では、入力電圧Ｖｉｎが高電圧となるＩＰＭ１において、第１ＮＭＯＳトランジスタＮｂ１、第２ＮＭＯＳトランジスタＮｂ２、および第３ＮＭＯＳトランジスタＮｂ３それぞれの耐圧は、Ｖｉｎの耐圧＋Ｖｃｃの耐圧となる。入力電圧Ｖｉｎが高電圧であるので、上記各ＮＭＯＳトランジスタの耐圧は、高耐圧が必要となるが、ＮＭＯＳトランジスタであれば、高耐圧に対応できる。
そして、先述したように、ブートコンデンサＣｂ１～Ｃｂ３のうち充電すべきチャンネルのブートコンデンサに充電を行う際、上側トランジスタをオン状態としているその他のチャンネルのブート電圧を利用して、上記充電すべきチャンネルのＮＭＯＳトランジスタＮｂ１～Ｎｂ３をオン状態とさせることができる。これにより、オン状態となったＮＭＯＳトランジスタＮｂ１～Ｎｂ３での電圧降下は、ダイオードを用いた場合のＶｆによる電圧降下よりも抑えることができ、上側トランジスタ４Ａ～４Ｃのゲートに印加させるブート電圧Ｖｂｔ１～Ｖｂｔ３をほぼＶｉｎ＋Ｖｃｃとすることができるので、上側トランジスタ４Ａ～４Ｃのオン抵抗を低下させ、効率改善を図ることができる。
＜ＮＭＯＳトランジスタのオンオフ制御の第２手法＞
図７は、第１ブートストラップ回路ＢＳ１における第１ＮＭＯＳトランジスタＮｂ１のオンオフ制御の第２手法を用いた場合のタイミングチャートを示す。図７は、先述した図５に対応する図である。なお、上記第２手法は、第２ＮＭＯＳトランジスタＮｂ２および第３ＮＭＯＳトランジスタＮｂ３にも適用される。
図７に示す第２手法の図５で示す第１手法との相違点は、第１コントローラＣｔｒ１が、第１スイッチ電圧Ｖｓｗ１がグランド電位より低くなったことを検出するタイミングｔ１で、第１ＮＭＯＳトランジスタＮｂ１をターンオンさせることである。
これにより、第１ＮＭＯＳトランジスタＮｂ１には、電源電圧Ｖｃｃにさらにグランド電位より低い第１スイッチ電圧Ｖｓｗ１の分だけ加えた電圧が印加されて充電されることとなる。従って、図７に示すタイミングｔ２で第１スイッチ電圧Ｖｓｗ１がグランド電位となったときに、第１ブート電圧Ｖｂｔ１はＶｃｃよりも高い電圧まで立ち上がるが、オン状態である第１ＮＭＯＳトランジスタＮｂ１により第１ブートコンデンサＣｂ１は放電し、第１ブート電圧Ｖｂｔ１はＶｃｃまで低下する。すなわち、瞬間的に第１ブートコンデンサＣｂ１は過充電状態となるが、放電により過充電状態は解消される。
なお、先述した第１ＮＭＯＳトランジスタＮｂ１のオンオフ制御の第１手法（図５）では、タイミングｔ１では第１ＮＭＯＳトランジスタＮｂ１はオフ状態を維持させるので、タイミングｔ２で第１ＮＭＯＳトランジスタＮｂ１が過充電状態となることを抑制できる。
上記のような第１手法および第２手法いずれにしても、過充電により高くなったブート電圧が上側トランジスタのゲートに印加されることを抑制できるので、最大定格のゲート印加電圧に対するティピカル値のゲート印加電圧のマージンが少ないトランジスタ（例えばＳｉＣを用いたトランジスタ）を用いる場合に特に有効である。
＜電圧調整部の構成＞
図８は、電圧調整部５３の具体的な一構成例を示す図である。なお、以下では、便宜上、電圧調整部５１～５６のうち電圧調整部５３の構成について代表的に説明するが、その他の電圧調整部も同様に構成できる。
図８に示す電圧調整部５３は、分圧抵抗５３１と、分圧抵抗５３２と、バッファ（ボルテージフォロア）５３３と、を有する。ＶＢＵ端子に生じる第１ブート電圧Ｖｂｔ１は、分圧抵抗５３１，５３２により分圧されてバッファ５３３に入力される。バッファ５３３は、入力される分圧後の電圧に基づいて第２駆動電圧ＶＨ２を第２コントローラＣｔｒ２に出力する。
第１ブート電圧Ｖｂｔ１を分圧抵抗５３１，５３２により分圧する構成のため、バッファ５３３を設けることで、分圧抵抗５３１とＶＢＵ端子とが接続されるノードＮ５３１からバッファ５３３へ流れる電流の経路を形成し、分圧抵抗５３１，５３２に流れる電流を安定化し、分圧後の電圧の安定化を図っている。
また、図９は、電圧調整部５３の別の構成例を示す図である。図９に示す電圧調整部５３は、定電流回路５３４と、ツェナーダイオード５３５と、バッファ５３６と、を有する。
ＶＢＵ端子に生じる第１ブート電圧Ｖｂｔ１に基づいて定電流回路５３４は、定電流を生成する。生成された定電流は、ツェナーダイオード５３５に流される。ツェナーダイオード５３５によりクランプされた電圧は、バッファ５３６に入力される。バッファ５３６は、入力される電圧に基づいて第２駆動電圧ＶＨ２を第２コントローラＣｔｒ２に出力する。
なお、本構成例では、ツェナーダイオード５３５を用いるので、図９に示すようにツェナーダイオード５３５のカソードと定電流回路５３４とが接続されるノードＮ５３２からバッファ５３６への電流経路を設けず、ツェナーダイオード５３５に流れる電流が変動しても、クランプ電圧は安定化できる。すなわち、バッファ５３６は、設けても設けなくてもよい。
＜その他＞
なお、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
例えば、先述したＩＰＭでは、３チャンネル分のスイッチングアームおよびブートストラップ回路を有する構成としていたが、これに限らず、チャンネルは複数チャンネルであればよい。例えば２相交流を生成するインバータやフルブリッジ構成のＤＣ／ＤＣコンバータなどに適用される２チャンネルのＩＰＭとしてもよい。
また、例えば先述した図３の構成を変形して、図１１に示すような構成としてもよい。図１１に示す構成では、図３に示した異常保護部３０１（異常信号生成回路３０、ローパスフィルタ３６、ＴＳＤ回路３７、ＵＶＬＯ回路３８、および過電流保護回路３９）、およびＮＭＯＳトランジスタＮＭ３１を下側ドライバＩＣ３ではなく、上側ドライバＩＣ２に設けている。
本発明は、例えば、ＤＣブラシレスモータの駆動手段に利用することができる。
１ ＩＰＭ
２ 上側ドライバＩＣ
３ 下側ドライバＩＣ
４１ 第１スイッチングアーム
４２ 第２スイッチングアーム
４３ 第３スイッチングアーム
４Ａ 第１上側トランジスタ
４Ｂ 第２上側トランジスタ
４Ｃ 第３上側トランジスタ
４Ｄ 第１下側トランジスタ
４Ｅ 第２下側トランジスタ
４Ｆ 第３下側トランジスタ
５Ａ～５Ｆ、６ フォトカプラ
７ ＭＣＵ
１０ プリント基板
１５ ＩＰＭシステム
２１ シュミットトリガ
２２ レベルシフタ
２３ コントローラ
２４ パルスジェネレータ
２５ レベルシフタ
２６ フィルタ
２７ ＲＳフリップフロップ
２８ ドライバ
２８１ 第１ドライバ
２８２ 第２ドライバ
２８３ 第３ドライバ
３０ 異常信号生成回路
３１ シュミットトリガ
３２ レベルシフタ
３３ コントローラ
３４ 遅延回路
３５ ドライバ
３６ ローパスフィルタ
３７ ＴＳＤ回路
３８ ＵＶＬＯ回路
３９ 過電流保護回路
３０１ 異常保護部
５１ 第１電圧調整部
５２ 第２電圧調整部
５３ 第３電圧調整部
５３１ 分圧抵抗
５３２ 分圧抵抗
５３３ バッファ
５３４ 定電流回路
５３５ ツェナーダイオード
５３６ バッファ
５４ 第４電圧調整部
５５ 第５電圧調整部
５６ 第６電圧調整部
Ｄ１～Ｄ６ 逆並列ダイオード
Ｃｂ１ 第１ブートコンデンサ
Ｃｂ２ 第２ブートコンデンサ
Ｃｂ３ 第３ブートコンデンサ
Ｎｂ１ 第１ＮＭＯＳトランジスタ
Ｎｂ２ 第２ＮＭＯＳトランジスタ
Ｎｂ３ 第３ＮＭＯＳトランジスタ
Ｃｔｒ１ 第１コントローラ
Ｃｔｒ２ 第２コントローラ
Ｃｔｒ３ 第３コントローラ
ＢＳ１ 第１ブートストラップ回路
ＢＳ２ 第２ブートストラップ回路
ＢＳ３ 第３ブートストラップ回路
Ｍ モータ
Ｒ２１、Ｒ３１、Ｒｓ 抵抗
ＮＭ３１ ＮＭＯＳトランジスタ

Claims (11)

  1. 入力電圧とグランド電位との間において直列に接続されて複数のスイッチングアームを構成する複数の上側トランジスタおよび複数の下側トランジスタと、
    複数の前記上側トランジスタと複数の前記下側トランジスタとが接続される各ノードに各第１端を接続可能な複数のブートコンデンサの各第２端に接続可能なドレインと、電源電圧の印加端に電気的に接続可能なソースと、を含む複数のＮＭＯＳトランジスタと、
    複数の前記ＮＭＯＳトランジスタの各ゲートを駆動する複数のコントローラと、
    各前記第２端に生じる各ブート電圧または各前記ノードに生じるスイッチ電圧を複数の前記上側トランジスタの各制御端に印加することで前記上側トランジスタをオンオフ駆動する複数のドライバと、
    を有し、
    一つの第１チャンネルの前記ドライバにより前記第１チャンネルの前記上側トランジスタがオフ状態のときに、前記第１チャンネルと異なる第２チャンネルの前記ドライバにより前記第２チャンネルの前記上側トランジスタはオン状態であり、前記第１チャンネルの前記コントローラは、前記第２チャンネルの前記ブート電圧に基づく駆動電圧を前記第１チャンネルの前記ＮＭＯＳトランジスタのゲートに印加することで当該ＮＭＯＳトランジスタをオン状態とし、
    前記第２チャンネルの前記ブート電圧を当該ブート電圧よりも低い前記駆動電圧に調整する電圧調整部をさらに有する、半導体装置。
  2. 前記第１チャンネルの前記コントローラは、前記第１チャンネルの前記下側トランジスタがオフ状態のときに前記第１チャンネルの前記上側トランジスタがターンオフされた後に、前記第１チャンネルの前記下側トランジスタがターンオンされたことを検出すると、前記ＮＭＯＳトランジスタをターンオンさせる、請求項１に記載の半導体装置。
  3. 前記第１チャンネルの前記コントローラは、前記第１チャンネルの前記スイッチ電圧がグランド電位より低い電圧になった後、前記グランド電位になったことを検出すると、前記ＮＭＯＳトランジスタをターンオンさせる、請求項２に記載の半導体装置。
  4. 前記第１チャンネルの前記コントローラは、前記第１チャンネルの前記下側トランジスタがオフ状態のときに前記第１チャンネルの前記上側トランジスタがターンオフされたことを検出すると、前記ＮＭＯＳトランジスタをターンオンさせる、請求項１に記載の半導体装置。
  5. 前記第１チャンネルの前記コントローラは、前記第１チャンネルの前記スイッチ電圧がグランド電位より低い電圧になったことを検出すると、前記ＮＭＯＳトランジスタをターンオンさせる、請求項４に記載の半導体装置。
  6. 前記電圧調整部は、前記ブート電圧を分圧する分圧抵抗と、前記分圧抵抗により分圧後の電圧を入力されて前記駆動電圧を出力するバッファと、を有する、請求項１に記載の半導体装置。
  7. 前記電圧調整部は、前記ブート電圧に基づき定電流を生成する定電流源と、前記定電流源により生成される電流を供給されるツェナーダイオードと、を有する、請求項１に記載の半導体装置。
  8. 前記複数は、３つである、請求項１から請求項７のいずれか１項に記載の半導体装置。
  9. 複数の前記上側トランジスタは、１２０°位相をずらしながらオンオフ駆動される、請求項８に記載の半導体装置。
  10. 各前記ノードは、ＤＣブラシレスモータのＵ相端子、Ｖ相端子、Ｗ相端子のそれぞれに接続可能である、請求項８または請求項９に記載の半導体装置。
  11. 当該半導体装置の外部に配置されるマイコンから出力される駆動制御信号に基づき前記上側トランジスタおよび前記下側トランジスタは、オンオフ制御される、請求項１から請求項１０のいずれか１項に記載の半導体装置。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005074110A (ja) 2003-09-02 2005-03-24 Terumo Corp 穿刺具
JP2008227167A (ja) 2007-03-13 2008-09-25 Mitsubishi Electric Corp 半導体装置
JP2014007812A (ja) 2012-06-22 2014-01-16 Panasonic Corp ブートストラップコンデンサの初期充電方法
JP2014207721A (ja) 2013-04-10 2014-10-30 富士通株式会社 充放電信号回路およびｄｃｄｃコンバータ
JP2017537584A (ja) 2014-10-10 2017-12-14 エフィシエント パワー コンヴァーション コーポレーション 高電圧ゼロｑｒｒブートスタート電源

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200525869A (en) * 2004-01-28 2005-08-01 Renesas Tech Corp Switching power supply and semiconductor IC
JP5248993B2 (ja) * 2008-11-18 2013-07-31 新日本無線株式会社 ブートストラップ回路
JP6832094B2 (ja) * 2016-08-05 2021-02-24 ローム株式会社 パワーモジュール及びモータ駆動回路
JP6831713B2 (ja) 2017-02-15 2021-02-17 ローム株式会社 ブートストラップ回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005074110A (ja) 2003-09-02 2005-03-24 Terumo Corp 穿刺具
JP2008227167A (ja) 2007-03-13 2008-09-25 Mitsubishi Electric Corp 半導体装置
JP2014007812A (ja) 2012-06-22 2014-01-16 Panasonic Corp ブートストラップコンデンサの初期充電方法
JP2014207721A (ja) 2013-04-10 2014-10-30 富士通株式会社 充放電信号回路およびｄｃｄｃコンバータ
JP2017537584A (ja) 2014-10-10 2017-12-14 エフィシエント パワー コンヴァーション コーポレーション 高電圧ゼロｑｒｒブートスタート電源

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