JP2003092400A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 エクステンション領域の浅接合化の実現と共
にパンチスルー抑制に優れる微細化に適した半導体装置
及びその製造方法を提供する。 【解決手段】 素子領域１１のチャネル領域１２上にゲ
ート絶縁膜１３を介してゲート電極１４、その両側部に
絶縁性のサイドウォール絶縁膜１６が設けられている。
ソース・ドレイン領域１７は、低濃度の不純物領域１７
１及び高濃度の不純物領域１７２を含む。不純物領域１
７２は、サイドウォール１６形成時におけるオーバーエ
ッチングにより、不純物領域１７１の配置レベルＬＶ１
より低い素子領域１１の配置レベルＬＶ２に設けられて
いる。レベルＬＶ１〜２の変化領域には、アシスト用不
純物領域１７３が設けられている。これにより、不純物
領域１７２と低濃度エクステンション領域である不純物
領域１７１相互間の不純物領域の連続性が確保され、電
気的接続が安定化する。
にパンチスルー抑制に優れる微細化に適した半導体装置
及びその製造方法を提供する。 【解決手段】 素子領域１１のチャネル領域１２上にゲ
ート絶縁膜１３を介してゲート電極１４、その両側部に
絶縁性のサイドウォール絶縁膜１６が設けられている。
ソース・ドレイン領域１７は、低濃度の不純物領域１７
１及び高濃度の不純物領域１７２を含む。不純物領域１
７２は、サイドウォール１６形成時におけるオーバーエ
ッチングにより、不純物領域１７１の配置レベルＬＶ１
より低い素子領域１１の配置レベルＬＶ２に設けられて
いる。レベルＬＶ１〜２の変化領域には、アシスト用不
純物領域１７３が設けられている。これにより、不純物
領域１７２と低濃度エクステンション領域である不純物
領域１７１相互間の不純物領域の連続性が確保され、電
気的接続が安定化する。
Description
【０００１】
【発明の属する技術分野】本発明は、微細化された絶縁
ゲート型のトランジスタを含む半導体装置に係り、特に
ＬＤＤ（Lightly Doped Drain ）構造、すなわちエクス
テンション領域を有するＭＩＳ型トランジスタ及びその
製造方法に関する。
ゲート型のトランジスタを含む半導体装置に係り、特に
ＬＤＤ（Lightly Doped Drain ）構造、すなわちエクス
テンション領域を有するＭＩＳ型トランジスタ及びその
製造方法に関する。
【０００２】
【従来の技術】半導体集積回路の大規模集積化、縮小化
が進み、低電源電圧−昇圧動作が要求される。このよう
な状況の中、ＭＩＳ型トランジスタ（電界効果型ＭＩＳ
トランジスタ；ＭＩＳＦＥＴ）は、ＬＤＤ構造が採用さ
れるのが一般的である。
が進み、低電源電圧−昇圧動作が要求される。このよう
な状況の中、ＭＩＳ型トランジスタ（電界効果型ＭＩＳ
トランジスタ；ＭＩＳＦＥＴ）は、ＬＤＤ構造が採用さ
れるのが一般的である。
【０００３】ＬＤＤ構造は、ソース・ドレインのエクス
テンション領域とも呼ばれる。周知のように、ゲート電
極のサイドウォール形成前に予めゲート電極の領域をマ
スクとして、ソース・ドレイン領域の低濃度領域を不純
物イオン注入により形成するものである。ＭＯＳ型トラ
ンジスタの微細化に伴い、このソース・ドレイン領域の
低濃度領域（エクステンション領域）は浅層化されてき
ている。
テンション領域とも呼ばれる。周知のように、ゲート電
極のサイドウォール形成前に予めゲート電極の領域をマ
スクとして、ソース・ドレイン領域の低濃度領域を不純
物イオン注入により形成するものである。ＭＯＳ型トラ
ンジスタの微細化に伴い、このソース・ドレイン領域の
低濃度領域（エクステンション領域）は浅層化されてき
ている。
【０００４】また、ＭＯＳ型トランジスタのチャネル部
分の不純物濃度は短チャネル効果の懸念及びパンチスル
ー抑制のため高濃度化する傾向にある。また、さらなる
対策としていわゆるポケットイオンを注入することがあ
る。
分の不純物濃度は短チャネル効果の懸念及びパンチスル
ー抑制のため高濃度化する傾向にある。また、さらなる
対策としていわゆるポケットイオンを注入することがあ
る。
【０００５】ポケットイオン注入とは、少なくとも低濃
度のエクステンション領域下に、ソース・ドレイン領域
とは逆導電型の不純物領域（ポケットイオン注入領域）
を形成するものである。これにより、パンチスルーを防
止し、ソース・ドレイン間のリーク電流を抑えることが
できる。
度のエクステンション領域下に、ソース・ドレイン領域
とは逆導電型の不純物領域（ポケットイオン注入領域）
を形成するものである。これにより、パンチスルーを防
止し、ソース・ドレイン間のリーク電流を抑えることが
できる。
【０００６】ポケットイオン注入領域は、例えばエクス
テンション領域形成前の段階において、あるいはその後
の段階においてイオン注入により形成する。レジストパ
ターンを介してイオン注入してもよい。ポケットイオン
注入領域はＨａｌｏ領域と称されることもある。
テンション領域形成前の段階において、あるいはその後
の段階においてイオン注入により形成する。レジストパ
ターンを介してイオン注入してもよい。ポケットイオン
注入領域はＨａｌｏ領域と称されることもある。
【０００７】
【発明が解決しようとする課題】図８は、従来のＭＩＳ
型トランジスタの構成を示す断面図である。半導体基板
における例えばＰ型の素子領域８１のチャネル領域８２
上にゲート酸化膜８３を介してゲート電極８４が形成さ
れている。ゲート電極８４の両端の下方の半導体基板に
は、チャネル領域を隔ててＮ型のソース・ドレイン領域
８７が形成されている。
型トランジスタの構成を示す断面図である。半導体基板
における例えばＰ型の素子領域８１のチャネル領域８２
上にゲート酸化膜８３を介してゲート電極８４が形成さ
れている。ゲート電極８４の両端の下方の半導体基板に
は、チャネル領域を隔ててＮ型のソース・ドレイン領域
８７が形成されている。
【０００８】このソース・ドレイン領域８７は、低濃度
のＮ型不純物領域（Ｎ-領域）８７１及び高濃度のＮ型
不純物領域（Ｎ+領域）８７２からなる。ゲート電極８
４のサイドウォール絶縁膜８６形成前に、Ｎ-領域８７
１は、ＬＤＤ構造すなわちエクステンション領域とし
て、予めゲート電極８４の領域をマスクとしたイオン注
入によって形成されている。
のＮ型不純物領域（Ｎ-領域）８７１及び高濃度のＮ型
不純物領域（Ｎ+領域）８７２からなる。ゲート電極８
４のサイドウォール絶縁膜８６形成前に、Ｎ-領域８７
１は、ＬＤＤ構造すなわちエクステンション領域とし
て、予めゲート電極８４の領域をマスクとしたイオン注
入によって形成されている。
【０００９】サイドウォール絶縁膜８６の形成時、サイ
ドウォール絶縁膜８６の材料（例えば、シリコン酸化膜
やシリコン窒化膜）と半導体基板とはエッチングにおけ
る選択比が低いため、半導体基板がオーバーエッチング
されることがある。
ドウォール絶縁膜８６の材料（例えば、シリコン酸化膜
やシリコン窒化膜）と半導体基板とはエッチングにおけ
る選択比が低いため、半導体基板がオーバーエッチング
されることがある。
【００１０】この場合、エクステンション領域（Ｎ-領
域８７１）を浅く形成していると、ソース・ドレイン領
域８７は、低濃度のＮ型不純物領域（Ｎ-領域）８７１
と高濃度のＮ型不純物領域（Ｎ+領域）８７２が破線部
で囲むような部分で不連続になる危険性が高い。これに
より、不純物領域８７１と８７２との間の電気的抵抗値
が向上し、トランジスタ性能の劣化が懸念される。ま
た、このオーバーエッチングによって、サイドウォール
の下方のＮ-領域８７１がほぼ削除される事態になるこ
とも少なくない。この対策としては、エクステンション
領域（Ｎ-領域８７１）をより深く形成することが考え
られる。しかし、これは、微細化に適した技術ではない
ため、あまり好ましくない。
域８７１）を浅く形成していると、ソース・ドレイン領
域８７は、低濃度のＮ型不純物領域（Ｎ-領域）８７１
と高濃度のＮ型不純物領域（Ｎ+領域）８７２が破線部
で囲むような部分で不連続になる危険性が高い。これに
より、不純物領域８７１と８７２との間の電気的抵抗値
が向上し、トランジスタ性能の劣化が懸念される。ま
た、このオーバーエッチングによって、サイドウォール
の下方のＮ-領域８７１がほぼ削除される事態になるこ
とも少なくない。この対策としては、エクステンション
領域（Ｎ-領域８７１）をより深く形成することが考え
られる。しかし、これは、微細化に適した技術ではない
ため、あまり好ましくない。
【００１１】また、パンチスルー防止のために、エクス
テンション領域下に破線に示すようなソース・ドレイン
領域と逆導電型のＰ型の高濃度不純物領域（ポケットイ
オン注入領域）を形成することがある。上記の場合に
は、このポケットイオン注入領域の濃度を制限する（低
く抑える）という方策も考慮しなければならない。つま
り、Ｎ-領域８７１とＮ+領域８７２を不連続の懸念なく
安定して得るようにするためである。しかし、これも、
微細化に適した技術ではないため、あまり好ましくな
い。
テンション領域下に破線に示すようなソース・ドレイン
領域と逆導電型のＰ型の高濃度不純物領域（ポケットイ
オン注入領域）を形成することがある。上記の場合に
は、このポケットイオン注入領域の濃度を制限する（低
く抑える）という方策も考慮しなければならない。つま
り、Ｎ-領域８７１とＮ+領域８７２を不連続の懸念なく
安定して得るようにするためである。しかし、これも、
微細化に適した技術ではないため、あまり好ましくな
い。
【００１２】本発明は上記のような事情を考慮してなさ
れたもので、パンチスルーを効果的に抑制することがで
き、信頼性が高く、微細なＭＩＳ型トランジスタ及びそ
の製造方法を提供しようとするものである。
れたもので、パンチスルーを効果的に抑制することがで
き、信頼性が高く、微細なＭＩＳ型トランジスタ及びそ
の製造方法を提供しようとするものである。
【００１３】
【課題を解決するための手段】（１） 本発明に係る半
導体装置は、半導体基板と、前記半導体基板の上に設け
られたゲート絶縁膜と、前記ゲート絶縁膜の上に設けら
れたゲート電極と、前記ゲート電極の側面に設けられた
サイドウォール絶縁膜と、を有するＭＩＳ型トランジス
タを含む半導体装置であって、前記半導体基板は、前記
ＭＩＳ型トランジスタの低濃度エクステンション領域と
なる第１の導電型の第１の不純物領域と、前記第１の不
純物領域よりも高濃度の第１の導電型の不純物を含み、
前記第１の不純物領域に近接して設けられた第１の導電
型の第２の不純物領域と、を有するソース・ドレイン領
域を有し、前記ソース・ドレイン領域が設けられた前記
半導体基板の表面に、段差部を有し、前記第１の不純物
領域の下方及び前記段差部に、前記第１の導電型の第３
の不純物領域を含むことを特徴とする。上記本発明に係
る半導体装置によれば、第１の不純物領域と第２の不純
物領域間の配置レベルの変化領域（段差部）に第３の不
純物領域を設ける。これにより、上記不純物領域間の連
続性を確実にする。低濃度エクステンション領域の浅接
合化することができ、半導体装置の信頼性が向上する。
導体装置は、半導体基板と、前記半導体基板の上に設け
られたゲート絶縁膜と、前記ゲート絶縁膜の上に設けら
れたゲート電極と、前記ゲート電極の側面に設けられた
サイドウォール絶縁膜と、を有するＭＩＳ型トランジス
タを含む半導体装置であって、前記半導体基板は、前記
ＭＩＳ型トランジスタの低濃度エクステンション領域と
なる第１の導電型の第１の不純物領域と、前記第１の不
純物領域よりも高濃度の第１の導電型の不純物を含み、
前記第１の不純物領域に近接して設けられた第１の導電
型の第２の不純物領域と、を有するソース・ドレイン領
域を有し、前記ソース・ドレイン領域が設けられた前記
半導体基板の表面に、段差部を有し、前記第１の不純物
領域の下方及び前記段差部に、前記第１の導電型の第３
の不純物領域を含むことを特徴とする。上記本発明に係
る半導体装置によれば、第１の不純物領域と第２の不純
物領域間の配置レベルの変化領域（段差部）に第３の不
純物領域を設ける。これにより、上記不純物領域間の連
続性を確実にする。低濃度エクステンション領域の浅接
合化することができ、半導体装置の信頼性が向上する。
【００１４】（２） 本発明に係る半導体装置は、上記
（１）記載の半導体装置において、前記半導体基板は、
前記第１の不純物領域の下方であって、前記第３の不純
物領域に隣接して設けられた前記第１の導電型と逆導電
型の第２の導電型の第４の不純物領域を含むことを特徴
としてもよい。上記発明によれば、さらに、パンチスル
ーを防止することができ、半導体装置の信頼性が向上す
る。
（１）記載の半導体装置において、前記半導体基板は、
前記第１の不純物領域の下方であって、前記第３の不純
物領域に隣接して設けられた前記第１の導電型と逆導電
型の第２の導電型の第４の不純物領域を含むことを特徴
としてもよい。上記発明によれば、さらに、パンチスル
ーを防止することができ、半導体装置の信頼性が向上す
る。
【００１５】（３） 本発明に係る半導体装置は、上記
（１）記載の半導体装置において、前記チャネル領域を
挟んで、前記第３の不純物領域は対向して形成されてお
り、前記第３の不純物領域相互間の距離は、前記第１の
不純物領域相互間の距離よりも長いことを特徴としても
よい （４） 本発明に係る半導体装置は、上記（１）記載の
半導体装置において、前記半導体基板は、前記第１の不
純物領域の下方であって、前記第３の不純物領域に隣接
して設けられ、第１の導電型と逆導電型の第２の導電型
の第４の不純物領域を含み、前記チャネル領域を挟ん
で、前記第３の不純物領域は対向して形成されており、
前記第３の不純物領域相互間の距離は、前記第１の不純
物領域相互間の距離よりも長いことを特徴としてもよ
い。 （５） 本発明に係る半導体装置は、上記（２）記載の
半導体装置において、前記チャネル領域を挟んで、前記
第４の不純物領域は対向して形成されており、前記第４
の不純物領域相互間の距離は、前記第３の不純物領域相
互間の距離よりも長いことを特徴としてもよい。
（１）記載の半導体装置において、前記チャネル領域を
挟んで、前記第３の不純物領域は対向して形成されてお
り、前記第３の不純物領域相互間の距離は、前記第１の
不純物領域相互間の距離よりも長いことを特徴としても
よい （４） 本発明に係る半導体装置は、上記（１）記載の
半導体装置において、前記半導体基板は、前記第１の不
純物領域の下方であって、前記第３の不純物領域に隣接
して設けられ、第１の導電型と逆導電型の第２の導電型
の第４の不純物領域を含み、前記チャネル領域を挟ん
で、前記第３の不純物領域は対向して形成されており、
前記第３の不純物領域相互間の距離は、前記第１の不純
物領域相互間の距離よりも長いことを特徴としてもよ
い。 （５） 本発明に係る半導体装置は、上記（２）記載の
半導体装置において、前記チャネル領域を挟んで、前記
第４の不純物領域は対向して形成されており、前記第４
の不純物領域相互間の距離は、前記第３の不純物領域相
互間の距離よりも長いことを特徴としてもよい。
【００１６】（６） 本発明に係る半導体装置の製造方
法は、半導体基板の上方に、ゲート絶縁膜と前記ゲート
絶縁膜の上方に設けられたゲート電極とを形成する工程
と、前記半導体基板の前記ゲート電極が上方に設けられ
た領域をマスクして、前記半導体基板に前記第１の導電
型の不純物を注入することにより、ＭＩＳ型トランジス
タのソース・ドレイン領域の一部であって低濃度のエク
ステンション領域となる第１の導電型の不純物領域を形
成する工程と、前記ゲート電極を覆う絶縁膜を形成する
工程と、前記絶縁膜をエッチングして、前記ゲート電極
の側面にサイドウォール絶縁膜を形成し、前記半導体基
板の前記ソース・ドレイン領域の表面に段差部を設ける
工程と、前記半導体基板の前記ゲート電極とサイドウォ
ールとが上方に設けられた領域をマスクして、半導体基
板に、ＭＩＳ型トランジスタのソース・ドレイン領域の
一部であって、前記第１の不純物領域よりも高濃度の第
１導電型の不純物を含む第２の不純物領域を設ける工程
と、前記半導体基板の前記ゲート電極とサイドウォール
とが上方に設けられた領域をマスクして、少なくとも前
記段差部及び前記第１の不純物領域の下方に設けられた
第１の導電型の第３の不純物領域を形成する工程と、を
有することを特徴とする半導体装置の製造方法。
法は、半導体基板の上方に、ゲート絶縁膜と前記ゲート
絶縁膜の上方に設けられたゲート電極とを形成する工程
と、前記半導体基板の前記ゲート電極が上方に設けられ
た領域をマスクして、前記半導体基板に前記第１の導電
型の不純物を注入することにより、ＭＩＳ型トランジス
タのソース・ドレイン領域の一部であって低濃度のエク
ステンション領域となる第１の導電型の不純物領域を形
成する工程と、前記ゲート電極を覆う絶縁膜を形成する
工程と、前記絶縁膜をエッチングして、前記ゲート電極
の側面にサイドウォール絶縁膜を形成し、前記半導体基
板の前記ソース・ドレイン領域の表面に段差部を設ける
工程と、前記半導体基板の前記ゲート電極とサイドウォ
ールとが上方に設けられた領域をマスクして、半導体基
板に、ＭＩＳ型トランジスタのソース・ドレイン領域の
一部であって、前記第１の不純物領域よりも高濃度の第
１導電型の不純物を含む第２の不純物領域を設ける工程
と、前記半導体基板の前記ゲート電極とサイドウォール
とが上方に設けられた領域をマスクして、少なくとも前
記段差部及び前記第１の不純物領域の下方に設けられた
第１の導電型の第３の不純物領域を形成する工程と、を
有することを特徴とする半導体装置の製造方法。
【００１７】（７） 本発明に係る半導体装置の製造方
法は、上記（６）に記載の半導体装置の製造方法におい
て、前記第３の不純物領域を形成する工程の前に、前記
第１の不純物領域の下方であって、前記第３の不純物領
域に隣接するように、前記第１の導電型と逆導電型の第
２の導電型の第４の不純物領域を形成する工程を含むこ
とを特徴としてもよい。 （８） 本発明に係る半導体装置の製造方法は、上記
（６）に記載の半導体装置の製造方法において、前記第
３の不純物領域を形成する工程の後に、前記第１の不純
物領域の下方であって、前記第３の不純物領域に隣接す
るように、前記第１の導電型と逆導電型の第２の導電型
の第４の不純物領域を形成する工程を含むことを特徴と
してもよい。 （９） 本発明に係る半導体装置の製造方法は、上記
（６）に記載の半導体装置の製造方法において、前記第
３の不純物領域を形成する工程において、前記第３の不
純物領域における前記第１の導電型の不純物の濃度が、
前記第１の不純物領域における前記第１の導電型の不純
物の濃度とほぼ等しくなるように前記第３の不純物領域
を形成する工程を含むことを特徴としてもよい。
法は、上記（６）に記載の半導体装置の製造方法におい
て、前記第３の不純物領域を形成する工程の前に、前記
第１の不純物領域の下方であって、前記第３の不純物領
域に隣接するように、前記第１の導電型と逆導電型の第
２の導電型の第４の不純物領域を形成する工程を含むこ
とを特徴としてもよい。 （８） 本発明に係る半導体装置の製造方法は、上記
（６）に記載の半導体装置の製造方法において、前記第
３の不純物領域を形成する工程の後に、前記第１の不純
物領域の下方であって、前記第３の不純物領域に隣接す
るように、前記第１の導電型と逆導電型の第２の導電型
の第４の不純物領域を形成する工程を含むことを特徴と
してもよい。 （９） 本発明に係る半導体装置の製造方法は、上記
（６）に記載の半導体装置の製造方法において、前記第
３の不純物領域を形成する工程において、前記第３の不
純物領域における前記第１の導電型の不純物の濃度が、
前記第１の不純物領域における前記第１の導電型の不純
物の濃度とほぼ等しくなるように前記第３の不純物領域
を形成する工程を含むことを特徴としてもよい。
【００１８】（１０） 本発明に係る半導体装置の製造
方法は、上記（６）に記載の半導体装置の製造方法にお
いて、前記第３の不純物領域の形成工程において、前記
第３の不純物領域は、前記チャネル領域を挟んで、前記
第３の不純物領域相互間の距離が前記第１の不純物領域
相互間の距離よりも長くなるように形成されることを特
徴としてもよい。 （１１） 本発明に係る半導体装置の製造方法は、上記
（７）に記載の半導体装置の製造方法において、前記第
４の不純物領域の形成工程において、前記第４の不純物
領域は、前記チャネル領域を挟んで、前記第４の不純物
領域相互間の距離が前記第３の不純物領域相互間の距離
よりも長くなるように形成されることを特徴としてもよ
い。
方法は、上記（６）に記載の半導体装置の製造方法にお
いて、前記第３の不純物領域の形成工程において、前記
第３の不純物領域は、前記チャネル領域を挟んで、前記
第３の不純物領域相互間の距離が前記第１の不純物領域
相互間の距離よりも長くなるように形成されることを特
徴としてもよい。 （１１） 本発明に係る半導体装置の製造方法は、上記
（７）に記載の半導体装置の製造方法において、前記第
４の不純物領域の形成工程において、前記第４の不純物
領域は、前記チャネル領域を挟んで、前記第４の不純物
領域相互間の距離が前記第３の不純物領域相互間の距離
よりも長くなるように形成されることを特徴としてもよ
い。
【００１９】（１２） 本発明に係る半導体装置の製造
方法は、上記（８）に記載の半導体装置の製造方法にお
いて、前記第４の不純物領域の形成工程において、前記
第４の不純物領域は、前記チャネル領域を挟んで、前記
第４の不純物領域相互間の距離が前記第３の不純物領域
相互間の距離よりも長くなるように形成されることを特
徴としてもよい。
方法は、上記（８）に記載の半導体装置の製造方法にお
いて、前記第４の不純物領域の形成工程において、前記
第４の不純物領域は、前記チャネル領域を挟んで、前記
第４の不純物領域相互間の距離が前記第３の不純物領域
相互間の距離よりも長くなるように形成されることを特
徴としてもよい。
【００２０】
【発明の実施の形態】図１は、本発明の第１実施形態に
係るＭＯＳ型トランジスタの構成であり、集積回路にお
ける比較的短いチャネル長を有する微細なＭＯＳＦＥＴ
の要部の構成を示す断面図である。
係るＭＯＳ型トランジスタの構成であり、集積回路にお
ける比較的短いチャネル長を有する微細なＭＯＳＦＥＴ
の要部の構成を示す断面図である。
【００２１】半導体基板における例えばＰ型の素子領域
１１のチャネル領域１２上にゲート酸化膜１３を介して
ゲート電極１４が設けられている。ゲート電極１４の側
部には、絶縁膜１６（以下、サイドウォール絶縁膜１６
という）が設けられている。ソース・ドレイン領域１７
は、チャネル領域１２を隔てて形成され、低濃度のＮ型
不純物領域（Ｎ-領域）１７１及び高濃度のＮ型不純物
領域（Ｎ+領域）１７２を含む。
１１のチャネル領域１２上にゲート酸化膜１３を介して
ゲート電極１４が設けられている。ゲート電極１４の側
部には、絶縁膜１６（以下、サイドウォール絶縁膜１６
という）が設けられている。ソース・ドレイン領域１７
は、チャネル領域１２を隔てて形成され、低濃度のＮ型
不純物領域（Ｎ-領域）１７１及び高濃度のＮ型不純物
領域（Ｎ+領域）１７２を含む。
【００２２】Ｎ-領域１７１はＬＤＤ領域（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ領域）はエクステンショ
ン領域として、チャネル領域１２を隔ててゲート電極１
４の両端部の下方に設けられている。また、Ｎ+領域１
７２は、Ｎ-領域１７１の配置レベルＬＶ１より低い半
導体基板の表面の配置レベルＬＶ２に設けられている。
すなわち、ソース・ドレイン領域に半導体基板表面の段
差部（半導体基板の表面の高さである配置レベルＬＶ１
と配置レベルＬＶ２の差異を有する部分。ＬＶ１からＬ
Ｖ２への変化領域を示す。）を有する。この配置レベル
ＬＶ２は、半導体基板のＮ+領域１７２を含む領域にお
ける、サイドウォール絶縁膜１６の形成時のオーバーエ
ッチング量によって決まるものである。
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ領域）はエクステンショ
ン領域として、チャネル領域１２を隔ててゲート電極１
４の両端部の下方に設けられている。また、Ｎ+領域１
７２は、Ｎ-領域１７１の配置レベルＬＶ１より低い半
導体基板の表面の配置レベルＬＶ２に設けられている。
すなわち、ソース・ドレイン領域に半導体基板表面の段
差部（半導体基板の表面の高さである配置レベルＬＶ１
と配置レベルＬＶ２の差異を有する部分。ＬＶ１からＬ
Ｖ２への変化領域を示す。）を有する。この配置レベル
ＬＶ２は、半導体基板のＮ+領域１７２を含む領域にお
ける、サイドウォール絶縁膜１６の形成時のオーバーエ
ッチング量によって決まるものである。
【００２３】この実施形態では、段差部にアシスト用Ｎ
+領域１７３が設けられている。これにより、高濃度の
ソース・ドレイン領域であるＮ+領域１７２と低濃度エ
クステンション領域であるＮ-領域１７１間の離間等を
効果的に防ぐことができる。アシスト用Ｎ+領域１７３
は、例えば隣接するＮ-領域１７１より高濃度、かつＮ +
領域１７２より低濃度の不純物を含んでもよい。また、
アシスト用Ｎ+領域１７３は、低濃度エクステンション
領域であるＮ-領域１７１とほぼ同じの濃度のＮ型の不
純物を含んでもよい。この場合、パンチスルーをより一
層防止することができる。すなわち、アシスト用Ｎ+領
域１７３はイオン注入により設けられ、Ｎ+領域１７２
とＮ-領域１７１間を電気的に接続し、又は、Ｎ+領域１
７２とＮ-領域１７１間の電気的な接続を補なう。さら
に、チャネル領域１２を挟んで対向するアシスト用の不
純物領域１７３間の距離は、チャネル領域１２を挟んで
対向するエクステンション領域となる不純物領域１７１
間の距離よりも長くなるように設けられてもよい。この
場合、パンチスルー防止能力をより高めることができ
る。
+領域１７３が設けられている。これにより、高濃度の
ソース・ドレイン領域であるＮ+領域１７２と低濃度エ
クステンション領域であるＮ-領域１７１間の離間等を
効果的に防ぐことができる。アシスト用Ｎ+領域１７３
は、例えば隣接するＮ-領域１７１より高濃度、かつＮ +
領域１７２より低濃度の不純物を含んでもよい。また、
アシスト用Ｎ+領域１７３は、低濃度エクステンション
領域であるＮ-領域１７１とほぼ同じの濃度のＮ型の不
純物を含んでもよい。この場合、パンチスルーをより一
層防止することができる。すなわち、アシスト用Ｎ+領
域１７３はイオン注入により設けられ、Ｎ+領域１７２
とＮ-領域１７１間を電気的に接続し、又は、Ｎ+領域１
７２とＮ-領域１７１間の電気的な接続を補なう。さら
に、チャネル領域１２を挟んで対向するアシスト用の不
純物領域１７３間の距離は、チャネル領域１２を挟んで
対向するエクステンション領域となる不純物領域１７１
間の距離よりも長くなるように設けられてもよい。この
場合、パンチスルー防止能力をより高めることができ
る。
【００２４】上記実施形態の構成によれば、上記Ｎ+領
域１７２とＮ-領域１７１相互間の連続性はアシスト用
Ｎ+領域１７３によって補われる。この結果、低濃度エ
クステンション領域１７１を浅くした場合であっても、
半導体装置の信頼性を確保できる。
域１７２とＮ-領域１７１相互間の連続性はアシスト用
Ｎ+領域１７３によって補われる。この結果、低濃度エ
クステンション領域１７１を浅くした場合であっても、
半導体装置の信頼性を確保できる。
【００２５】図２〜図４は、それぞれ上記図１で示した
ような形態における微細なＭＩＳトランジンジスタを含
む半導体装置の製造方法の要部を工程順に示す断面図で
ある。まず、図２に示すように、半導体基板における例
えばＰ型の素子領域１１上の所定領域に、２ｎｍ程度の
ゲート絶縁膜１３、その上に２００ｎｍ程度のポリシリ
コン層によって幅１００ｎｍ程度のゲート電極１４を形
成する。その後、ゲート電極１４の表面に酸化膜１５を
形成する。例えば、酸化膜１５は、熱酸化法を用いて形
成する。チャネル領域１２となる領域には、素子のしき
い値制御用の不純物を注入してもよい。
ような形態における微細なＭＩＳトランジンジスタを含
む半導体装置の製造方法の要部を工程順に示す断面図で
ある。まず、図２に示すように、半導体基板における例
えばＰ型の素子領域１１上の所定領域に、２ｎｍ程度の
ゲート絶縁膜１３、その上に２００ｎｍ程度のポリシリ
コン層によって幅１００ｎｍ程度のゲート電極１４を形
成する。その後、ゲート電極１４の表面に酸化膜１５を
形成する。例えば、酸化膜１５は、熱酸化法を用いて形
成する。チャネル領域１２となる領域には、素子のしき
い値制御用の不純物を注入してもよい。
【００２６】次に、少なくともゲート電極１４が設けら
れた領域をマスクして、ＬＤＤ構造を形成するために、
ソース・ドレイン領域のエクステンション領域となる低
濃度Ｎ型不純物領域（Ｎ-領域）１７１をイオン注入に
より形成する。このイオン注入条件は、例えば砒素を加
速電圧５ｋｅＶ程度、ドーズ量１×１０14〜１×１０ 15
ｃｍ-2程度で注入するものである。
れた領域をマスクして、ＬＤＤ構造を形成するために、
ソース・ドレイン領域のエクステンション領域となる低
濃度Ｎ型不純物領域（Ｎ-領域）１７１をイオン注入に
より形成する。このイオン注入条件は、例えば砒素を加
速電圧５ｋｅＶ程度、ドーズ量１×１０14〜１×１０ 15
ｃｍ-2程度で注入するものである。
【００２７】次に、図３に示すように、ゲート電極１４
上を覆う絶縁膜（例えばシリコン窒化膜）を厚く堆積
し、ＲＩＥ（Reactive Ion Etching）法等により異方性
エッチングすることによってゲート電極１４の側面に絶
縁膜１６（以下、サイドウォール絶縁膜１６という）を
形成する。このサイドウォール絶縁膜１６の形成時のエ
ッチングにおいては、半導体基板のオーバーエッチング
を伴う。すなわち、このサイドウォール絶縁膜１６の形
成時のエッチングにおいて、半導体基板のうち、ゲート
電極が上方に形成された領域の表面と少なくとも高濃度
のソース・ドレイン領域となるＮ+領域１７２を含む領
域の表面との間に、段差が生ずる。すなわち、ソース・
ドレイン領域において、半導体基板表面の段差部が生ず
る。つまり、少なくともゲート電極１４とサイドウォー
ル絶縁膜１６以外の素子領域１１のレベルＬＶ２が、エ
クステンション領域のＮ-領域１７１の配置レベルＬＶ
１に比べてＮ-領域１７１の深さ以下のレベルになる。
上を覆う絶縁膜（例えばシリコン窒化膜）を厚く堆積
し、ＲＩＥ（Reactive Ion Etching）法等により異方性
エッチングすることによってゲート電極１４の側面に絶
縁膜１６（以下、サイドウォール絶縁膜１６という）を
形成する。このサイドウォール絶縁膜１６の形成時のエ
ッチングにおいては、半導体基板のオーバーエッチング
を伴う。すなわち、このサイドウォール絶縁膜１６の形
成時のエッチングにおいて、半導体基板のうち、ゲート
電極が上方に形成された領域の表面と少なくとも高濃度
のソース・ドレイン領域となるＮ+領域１７２を含む領
域の表面との間に、段差が生ずる。すなわち、ソース・
ドレイン領域において、半導体基板表面の段差部が生ず
る。つまり、少なくともゲート電極１４とサイドウォー
ル絶縁膜１６以外の素子領域１１のレベルＬＶ２が、エ
クステンション領域のＮ-領域１７１の配置レベルＬＶ
１に比べてＮ-領域１７１の深さ以下のレベルになる。
【００２８】次に、図４に示すように、少なくともゲー
ト電極１４からサイドウォール絶縁膜１６に亘る領域を
マスクして、高濃度のソース・ドレイン領域となるＮ型
不純物領域（Ｎ+領域）１７２をイオン注入により形成
する。このＮ+領域１７２は、例えば砒素を加速電圧７
０ｋｅＶ程度、ドーズ量を２×１０15〜４×１０15ｃｍ
-2程度のイオン注入条件を用いて形成する。
ト電極１４からサイドウォール絶縁膜１６に亘る領域を
マスクして、高濃度のソース・ドレイン領域となるＮ型
不純物領域（Ｎ+領域）１７２をイオン注入により形成
する。このＮ+領域１７２は、例えば砒素を加速電圧７
０ｋｅＶ程度、ドーズ量を２×１０15〜４×１０15ｃｍ
-2程度のイオン注入条件を用いて形成する。
【００２９】さらに、少なくともゲート電極１４からサ
イドウォール絶縁膜１６に亘る領域をマスクして、所定
角度をつけてＮ型不純物を半導体基板にイオン注入す
る。これにより、Ｎ+領域１７２より低濃度のアシスト
用Ｎ+領域１７３が形成される。アシスト用不純物領域
におけるＮ型の不純物濃度は、エクステンション領域に
おけるＮ型の不純物濃度と同じであってもよいし、エク
ステンション領域におけるＮ型の不純物濃度よりも高く
てもよい。アシスト用Ｎ+領域１７３の形成には、斜め
イオン注入法を用いてもよい。なお、この斜めイオン注
入法を用いた場合の半導体基板に対する不純物の入射角
度θの許容範囲は、半導体基板に対して垂直方向から７
°＜θ＜３０°でもよい。これによれば、より確実に不
純物領域１７１と１７２との間に、不純物領域１７３を
正確に設けることができる。この際のイオン注入条件
は、例えば砒素を加速電圧１０〜２０ｋｅＶ程度、ドー
ズ量５×１０14〜１×１０15ｃｍ-2程度で注入するもの
である。
イドウォール絶縁膜１６に亘る領域をマスクして、所定
角度をつけてＮ型不純物を半導体基板にイオン注入す
る。これにより、Ｎ+領域１７２より低濃度のアシスト
用Ｎ+領域１７３が形成される。アシスト用不純物領域
におけるＮ型の不純物濃度は、エクステンション領域に
おけるＮ型の不純物濃度と同じであってもよいし、エク
ステンション領域におけるＮ型の不純物濃度よりも高く
てもよい。アシスト用Ｎ+領域１７３の形成には、斜め
イオン注入法を用いてもよい。なお、この斜めイオン注
入法を用いた場合の半導体基板に対する不純物の入射角
度θの許容範囲は、半導体基板に対して垂直方向から７
°＜θ＜３０°でもよい。これによれば、より確実に不
純物領域１７１と１７２との間に、不純物領域１７３を
正確に設けることができる。この際のイオン注入条件
は、例えば砒素を加速電圧１０〜２０ｋｅＶ程度、ドー
ズ量５×１０14〜１×１０15ｃｍ-2程度で注入するもの
である。
【００３０】すなわち、アシスト用Ｎ+領域１７３は、
高濃度のＮ型不純物領域（Ｎ+領域）１７２と低濃度エ
クステンション領域であるＮ-領域１７１間の連続性を
補う機能を有する。
高濃度のＮ型不純物領域（Ｎ+領域）１７２と低濃度エ
クステンション領域であるＮ-領域１７１間の連続性を
補う機能を有する。
【００３１】上記実施形態の方法によれば、斜めイオン
注入工程を含むアシスト用Ｎ+領域１７３の形成工程に
よって、半導体基板表面の段差部にソース・ドレイン領
域と同じ導電型の不純物が導入される。これにより、ア
シスト用Ｎ+領域１７３は、高濃度のソース・ドレイン
領域であるＮ+領域１７２から低濃度エクステンション
領域のＮ-領域１７１に至る相互間の連続性を補償する
ことができる。よって、低濃度エクステンション領域を
浅く形成した場合でも、半導体装置の信頼性を確保でき
る。
注入工程を含むアシスト用Ｎ+領域１７３の形成工程に
よって、半導体基板表面の段差部にソース・ドレイン領
域と同じ導電型の不純物が導入される。これにより、ア
シスト用Ｎ+領域１７３は、高濃度のソース・ドレイン
領域であるＮ+領域１７２から低濃度エクステンション
領域のＮ-領域１７１に至る相互間の連続性を補償する
ことができる。よって、低濃度エクステンション領域を
浅く形成した場合でも、半導体装置の信頼性を確保でき
る。
【００３２】図５は、本発明の第２実施形態に係るＭＯ
Ｓ型トランジスタの構成であり、集積回路における比較
的短いチャネル長を有する微細なＭＯＳＦＥＴの要部の
構成を示す断面図である。上記第１実施形態と同様の箇
所には同一の符号を付して説明する。
Ｓ型トランジスタの構成であり、集積回路における比較
的短いチャネル長を有する微細なＭＯＳＦＥＴの要部の
構成を示す断面図である。上記第１実施形態と同様の箇
所には同一の符号を付して説明する。
【００３３】上記第１実施形態に比べて異なる点は、少
なくとも低濃度のエクステンション領域であるＮ-領域
１７１の下方に、ソース・ドレイン領域と逆導電型のＰ
型の不純物領域であるポケットイオン注入領域１８（Ｐ
+領域１８）を形成することである。その他の構成は、
第１実施形態と同様である。
なくとも低濃度のエクステンション領域であるＮ-領域
１７１の下方に、ソース・ドレイン領域と逆導電型のＰ
型の不純物領域であるポケットイオン注入領域１８（Ｐ
+領域１８）を形成することである。その他の構成は、
第１実施形態と同様である。
【００３４】すなわち、素子領域１１のチャネル領域１
２上にゲート酸化膜１３、ゲート電極１４が設けられ、
サイドウォール絶縁膜１６の下方のＮ-領域（エクステ
ンション領域）１７１及びそれにつながるＮ+領域１７
２を含むソース・ドレイン領域が形成されている。
２上にゲート酸化膜１３、ゲート電極１４が設けられ、
サイドウォール絶縁膜１６の下方のＮ-領域（エクステ
ンション領域）１７１及びそれにつながるＮ+領域１７
２を含むソース・ドレイン領域が形成されている。
【００３５】Ｎ+領域１７２は、Ｎ-領域１７１の配置レ
ベルＬＶ１より低い素子領域１１の配置レベルＬＶ２に
設けられている。配置レベルＬＶ２は、Ｎ-領域１７１
の深さと同等かそれ以下のレベルであり、サイドウォー
ル絶縁膜１６形成時におけるオーバーエッチングによっ
て決まる。Ｎ+領域１７２とＮ-領域１７１間の連続性を
確保するために、段差部（配置レベルＬＶ１〜２の変化
領域）にアシスト用Ｎ +領域１７３が設けられている。
すなわち、エクステンション領域となる不純物領域１７
１の下方にアシスト用不純物領域１７３を設ける。この
際、チャネル領域１２を挟んで対向するアシスト用の不
純物領域１７３間の距離は、チャネル領域１２を挟んで
対向するポケットイオン注入領域間の距離よりも長くな
るように設けられていもよい。
ベルＬＶ１より低い素子領域１１の配置レベルＬＶ２に
設けられている。配置レベルＬＶ２は、Ｎ-領域１７１
の深さと同等かそれ以下のレベルであり、サイドウォー
ル絶縁膜１６形成時におけるオーバーエッチングによっ
て決まる。Ｎ+領域１７２とＮ-領域１７１間の連続性を
確保するために、段差部（配置レベルＬＶ１〜２の変化
領域）にアシスト用Ｎ +領域１７３が設けられている。
すなわち、エクステンション領域となる不純物領域１７
１の下方にアシスト用不純物領域１７３を設ける。この
際、チャネル領域１２を挟んで対向するアシスト用の不
純物領域１７３間の距離は、チャネル領域１２を挟んで
対向するポケットイオン注入領域間の距離よりも長くな
るように設けられていもよい。
【００３６】この実施形態ではさらにエクステンション
領域のＮ-領域１７１の下方であって、アシスト用Ｎ+領
域１７３に隣接する領域に、ソース・ドレイン領域とは
逆導電型のＰ+領域１８が形成される。Ｐ+領域１８はい
わゆるポケットイオン注入領域（Halo領域とも呼ばれ
る）である。これを形成することにより、さらにパンチ
スルー防止能力が高まり、ソース・ドレイン間のリーク
電流が抑えられる。
領域のＮ-領域１７１の下方であって、アシスト用Ｎ+領
域１７３に隣接する領域に、ソース・ドレイン領域とは
逆導電型のＰ+領域１８が形成される。Ｐ+領域１８はい
わゆるポケットイオン注入領域（Halo領域とも呼ばれ
る）である。これを形成することにより、さらにパンチ
スルー防止能力が高まり、ソース・ドレイン間のリーク
電流が抑えられる。
【００３７】図６は、上記図５に示すような形態におけ
る微細なＭＯＳＦＥＴの製造方法の要部を示す断面図で
ある。前記図２〜図４に説明した工程と同様の工程を経
てゲート酸化膜１３、ゲート電極１４、Ｎ-領域（エク
ステンション領域）１７１、サイドウォール絶縁膜１
６、Ｎ+領域１７２、及びアシスト用Ｎ+領域１７３を形
成する。
る微細なＭＯＳＦＥＴの製造方法の要部を示す断面図で
ある。前記図２〜図４に説明した工程と同様の工程を経
てゲート酸化膜１３、ゲート電極１４、Ｎ-領域（エク
ステンション領域）１７１、サイドウォール絶縁膜１
６、Ｎ+領域１７２、及びアシスト用Ｎ+領域１７３を形
成する。
【００３８】その後、図６に示すように、少なくともゲ
ート電極１４からサイドウォール絶縁膜１６に亘る領域
をマスクして、所定角度でもってＰ型不純物をイオン注
入する。このＰ型不純物領域は、斜めイオン注入法によ
って設けてもよい。この際、イオン注入条件は、例えば
ボロンを加速電圧１０〜２５ｋｅＶ程度、ドーズ量を１
×１０13〜５×１０13ｃｍ-2程度で注入するものであ
る。これにより、低濃度エクステンション領域であるＮ
-領域１７１の下方であって、アシスト用Ｎ+領域１７３
に隣接する領域に、Ｐ+領域１８が形成される。この斜
めイオン注入の際の不純物の入射角度θの許容範囲は、
垂直から７°＜θ＜３０°であってもよい。これによ
り、いわゆるポケットイオン注入領域となるＰ+領域１
８が制御性良く形成できる。
ート電極１４からサイドウォール絶縁膜１６に亘る領域
をマスクして、所定角度でもってＰ型不純物をイオン注
入する。このＰ型不純物領域は、斜めイオン注入法によ
って設けてもよい。この際、イオン注入条件は、例えば
ボロンを加速電圧１０〜２５ｋｅＶ程度、ドーズ量を１
×１０13〜５×１０13ｃｍ-2程度で注入するものであ
る。これにより、低濃度エクステンション領域であるＮ
-領域１７１の下方であって、アシスト用Ｎ+領域１７３
に隣接する領域に、Ｐ+領域１８が形成される。この斜
めイオン注入の際の不純物の入射角度θの許容範囲は、
垂直から７°＜θ＜３０°であってもよい。これによ
り、いわゆるポケットイオン注入領域となるＰ+領域１
８が制御性良く形成できる。
【００３９】上記実施形態及び方法によれば、アシスト
用Ｎ+領域１７３の形成によって、高濃度のソース・ド
レイン領域であるＮ+領域１７２から低濃度エクステン
ション領域のＮ-領域１７１に至る相互間の連続性を補
い、不純物領域１７２と１７１との電気的な接続を安定
化できる。これにより、ポケットイオン注入領域１８と
なる不純物の注入濃度の制限も緩和される。
用Ｎ+領域１７３の形成によって、高濃度のソース・ド
レイン領域であるＮ+領域１７２から低濃度エクステン
ション領域のＮ-領域１７１に至る相互間の連続性を補
い、不純物領域１７２と１７１との電気的な接続を安定
化できる。これにより、ポケットイオン注入領域１８と
なる不純物の注入濃度の制限も緩和される。
【００４０】すなわち、Ｎ+領域１７２とＮ-領域１７１
との間の電気的抵抗値は、アシスト用Ｎ+領域１７３と
Ｐ+領域１８との不純物濃度により制御することができ
る。このため、Ｐ+領域１８の不純物濃度を低く抑える
などの厳密な制御が不要となる。このように、ＭＯＳＦ
ＥＴがより微細化しても、不純物領域１７２と不純物領
域１７１との間の電気的抵抗値の向上及びパンチスルー
を抑制し得る構成が達成される。
との間の電気的抵抗値は、アシスト用Ｎ+領域１７３と
Ｐ+領域１８との不純物濃度により制御することができ
る。このため、Ｐ+領域１８の不純物濃度を低く抑える
などの厳密な制御が不要となる。このように、ＭＯＳＦ
ＥＴがより微細化しても、不純物領域１７２と不純物領
域１７１との間の電気的抵抗値の向上及びパンチスルー
を抑制し得る構成が達成される。
【００４１】なお、本発明は上記実施形態とは逆の導電
型のトランジスタにももちろん有効である。イオン注入
する不純物をそれぞれ逆導電型のものにし、所定の素子
領域において上記図２〜図４と同様に形成すればよい。
型のトランジスタにももちろん有効である。イオン注入
する不純物をそれぞれ逆導電型のものにし、所定の素子
領域において上記図２〜図４と同様に形成すればよい。
【００４２】図７は、例えば図５の発明構成を採用した
図５と逆導電型のＭＯＳ型トランジスタ（Ｐチャネル型
ＭＯＳトランジスタ）に関する断面図である。すなわ
ち、図５と同じ半導体基板において、Ｎ型の素子領域２
１のチャネル領域２２上にゲート絶縁膜２３を介してゲ
ート電極２４を形成し、少なくともゲート電極２４の領
域をマスクして、低濃度のＰ型不純物領域（Ｐ-領域）
２７１を形成する。ゲート電極２４の側部に絶縁膜２６
（以下、サイドウォール絶縁膜２６という）を設ける。
半導体基板のうち、ゲート電極２４が上方に形成された
領域の表面と少なくとも高濃度のソース・ドレイン領域
となるＰ+領域２７２を含む領域の表面との間に段差が
生ずる。つまり、少なくともゲート電極２４とサイドウ
ォール絶縁膜２６以外の素子領域２１のレベルＬＶ２
が、エクステンション領域のＰ-領域２７１の配置レベ
ルＬＶ１に比べてＰ-領域２７１の深さ以下のレベルに
なる。ソース・ドレイン領域２７において、半導体基板
表面に段差部を生ずるのである。
図５と逆導電型のＭＯＳ型トランジスタ（Ｐチャネル型
ＭＯＳトランジスタ）に関する断面図である。すなわ
ち、図５と同じ半導体基板において、Ｎ型の素子領域２
１のチャネル領域２２上にゲート絶縁膜２３を介してゲ
ート電極２４を形成し、少なくともゲート電極２４の領
域をマスクして、低濃度のＰ型不純物領域（Ｐ-領域）
２７１を形成する。ゲート電極２４の側部に絶縁膜２６
（以下、サイドウォール絶縁膜２６という）を設ける。
半導体基板のうち、ゲート電極２４が上方に形成された
領域の表面と少なくとも高濃度のソース・ドレイン領域
となるＰ+領域２７２を含む領域の表面との間に段差が
生ずる。つまり、少なくともゲート電極２４とサイドウ
ォール絶縁膜２６以外の素子領域２１のレベルＬＶ２
が、エクステンション領域のＰ-領域２７１の配置レベ
ルＬＶ１に比べてＰ-領域２７１の深さ以下のレベルに
なる。ソース・ドレイン領域２７において、半導体基板
表面に段差部を生ずるのである。
【００４３】配置レベルＬＶ１におけるＰ-領域２７１
と、配置レベルＬＶ２におけるＰ+領域２７２の間（段
差部）にアシスト用Ｐ+領域２７３が形成される。これ
により、不純物領域２７１と２７２との離間を補うこと
ができる。アシスト用Ｐ+領域２７３は、隣接するＰ-領
域２７１より高濃度、かつＰ+領域２７２より低濃度の
不純物を含む。アシスト用Ｐ+領域２７３はイオン注入
により設けられる。アシスト用Ｐ+領域２７３は、Ｐ+領
域２７２とＮ-領域２７１間の電気的接続を補う。ま
た、アシスト用Ｐ+領域２７３は、低濃度エクステンシ
ョン領域であるＰ-領域１７１とほぼ同じの濃度のＰ型
の不純物を含んでもよい。この場合、パンチスルーをよ
り一層防止することができる。すなわち、アシスト用Ｐ
+領域２７３はイオン注入により設けられ、Ｐ+領域２７
２とＰ-領域２７１間を電気的に接続し、又は、Ｐ+領域
２７２とＰ-領域２７１間の電気的な接続を補なう。さ
らに、チャネル領域２２を挟んで対向するアシスト用の
不純物領域２７３間の距離は、チャネル領域２２を挟ん
で対向するエクステンション領域となる不純物領域２７
１間の距離よりも長くなるように設けられてもよい。こ
の場合、パンチスルー防止能力をより高めることができ
る。
と、配置レベルＬＶ２におけるＰ+領域２７２の間（段
差部）にアシスト用Ｐ+領域２７３が形成される。これ
により、不純物領域２７１と２７２との離間を補うこと
ができる。アシスト用Ｐ+領域２７３は、隣接するＰ-領
域２７１より高濃度、かつＰ+領域２７２より低濃度の
不純物を含む。アシスト用Ｐ+領域２７３はイオン注入
により設けられる。アシスト用Ｐ+領域２７３は、Ｐ+領
域２７２とＮ-領域２７１間の電気的接続を補う。ま
た、アシスト用Ｐ+領域２７３は、低濃度エクステンシ
ョン領域であるＰ-領域１７１とほぼ同じの濃度のＰ型
の不純物を含んでもよい。この場合、パンチスルーをよ
り一層防止することができる。すなわち、アシスト用Ｐ
+領域２７３はイオン注入により設けられ、Ｐ+領域２７
２とＰ-領域２７１間を電気的に接続し、又は、Ｐ+領域
２７２とＰ-領域２７１間の電気的な接続を補なう。さ
らに、チャネル領域２２を挟んで対向するアシスト用の
不純物領域２７３間の距離は、チャネル領域２２を挟ん
で対向するエクステンション領域となる不純物領域２７
１間の距離よりも長くなるように設けられてもよい。こ
の場合、パンチスルー防止能力をより高めることができ
る。
【００４４】そして、低濃度エクステンション領域のＰ
-領域２７１の下方に、アシスト用Ｐ+領域２７３に隣接
するようにＮ+領域２８が形成されていてもよい。Ｎ+領
域２８はいわゆるポケットイオン注入領域（Halo領域と
も呼ばれる）である。これにより、パンチスルー防止能
力を高め、ソース・ドレイン間のリーク電流が抑えられ
る。チャネル領域２２を挟んで対向するアシスト用の不
純物領域２７３間の距離は、チャネル領域２２を挟んで
対向するポケットイオン注入領域２７３間の距離よりも
長くなるように設けられてもよい。
-領域２７１の下方に、アシスト用Ｐ+領域２７３に隣接
するようにＮ+領域２８が形成されていてもよい。Ｎ+領
域２８はいわゆるポケットイオン注入領域（Halo領域と
も呼ばれる）である。これにより、パンチスルー防止能
力を高め、ソース・ドレイン間のリーク電流が抑えられ
る。チャネル領域２２を挟んで対向するアシスト用の不
純物領域２７３間の距離は、チャネル領域２２を挟んで
対向するポケットイオン注入領域２７３間の距離よりも
長くなるように設けられてもよい。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
高濃度のソース・ドレイン領域と低濃度エクステンショ
ン領域間の離間を補うべく、その間にソース・ドレイン
領域と同じ導電型のイオン注入領域を設ける。これによ
り、高濃度のソース・ドレイン領域と低濃度エクステン
ション領域間の同じ導電型の不純物領域の連続性を確実
にし、低濃度エクステンション領域を浅接合化しても、
信頼性の高い半導体装置を得ることができる。また、パ
ンチスルー抑制のためのポケットイオン注入領域を設け
る場合、段差部でのソース・ドレイン領域の連続性は補
われているので、ポケットイオン注入の際の濃度制限が
緩和される。この結果、エクステンション領域の浅接合
化の実現と共にパンチスルー抑制に優れる微細化に適し
たＭＯＳ型トランジスタ及びその製造方法を提供するこ
とができる。
高濃度のソース・ドレイン領域と低濃度エクステンショ
ン領域間の離間を補うべく、その間にソース・ドレイン
領域と同じ導電型のイオン注入領域を設ける。これによ
り、高濃度のソース・ドレイン領域と低濃度エクステン
ション領域間の同じ導電型の不純物領域の連続性を確実
にし、低濃度エクステンション領域を浅接合化しても、
信頼性の高い半導体装置を得ることができる。また、パ
ンチスルー抑制のためのポケットイオン注入領域を設け
る場合、段差部でのソース・ドレイン領域の連続性は補
われているので、ポケットイオン注入の際の濃度制限が
緩和される。この結果、エクステンション領域の浅接合
化の実現と共にパンチスルー抑制に優れる微細化に適し
たＭＯＳ型トランジスタ及びその製造方法を提供するこ
とができる。
【図１】 本発明の第１実施形態に係る半導体装置の要
部構成を示す断面図である。
部構成を示す断面図である。
【図２】 図１における半導体装置の製造方法の要部を
工程順に示す第１の断面図である。
工程順に示す第１の断面図である。
【図３】 図１における半導体装置の製造方法の要部を
工程順に示す第２の断面図である。
工程順に示す第２の断面図である。
【図４】 図１における半導体装置の製造方法の要部を
工程順に示す第３の断面図である。
工程順に示す第３の断面図である。
【図５】 本発明の第２実施形態に係る半導体装置の要
部構成を示す断面図である。
部構成を示す断面図である。
【図６】 図５に関する半導体装置の製造方法の要部を
示す断面図である。
示す断面図である。
【図７】 図５の発明構成を採用した図５と逆導電型の
半導体装置（Ｐチャネル型ＭＩＳトランジスタを含む半
導体装置）に関する断面図である。
半導体装置（Ｐチャネル型ＭＩＳトランジスタを含む半
導体装置）に関する断面図である。
【図８】 従来の半導体装置の構成を示す断面図であ
る。
る。
１１，２１，８１…素子領域
１２，２２，８２…チャネル領域
１３，２３，８３…ゲート酸化膜
１４，２４，８４…ゲート電極
１５…後酸化膜
１６，２６，８６…サイドウォール絶縁膜
１７，２７，８７…ソース・ドレイン領域
１７１，８７１…Ｎ-領域
１７２，８７２…Ｎ+領域
１７３…アシスト用Ｎ+領域
１８…Ｐ+領域（ポケットイオン注入領域）
２７１…Ｐ-領域
２７２…Ｐ+領域
２７３…アシスト用Ｐ+領域
２８…Ｎ+領域（ポケットイオン注入領域）
Claims (12)
- 【請求項１】 半導体基板と、 前記半導体基板の上方に設けられたゲート絶縁膜と、 前記ゲート絶縁膜の上方に設けられたゲート電極と、 前記ゲート電極の側面に設けられたサイドウォール絶縁
膜と、 を有するＭＩＳ型トランジスタを含む半導体装置であっ
て、 前記半導体基板は、 前記ＭＩＳ型トランジスタの低濃度のエクステンション
領域となる第１の導電型の第１の不純物領域と、前記第
１の不純物領域よりも高濃度の第１の導電型の不純物を
含み、前記第１の不純物領域に近接して設けられた前記
第１の導電型の不純物を含む第２の不純物領域と、を有
するソース・ドレイン領域を有し、 前記ソース・ドレイン領域の表面に段差部を有し、前記
第１の不純物領域の下方及び前記段差部に前記第１の導
電型の第３の不純物領域を含むことを特徴とする半導体
装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記半導体基板は、前記第１の不純物領域の下方であっ
て、前記第３の不純物領域に隣接して設けられた前記第
１の導電型と逆導電型の第２の導電型の第４の不純物領
域を含むことを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 前記チャネル領域を挟んで、前記第３の不純物領域は対
向して形成されており、 前記第３の不純物領域相互間の距離は、前記第１の不純
物領域相互間の距離よりも長いことを特徴とする半導体
装置。 - 【請求項４】 請求項１記載の半導体装置において、 前記半導体基板は、前記第１の不純物領域の下方であっ
て、前記第３の不純物領域に隣接して設けられ、第１の
導電型と逆導電型の第２の導電型の第４の不純物領域を
含み、 前記チャネル領域を挟んで、前記第３の不純物領域は対
向して形成されており、 前記第３の不純物領域相互間の距離は、前記第１の不純
物領域相互間の距離よりも長いことを特徴とする半導体
装置。 - 【請求項５】 請求項２記載の半導体装置において、 前記チャネル領域を挟んで、前記第４の不純物領域は対
向して形成されており、 前記第４の不純物領域相互間の距離は、前記第３の不純
物領域相互間の距離よりも長いことを特徴とする半導体
装置。 - 【請求項６】 半導体基板の上方に、ゲート絶縁膜と前
記ゲート絶縁膜の上方に設けられたゲート電極とを形成
する工程と、 前記半導体基板の前記ゲート電極が上方に設けられた領
域をマスクして、前記半導体基板に前記第１の導電型の
不純物を注入することにより、ＭＩＳ型トランジスタの
ソース・ドレイン領域の一部であって低濃度のエクステ
ンション領域となる第１の導電型の不純物領域を形成す
る工程と、 前記ゲート電極を覆う絶縁膜を形成する工程と、 前記絶縁膜をエッチングして、前記ゲート電極の側面に
サイドウォール絶縁膜を形成し、前記半導体基板の前記
ソース・ドレイン領域の表面に段差部を設ける工程と、 前記半導体基板の前記ゲート電極とサイドウォールとが
上方に設けられた領域をマスクして、半導体基板に、Ｍ
ＩＳ型トランジスタのソース・ドレイン領域の一部であ
って、前記第１の不純物領域よりも高濃度の第１導電型
の不純物を含む第２の不純物領域を設ける工程と、 前記半導体基板の前記ゲート電極とサイドウォールとが
上方に設けられた領域をマスクして、少なくとも前記段
差部及び前記第１の不純物領域の下方に設けられた第１
の導電型の第３の不純物領域を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項６に記載の半導体装置の製造方法
において、 前記第３の不純物領域を形成する工程の前に、前記第１
の不純物領域の下方であって、前記第３の不純物領域に
隣接するように、前記第１の導電型と逆導電型の第２の
導電型の第４の不純物領域を形成する工程を含むことを
特徴とする半導体装置の製造方法。 - 【請求項８】 請求項６に記載の半導体装置の製造方法
において、 前記第３の不純物領域を形成する工程の後に、前記第１
の不純物領域の下方であって、前記第３の不純物領域に
隣接するように、前記第１の導電型と逆導電型の第２の
導電型の第４の不純物領域を形成する工程を含むことを
特徴とする半導体装置の製造方法。 - 【請求項９】 請求項６に記載の半導体装置の製造方法
において、 前記第３の不純物領域を形成する工程において、前記第
３の不純物領域における前記第１の導電型の不純物の濃
度が、前記第１の不純物領域における前記第１の導電型
の不純物の濃度とほぼ等しくなるように前記第３の不純
物領域を形成する工程を含むことを特徴とする半導体装
置の製造方法。 - 【請求項１０】 請求項６記載の半導体装置の製造方法
において、 前記第３の不純物領域の形成工程において、前記第３の
不純物領域は、前記チャネル領域を挟んで、前記第３の
不純物領域相互間の距離が前記第１の不純物領域相互間
の距離よりも長くなるように形成されることを特徴とす
る半導体装置の製造方法。 - 【請求項１１】 請求項７記載の半導体装置において、 前記第４の不純物領域の形成工程において、前記第４の
不純物領域は、前記チャネル領域を挟んで、前記第４の
不純物領域相互間の距離が前記第３の不純物領域相互間
の距離よりも長くなるように形成されることを特徴とす
る半導体装置の製造方法。 - 【請求項１２】 請求項８記載の半導体装置において、 前記第４の不純物領域の形成工程において、前記第４の
不純物領域は、前記チャネル領域を挟んで、前記第４の
不純物領域相互間の距離が前記第３の不純物領域相互間
の距離よりも長くなるように形成されることを特徴とす
る半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002201663A JP2003092400A (ja) | 2001-07-13 | 2002-07-10 | 半導体装置及びその製造方法 |
| US10/194,406 US6909144B2 (en) | 2001-07-13 | 2002-07-12 | MIS transistor having an LDD structure |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-213419 | 2001-07-13 | ||
| JP2001213419 | 2001-07-13 | ||
| JP2002201663A JP2003092400A (ja) | 2001-07-13 | 2002-07-10 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003092400A true JP2003092400A (ja) | 2003-03-28 |
Family
ID=26618674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002201663A Withdrawn JP2003092400A (ja) | 2001-07-13 | 2002-07-10 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6909144B2 (ja) |
| JP (1) | JP2003092400A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006237302A (ja) * | 2005-02-25 | 2006-09-07 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| JP2007511907A (ja) * | 2003-11-14 | 2007-05-10 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 完全に量子井戸が空乏化した低出力のマルチチャネルｃｍｏｓｆｅｔ |
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| US6975000B2 (en) * | 2004-04-08 | 2005-12-13 | Taiwan Semiconductor Manufacturing Company | Method of forming a recessed buried-diffusion device |
| CN102593179A (zh) * | 2012-03-09 | 2012-07-18 | 上海宏力半导体制造有限公司 | Mos晶体管及其制造方法 |
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| US5668024A (en) * | 1996-07-17 | 1997-09-16 | Taiwan Semiconductor Manufacturing Company | CMOS device structure with reduced risk of salicide bridging and reduced resistance via use of a ultra shallow, junction extension, ion implantation process |
| US6137137A (en) * | 1997-09-05 | 2000-10-24 | Advanced Micro Devices, Inc. | CMOS semiconductor device comprising graded N-LDD junctions with increased HCI lifetime |
-
2002
- 2002-07-10 JP JP2002201663A patent/JP2003092400A/ja not_active Withdrawn
- 2002-07-12 US US10/194,406 patent/US6909144B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007511907A (ja) * | 2003-11-14 | 2007-05-10 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 完全に量子井戸が空乏化した低出力のマルチチャネルｃｍｏｓｆｅｔ |
| JP2006237302A (ja) * | 2005-02-25 | 2006-09-07 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| US8012840B2 (en) | 2005-02-25 | 2011-09-06 | Sony Corporation | Semiconductor device and method of manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US6909144B2 (en) | 2005-06-21 |
| US20030030114A1 (en) | 2003-02-13 |
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