KR100351913B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 재산화 공정시에 NO 가스를 도입하여 핫 캐리어에 대한 내성을 높인 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판상에 게이트 산화막, 폴리실리콘층을 형성하고 선택적으로 패터닝하여 게이트 전극을 형성하는 단계;재산화 공정으로 전면에 재산화막을 형성하는 단계;NO 어닐 공정으로 상기 재산화막내에 질소를 축적시켜 질소 축적 재산화막을 형성하는 단계;게이트 전극을 마스크로 하여 저농도 불순물을 주입하는 단계;게이트 스페이서를 형성하고 고농도 불순물을 주입하여 소오스/드레인을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 재산화 공정시에 NO 가스를 도입하여 핫 캐리어에 대한 내성을 높인 반도체 소자의 제조 방법에 관한 것이다.
0.25㎛급 이상의 고집적 소자의 제조 기술에서는 핫 캐리어 효과가 상대적으로 큰 thick NMOS 트랜지스터의 HCI(Hot Carrier Immunity)를 개선하기 위하여 추가적인 마스크 공정을 추가하여 thick NMOS 트랜지스터의 LDD(Lightly doped drain) 영역에만 별도의 이온 주입 공정을 진행한다.
이는 드레인 영역의 도핑 프로파일을 완화시켜 드레인 에지 영역의 전계(Electric Field)를 감소시키기 위한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 제조 공정에 관하여 설명하면 다음과 같다.
도 1a내지 도 1f는 종래 기술의 반도체 소자의 제조를 위한 공정 단면도이다.
도 1a에서와 같이, 반도체 기판(1)상에 게이트 산화막(2),게이트 형성용 물질층 예를들면, 폴리 실리콘층(3)을 차례로 형성한다.
이어, 도 1b에서와 같이, 상기 게이트 산화막(2) 및 폴리 실리콘층(3)을 선택적으로 패터닝하여 게이트 산화막(2a), 게이트 전극(3a)을 형성한다.
그리고 도 1c에서와 같이, 상기 패터닝 공정에서 액티브 영역에 가해진 데미지를 복원하고 게이트 전극의 에지 부분의 게이트 산화막 특성을 향상시키기 위하여 재산화 공정으로 전면에 재산화막(4)을 형성한다.
이어, 도 1d에서와 같이, 상기 게이트 전극(3a)을 마스크로 하여 저농도 불순물을 주입하여 LDD 영역을 형성하기 위한 저농도 불순물 영역(5)을 형성한다.
이와 같이 LDD 영역을 형성하기 위한 저농도 불순물 영역(5)을 형성한후에 도면에 도시하지 않았지만, 추가적인 마스크 공정으로 thick NMOS 트랜지스터의 LDD 영역에만 별도의 이온 주입 공정을 하여 드레인 영역의 도핑 프로파일을 완화시켜 핫 캐리어 효과를 억제한다.
그리고 도 1e에서와 같이, 전면에 게이트 스페이서를 형성하기 위한 나이트라이드층(6)을 형성한다.
이어, 도 1f에서와 같이, 상기 나이트라이드층(6)을 이방성 식각하여 게이트 전극(3a)의 측면에 게이트 측벽(6a)을 형성한다.
그리고 소오스/드레인을 형성하기 위한 고농도 불순물 이온을 정의하여 소오스/드레인 영역(7)을 형성한다.
이와 같은 종래 기술의 반도체 소자의 제조 방법은 게이트 전극의 패터닝 공정에서 액티브 영역에 가해진 데미지를 복원하고 게이트 전극의 에지 부분의 게이트 산화막 특성을 향상시키기 위하여 재산화 공정을 채택하고, 추가적인 마스크 공정으로 thick NMOS 트랜지스터의 LDD 영역에만 별도의 이온 주입 공정을 하여 드레인 영역의 도핑 프로파일을 완화시켜 핫 캐리어 효과를 억제한다.
그러나 이와 같은 종래 기술의 반도체 소자의 제조 방법은 다음과 같은 문제가 있다.
CMOS 소자의 제조 기술이 서브-미크론화되면서 소자의 신뢰성의 주요 기준이 되는 핫 캐리어 효과의 억제 방법이 공정을 복잡하게 하고 제조 비용의 증가를 가져온다.
또한, 추가적인 마스크/이온 주입 공정에 의한 결함은 수율을 감소시키는 원인으로 작용한다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 제조 방법의 문제를 해결하기 위한 것으로, 재산화 공정시에 NO 가스를 도입하여 핫 캐리어에 대한 내성을 높인 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1f는 종래 기술의 반도체 소자의 제조를 위한 공정 단면도
도 2a내지 도 2g는 본 발명에 따른 반도체 소자의 제조를 위한 공정 단면도
도 3은 NO 어닐링에 따른 HCI의 증가를 나타낸 특성 그래프
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22a. 게이트 산화막
23a. 게이트 전극 24. 재산화막
24a. 질소 축적 재산화막 25. 저농도 불순물 영역
26. 나이트라이드층 26a. 게이트 스페이서
27. 소오스/드레인 영역
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판상에 게이트 산화막, 폴리실리콘층을 형성하고 선택적으로 패터닝하여 게이트 전극을 형성하는 단계;재산화 공정으로 전면에 재산화막을 형성하는 단계;NO 어닐 공정으로 상기 재산화막내에 질소를 축적시켜 질소 축적 재산화막을 형성하는 단계;게이트 전극을 마스크로 하여 저농도 불순물을 주입하는 단계;게이트 스페이서를 형성하고 고농도 불순물을 주입하여 소오스/드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 제조 공정에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2g는 본 발명에 따른 반도체 소자의 제조를 위한 공정 단면도이고, 도 3은 NO 어닐링에 따른 HCI의 증가를 나타낸 특성 그래프이다.
먼저 도 2a에서와 같이, 반도체 기판(21)상에 게이트 산화막(2),게이트 형성용 물질층 예를들면, 폴리 실리콘층(3)을 차례로 형성한다.
이어, 도 2b에서와 같이, 상기 게이트 산화막(22) 및 폴리 실리콘층(23)을 선택적으로 패터닝하여 게이트 산화막(22a), 게이트 전극(23a)을 형성한다.
그리고 도 2c에서와 같이, 상기 패터닝 공정에서 액티브 영역에 가해진 데미지를 복원하고 게이트 전극의 에지 부분의 게이트 산화막 특성을 향상시키기 위하여 재산화 공정으로 전면에 20 ~ 35Å 두께의 재산화막(24)을 형성한다.
여기서, 재산화 공정을 800 ~ 850℃의 온도로 습식 O2처리를 하여 진행한다.
이어, 도 2d에서와 같이, NO 가스를 사용한 어닐 공정을 800 ~ 850℃의 온도로 10 ~ 30분간 진행하여 상기 재산화막내에 질소가 축적되도록 하여 질소 축적 재산화막(24a)을 형성한다.
여기서, NO 가스 대신에 N2O 또는 NH3가스를 사용하여 어닐 공정을 진행하는 것도 가능하다.
이와 같은 질소 가스를 사용한 어닐 공정으로 게이트 전극(23a)의 측면 기판상의 SiO2/Si 계면에는 질소(Nitrogen)가 파일 업(pile-up)된다.
이러한 질소의 축적은 Si-O보다 상대적으로 본딩 에너지가 높은 Si-N 결합이 생성되며 이는 핫 캐리어의 임팩트에 대한 내성을 증가시킨다.
통상적으로 NMOS 트랜지스터에서의 핫 캐리어 효과는 폴리 게이트 전극의 에지 부분과 소오스/드레인 영역의 Si의 계면 사이에 인터페이스 트랩을 생성하여 문턱 전압의 증가 및 드레인 포화 전류(Idsat)의 감소를 가져오는데 질소 축적 재산화막(24a)은 이를 억제한다.
즉, 도 3에서와 같이, NO 어닐링 공정에 의해 핫 캐리어의 라이프 타임이 0.16에서 0.28로 크게 증가하였다.(ⓐ →ⓑ)
이어, 도 2e에서와 같이, 상기 게이트 전극(23a)을 마스크로 하여 저농도 불순물을 주입하여 LDD 영역을 형성하기 위한 저농도 불순물 영역(25)을 형성한다.
그리고 도 2f에서와 같이, 전면에 게이트 스페이서를 형성하기 위한 나이트라이드층(26)을 형성한다.
이어, 도 2g에서와 같이, 상기 나이트라이드층(26)을 이방성 식각하여 게이트 전극(23a)의 측면에 게이트 측벽(26a)을 형성한다.
그리고 소오스/드레인을 형성하기 위한 고농도 불순물 이온을 정의하여 소오스/드레인 영역(27)을 형성한다.
이와 같은 본 발명에 따른 반도체 소자의 제조 방법은 게이트 전극의 패터닝 공정에서 액티브 영역에 가해진 데미지를 복원하고 게이트 전극의 에지 부분의 게이트 산화막 특성을 향상시키기 위하여 재산화 공정을 채택하고, 마스크/이온 주입 공정을 채택하지 않고 NO 어닐 공정을 이용하여 HCI를 증가시킨 것이다.
이와 같은 본 발명에 따른 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.
소자의 신뢰성의 주요 기준이 되는 핫 캐리어 효과의 억제 방법을 단순한 어닐 공정에 의해 진행하여 전체 공정을 단순화하고 제조 비용을 감소하는 효과가 있다.
이는 추가적인 마스크/이온 주입 공정을 사용하지 않아 결함의 발생을 억제하는 효과가 있다.
또한, 핫 캐리어 효과를 억제하는 효과를 증가시켜 소자의 신뢰성을 높이는 효과가 있다.
Claims (4)
- 반도체 기판상에 게이트 산화막, 폴리실리콘층을 형성하고 선택적으로 패터닝하여 게이트 전극을 형성하는 단계;재산화 공정으로 전면에 재산화막을 형성하는 단계;NO 어닐 공정으로 상기 재산화막내에 질소를 축적시켜 질소 축적 재산화막을 형성하는 단계;게이트 전극을 마스크로 하여 저농도 불순물을 주입하는 단계;게이트 스페이서를 형성하고 고농도 불순물을 주입하여 소오스/드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 재산화 공정을 800 ~ 850℃의 온도로 습식 O2처리를 하여 진행하여 20 ~ 35Å의 두께로 재산화막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 어닐 공정을 800 ~ 850℃의 온도로 10 ~ 30분간 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 3 항에 있어서, NO 가스 대신에 N2O 또는 NH3가스를 사용하여 어닐 공정을 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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