JP2006508548A5 - - Google Patents
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- 239000002019 doping agent Substances 0.000 claims 16
- 239000000758 substrate Substances 0.000 claims 15
- 238000000137 annealing Methods 0.000 claims 9
- 238000005468 ion implantation Methods 0.000 claims 9
- 238000000034 method Methods 0.000 claims 7
- 238000000059 patterning Methods 0.000 claims 6
- 239000000463 material Substances 0.000 claims 5
- 238000000151 deposition Methods 0.000 claims 4
- 239000004065 semiconductor Substances 0.000 claims 4
- VBJZVLUMGGDVMO-UHFFFAOYSA-N Hafnium Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims 3
- 238000009792 diffusion process Methods 0.000 claims 3
- 230000005669 field effect Effects 0.000 claims 3
- 229910052735 hafnium Inorganic materials 0.000 claims 3
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 claims 3
- 229910052746 lanthanum Inorganic materials 0.000 claims 3
- 239000007787 solid Substances 0.000 claims 3
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 claims 3
- 229910052712 strontium Inorganic materials 0.000 claims 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims 3
- 229910052715 tantalum Inorganic materials 0.000 claims 3
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 claims 3
- 229910052727 yttrium Inorganic materials 0.000 claims 3
- QCWXUUIWCKQGHC-UHFFFAOYSA-N zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 claims 3
- 229910052726 zirconium Inorganic materials 0.000 claims 3
- 238000010438 heat treatment Methods 0.000 claims 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N silicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 claims 2
- 238000009825 accumulation Methods 0.000 claims 1
- 230000004913 activation Effects 0.000 claims 1
- 239000002800 charge carrier Substances 0.000 claims 1
- 239000004020 conductor Substances 0.000 claims 1
- 230000005684 electric field Effects 0.000 claims 1
- 238000002513 implantation Methods 0.000 claims 1
- 238000011084 recovery Methods 0.000 claims 1
- 238000007669 thermal treatment Methods 0.000 claims 1
Claims (28)
- 電界効果トランジスタを形成する方法であって、
アクティブ領域に形成されてこのアクティブ領域からゲート絶縁層により離間されているゲート電極を備えた基板に、ドープされたhigh−k誘電体層を形成するステップと、
前記ドープされたhigh−k誘電体層から前記活性領域へドーパントを拡散して拡張領域を形成するように、前記基板を熱処理するステップと、
前記ゲート電極のサイドウォールで、サイドウォールスペーサ210を形成するために、前記ドープされたhigh−k誘電体層をパターニングするステップと、
前記電界効果トランジスタのソース及びドレイン領域を形成するために、注入マスクとして前記サイドウォールスペーサを用いて、イオン注入プロセスを実施するステップと、を有する方法。 - 前記ドープされたhigh−k誘電体層の形成ステップでは、少なくとも1つのドーパント材料の存在下でhigh−k誘電体層のデポジットがなされる、請求項1記載の方法。
- 前記ドープされたhigh−k誘電体層の形成ステップには、high−k誘電体層をデポジットするステップと、少なくとも1つのイオン注入及び犠牲層からの拡散により、前記high−k誘電体層にドーパントを導入するステップとが含まれる、請求項1記載の方法。
- 前記ドープされたhigh−k誘電体層はhigh−k誘電体を含み、かつ、前記ドープされたhigh−k誘電体層のドーパント濃度は、ほぼ、前記high−k誘電体内のドーパントの固溶度の範囲内、あるいはそれ以上である、請求項1記載の方法。
- 前記ドープされたhigh−k誘電体層のパターニングが、前記基板に熱処理を施す前に実施される、請求項1記載の方法。
- 前記基板は、前記イオン注入プロセスにより導入されるドーパントの活性化と、格子の損傷の回復とが同時になされるように、前記イオン注入プロセス後に、熱処理される、請求項1記載の方法。
- 前記ドープされたhigh−k誘電体層の形成前に、誘電体バリア層を形成するステップを更に有する、請求項1記載の方法。
- 前記基板の熱処理ステップが、約800−1200℃の範囲の温度で実施される、請求項1記載の方法。
- 前記熱処理の持続時間が、約10秒から30分の範囲である、請求項8記載の方法。
- 前記ドープされたhigh−k誘電体層が、タンタル、ジルコニウム、ハフニウム、ランタン、イットリウム、及びストロンチウムのうちの少なくとも1つの酸化物及びシリケートの1つを有している、請求項1記載の方法。
- 電界効果トランジスタを形成する方法であって、
基板に形成される活性領域にソース及びドレイン領域を形成するようにイオン注入プロセスを実施するステップを有し、前記基板は、前記活性領域に形成されるとともにゲート絶縁層により前記活性領域から離間されたゲート電極を含み、前記ゲート電極は、そのサイドウォールに形成されているサイドウォールスペーサを有しており、
前記サイドウォールスペーサを取り除くステップと、
前記基板に、ドープされたhigh−k誘電体層を形成するステップと、
前記ドープされたhigh−k誘電体層から前記活性領域へドーパントを導入するように前記基板をアニーリングするステップと、
前記ゲート電極のサイドウォールにhigh−k誘電体サイドウォールスペーサを形成するように前記ドープされたhigh−k誘電体層をパターニングするステップ、を有する方法。 - 前記基板をアニーリングするステップは、前記イオン注入プロセス中に導入されるドーパントが活性化され、かつ、前記イオン注入プロセスがもたらす格子の損傷が少なくとも部分的に回復するように実施される、請求項11記載の方法。
- 前記ドープされたhigh−k誘電体層の形成ステップは、少なくとも1つのドーパント材料の存在下でhigh−k誘電体層をデポジットすることを含む、請求項11記載の方法。
- 前記ドープされたhigh−k誘電体層の形成ステップは、high−k誘電体層をデポジットするステップと、犠牲層からのイオン注入及び拡散の少なくとも一方によって前記high−k誘電体層にドーパントを導入するステップと、を有する、請求項11記載の方法。
- 前記ドープされたhigh−k誘電体層はhigh−k誘電体を含み、前記ドープされたhigh−k誘電体層のドーパント濃度が、ほぼ、前記high−k誘電体内の固溶度の範囲内、あるいはそれ以上である、請求項11記載の方法。
- 前記high−k導電体層をパターニングするステップは、前記基板をアニーリングする前に行われる、請求項11記載の方法。
- 前記ドープされたhigh−k誘電体層の形成前に、誘電体バリア層を形成するステップを更に有する、請求項11記載の方法。
- 前記基板のアニーリングステップが、約800−1200℃の範囲の温度で実施される、請求項11記載の方法。
- 前記アニーリングの持続時間が、約10秒から30分の範囲である、請求項18記載の方法。
- 前記ドープされたhigh−k誘電体層が、タンタル、ジルコニウム、ハフニウム、ランタン、イットリウム、及びストロンチウムのうちの少なくとも1つの酸化物及びシリケートの1つを有している、請求項11記載の方法。
- 誘電体領域下に浅くドープされた半導体領域を形成する方法であって、
前記半導体領域上に誘電体層を形成するステップを含み、前記誘電体層は、タンタル、ジルコニウム、ハフニウム、ランタン、イットリウム、及びストロンチウムのうちの少なくとも1つの酸化物を含むものであって、
前記誘電体層にドーパント材料を導入するステップを含み、
前記誘電体層から前記半導体領域へドーパント材料を拡散するために前記基板をアニーリングするステップを含み、および、
前記ドープされた半導体領域上に誘電体領域を形成するために、前記誘電体層をパターニングするステップを含み、
前記誘電領域による外部電場の存在下で、前記誘電体領域下の電荷担体の蓄積が増加される、方法。 - 前記誘電体層へドーパントを導入するステップでは、少なくとも1つのドーパント材料の存在下で前記誘電体層のデポジットがなされる、請求項21記載の方法。
- 前記誘電体層へドーパントを導入するステップは、犠牲層からのイオン注入および拡散の少なくとも一方を含む、請求項21記載の方法。
- 前記ドープされた誘電体層のドーパント濃度は、ほぼ、前記誘電体層内の固溶度の範囲内、あるいはそれ以上である、請求項21記載の方法。
- 前記誘電体層をパターニングするステップは、前記基板をアニーリングする前に行われる、請求項21記載の方法。
- 前記誘電体層の形成前に、誘電体バリア層を形成するステップを更に有する、請求項21記載の方法。
- 前記基板のアニーリングステップが、約800−1200℃の範囲の温度で実施される、請求項21記載の方法。
- 前記アニーリングプロセスの持続時間が、約10秒から30分の範囲である、請求項27記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10255849A DE10255849B4 (de) | 2002-11-29 | 2002-11-29 | Verbesserte Drain/Source-Erweiterungsstruktur eines Feldeffekttransistors mit dotierten Seitenwandabstandselementen mit hoher Permittivität und Verfahren zu deren Herstellung |
US10/442,745 US6849516B2 (en) | 2002-11-29 | 2003-05-21 | Methods of forming drain/source extension structures of a field effect transistor using a doped high-k dielectric layer |
PCT/US2003/035355 WO2004051728A1 (en) | 2002-11-29 | 2003-11-06 | Drain/source extension structure of a field effect transistor including doped high-k sidewall spacers |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006508548A JP2006508548A (ja) | 2006-03-09 |
JP2006508548A5 true JP2006508548A5 (ja) | 2006-12-21 |
Family
ID=32471483
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004570755A Pending JP2006508548A (ja) | 2002-11-29 | 2003-11-06 | ドープされたhigh−kサイドウォールスペーサを有す電界効果トランジスタのドレイン/ソース拡張構造 |
Country Status (6)
Country | Link |
---|---|
US (1) | US20050098818A1 (ja) |
EP (1) | EP1565934A1 (ja) |
JP (1) | JP2006508548A (ja) |
KR (1) | KR101022854B1 (ja) |
AU (1) | AU2003295406A1 (ja) |
WO (1) | WO2004051728A1 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10324657B4 (de) * | 2003-05-30 | 2009-01-22 | Advanced Micro Devices, Inc. (n.d.Ges.d. Staates Delaware), Sunnyvale | Verfahren zur Herstellung eines Metallsilizids |
US8022465B2 (en) * | 2005-11-15 | 2011-09-20 | Macronrix International Co., Ltd. | Low hydrogen concentration charge-trapping layer structures for non-volatile memory |
EP1890322A3 (en) * | 2006-08-15 | 2012-02-15 | Kovio, Inc. | Printed dopant layers |
US8106455B2 (en) * | 2009-04-30 | 2012-01-31 | International Business Machines Corporation | Threshold voltage adjustment through gate dielectric stack modification |
KR101205037B1 (ko) | 2011-02-28 | 2012-11-26 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 형성방법 |
JP6005401B2 (ja) * | 2011-06-10 | 2016-10-12 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
US8673731B2 (en) * | 2012-08-20 | 2014-03-18 | International Business Machines Corporation | Techniques for gate workfunction engineering to reduce short channel effects in planar CMOS devices |
GB2521457A (en) * | 2013-12-20 | 2015-06-24 | Isis Innovation | Charge stabilized dielectric film for electronic devices |
JP2017216258A (ja) * | 2014-10-16 | 2017-12-07 | 国立研究開発法人科学技術振興機構 | 電界効果トランジスタ |
KR102300071B1 (ko) * | 2020-02-12 | 2021-09-07 | 포항공과대학교 산학협력단 | 고 유전율 필드 플레이트를 구비한 드레인 확장형 핀펫 및 이의 제조방법 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61191025A (ja) * | 1985-02-20 | 1986-08-25 | Fujitsu Ltd | 半導体装置の製造方法 |
US4994869A (en) * | 1989-06-30 | 1991-02-19 | Texas Instruments Incorporated | NMOS transistor having inversion layer source/drain contacts |
JPH04320036A (ja) * | 1991-04-18 | 1992-11-10 | Hitachi Ltd | 半導体装置およびその製造方法 |
EP0550255B1 (en) * | 1991-12-31 | 1998-03-11 | STMicroelectronics, Inc. | Transistor spacer structure |
US5814869A (en) * | 1992-01-28 | 1998-09-29 | Thunderbird Technologies, Inc. | Short channel fermi-threshold field effect transistors |
JPH05343418A (ja) * | 1992-06-09 | 1993-12-24 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2515951B2 (ja) * | 1992-07-23 | 1996-07-10 | 株式会社日立製作所 | Mis型電界効果トランジスタ |
JPH07130998A (ja) * | 1993-11-01 | 1995-05-19 | Nec Corp | 半導体装置の製造方法 |
KR970006262B1 (ko) * | 1994-02-04 | 1997-04-25 | 금성일렉트론 주식회사 | 도우핑된 디스포저블층(disposable layer)을 이용한 모스트랜지스터의 제조방법 |
US5518945A (en) * | 1995-05-05 | 1996-05-21 | International Business Machines Corporation | Method of making a diffused lightly doped drain device with built in etch stop |
US5770490A (en) * | 1996-08-29 | 1998-06-23 | International Business Machines Corporation | Method for producing dual work function CMOS device |
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US6333556B1 (en) * | 1997-10-09 | 2001-12-25 | Micron Technology, Inc. | Insulating materials |
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US6200869B1 (en) * | 1998-11-06 | 2001-03-13 | Advanced Micro Devices, Inc. | Method of fabricating an integrated circuit with ultra-shallow source/drain extensions |
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US6417046B1 (en) * | 2000-05-05 | 2002-07-09 | Taiwan Semiconductor Manufacturing Company | Modified nitride spacer for solving charge retention issue in floating gate memory cell |
KR100439345B1 (ko) * | 2000-10-31 | 2004-07-07 | 피티플러스(주) | 폴리실리콘 활성층을 포함하는 박막트랜지스터 및 제조 방법 |
KR100397370B1 (ko) * | 2001-10-29 | 2003-09-13 | 한국전자통신연구원 | 얕은 접합을 갖는 집적회로의 제조 방법 |
-
2003
- 2003-11-06 KR KR1020057009685A patent/KR101022854B1/ko not_active IP Right Cessation
- 2003-11-06 AU AU2003295406A patent/AU2003295406A1/en not_active Abandoned
- 2003-11-06 EP EP03786592A patent/EP1565934A1/en not_active Withdrawn
- 2003-11-06 JP JP2004570755A patent/JP2006508548A/ja active Pending
- 2003-11-06 WO PCT/US2003/035355 patent/WO2004051728A1/en active Application Filing
-
2004
- 2004-12-17 US US11/015,061 patent/US20050098818A1/en not_active Abandoned
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