JPH05190845A - Ｍｉｓ型電界効果トランジスタ - Google Patents

Abstract

(57)【要約】 【目的】オフセット構造を有するＭＯＳトランジスタの
実効チャネルコンダクタンスの低下を防止する。 【構成】ゲート電極の側部上に、二酸化シリコンよりも
比誘電率が高い材料からなる側壁膜を設ける。 【効果】ゲートからのフリンジ容量によりソース、ドレ
インの低不純物拡散層の表面へのゲート電圧への影響を
高め、実効伝達コンダクタンスを高くできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＭＩＳ電界効果トランジ
スタに係り、特に超微細ＭＩＳ電界効果トランジスタの
高耐圧化に好適で、耐ホットキャリア効果のすぐれたＭ
ＩＳ型電界効果トランジスタに関する。

【０００２】

【従来の技術】現在ＭＩＳ電界効果トランジスタ（以降
単にトランジスタと称する）は微細化のためゲート絶縁
膜を薄くし、ソース・ドレイン間隔を狭くしかつ、ソー
ス・ドレイン接合を浅くしようとしている。

【０００３】

【発明が解決しようとする課題】上記傾向の結果、現在
のトランジスタにおける最大の問題はソース・ドレイン
間耐圧の低下である。ドレイン側から伸びてきた空乏層
がソース領域に達するために生ずる、いわゆるパンチス
ルー耐圧は基板濃度を増すことにより避けることができ
るが、そうすることによって逆に雪崩降服耐圧が減少す
ることになる。特に、ゲート、ソースおよび基板電圧を
零とした時の雪崩降服電圧（以下ＢＶ_DSと略す。）は、
ゲート電圧によって基板表面電位の増加が抑えられるた
め接合耐圧にくらべ極端に低下してしまう。その結果、
チャネル長１μｍ、ゲート酸化膜厚２０ｎｍ、ソース・
ドレイン接合深さ０．３５μｍなる微細トランジスタの
ソース・ドレイン間耐圧は約６Ｖと通常の電源電圧５Ｖ
にほぼ一致するまでに低下する。

【０００４】上記のごとき微細トランジスタにおいては
電源電圧の変動により簡単に破壊される。したがって従
来の微細トランジスタにおいては上記欠点を克服するた
めドレイン構造に関し、０．２μｍ程度の浅い接合深さ
を有する高濃度不純物拡散層と０．３５μｍ程度のより
深い接合深さを有する低濃度不純物拡散層を組合せる、
いわゆる二重ドレイン構造を採用している。上記構造に
よりＢＶ_DS値を約１．５乃至２Ｖ向上させることができ
る。

【０００５】したがって上記の改良された従来微細トラ
ンジスタにおいては電源電圧の変動による破壊からは通
常まぬがれることができる。しかしながら上記の改良さ
れた微細トランジスタにおいても信頼性の観点からはい
まだ満足できるものではなかった。すなわち、通常条件
の長期間動作においてはドレイン近傍における強電界効
果によりホットキャリアがゲート絶縁膜中に注入され、
閾電圧値の変動、さらには表面準位密度の増大、および
伝達コンダクタンスの低下等の特性劣化が生じた。

【０００６】本発明の目的はソース・ドレイン間耐圧が
通常の電源電圧にくらべ十分に高く、ホットキャリア注
入に基づく特性劣化が生じない超微細トランジスタを提
供することにある。

【０００７】

【課題を解決するための手段】本発明は従来の二重ドレ
イン構造の最適条件の検討において、特に浅い接合深さ
を有する高濃度不純物分布領域のはたす役割に着目し解
析した結果に基づく。図１は従来の二重ドレイン構造を
有するトランジスタの断面図である。図１に於いて、１
はｐ型半導体基板、２はフィルド酸化膜、３はゲート酸
化膜、５乃至８はゲート電極４を拡散マスクとして形成
されたｎ型不純物領域で５及び７がドレイン拡散層、６
及び８がソース拡散層である。ここで５及び６は低不純
物濃度拡散層であり、表面不純物濃度をＣｓ₂、接合深
さをＸｊ₂で定義する。７及び８は高不純物濃度拡散層
であり、表面不純物濃度をＣｓ₁、接合深さをＸｊ₁で定
義する。９及び１０は各々ドレイン電極、ソース電極で
ある。図２は図１のトランジスタの半導体表面において
ドレイン拡散層端からソース拡散層側への距離の関数と
しての不純物濃度分布とそこにおける電界を解析した代
表的な結果である。図２は実効チャネル長が１．１μ
ｍ、ゲート酸化膜３の膜厚が２０ｎｍ、Ｘｊ₁が０．２
５μｍ、Ｘｊ₂が０．３５μｍ、Ｃｓ₁が１×１０²¹ｃｍ
~³、Ｃｓ₂が１×１０¹⁹ｃｍ~³の場合で、ゲート電極
４、及びドレイン電極９に印加した電圧は各々、０Ｖ、
及び１０Ｖである。

【０００８】図２から明らかなごとく、ドレイン電圧の
印加により半導体表面における最大電界は不純物濃度が
１０¹⁸ｃｍ~³附近におけるドレイン拡散層内部において
形成され、不純物濃度がより高いドレイン拡散層７内に
おいては電界がより小さくなっていくことがわかる。本
発明はかかる解析結果、高不純物濃度拡散層７内におけ
る電界の急激な低下傾向に着目したことに基づく。すな
わち、上記の結果は従来の二重ドレイン構造のトランジ
スタに於いて、上記領域７が高耐圧化に関し、ほとんど
寄与していないと考えることができる。上記概念に基づ
けば微細トランジスタの高耐圧化の観点から、高不純物
濃度拡散層の存在はむしろ障害となっており、ドレイン
拡散層を低不純物濃度拡散層で構成することが望ましい
と考えられる。

【０００９】しかしながら上記の概念は従来実施されて
いない。これは従来、ドレイン拡散層は高不純物濃度拡
散層で構成されるものであるとの固定概念にとらわれて
いた為であり、したがって二重ドレイン構造においても
高不純物濃度拡散層の存在は不可欠と考えた為である。
上記の観点の基に二重ドレイン構造における高不純物濃
度拡散層７及び８のはたす役割を見直すと、上記領域７
及び８は単に電極９及び１０とのオーミック接触の確
保、及びソース・ドレイン領域の拡散層抵抗の低減化の
他は何の役割も有していないことは明らかである。

【００１０】一方、ソース・ドレイン領域の拡散層抵抗
に関しては白金等のシリサイドを拡散層上に形成する公
知技術により通常の高不純物濃度拡散層によるシート抵
抗値、５０Ω／□を３Ω／□以下と１／１０以下にまで
低減化できることが知られている。しかしながら上記の
シリサイドドレイン構造に於いてはシート抵抗の低減効
果にだけ着目し、ソース・ドレイン間耐圧の向上の観点
からの検討は従来おこなわれておらずドレイン拡散層に
は固定概念に基づいて１０²⁰ｃｍ~³以上の表面濃度を有
する高不純物拡散層が用いられてきた。

【００１１】

【作用】本発明は上記の固定概念が無意味なものであ
り、ドレイン拡散層、不純物分布の最適化によりソース
・ドレイン耐圧の高耐圧化とドレイン電極・ドレイン拡
散層間の良好なオーミック接触、さらには低シート抵抗
化が可能になると考え、検討した結果に基づく。

【００１２】すなわち、本発明はシリサイド層を形成す
べきドレイン拡散層の表面濃度が１０¹⁸ｃｍ~³以上であ
ればシリサイド層直下に表面濃度が１０¹⁹ｃｍ~³程度の
析出層が１０ｎｍ程度形成されシリサイドとドレイン拡
散層間にＭＩＳ型電界効果トランジスタの通常動作に十
分なオーミック接触が確保できる事実を見出したことに
基づく。さらに本発明上記ドレイン拡散層の表面濃度が
１０²⁰ｃｍ~³以下であればソース・ドレイン間耐圧を実
効チャネル長１μｍ以下のトランジスタにおいても最大
５Ｖ以上従来トランジスタにらべて高耐圧化できること
を見出した事実に基づく。

【００１３】

【実施例】〈実施例１〉図３乃至図６は本発明によるＭ
ＩＳ型電界効果トランジスタの一実施例を示した図で１
はｐ導電型比抵抗１Ω・ｃｍのシリコン基板である。半
導体基板１表面に従来の素子分離技術を利用して０．８
μｍの厚いフィルド酸化膜２を選択的に形成した後、活
性領域の半導体表面を露出し、２０ｎｍの清浄なゲート
酸化膜３を形成する。

【００１４】しかる後、約０．３μｍのシリコン薄膜を
ゲート酸化膜３上に形成し、ｐｏｃｌ₃をソースとする
熱拡散によりシリコン薄膜にリンの高濃度拡散をおこな
う。しかる後写真食刻法によりゲート電極４を形成す
る。食刻後のチャネル長は１μｍである。次にテトラエ
トキシシラン（Ｓｉ（ＯＣ₂Ｈ₅）₄）を用いた化学気相
反応により０．５μｍなる膜厚を有するシリコン酸化膜
１１を全面に堆積させる。上記の堆積膜１１を反応性ス
パッタエッチングにより半導体基板表面と垂直方向にエ
ッチングをおこない平坦部に堆積されたシリコン酸化膜
を除去すると図４に示すごとくゲート電極４の側壁にの
みシリコン酸化膜１１が残置される。

【００１５】この状態で酸化膜５を介して砒素を加速エ
ネルギ７０ｋｅＶの条件でイオン打込みにより半導体基
板１表面に注入する。上記の条件は半導体基板表面で最
大不純物濃度となる条件である。本実施例に於いては注
入量を変数とし表面不純物濃度が１×１０¹⁷乃至１０²⁰
ｃｍ~³の範囲で種々の値を取る様多数個のトランジスタ
を作成した。

【００１６】上記のイオン打込み工程の後注入イオンの
活性化の熱処理を行った。上記の熱処理は１０００℃で
行ったが種々の注入量を有する各々のトランジスタに対
し接合深さＸｊが０．２５μｍとなる様に各々熱処理時
間を設定した。しかる後、ドレイン拡散層５、及びソー
ス拡散層６上のゲート酸化膜３を除去し、５０ｎｍの膜
厚の白金（Ｐｔ）を全面にスパッタ法により蒸着する。

【００１７】次に４５０℃の熱処理を施し、ドレイン
５、ソース拡散層６表面、及びゲート電極４表面に白金
シリサイド（ＰｔＳｉ）を形成する。上記の熱処理に於
いて酸化膜１１、及び２上に於いてはシリコンとの反応
は生ぜずシリサイドは形成されない。したがって、上記
熱処理工程の後、王水でエッチングするとＰｔＳｉは王
水でエッチングされない為、酸化膜、及び未反応のＰｔ
だけが除去されゲート電極４、ドレイン拡散層５、及び
ソース拡散層６の各表面上にのみＰｔＳｉが自己整合的
に残置される。

【００１８】ここに於いて、ＰｔＳｉ層１２直下にはＰ
ｔＳｉ層形成前の表面不純物濃度よりも１桁高い不純物
濃度を有する約１０ｎｍ厚の析出層１３がＰｔＳｉ層１
２と自己整合的に形成された。上記析出層１３内におけ
る深さ方向の不純物分布は深さに対し下に凸の形状を有
する。ＰｔＳｉ層１２の形成の後、公知の技術を用い
て、保護絶縁膜１５、さらにはドレイン電極９、及びソ
ース電極１０を含む配線用電極を所望の回路方式にした
がって形成する。上記の電極９、１０にはアルミニウム
（Ａｌ）の蒸着膜を用いるがＡｌがＰｔｓｉ層１２と反
応するのを防止するためＡｌ配線工程の前にＴｉとＴａ
の同時スパッタによりＴｉＴａ膜１４をＰｔＳｉ膜１２
上のコンタクト孔部分にあらかじめ形成する。

【００１９】上記の製造過程を経て製造された各種の表
面不純物濃度Ｃｓ₂を有するドレイン拡散層５で構成さ
れた各々のトランジスタのゲート電圧が零におけるソー
ス・ドレイン間耐圧ＢＶ_DSを測定したところ図９の結果
が得られた。図９の測定に用いた各トランジスタは本実
施例の製造過程でも明らかなごとく、実効チャネル長が
１μｍ、ゲート酸化膜３の膜厚が２０ｎｍ、ドレイン接
合深さ０．２５μｍの同一条件のものであり、ドレイン
拡散層５の表面不純物濃度だけが異なっている。本実施
例の各トランジスタに於いてはドレイン接合端がゲート
電極４端と一致する様にゲート側壁酸化膜１１の膜厚を
制御している。

【００２０】図９の結果で注目されることはドレイン拡
散層５の表面不純物濃度が５×１０¹⁸ｃｍ~³附近でＢＶ
_DS値が最大となり１１．５Ｖにまで達することである。
上記の値は表面不純物濃度が１０²⁰ｃｍ~¹以上のドレイ
ンで構成される同一接合深さを有する従来トランジスタ
のＢＶ_DS値より４．５Ｖ以上も高耐圧化が実現できてい
ることを示している。さらに図９に於いて、破線で示し
た公知の２重ドレイン構造トランジスタにおけるＢＶ_DS
値の最大値よりも本発明によるトランジスタの方が３．
５Ｖ以上も高耐圧化が実現できていることを示してい
る。

【００２１】尚、図９に示した２重ドレイン構造の特性
は低不純物濃度分布５の接合深さＸｊ₂が０．２５μ
ｍ、表面不純物濃度Ｃｓ₂は図示した各値であり、高不
純物濃度分布７の接合深さＸｊ₁が０．１５μｍ、表面
不純物濃度分布Ｃｓ₁は１×１０²¹ｃｍ~³の構成からな
るドレイン拡散層を有する、トランジスタに関するもの
である。ここに於いて、ゲート酸化膜３の膜厚は２０ｎ
ｍ、実効チャネル長は１μｍである。

【００２２】本実施例に基づいて製造したトランジスタ
における電流電圧特性を詳細に検討したがドレイン５及
びソース拡散層６の表面不純物濃度が１×１０¹⁸ｃｍ~³
以上で構成されたトランジスタにおいては電流の立上り
特性にショットキー成分や大きな直列抵抗成分などが見
出せず、良好なオーミック接触がドレイン５及びソース
拡散層６とシリサイド１２間で得られている事が明らか
になった。本実施例に基づいて製造されたトランジスタ
に関する上記測定結果より、ドレイン拡散層５の表面不
純物濃度で１０¹⁸ｃｍ~³以上、１０²⁰ｃｍ~³未満である
ことがソース・ドレイン耐圧の高耐圧化の観点、及び良
好なオーミック接触の観点から望ましく、特に５×１０
¹⁸ｃｍ~³程度であることが好ましい。

【００２３】上記の条件でドレイン拡散層が構成された
本発明によるトランジスタに於いては、公知の同寸法の
微細トランジスタに比べてＢＶ_DS値で３．５Ｖ以上の高
耐圧化が実現でき、かつ良好なオーミック接触も確保す
ることができた。上記の良好なオーミック接触は低不純
物濃度表面へのシリサイド形成時にシリサイド層１２直
下に極めて薄い高不純物濃度析出層１３が同時に形成さ
れる為と考えられる。本発明に基づいて構成されたトラ
ンジスタに於いては公知のシリサイドドレイン構造を有
するトランジスタと同様に３Ω／□の低シート抵抗を確
保することができた。

【００２４】〈実施例２〉図７は本発明の他の実施例を
示した図で、前記第１の実施例においてゲート側壁酸化
膜１１の膜厚を薄くし、ドレイン接合端がゲート電極４
下に存在する様に構成し、トランジスタを作成した。上
記構成に於いてはドレイン拡散層５の低不純物濃度領域
の大部分がゲート印加電圧により制御する事が可能とな
る。実効チャネル長１μｍ、ソース、ドレインの各接合
深さ０．２５μｍ、及びゲート酸化膜厚２０ｎｍ等トラ
ンジスタの構造パラメータを同一にし、前記第１の実施
例、及び本実施例に基づいて構成されたトランジスタ、
さらには公知の高不純物濃度分布のみでソース、ドレイ
ンが構成されたトランジスタについて各々その伝達コン
ダクタンスを測定した。

【００２５】その結果、上記公知構造トランジスタの伝
達コンダクタンスを１とした時、第１及び本実施例に基
づいて構成された各トランジスタの伝達コンダクタンス
は各々０．９５、及び０．９８となった。本実施例に基
づく上記トランジスタの伝達コンダクタンスの値はドレ
イン接合深さの約半分がゲート電極４でおおわれるよう
に構成されたトランジスタに関するものである。上記測
定結果から明らかなごとく、ドレイン接合がゲート電極
４でおおわれるごとくに構成したトランジスタに於いて
は従来構造トランジスタとほぼ同等な伝達コンダクタン
スを確保し、かつ従来構造トランジスタの約２倍のソー
ス・ドレイン間耐圧を実現することができた。本実施例
に於いて、伝達コンダクタンス向上の観点からはゲート
電極４におおわれるドレイン低濃度領域の割合を大きく
することが望ましいがゲート容量の低下の観点からは上
記の割合を小さくする方が望ましい。したがって上記の
割合は集積回路設計に関する総合的判断により決定すれ
ばよい。

【００２６】〈実施例３〉図８は本発明の他の実施例を
示した図で、前記第１の実施例に於いて、低不純物濃度
ドレイン拡散層の形成の為の砒素イオン打込み工程を２
回にわけ、各々７０ｋｅＶ、及び３００ｋｅＶのエネル
ギでイオン注入し以下前記第１の実施例に基づいてトラ
ンジスタを製造した。上記第１のイオン打込みにより５
×１０¹⁸ｃｍ~³なる最大不純物濃度が半導体表面に形成
され、第２のイオン打込みによっては５×１０¹⁷ｃｍ~³
なる最大不純物濃度が半導体基板表面から約０．１６μ
ｍ内部に構成されるドレイン拡散層構造とした。上記ト
ランジスタに於いて、ソース・ドレイン間に５Ｖの電圧
を印加し、ゲート印加電圧の関数として基板１に流れる
電流を測定したところ、その最大電流値は１．７×１０
~⁷Ａであった。本実施例によるトランジスタと同一の構
造パラメータを有する前記第１の実施例に基づくトラン
ジスタ、及び公知の２重ドレイン構造で構成されたトラ
ンジスタについて上記と同一条件により基板電流を測定
した結果はその最大電流が各各９．６×１０~⁷Ａ、及び
１．２×１０~⁵Ａであった。本実施例に基づくトランジ
スタの基板電流が公知構造のトランジスタに於ける基板
電流よりも約２桁も小さいことは、トランジスタの信頼
性の向上に本発明によるトランジスタが極めて有効であ
ることを示している。

【００２７】すなわち、基板電流の低減はゲート酸化膜
中へのホットキャリア注入量の低減化の働きを有する事
が知られており、閾電圧値の変動や表面準位密度の増加
等のトランジスタ特性の劣化を起しにくくする対策と一
致する。本実施例に於いてはイオン注入の加速エネルギ
ーを変えた２回のイオン打込み工程により異なる分布を
有する低不純物濃度分布の合成によりドレイン拡散層５
を構成した一例を示したが、上記のドレイン拡散層は三
種類以上の低不純物濃度分布の合成によってもよく製造
工程もイオン打込み法に限定されることなく例えば公知
の熱拡散法によっても良い。

【００２８】さらに、ドレイン拡散層を形成する不純物
は同一のものである必要はなく、同一の導電型の原子で
あれば、その組合せは任意である。すなわち、本実施例
の基本思想はドレイン拡散層５内の最大電界印加領域が
一点に集中することなく、印加電界を可能な限り分散さ
せ得るドレイン不純物分布を実現する事にある。上記思
想に基づけば、最大電界が印加される不純物濃度、約１
×１０¹⁸ｃｍ~³でドレイン拡散層５全体が構成されるこ
とが理想であり、上記の理想により近づけるべく不純物
濃度分布を合成し、ドレイン拡散層５を構成することが
望ましい。

【００２９】〈実施例４〉図１０は本発明の他の実施例
を示した図で、前記第１の実施例におけるシリコン薄膜
により構成されたゲート電極４のかわりにＭｏ薄膜によ
る金属ゲート電極４を用いている。上記のＭｏ電極の表
面上にはシリコン窒化膜よりなる電極保護膜１８をゲー
ト電極４と自己整合的に構成した。上記のゲート構造は
金属ゲート構造として公知でありその詳細な説明は省略
する。前記第１の実施例、及び上記公知の金属ゲート構
造トランジスタの製造方法に従って低不純物濃度ドレイ
ン拡散層５及びソース拡散層６上にＰｔＳｉ層１２を形
成する。

【００３０】しかる後上記シリサイド層１２直下にシリ
サイド層と自己整合の関係でＡｓイオンを注入した。上
記Ａｓイオン注入による最大不純物濃度は１×１０²¹ｃ
ｍ~³であり、半導体表面で最大値を有する構成となって
いる。上記Ａｓイオン注入による接合深さは５０ｎｍ以
下となるごとくイオン打込み機の加速エネルギを種々変
化させて実施した。

【００３１】その後ランプ加熱を用いた瞬間加熱法によ
り上記の高不純物濃度領域１６部だけを活性化した。し
かる後、前記第１の実施例にしたがい、保護絶縁膜１
５、及びドレイン電極９とソース電極１０を構成した。
上記電極９、及び１０とシリサイド層１２間にはＡｌと
シリサイドの反応を防止する為のＴｉ・Ｔａ混合膜１４
が前記実施例１に従って構成している。上記構成に従っ
て製造された接合深さ１０ｎｍから５０ｎｍなる高不純
物濃度領域１６を有する各種トランジスタにおいて、そ
のＢＶ_DS値を測定したところ、いずれのトランジスタに
おいてもＢＶ_DS値は前記第１の実施例に基づくトランジ
スタのＢＶ_DS値より約０．５Ｖ低いだけであった。

【００３２】上記の結果はシリサイド層１２直下の高不
純物濃度領域１６が５０ｎｍ以下と薄ければ従来構造ト
ランジスタにくらべてソース・ドレイン耐圧が格段に改
善される事を示している。本実施例の基本的概念はドレ
イン拡散層５表面に構成する高不純物濃度領域１６が接
合深さで５０ｎｍ以下と極めて薄ければＢＶ_DS値の高耐
圧化に実効的に支障がなく、かつ良好なオーミック接触
も確保できることである。本実施例においてはシリサイ
ド層１２をドレイン拡散層５上に構成した例について示
したが、上記概念に基づけば、シリサイド層は白金シリ
サイドに限定されることなく、Ｍｏ、Ｗ、Ｐｔ、Ｐｄ、
Ｎｉ、Ｔｉ、Ｔａ、Ｎｂ、Ｃｒ、Ｐｒ等の高融点金属及
びそれらのシリサイド膜で置換えて構成してもさしつか
えない。 〈実施例５〉以上の各実施例では、いずれもソース、ド
レイン領域となる拡散層は低不純物濃度の薄い拡散層で
あり、拡散層抵抗を低減するシリサイド層は、ゲート電
極から離れて（オフセットされて）形成されている。し
たがってこのようなオフセット構造のトランジスタで
は、ソース、ドレインを高濃度拡散層で形成したものよ
りも実効チャネルコンダクタンスが低下する。そこで、
ゲート側壁酸化膜（図６、図７、図８、図１０の符号１
１）をシリコン酸化膜でなく、比誘電率のより高い材料
で形成すれば、ゲートからのフリンジ容量によりソー
ス、及びドレイン低不純物濃度拡散層の表面へのゲート
電圧の影響を高めることができ実効伝達コンダクタンス
の高いデバイスを得ることができる。このことは、図１
に示したような２重拡散構造のソース、ドレインを有す
るトランジスタについてもあてはまる。

【００３３】図１１は本発明による半導体装置の一実施
例を示した図で１はｐ導電型比抵抗１Ω・ｃｍのシリコ
ン基板で２は公知の選択酸化法により形成されたフイル
ド酸化膜で隣接するトランジスタ間を分離する厚いシリ
コン酸化膜である。３は厚さ２０ｎｍのシリコン熱酸化
膜、４はリンを添加されて低抵抗化されたシリコン薄膜
で構成されたゲート電極である。公知のシリコンゲート
技術によりゲート電極４を形成した後、シリコン熱酸化
膜３を介し、ゲート電極４をマスクとして砒素（Ａｓ）
イオンをイオン注入法によりシリコン基板１の表面に打
込み、続いて注入イオンの活性化の為の熱処理を行って
ドレイン拡散層５、及びソース拡散層６を形成した。上
記のイオン打込みに於いては半導体表面で不純物濃度が
最大になり、その最大値が５×１０¹⁸ｃｍ~³となる条件
で行った。

【００３４】しかる後、アンモニア（ＮＨ₃）とモノシ
ラン（ＳｉＨ₄）の化学気相反応により主表面全面に比
誘電率６．０なるシリコン窒化（Ｓｉ₃Ｎ₄）膜を膜厚
０．２５μｍの条件で堆積した。その後平行平板型反応
性スパッタエッチング装置により上記のＳｉ₃Ｎ₄膜を
０．２５μｍ厚だけエッチングした。上記のエッチング
はいわゆる異方性エッチングと称されるものであり半導
体基板表面と垂直方向にのみエッチングを進行させるこ
とができる。したがって上記のエッチングの後にはゲー
ト電極４の側壁部にのみＳｉ₃Ｎ₄膜１９が残置される。
Ｓｉ₃Ｎ₄膜で構成される側壁絶縁膜１９の形成の後、ゲ
ート電極４と側壁絶縁膜１９をマスクとしソース及びド
レイン拡散層表面で最大不純物濃度となる条件で再びＡ
ｓイオン打込みを行った後、その活性化の為の熱処理を
施した。

【００３５】上記第２のイオン打込みによってソース及
びドレイン拡散層の最大不純物濃度は１×１０²⁰ｃｍ~³
以上の高不純物濃度となった。しかる後、通常の半導体
製造工程手順によりゲート保護酸化膜２０、及びドレイ
ン電極２１とソース電極２２を形成しＭＯＳ型電界効果
トランジスタよりなる半導体装置を製造した。本実施例
に従って製造したトランジスタは実効チャネル長が０．
９μｍ、ドレイン拡散層における低不純物濃度領域５の
接合深さが０．３５μｍ、高不純物濃度領域７の接合深
さが０．１５μｍであった。上記トランジスタに於いて
側壁絶縁膜９はソース、及びドレイン拡散層上で１０²⁰
ｃｍ~³以下の不純物濃度領域表面を覆っている構成とな
っている。

【００３６】本実施例に基づく上記トランジスタの伝達
コンダクタンスは側壁絶縁膜が従来のシリコン酸化膜で
構成される同寸法のトランジスタに於ける伝達コンダク
タンスの約１．１倍大きいことがわかった。上記の伝達
コンダクタンスの違いはゲート電極４側壁における絶縁
膜１９の比誘電率の違いに基づく電束密度の差異による
ものと思われる。すなわち本実施例のごとく側壁絶縁膜
１９の比誘電率がゲート酸化膜の比誘電率より１．６倍
も大きい場合には側壁絶縁膜の比誘電率がゲート酸化膜
の比誘電率と同等である従来構成のトランジスタの場合
よりゲート電界がソース及びドレイン拡散層の低不純物
濃度領域表面へまわりこむ電束密度が大きく、低不純物
濃度領域表面をよりｎ型化し伝導度を高めるためと考え
られる。

【００３７】〈実施例６〉図１２は本発明の他の実施例
を説明する図である。前記実施例５において低不純物濃
度のドレイン拡散層５、及びソース拡散層６を形成した
後シリコンゲート電極４表面を熱酸化し１０ｎｍのシリ
コン酸化膜２３でゲート電極４を覆う。しかる後、比誘
電率になるシリコン薄膜をＳｉＨ₄ガスの化学気相反応
を用いて全面に堆積した。堆積膜厚は約０．５μｍであ
った。しかる後平行平板型反応性スパッタ装置により半
導体表面と垂直方向に上記シリコン薄膜を０．５μｍエ
ッチングした。上記工程によりゲート電極４の側壁に薄
いシリコン薄膜１３を介してシリコン堆積膜９が外部か
ら隔離されて０．５μｍの幅で残留された。上記エッチ
ングの後は前記実施例５に基づいてトランジスタを製造
した。

【００３８】本実施例に基づいて製造したトランジスタ
の伝達コンダクタンスを測定したところ、シリコン酸化
膜でゲート電極の側壁絶縁膜を構成した同寸法の従来ト
ランジスタの伝達コンダクタンスの約１．２倍にも達し
た。さらに注目されることは本実施例に基づくトランジ
スタの静特性測定後に再び伝達コンダクタンスを測定し
たころ伝達コンダクタンスはさらに増加し通常２重ドレ
イン構造トランジスタの伝達コンダクタンスの約１．２
５倍にまで達していた。上記はソース及びドレイン拡散
層が高不純物濃度分布のみで構成される通常トランジス
タの伝達コンダクタンスとほぼ等しいものである。本実
施例のトランジスタに於いて実効的な伝達コンダクタン
スが向上した第１の理由は側壁堆積膜９の比誘電率が１
２とシリコン酸化膜の値に比べて十分大きい為と考えら
れる。

【００３９】さらに第２の理由は静特性の測定で５Ｖ以
上のゲート電圧を印加した時、ゲート電極より正の電荷
が薄い酸化膜１３を介してシリコン堆積膜１９に遷移さ
れ蓄積され、この正の蓄積電荷によりソース、及びドレ
イン拡散層の低不純物濃度領域表面がさらにｎ型化し伝
導度が上昇したためと考えられる。すなわちシリコン堆
積膜１９は電気的にプログラム可能な不揮発性メモリに
おける浮遊ゲートの働きを有するものと考えられる。シ
リコン堆積膜１９を正の電荷を蓄積する浮遊ゲートとし
て作用させることはトランジスタ製造後の良品選別テス
ト時に特性チェックを行う際に実施できるので製品出荷
前に正の電荷をシリコン堆積膜９に注入し蓄積させるこ
とは容易である。

【００４０】尚、シリコン堆積膜１９に正の電荷を注入
し蓄積、保持させる本実施例のトランジスタに於いては
ドレイン電界によるドレイン低不純物濃度領域の表面電
界を弱める働きも有しており、ドレイン強電界によるホ
ットキャリアのゲート酸化膜へ注入に基づくトランジス
タの劣化現象をも防止する他の働きも有する。

【００４１】以上のように本発明によればゲート側壁に
おけるフリンジ容量を介したゲート電界の影響をソー
ス、及びドレインの低不純物濃度領域表面に強く及ぼす
ことができ、実効的な伝達コンダクタンスを従来構造に
比べて１．１〜１．２倍以上大きくすることができる。

【００４２】本発明の基本的概念に基づけば側壁堆積膜
はシリコン窒化膜に限定されることはなくアルミナ（Ａ
ｌ₂Ｏ₃）、タンタル酸化膜（Ｔａ₂Ｏ₅）、チタン酸化膜
（ＴｉＯ₂）、ジルコニウム酸化膜（Ｚｒ₂Ｏ₃）、ハフ
ニウム酸化膜（Ｈｆ₂Ｏ₃）等シリコン酸化膜の比誘電率
より十分に大きな比誘電率を有する誘電体であればよ
い。

【００４３】さらに、本発明による伝達コンダクタンス
の向上効果はゲート側壁に半導体等から構成され、外部
から隔離された浮遊ゲート、又は外部から隔離された電
荷蓄積機構を有する絶縁膜、又は絶縁膜間界面で形成さ
れても良く、外部から隔離された側壁堆積膜はシリコン
に限定されることなく、他の半導体、例えばシリコンカ
ーバイド（ＳｉＣ）やＧｅ等でも良く、又シリコン窒化
膜やアルミナ膜等の絶縁膜であっても良い。

【００４４】

【発明の効果】本発明によれば最大電界印加領域がドレ
イン拡散層内で広く分散できるので同一構造パラメータ
を有する従来構造トランジスタより５Ｖ以上もソース・
ドレイン間耐圧を向上できる。したがって本発明によれ
ば電源電圧を従来の５Ｖから３Ｖ以下に下げるごとき変
更もなく、実効チャネル長が０．５μｍ以下の微細トラ
ンジスタをも動作させることができる。

【００４５】本発明の第１乃至第３の実施例においては
ＰｔＳｉ層の形成時におけるＰｔＳｉ層直下の不純物の
析出効果を利用してオーミック接触に必要な不純物濃度
領域をＰｔＳｉ層と自己整合の関係で構成させたが、上
記のＰｔＳｉ層はＭｏ、Ｗ、Ｐｄ、Ｎｉ、Ｔｉ、Ｔａ、
Ｎｂ、Ｃｒ、Ｐｒ等の他の高融点金属又はそれらのシリ
サイド膜で置換えて構成してもさしつかえない。

【００４６】また本発明の各実施例に於いてはソース・
ドレイン拡散層をＡｓイオンにより形成した例を示した
が、上記拡散層はＰイオンによって形成してもよい。ま
たその形成方法もイオン打込みに限定されることなく熱
拡散法など他の公知の手法によっても本発明の精神を逸
脱しない。さらに本発明は上記のごとき単体トランジス
タに限定されることなく半導体集積回路装置に対しても
適用できる。

【図面の簡単な説明】

【図１】従来の二重ドレイン構造トランジスタを示す
図。

【図２】図１に示したトランジスタの不純物濃度分布と
電界分布の関係を示す図。

【図３】第１の実施例における製造工程を示す図。

【図４】第１の実施例における製造工程を示す図。

【図５】第１の実施例における製造工程を示す図。

【図６】第１の実施例における製造工程を示す図。

【図７】第２の実施例を示す断面図。

【図８】第３の実施例を示す断面図。

【図９】ドレイン拡散層の表面不純物濃度とソース・ド
レイン間耐圧の関係を示す図。

【図１０】第４の実施例を示す断面図。

【図１１】第５の実施例を示す断面図。

【図１２】第６の実施例を示す断面図。

【符号の説明】

３…ゲート酸化膜、４…ゲート電極、５…ドレイン拡散
層、６…ソース拡散層、１２…白金シリサイド層。

Claims (2)

【特許請求の範囲】
1. 【請求項１】第１導電型を有する半導体基板の表面領域
   内に所定の間隔を介して形成された上記第１導電型とは
   逆の第２導電型を有する複数の第１の不純物ドープ領域
   と、当該第１の不純物ドープ領域内に上記半導体基板の
   表面に接してそれぞれ形成された上記第２導電型を有
   し、上記第１の不純物ド−プ領域よりも高い不純物濃度
   を有する第２の不純物ドープ領域と、隣り合う上記第１
   の不純物ドープ領域の間の上記半導体基板の表面上に絶
   縁膜を介して形成されたゲート電極と、当該ゲート電極
   の側部上に形成された側壁膜を具備し、当該側壁膜は二
   酸化シリコンよりも比誘電率が大きい材料からなる膜で
   あることを特徴とするＭＩＳ型電界効果トランジスタ。
2. 【請求項２】上記材料は窒化シリコン、シリコン、酸化
   アルミニウム、酸化タンタル、酸化チタン、酸化ジルコ
   ニウムおよび酸化ハフニウムなる群から選ばれることを
   特徴とする請求項１記載のＭＩＳ型電界効果トランジス
   タ。