KR100562294B1 - 선택적 실리사이드층을 구비한 반도체 소자 및 상기실리사이드층의 형성 방법 - Google Patents
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Abstract
본 발명은 다마신 게이트 공정 중에서 게이트 상부에 실리사이드를 형성할 때 추가 이온주입이나 실리사이드 두께의 증가 없이 선택적으로 실리사이드를 형성하는 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 선택적 실리사이드 형성 방법은, 반도체 기판 상에 게이트 및 소스/드레인 확산 영역을 형성하는 단계: 상기 게이트 및 소스/드레인 확산 영역 상부에 질화막을 형성하는 단계; 상기 질화막 상부에 산화막을 증착하는 단계; 상기 게이트 측벽의 일부 및 게이트 상부를 노출시키는 단계; 및 상기 노출된 게이트 상부 및 측벽의 일부에 실리사이드를 형성하는 단계를 포함한다. 본 발명에 따르면, 다마신 게이트 공정의 게이트 상부의 실리사이드 형성에 있어서, 추가 이온주입이나 실리사이드 두께의 증가 없이도 게이트 측벽에도 실리사이드를 형성하여 실리사이드 형성 면적을 증가시킴으로써 접촉 저항을 향상시킬 수 있다.
실리사이드, 다마신, 게이트, 접촉 저항, PMD
Description
도 1은 종래 기술에 따른 실리사이드 형성 공정으로 제조된 반도체 소자의 단면도이다.
도 2는 본 발명에 따른 선택적 실리사이드 형성 방법으로 제조된 반도체 소자의 단면도이다.
도 3a 내지 도 3g는 본 발명에 따른 선택적 실리사이드 형성 방법을 나타내는 공정 흐름도이다.
본 발명은 반도체 소자의 선택적 실리사이드 형성 방법에 관한 것으로, 보다 구체적으로, 다마신 게이트 공정 중에서 게이트 상부에 실리사이드를 형성할 때 추가 이온주입이나 실리사이드 두께의 증가 없이 선택적으로 실리사이드를 형성하는 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 채널 길이(Channel length)가 급격히 줄어 들고 있고, 이에 따라서 MOSFET를 구동하는데 있어서 가장 큰 저항을 차지하는 채널 저항이 감소하여 MOSFET의 증가된 전류 구동 능력을 요구하게 된다. 이때 소스/드레인 상부에 형성된 실리사이드층은 소스/드레인 간의 접촉 저항을 감소시키고, 게이트 상부의 실리사이드층은 게이트 딜레이(Gate Delay)를 감소시켜 액세스 시간을 향상시키는 역할을 한다.
도 1은 종래 기술에 따른 실리사이드 형성 공정으로 제조된 반도체 소자를 개략적으로 나타내는 단면도이다.
도 1을 참조하면, 반도체 기판 상에 얕은 트렌치 분리막(STI: 19)과 n-웰 또는 p-웰(11)을 형성한다. 이후, 더미 게이트를 증착하고, 이후 게이트 패턴을 현상한 후, 상기 더미 게이트 폴리를 식각하고, NMOS 또는 PMOS의 LDD(Lightly Doped Drain: 12) 이온주입을 실시한다.
다음으로, 원하는 두께만큼 질화물을 증착한 후 식각하여 제1 및 제2 측벽 질화막(16, 17)을 형성한다. 상기 측벽 질화막(16, 17)을 형성한 이후에 소스/드레인 영역(13)을 형성하기 위해 패터닝을 진행하고 이온주입을 실시한다. 이후, 다마신 공정으로 상기 더미 게이트를 제거한 후, 플라즈마 산화로 채널(14)을 형성한다.
이후, 게이트 산화막과 폴리-게이트(15)를 증착하고 평탄화한 이후에 실리사이드(18)를 게이트 상부와 소스/드레인 영역에 형성함으로써, 실리사이드층 형성을 완료하게 된다. 전술한 바와 같이, 소스/드레인 상부에 형성된 실리사이드층은 소스/드레인 간의 접촉 저항을 감소시키며, 게이트 상부의 실리사이드층은 게이트 딜 레이를 감소시켜 액세스 시간을 향상시키게 된다.
그러나 종래 기술에 따른 실리사이드 형성 방법에서는 게이트 길이가 점차 줄어들면서 한정된 넓이의 게이트 상부에 형성되는 실리사이드층의 저항을 감소시키기 위해 실리사이드의 두께를 증가시키면 게이트와 소스/드레인 영역의 브리지(Bridge) 현상이 발생하게 되고, 접합 영역으로의 전류 누설이 발생하게 된다는 문제점이 있다. 또한, 이러한 전류 누설로 인한 불순물 주입 조건으로 조정하기에는 용이하지 않다는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 다마신 게이트 공정의 게이트 상부의 실리사이드 형성에 있어서, 추가 이온주입이나 실리사이드 두께의 증가 없이 접촉 저항을 향상시킬 수 있는 반도체 소자의 선택적 실리사이드 형성 방법을 제공하기 위한 것이다.
본 발명의 다른 목적은 상기한 선택적 실리사이드층을 갖는 반도체 소자를 제공하는 것이다.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 반도체 소자의 선택적 실리사이드 형성 방법은,
반도체 기판 상에 게이트 및 소스/드레인 확산 영역을 형성하는 단계:
상기 게이트 및 소스/드레인 확산 영역 상부에 질화막을 형성하는 단계;
상기 질화막 상부에 산화막을 증착하는 단계;
상기 게이트 측벽의 일부 및 게이트 상부를 노출시키는 단계; 및
상기 노출된 게이트 상부 및 측벽의 일부에 실리사이드를 형성하는 단계
를 포함한다.
여기서, 상기 노출된 게이트 측벽의 일부는 실리사이드층에 접촉하는 면적을 증가시켜 접촉 저항을 감소시키는 것을 특징으로 한다.
여기서, 상기 질화막 상부에 형성되는 산화막은 금속전 유전체(PMD) 막인 것을 특징으로 한다.
여기서, 상기 게이트 측벽의 일부 및 상부를 노출시키는 단계는, 상기 금속전 유전체막(PMD)과 게이트 상부를 평탄화하는 단계; 및 건식 식각이나 습식 식각으로 상기 평탄화된 게이트의 측벽을 드러나게 하는 단계를 포함한다.
여기서, 상기 금속전 유전체막과 게이트 상부를 평탄화하는 단계는 화학적 기계연마법(CMP)으로 300 내지 500Å 정도 평탄화를 추가로 실시하는 것을 특징으로 한다.
한편, 상기 목적을 달성하기 위한 본 발명에 따른 선택적 실리사이드층을 구비한 반도체 소자는,
반도체 기판 상에 형성된 게이트;
상기 게이트 양쪽의 활성 영역에 형성된 소스/드레인;
상기 게이트 측벽에 형성된 질화막; 및
상기 게이트 측벽의 일부와 게이트 상부 및 상기 소스/드레인 상부에 형성된 실리사이드층
을 포함한다.
여기서, 상기 게이트 측벽의 일부는 추가로 실리사이드층이 형성되어 접촉 저항을 감소시키는 것을 특징으로 한다.
여기서, 상기 게이트 측벽의 일부는 화학적 기계연마법(CMP)으로 300 내지 500Å 정도 평탄화를 추가로 실시하여 노출시킨 후에 식각된 것을 특징으로 한다.
본 발명에 따르면, 다마신 게이트 공정의 게이트 상부의 실리사이드 형성에 있어서, 추가 이온주입이나 실리사이드 두께의 증가 없이도 게이트 측벽에도 실리사이드를 형성하여 실리사이드 형성 면적을 증가시킴으로써 접촉 저항을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 반도체 소자의 선택적 실리사이드 형성 방법을 상세히 설명한다.
일반적으로 반도체 소자의 선택적 실리사이드 형성시, 다마신 게이트를 형성한 후 금속전 유전체(Pre-Metal Dielectric: PMD)를 화학적 기계연마법(CMP)으로 평탄화하고, 측벽(sidewall)에 둘러싸인 게이트 상단부에 실리사이드를 형성하게 된다. 본 발명은 종래의 채널 길이가 줄어들면서 발생하는 접촉 저항 조절이 힘든 문제점을 해결함으로써, 모스 트랜지스터의 게이트 상부에 형성되는 접촉 저항을 감소시키기 위한 것이다.
도 2는 본 발명에 따른 선택적 실리사이드 형성 방법으로 제조된 반도체 소자의 단면도이다.
본 발명에 따른 선택적 실리사이드층을 구비한 반도체 소자는, 반도체 기판 상의 P-웰 도는 N-웰(21) 상에 형성된 게이트(25), 상기 게이트(25) 양쪽의 활성 영역에 형성된 소스/드레인(23), 상기 게이트 측벽에 형성된 질화막(27, 28), 및 상기 게이트 측벽의 일부와 게이트 상부 및 상기 소스/드레인 상부에 형성된 실리사이드층(32)을 포함한다. 여기서, 상기 게이트(25) 측벽의 일부는 추가로 실리사이드층이 형성되어 접촉 저항을 감소시키며, 상기 게이트(25) 측벽의 일부는 화학적 기계연마법(CMP)으로 300 내지 500Å 정도 평탄화를 추가로 실시하여 노출시킨 후에 식각된 것이다. 따라서 추가 이온주입이나 실리사이드 두께의 증가 없이도 게이트 측벽에도 실리사이드를 형성하여 실리사이드 형성 면적을 증가시킴으로써 접촉 저항을 향상시킬 수 있다.
도 3a 내지 도 3g는 본 발명에 따른 선택적 실리사이드 형성 방법을 나타내는 공정 흐름도이다.
도 3a 내지 도 3g를 참조하면, 반도체 기판 상에 얕은 트렌치 분리막(STI: 26)과 n-웰 또는 p-웰(21)을 형성한다. 이후, 더미 게이트(24, 25)를 증착하여 게이트 패턴을 현상하고, 이후, 상기 더미 게이트(24, 25)를 식각한 후, NMOS 또는 PMOS의 LDD(22) 이온주입을 실시한다.
다음으로, 원하는 두께만큼 질화물을 증착한 후 식각하여 측벽 질화막(27)을 형성한다. 상기 측벽 질화막(27)을 형성한 이후에 소스/드레인 영역(23)을 형성하기 위해 패터닝을 진행하고 이온주입을 실시한다(도 3a 참조). 이후, 다마신 공정으로 상기 더미 게이트를 제거한다.
본 발명에 따른 다마신 게이트 공정의 소스/드레인 영역과 접합(Junction) 영역은 이온주입과 RTA(Rapid Thermal Annealing)에 의해서 형성된다. 상기 접합 영역은 더미 게이트(24, 25)에 의해서 한정되고, 불순물(Dopant)의 확산을 억제하기 위해 800℃ 정도로 RTA 처리를 하게 된다.
이후, 상기 채널 영역 상부에 플라즈마 산화에 의해 산화막(28)을 형성한 후, 더미-금속전 유전체막(29)을 증착한다(도 3b 참조). 그 후 플라즈마 산화를 통하여 반도체 기판의 표면에 산화막(30)을 형성하고(도 3c 참조), 산화막(30)은 습식 식각으로 제거하여 리세스 채널(Recessed Channel)을 형성한다.
다음으로, 게이트 산화막과 폴리실리콘 게이트(31)를 증착하고(도 3d 참조), 이후 더미-금속전 유전체막(29)을 화학적 기계연마법(CMP)으로 상기 폴리실리콘 게이트(31)의 일부와 함께 평탄화한다(도 3e 참조). 그 후, 더미-금속전 유전체막(29)을 상기 평탄화된 두께보다 300 내지 500Å 정도 선택적으로 추가 식각한다. 이후, 측면 상부가 일부 드러난 폴리실리콘 게이트(31)의 측벽을 건식 식각이나 습식 식각으로 제거한다(도 3f 참조).
상기 건식 식각이나 습식 식각으로 드러난 폴리실리콘 게이트(31)는 상부면과 측면의 일부가 살리사이드에 의해서 실리사이드(32)가 형성되는데, 이때 상기 실리사이드(32)는 소스/드레인 영역에도 함께 형성됨으로써, 상기 실리사이드층(32) 형성을 완료하게 된다(도 3g 참조). 여기서, 일반적인 실리사이드층보다 상부와 양쪽 옆면에 의해서 보다 넓은 면적이 실리사이드화됨으로써, 접촉 저항을 향상시키게 된다.
전술한 바와 같이, 본 발명은 채널 길이의 감소로 인한 게이트 상부의 실리 사이드 저항의 증가를 저하시키기 위한 공정으로서 불순물 주입의 조절이나 실리사이드의 두께에 의해서가 아닌 다마신 공정에서 측벽을 추가 식각함으로써 게이트 상부에 형성되는 실리사이드 면적을 증가시켜 저항을 개선하게 된다.
위에서 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술 사항을 벗어남이 없어 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로 본 발명의 보호 범위는 첨부된 청구 범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.
본 발명에 따르면, 다마신 게이트 공정의 게이트 상부의 실리사이드 형성에 있어서, 추가 이온주입이나 실리사이드 두께의 증가 없이도 게이트 측벽에도 실리사이드를 형성하여 실리사이드 형성 면적을 증가시킴으로써 접촉 저항을 향상시킬 수 있다.
Claims (8)
- 반도체 기판 상에 더미 게이트를 형성하는 단계;상기 반도체 기판 상에 게이트 및 소스/드레인 확산 영역을 형성하는 단계;상기 더미 게이트를 제거하는 단계;상기 게이트 및 소스/드레인 확산 영역 상부에 산화막을 형성하는 단계;상기 산화막 상부에 유전체막을 증착하는 단계;상기 더미 게이트를 제거한 위치에 게이트를 형성하는 단계;상기 게이트 측벽의 일부 및 게이트 상부를 노출시키는 단계; 및상기 노출된 게이트 상부 및 측벽의 일부에 실리사이드를 형성하는 단계를 포함하는 반도체 소자의 선택적 실리사이드 형성 방법.
- 제 1항에 있어서,상기 노출된 게이트 측벽의 일부는 실리사이드층에 접촉하는 면적을 증가시켜 접촉 저항을 감소시키는 것을 특징으로 하는 반도체 소자의 선택적 실리사이드 형성 방법.
- 제 1항에 있어서,상기 산화막 상부에 형성되는 유전체막은 금속전 유전체(PMD) 막인 것을 특징으로 하는 반도체 소자의 선택적 실리사이드 형성 방법.
- 제 3항에 있어서, 상기 게이트 측벽의 일부 및 상부를 노출시키는 단계는,상기 금속전 유전체막(PMD)과 게이트 상부를 평탄화하는 단계; 및건식 식각이나 습식 식각으로 상기 평탄화된 게이트의 측벽을 드러나게 하는 단계를 포함하는 반도체 소자의 선택적 실리사이드 형성 방법.
- 제 4항에 있어서,상기 금속전 유전체막과 게이트 상부를 평탄화하는 단계는 화학적 기계연마법(CMP)으로 300 내지 500Å 정도 평탄화를 추가로 실시하는 것을 특징으로 하는 반도체 소자의 선택적 실리사이드 형성 방법.
- 반도체 기판 상에 형성된 게이트;상기 게이트 양쪽의 활성 영역에 형성된 소스/드레인;상기 게이트 측벽에 형성된 질화막; 및상기 게이트 측벽의 일부와 게이트 상부 및 상기 소스/드레인 상부에 형성된 실리사이드층을 포함하는 선택적 실리사이드층을 구비한 반도체 소자.
- 제 6항에 있어서,상기 게이트 측벽의 일부는 추가로 실리사이드층이 형성되어 접촉 저항을 감소시키는 것을 특징으로 하는 선택적 실리사이드층을 구비한 반도체 소자.
- 제 6항에 있어서,상기 게이트 측벽의 일부는 화학적 기계연마법(CMP)으로 300 내지 500Å 정도 평탄화를 추가로 실시하여 노출시킨 후에 식각된 것을 특징으로 하는 선택적 실리사이드층을 구비한 반도체 소자.
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