CN108933106B - 制造半导体器件的方法 - Google Patents

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Abstract

本公开涉及制造半导体器件的方法。提供了一种SOI衬底，其具有半导体衬底、形成在半导体衬底上的绝缘层以及形成在绝缘层上的半导体层。第一区域是用于在半导体层中形成低击穿电压MISFET的区域，并且已经从中去除了绝缘层和半导体层的第二区域是用于形成高击穿电压MISFET的区域。在第二区域中形成n型半导体区域且在第一区域中形成n型延伸区域之后，对半导体衬底执行第一热处理。此后，在第一和第二区域的每一个中形成扩散层，然后对半导体衬底执行第二热处理。这里，执行第一热处理的时间长于执行第二热处理的时间。

Description

制造半导体器件的方法
相关申请的交叉参考
2017年5月29日提交的日本专利申请第2017-105973号的包括说明书、附图和摘要的公开结合于此作为参考。
技术领域
本发明涉及制造半导体器件的方法，并且涉及例如当应用于使用 SOI衬底的半导体器件的制造技术时有效的技术。
背景技术
形成在半导体衬底上的MISFET(金属绝缘体半导体场效应晶体管)所要求的一个特性是减小泄露电流。在具有90nm以下的栅极长度的MISFET中，尤其重要的是抑制GIDL(栅极引发漏极泄露)，其中一项是泄露电流。例如，作为针对由于这种GIDL所引起的泄露电流的措施，专利文献1公开了在形成在深位置处的具有高浓度的区域以及形成在浅位置处的具有低浓度的区域中分别形成延伸区域。
同时，具有在SOI(绝缘体上硅)衬底上形成MISFET作为用于低功耗的半导体器件的技术。例如，专利文献2公开了在同一半导体芯片中独立地形成在SOI衬底上形成的MISFET和半导体衬底上形成的MISFET的技术。
相关技术文献
专利文献
[专利文献1]日本未审查专利申请公开第2010-251639号
[专利文献2]日本未审查专利申请公开第2013-219181号
发明内容
即使在SOI衬底上形成MISFET的半导体器件中，期望采取针对由于GIDL所引起的泄露电流的措施。此外，期望抑制由于GIDL引起的泄露电流而不降低MISFET的导通电流。即，期望同时实现在 SOI衬底上形成MISFET的半导体器件的可靠性和性能。
其他问题和新特性将从本说明书的描述和附图中变得明显。
根据一个实施例，一种制造半导体器件的方法包括步骤(a)：提供半导体衬底、形成在半导体衬底上的绝缘层以及形成在绝缘层上的第一半导体层。该方法还包括步骤(b)：去除第二区域中的绝缘层和第二区域中的第一半导体层，而留下第一区域中的绝缘层和第一区域中的第一半导体层，其中将要形成第二MISFET的第二区域不同于其中将要形成第一MISFET的第一区域。该方法还在步骤(b)之后包括步骤(c)：通过离子注入工艺，在第二区域中的半导体衬底中形成具有n型导电性的第一半导体区域。该方法还在步骤(b)之后包括步骤(d)：通过离子注入工艺，在第一区域中的第一半导体层中形成具有n型导电性的第一延伸区域。该方法还在步骤(c)和 (d)之后包括步骤(e)：对半导体衬底执行第一热处理。该方法还在步骤(e)之后包括步骤(f)：通过离子注入工艺，在第二区域中的半导体衬底中形成第二扩散层，第二扩散层具有的浓度高于第一半导体区域的浓度并且具有n型导电性。该方法还在步骤(e)之后包括步骤(g)：通过离子注入工艺，在第一区域中的第一半导体层中形成第一扩散层，第一扩散层具有的浓度高于第一延伸区域的浓度并且具有n型导电性。该方法还在步骤(f)和(g)之后包括步骤(h)：对半导体衬底执行第二热处理。执行第一热处理的时间长于执行第二热处理的时间。
根据这个实施例，可以实现半导体器件的可靠性和性能。
附图说明
图1是示出根据一个实施例的半导体器件的制造步骤的主要部分截面图；
图2是示出图1之后的半导体器件的制造步骤的主要部分截面图；
图3是示出图2之后的半导体器件的制造步骤的主要部分截面图；
图4是示出图3之后的半导体器件的制造步骤的主要部分截面图；
图5是示出图4之后的半导体器件的制造步骤的主要部分截面图；
图6是示出图5之后的半导体器件的制造步骤的主要部分截面图；
图7是示出图6之后的半导体器件的制造步骤的主要部分截面图；
图8是示出图7之后的半导体器件的制造步骤的主要部分截面图；
图9是示出图8之后的半导体器件的制造步骤的主要部分截面图；
图10是示出图9之后的半导体器件的制造步骤的主要部分截面图；
图11是示出图10之后的半导体器件的制造步骤的主要部分截面图；
图12是示出图11之后的半导体器件的制造步骤的主要部分截面图；
图13是示出图12之后的半导体器件的制造步骤的主要部分截面图；
图14是示出图13之后的半导体器件的制造步骤的主要部分截面图；
图15是示出图14之后的半导体器件的制造步骤的主要部分截面图；
图16是简单地示出根据一个实施例的半导体器件的制造步骤的主要步骤的工艺流程；
图17是简单地示出比较示例1的半导体器件的制造步骤的主要步骤的工艺流程；
图18是简单地示出比较示例2的半导体器件的制造步骤的主要步骤的工艺流程；
图19是简单地示出比较示例3的半导体器件的制造步骤的主要步骤的工艺流程；以及
图20是示出发明人针对一个实施例与比较示例3的半导体器件进行的试验的结果的示图。
具体实施方式
当在以下实施例中有必要为了方便时，通过将实施例划分为多个部分或实施例来给出描述；然而，除非另有指定，否则它们不是相互独立，而是一个与另一个的部分或整体相关，作为变形、细节、补充描述等。当在以下实施例中提到元件等的数量(包括片数、数值、量、范围等)时，数量不限于具体的数字，而是可以大于或小于具体数字，除非另有指定或者除非该数量原理上明显限于该具体数字。此外，在以下实施例中，不需要说明，部件(还包括组成步骤等)不是必不可少的，除非另有指定或者除非它们在原理上明显是必不可少的。类似地，在以下实施例中，当提到组成元件等的形状和位置关系等时，应该包括那些基本相同或相似的形状等，除非另有指定或者除非原理上清楚地认为不是如此。这同样适用于上述数值和范围。
下面，将基于附图详细地描述优选实施例。在用于解释实施例的每个附图中，具有相同功能的部件用相同的参考标号来表示，并且将省略重复描述。在以下实施例中，除非特别需要，否则原则上不重复相同或类似部分的描述。
在实施例所使用的附图中，可以省略阴影线以使它们更容易被看到。
(实施例)
<半导体器件的制造步骤>
将参照图1至图15描述根据本实施例的半导体器件的制造步骤。
在本实施例中，将描述在同一半导体衬底SB上形成n型低击穿电压MISFET Q1、p型低击穿电压MISFET Q3、n型高击穿电压 MISFET Q2和p型高击穿电压MISFET Q4的示例。
这里，MISFET Q1和Q3是能够比MISFET Q2和Q4操作更快的晶体管，并且被用于逻辑电路、SRAM(静态随机存取存储器)等。 MISFET Q2和Q4是均具有比MISFET Q1和Q3更大的击穿电压的晶体管，并且用于输入/输出保护电路等。MISFET Q1和Q3的栅极长度及其栅极绝缘膜的厚度分别小于MISFET Q2和Q4的栅极长度及其栅极绝缘膜的厚度。MISFET Q1和Q3的栅极长度为90nm以下。
图1至图15所示的区域1A是将要形成MISFET Q1的区域，区域2A是将要形成MISFETQ2的区域，区域3A是将要形成MISFET Q3的区域，以及区域4A是将要形成MISFET Q4的区域。
将简要描述直到图1所示结构的工艺。首先，提供所谓的SOI衬底，其具有作为支持衬底的半导体衬底SB、形成在半导体衬底SB上的绝缘层BX以及形成在绝缘层BX上的半导体层SM。
半导体衬底SB包括单晶硅，优选具有近似1至10Ωcm的特定电阻值，并且例如包括p型单晶硅。绝缘层BX例如包括氧化硅，并且其厚度例如近似为10至20nm。半导体层SM包括单晶硅，优选具有近似1至10Ωcm的电阻系数，并且其厚度例如近似为10至20nm。这里，不通过离子注入等将杂质引入半导体层SM。
不对SOI衬底的制造方法进行限制，但是其可以例如通过SIMOX (注氧隔离)方法来制造。在SIMOX方法中，利用高能将氧气(O2) 离子注入到包括硅(Si)的半导体衬底中，使得硅和氧通过随后的热处理相互组合，从而包括氧化硅的绝缘层BX形成在稍深于半导体衬底的表面的位置处。在这种情况下，在绝缘层BX上剩余的硅的薄膜变为半导体层SM，并且绝缘层BX下方的半导体衬底变为半导体衬底SB。备选地，SOI衬底可以通过接合方法形成。在接合方法中，在例如通过氧化包含硅的第一半导体衬底的表面形成绝缘层BX之后，包括硅的第二半导体衬底在高温下被压力接合至第一半导体衬底，并且此后第二半导体衬底被薄化。在这种情况下，在绝缘层BX 上剩余的第二半导体衬底的薄膜变为半导体层SM，并且绝缘层BX 下方的第一半导体衬底变为半导体衬底SB。SOI衬底还可以通过使用其他方法来制造，例如智能切割工艺。
随后，形成沟槽以穿透半导体层SM、绝缘层BX和半导体衬底 SB，并且通过在沟槽中埋入绝缘膜来形成元件隔离部分(未示出)。区域1A至4A通过元件隔离部分相互隔离。
随后，通过使用光刻工艺和离子注入工艺，在区域1A的半导体衬底SB中形成n型阱DNW1，并且在阱DNW1中形成p型阱PW1。阱PW1是与稍后描述的栅电极G1一起用作MISFET Q1的栅极的区域，并且是用于通过向阱PW1施加与栅电极G1无关的电压来控制 MISFET Q1的阈值的区域。为了向阱PW1施加电压，去除区域1A 中的半导体层SM和绝缘层BX中的每一个的部分以暴露给阱PW1，使得暴露的阱PW1被允许用作电源供应区域，但是这里省略电源供应区域的描述。此外，与阱PW1相比具有更高浓度的p型杂质区域可形成在阱PW1与绝缘层BX接触的表面中。
随后，通过使用光刻工艺和离子注入工艺，在区域3A的半导体衬底SB中形成n型阱NW1。阱NW1是与稍后描述的栅电极G3一起用作MISFET Q3的栅极的区域，并且是用于通过向阱NW1施加与栅电极G3无关的电压来控制MISFET Q3的阈值的区域。为了向阱 NW1施加电压，去除区域3A中的半导体层SM和绝缘层BX中的每一个的部分，使得暴露的阱NW1被允许用作电源供应区域，但是这里省略电源供应区域的描述。此外，与阱NW1相比具有更高浓度的n型杂质区域可形成在阱NW1与绝缘层BX接触的表面中。
这里，在区域1A和3A的每一个中，不对半导体层SM执行用于调整阈值等的离子注入，因此不引入杂质。
随后，通过使用光刻工艺和离子注入工艺，在区域2A的半导体衬底SB中形成n型阱DNW2，并且在阱DNW2中形成p型阱PW2。接下来，通过使用光刻工艺和离子注入工艺，在区域4A的半导体衬底SB中形成n型阱NW2。
此外，在区域2A和4A的每一个中，可以对半导体衬底SB执行用于调整阈值等的离子注入。
随后，通过选择性地且随后地去除每个区域2A和4A中的半导体层SM和绝缘层BX以留下每个区域1A和3A中的半导体层SM和绝缘层BX，暴露每个区域2A和4B中的半导体衬底SB。
通过上述步骤，得到图1所示的结构。
接下来，如图2所示，分别地，通过使用热氧化工艺等，在区域 1A中的半导体层SM上形成栅极绝缘膜GI1，在区域3A中的半导体层SM上形成栅极绝缘膜GI3，在区域2A中的半导体衬底SB上形成栅极绝缘膜GI2，并且在区域4A中的半导体衬底SB上形成栅极绝缘膜GI4。这里，每个栅极绝缘膜GI2和GI4的厚度大于每个栅极绝缘膜GI1和GI3的厚度。
以下将描述用于以这种方式改变相应的栅极绝缘膜GI1至GI4的厚度的一种工艺。首先，通过使用热氧化工艺，在区域1A和3A中的每个半导体层SM以及区域2A和4A中的半导体衬底SB上形成厚氧化硅膜。接下来，通过使用光刻工艺和干蚀刻工艺，选择性地去除每个区域1A和3A中的厚氧化硅膜。接下来，通过再次使用热氧化工艺，在每个区域1A和3A中的半导体层SM上形成薄氧化硅膜。
此外，例如通过使用CVD(化学气相沉积)工艺，可以在每个栅极绝缘膜GI1至GI4上形成例如包括氧化铪或氧化钽且具有比氧化硅更高的介电常数的膜，使得该膜被用作每个栅极绝缘膜GI1至GI4的一部分。
随后，例如，通过使用例如CVD工艺，多晶硅膜被形成为每个栅极绝缘膜GI1至GI4上的导电膜。接下来，通过利用光刻工艺和离子注入工艺向多晶硅膜中选择性地引入杂质，多晶硅膜在每个区域 1A和2A中被允许具有n型，并且在每个区域3A和4A中被允许具有p型。接下来，例如，通过使用例如CVD工艺，氮化硅膜在多晶硅膜上形成为绝缘膜。接下来，图案化氮化硅膜和多晶硅膜的层压膜。从而，在栅极绝缘膜GI1上形成栅电极G1和盖膜CP1，在栅极绝缘膜GI2上形成栅电极G2和盖膜CP2，在栅极绝缘膜GI3上形成栅电极G3和盖膜CP3，以及在栅极绝缘膜GI4上形成栅电极G4和盖膜 CP4。这里，可以去除除位于栅电极G1至G4下方的部件外的栅极绝缘膜GI1至GI4。每个栅电极G1至G4的厚度近似为60nm至120nm，并且每个盖膜CP1至CP4的厚度近似为10nm至30nm。
形成每个栅电极G1至G4的导电膜不限于多晶硅膜，而是可以为金属膜或者多晶硅膜和金属膜的层压膜。此外，形成每个盖膜CP1 至CP4的绝缘膜的材料不限于氮化硅，而是可以是另一种材料，并且更优选地，绝缘膜由与稍后描述的侧壁间隔件SW1和侧壁间隔件SW2的材料相同的材料形成。
随后，如图3所示，通过CVD工艺等在每个区域1A和3A中的半导体层SM和每个区域2A和4A中的半导体衬底SB上形成例如包括氧化硅的绝缘膜OS，从而覆盖栅电极G1至G4以及盖膜CP1至 CP4。绝缘膜OS的厚度近似为2nm至5nm。
此外，在形成绝缘膜OS之前，可以通过CVD工艺等在每个栅电极G1至G4的上表面和侧表面上形成例如包括氮化硅的绝缘膜，此后可以通过执行各向异性蚀刻在每个栅电极G1至G4的侧表面上形成偏移间隔件。
随后，如图4所示，通过CVD工艺等，在每个区域1A至4A中的绝缘膜OS上形成例如包括氮化硅的绝缘膜SN。接下来，通过使用光刻工艺，形成覆盖每个区域2A和4A中的绝缘膜SN且开放每个区域1A和3A中的绝缘膜SN的光刻胶图案。接下来，将光刻胶图案用作掩模，通过对每个区域1A和3A中的绝缘膜SN执行各向异性蚀刻在每个区域1A和3A中形成侧壁间隔件SW1。这里，每个MISFET Q1 和Q3的侧壁间隔件SW1在栅极长度方向上的宽度近似为15nm至40nm。接下来，通过执行干蚀刻工艺或湿蚀刻工艺，去除形成在从侧壁间隔件SW1暴露的半导体层SM、盖膜CP1和盖膜CP3中的每一个上的绝缘膜OS。
随后，如图5所示，通过外延生长在每个区域1A和3A中的半导体层SM上形成例如包括单晶硅的外延层EP(半导体层EP)。半导体层EP的厚度近似为20nm至40nm。此时，区域1A和3A中的栅电极G1和G3分别用盖膜CP1和CP3覆盖，因此外延层EP不形成在每个栅电极G1和G3上。此外，区域2A和4A用绝缘膜SN覆盖，因此不在其上形成外延层EP。
这里，期望在不通过离子注入等将杂质引入半导体层SM的状态下执行外延生长，并且例如，期望在形成稍后描述的延伸区域EX1 和EX2之前执行外延生长。
原因在于：当外延层EP形成在被离子注入步骤损坏的半导体层 SM上时，形成半导体层SM的硅的结晶度会由于损坏而改变；因此，外延层EP会生长得不好。因此，担心不能形成具有期望厚度和形状的外延层EP。即，在半导体衬底SB的表面中具有多个MISFET Q1 和多个MISFET Q3，但是担心每个MISFET的外延层EP的厚度和形状会改变。因此，在根据本实施例的半导体器件中，在形成延伸区域 EX1和EX2之前形成外延层EP。
由于外延层EP的材料与半导体层SM的材料相同，所以它们彼此集成到一起，但是在本实施例中，通过虚线表示外延层EP和半导体层SM之间的边界，以使得容易理解本发明。此外，当通过稍后描述的步骤在外延层EP和半导体层SM中形成扩散层SD1和SD2时，变得非常难以示出外延层EP，因此在示图中通过箭头表示外延层EP。
随后，如图6所示形成覆盖区域1A和3A并且开放区域2A和 4A的光刻胶图案RP1。接下来，通过将光刻胶图案RP1用作掩模执行各向异性蚀刻，处理每个区域2A和4A中的绝缘膜SN，使得经由绝缘膜OS在每个栅电极G2和G4的侧表面上形成侧壁间隔件SW2。接下来，通过执行干蚀刻工艺或湿蚀刻工艺，去除形成在从侧壁间隔件SW2暴露的半导体衬底SB、盖膜CP2和盖膜CP4中的每一个上的绝缘膜OS。此后，通过灰化工艺去除光刻胶图案RP1。
随后，如图7所示，通过执行对绝缘膜OS具有高选择性的蚀刻，在区域1A和3A中去除侧壁间隔件SW1、盖膜CP1和盖膜CP3，并且在区域2A和4A中去除侧壁间隔件SW2、盖膜CP2和盖膜CP4。因此，形成在每个栅电极G1至G4的侧表面上的绝缘膜OS难以被蚀刻，并保留。此外，侧壁间隔件SW1和SW2由与盖绝缘膜CP1至 CP4的材料相同的材料形成，因此它们可以同时被去除。因此，不需要添加掩模，从而可以简化制造步骤。
随后，如图8所示，形成覆盖区域1A、3A和4A并开放区域2A 的光刻胶图案RP2。接下来，通过将光刻胶图案RP2用作掩模的离子注入工艺，将杂质引入区域2A的半导体衬底SB中，从而形成具有n 型导电性的半导体区域LDD1。半导体区域LDD1变为MISFET Q2 的源极区域或漏极区域的一部分。例如，用于形成半导体区域LDD1 的杂质为磷(P)或砷(As)，并且在能量被设置为20至40keV且剂量被设置为近似1×1013至2×1014/cm2的条件下执行离子注入。通过使用倾斜离子注入来执行用于形成半导体区域LDD1的离子注入，使得半导体区域LDD1正好到达栅电极G2下方，并且例如在相对于垂直于半导体衬底SB倾斜15°以上且45°以下的角度来执行离子注入。在这种倾斜离子注入中，相对于垂直于半导体衬底SB倾斜的角度大于在稍后描述的垂直离子注入中的角度。此后，通过灰化工艺去除光刻胶图案RP2。
随后，如图9所示，形成覆盖区域2A、3A和4A且开放区域1A 的光刻图案RP3。接下来，通过将光刻胶图案RP3用作掩模的离子注入工艺，在区域1A中的半导体层SM和外延层EP中引入杂质，从而形成具有n型导电性的延伸区域EX1(半导体区域EX1)。延伸区域EX1变为MISFET Q1的源极区域或漏极区域的一部分。用于形成延伸区域EX1的杂质例如为砷(As)，并且在能量被设置为2至5keV 且剂量被设置为近似1×1014至6×1014/cm2的条件下执行离子注入。
用于形成延伸区域EX1的离子注入通过垂直离子注入来执行，并且例如在基本垂直于半导体衬底SB的角度下执行离子注入。本文描述的基本垂直的角度表示离子可到达绝缘膜OS下方的半导体层SM 而不被外延层EP阻挡的角度，例如表示垂直于半导体衬底SB的角度或者相对于垂直于半导体衬底SB倾斜10°以下的角度。垂直离子注入的角度小于上述倾斜离子注入中的角度。
使用这种垂直离子注入的原因在于：外延层EP的上表面的高度大于半导体层SM的上表面的高度，大于上述基本垂直的角度的角度下的离子注入被外延层EP所阻挡。因此，为了通过离子注入在栅电极G1的两侧上(绝缘膜OS下方的半导体层SM)在半导体层SM中形成延伸区域EX1，需要以上述基本垂直的角度执行离子注入。
然而，当执行垂直离子注入时，部分离子可以被形成在栅电极 G1的侧表面上的绝缘膜OS的厚度所阻挡，因此延伸区域EX1可能形成在没有刚刚到达栅电极G1下方的位置处或者稍微到达其下方的位置处。即，延伸区域EX1的端部形成在没有与栅电极G1重叠的位置处或者稍稍与其重叠的位置处。因此，与假设外延层EP不存在且可以使用倾斜离子注入的情况相比，MISFET Q1的有效沟道长度增加到更高程度，因此存在降低MISFET Q1的导通电流的问题。
因此，发明人考虑通过设计热处理步骤形成延伸区域EX1以充分地正好到达栅电极G1下方，从而实现半导体器件的可靠性和性能。稍后将详细描述这种考虑的细节。
此外，在半导体层SM上留下绝缘膜OS的状态下执行用于形成延伸区域EX1的离子注入，因此可以缓和会由于离子注入而损伤半导体层SM。这种损伤的缓和有助于增加MISFET Q1的导通电流。
在形成延伸区域EX1之后，通过灰化工艺去除图9所示的光刻胶图案RP3。此后，例如，在900℃以上的温度和100秒以上的时间的条件下，通过在950℃对半导体衬底SB执行120秒的第一热处理来激活包含在半导体区域LDD1和延伸区域EX1中的杂质。从而，延伸区域EX1扩散到正好在栅电极G1下方。具体地，在2nm以上到 10nm以下的范围中扩散形成延伸区域EX1的杂质砷(As)。这里，执行第一热处理的时间被设置得长于执行稍后描述的第二热处理的时间。
此外，可以通过同时对形成在区域2A中的n型半导体区域LDD1 和形成在区域1A中的n型延伸区域EX1执行第一热处理来简化制造步骤。
随后，如图10所示，形成覆盖区域1A、2A和3A并开放区域 4A的光刻胶图案RP4。接下来，通过将光刻胶图案RP4用作掩模的离子注入工艺，将杂质引入区域4A的半导体衬底SB中，从而形成具有p型导电性的半导体区域LDD2。半导体区域LDD2变为MISFET Q4的源极区域或漏极区域的一部分。用于形成半导体区域LDD2的杂质例如为二氟化硼(BF2)，并且在能量被设置为20至40keV且剂量被设置为近似1×1013至2×1014/cm2的条件下执行离子注入。类似于形成半导体区域LDD1的步骤，通过倾斜离子注入来执行用于形成半导体区域LDD2的离子注入。此后，通过灰化工艺去除光刻胶图案RP4。
随后，如图11所示，形成覆盖区域1A、2A和4A且开放区域 3A的光刻胶图案RP5。接下来，通过将光刻胶图案RP5用作掩模的离子注入工艺，将杂质引入区域3A的半导体层SM和外延层EP中，从而形成具有p型导电性的延伸区域EX2(半导体区域EX2)。延伸区域EX2变为MISFET Q3的源极区域或漏极区域的一部分。用于形成延伸区域EX2的杂质例如为二氟化硼(BF2)，并且在能量被设置为2至5keV且剂量被设置为近似1×1014至6×1014/cm2的条件下执行离子注入。类似于形成延伸区域EX1的步骤，通过垂直离子注入执行用于形成延伸区域EX2的离子注入。此后，通过灰化工艺去除光刻胶图案RP5。
随后，如图12所示，在每个栅电极G1至G4的侧表面上形成侧壁间隔件SW3。可以如下执行形成侧壁间隔件SW3的步骤。首先，例如包括氮化硅膜的绝缘膜形成在每个区域1A至4A上，从而覆盖栅电极G1至G4以及绝缘膜OS。接下来，对绝缘膜执行各向异性蚀刻，从而经由绝缘膜OS在每个栅电极G1至G4的侧表面上形成侧壁间隔件SW3。
在区域1A和3A中，侧壁间隔件SW3的端部被定位在外延层EP 的上表面上。这是为了防止稍后描述的硅化物膜SL到达绝缘膜OS 下方的半导体层SM，其中用作硅化物膜SL的起源的金属在形成硅化物膜SL的步骤中过量地与外延层EP反应。
随后，如图13所示，形成覆盖区域3A和4A但开放区域1A和 2A的光刻胶图案RP6。接下来，通过将光刻胶图案RP6用作掩模的离子注入工艺，将杂质引入区域1A的外延层EP和半导体层SM中以及区域2A的半导体衬底SB中，从而在区域1A中形成具有n型导电性的扩散层SD1(半导体区域SD1)，并且在区域2A中形成具有 n型导电性的扩散层SD2(半导体区域SD2)。扩散层SD1成为MISFET Q1的源极区域或漏极区域的一部分。扩散层SD2成为MISFETQ2 的源极区域或漏极区域的一部分。这里，扩散层SD1的杂质浓度高于延伸区域EX1的杂质浓度，并且扩散层SD2的杂质浓度高于半导体区域LDD1的杂质浓度。用于形成扩散层SD1和SD2的杂质例如为磷(P)或砷(As)，并且在能量被设置为5至30keV且剂量被设置为近似1×1015至1×1016/cm2的条件下执行离子注入。此后，通过灰化工艺去除光刻胶图案RP6。
在本实施例中，同时执行用于形成扩散层SD1和SD2的离子注入工艺，但是它们可以通过使用独立的光刻胶图案来独立地执行。
随后，如图14所示，形成覆盖区域1A和2A但开放区域3A和4A的光刻胶图案RP7。接下来，通过将光刻胶图案RP7用作掩模的离子注入工艺将杂质引入区域3A的外延层EP和半导体层SM中以及区域4A的半导体衬底SB中，从而在区域3A中形成具有p型导电性的扩散层SD3(半导体区域SD3)并且在区域4A中形成具有p 型导电性的扩散层SD4(半导体区域SD4)。扩散层SD3成为MISFET Q3的源极区域或漏极区域的一部分。扩散层SD4成为MISFET Q4 的源极区域或漏极区域的一部分。这里，扩散层SD3的杂质浓度高于延伸区域EX2的杂质浓度，并且扩散层SD4的杂质浓度高于半导体区域LDD2的杂质浓度。用于形成扩散层SD3和SD4的杂质例如为硼(B)，并且在能量被设置为1至5keV且剂量被设置为近似1×1015至1×1016/cm2的条件下执行离子注入。此后，通过灰化工艺去除光刻胶图案RP7。
在本实施例中，同时执行用于形成扩散层SD3和SD4的离子注入工艺，但是它们可以通过使用独立的光刻胶图案而独立地执行。
此后，作为温度为900℃以上且时间为1秒以下的条件，例如通过在1050℃的温度下对半导体衬底SB执行0.1秒的第二热处理，激活包含在半导体区域LDD2、延伸区域EX2和扩散层SD1至SD4中的杂质。这里，还对先前已经经受了第一热处理的n型半导体区域 LDD1和n型延伸区域EX1执行第二热处理，但是第二热处理的时间远小于第一热处理的时间，因此难以改变半导体区域LDD1和n型延伸区域EX1的扩散长度。这里，类似于第二热处理的短时间热处理通常被称为TED(瞬时增强扩散)抑制退火或尖峰退火。
随后，如图15所示，通过硅化(自对准硅化)技术，在每个扩散层SD1至SD4上以及每个栅电极G1至G4上形成低阻硅化物膜SL。
具体地，可以如下形成硅化物膜SL。在每个区域1A至4A中，用于形成硅化物膜SL的金属膜被形成为覆盖每个栅电极G1至G4。该金属膜例如包括钴、镍或镍铂合金。接下来，通过对半导体衬底 SB执行热处理，每个扩散层SD1至SD4和每个栅电极G1至G4被允许与金属膜反应。从而，在每个扩散层SD1至SD4上和每个栅电极G1至G4上形成硅化物膜SL。此后，去除未反应的金属膜。通过形成硅化物膜SL，可以降低每个扩散层SD1至SD4和栅电极G1至 G4中的扩散电阻和接触电阻。
通过上述步骤形成每一个MISFET Q1至Q4。
随后，在每个区域1A至4A中形成层间绝缘膜IL0，以便覆盖每个MISFET Q1至Q4。作为层间绝缘膜IL0，可以使用氧化硅膜的单膜、其中形成氮化硅膜和其上方的厚氧化硅膜的层压膜等。在形成层间绝缘膜IL0之后，如果需要的话，层间绝缘膜IL0的上表面可以通过CMP(化学机械抛光)工艺来抛光。
接下来，通过光刻工艺、干蚀刻工艺等在层间绝缘膜IL0中形成接触孔，然后通过在接触孔中埋入包括钨(W)等的导电膜，在层间绝缘膜IL0中形成插塞PG。
接下来，在其中埋入插塞PG的层间绝缘膜IL0上形成层间绝缘膜IL1。此后，用于布线的沟槽形成在层间绝缘膜IL1中，然后例如包含铜作为主要组分的导电膜被埋入用于布线的沟槽中，从而在层间绝缘膜IL1中形成将与插塞PG连接的第一布线M1。第一布线M1 的结构被称为所谓的镶嵌布线结构。
此后，通过双镶嵌工艺等形成第二以及后续的布线，但是这里省略它们的说明和描述。此外，第一布线M1以及第一布线M1上方的布线不限于镶嵌布线结构，而是可以通过图案化导电膜来形成它们，例如它们可以是钨布线或铝布线。
根据本实施例的半导体器件可以以这种方式来制造。
<制造半导体器件的方法的主要特性>
制造本实施例中的半导体器件的方法的主要特性是参照图9描述的第一热处理，其中对第一区域1A中形成的n型延伸区域EX1执行长时间的热处理。
这点将在下面进行描述，其中包括第一热处理和参照图14等描述的第二热处理之间的关系。
图16简要地总结了本实施例描述的制造步骤中的与该实施例的主要特性相关的离子注入步骤和热处理步骤。
在形成每一个栅电极G1至G4之后，形成n型半导体区域LDD1 和n型延伸区域EX1。
此后，作为温度为900℃以上且时间为100秒以上的条件，例如在950℃的温度下对半导体衬底SB执行120秒的第一热处理。第一热处理是延伸区域EX1确定地扩散到正好在栅电极G1下方的处理。具体地，在2nm以上到10nm以下的范围中扩散形成延伸区域EX1 的杂质，砷(As)。
随后，通过离子注入工艺顺序地形成p型半导体区域LDD2、p 型延伸区域EX2、n型扩散层SD1、n型扩散层SD3、p型扩散层SD2 和p型扩散层SD4。
此后，作为温度为900℃以上且时间为1秒以下的条件，通过例如在1050℃的温度下对半导体衬底SB执行0.1秒的第二热处理来激活它们每一个中包含的杂质。即，第二热处理比第一热处理执行的时间短。
最初形成n型杂质的磷(P)或砷(As)具有比形成p型杂质的硼(B)或二氟化硼(BF2)低的扩散系数，因此磷(P)或砷(As) 不太可能扩散。此外，当如同半导体区域LDD1通过倾斜离子注入形成延伸区域EX1时，其可以被外延层EP阻挡，因此延伸区域EX1 通过垂直离子注入形成，如参照图9所描述的。因此，在垂直离子注入的末尾，延伸区域EX1的端部形成在不与栅电极G1重叠的位置或者稍微与栅电极G1重叠的位置处。因此，为了确定地将包括n型杂质的延伸区域EX1扩散到正好在栅电极G1下方，需要延长在形成半导体区域LDD1和延伸区域EX1之后执行的第一热处理的时间。
例如，如果试图通过短时间执行的第二热处理扩散延伸区域 EX1，则难以确定地将包括n型杂质的延伸区域EX1扩散到正好在栅电极G1下方。因此，如果第二热处理的时间被延长到与第一热处理相同的程度，则包括p型杂质的延伸区域EX2被扩散太多，因为p 型杂质具有高扩散系数，因此劣化了MISFET Q3的短沟道特性。此外，如果热处理的时间太长，则诸如硼的p型杂质被吸引到栅极绝缘膜GI3。因此，高浓度区域局部地形成在栅极绝缘膜GI3与半导体层 SM之间的界面中，从而可引起所谓的堆积的问题，其中电场集中在栅极绝缘膜GI3的一部分上。还在MISFET Q4的半导体区域LDD2 中类似地引发堆积的问题。因此，期望短时间地执行第二热处理。
关于扩散层SD1至SD4，不需要延长扩散长度，但是关于均包括 p型杂质的扩散层SD3和SD4，由于会引起上述堆积的问题，期望短时间地执行第二热处理。
如上所述，需要在形成p型延伸区域EX2和p型半导体区域LDD2 之前形成n型延伸区域EX1，并且需要通过长时间执行的第一热处理来扩散延伸区域EX1。换句话说，需要在执行第一热处理之后形成p 型延伸区域EX2和p型半导体区域LDD2，从而没有通过长时间的第一热处理而过量地扩散。这使得可以确定地将形成在区域1A中的n 型延伸区域EX1扩散到正好在栅电极G1下方而不会不利地影响p型半导体区域LDD2和p型延伸区域EX2。
此外，可以通过对延伸区域EX1执行长时间第一热处理来增加延伸区域EX1的扩散长度，从而可以增加MISFET Q1的导通电流，这将参照稍后描述的图20进行详细描述。此外，可能由离子注入引起的损伤通过长时间热处理进行修复，从而也可以增加导通电流。进一步地，延伸区域EX1的端部处的浓度轮廓变得更温和，因为延伸区域EX1的扩散长度增加到更高的程度，从而可以减小由于GIDL所引起的泄露电流。因此，可以同时实现半导体器件的可靠性和性能。
以下将根据比较示例1至3来描述发明人如何设计出制造根据本实施例的半导体器件的方法的背景知识。
<比较示例1>
在比较示例1中，研究了生成为具有150nm以上的栅极长度的半导体器件，其中，高击穿电压MISFET和低击穿电压MISFET形成在半导体衬底SB上而不使用SOI衬底。
图17简要地总结了制造比较示例1的半导体器件的方法，离子注入步骤和热处理步骤与本实施例的主要特性相关。
首先，如图17所示形成每个栅电极G1至G4。此后，通过离子注入工艺顺序地形成n型半导体区域LDD1、p型半导体区域LDD2、 n型延伸区域EX1、p型延伸区域EX2、n型扩散层SD1、n型扩散层 SD2、p型扩散层SD3和p型扩散层SD4。
随后，例如在950℃的温度下对半导体衬底SB执行120秒的热处理来激活和扩散每个杂质区域。热处理的条件对应于本实施例中描述的第一热处理的条件。
由于在比较示例1的半导体器件中，栅极长度较大且栅极绝缘膜的厚度也较大，所以短沟道特性劣化、堆积的问题等(将在稍后描述的比较示例2中进行描述)不太明显。因此，在形成每个杂质区域之后，通过执行长时间热处理来制造比较示例1的半导体器件。因此，比较示例1的热处理工艺不能原样用于小型化先进的本实施例的半导体器件。
<比较示例2>
在比较示例2中，研究了生成具有例如65nm至90nm的栅极长度的半导体器件，其中高击穿电压MISFET和低击穿电压MISFET形成在不使用SOI衬底的半导体衬底SB上。
由于与比较示例1相比，比较示例2中的栅极长度变得更小，所以显著劣化了低击穿电压MISFET的短沟道特性。因此，如果采用比较示例1的热处理，则杂质的扩散太大，因此不能够通过比较示例1 的制造方法来实现小型化。此外，为了改进短沟道特性，采用在栅电极G1下方的沟道区域中形成包括p型杂质的晕环区域的结构。因此，堆积的问题也变得显著。因此，为了抑制杂质的扩散，使用TED抑制退火，其中可以在短时间内完成热处理。
此外，除了这些情况之外，为了小型化低击穿电压MISFET，需要将n型延伸区域EX1和p型延伸区域EX2形成得更浅且具有高浓度。由于此，由于GIDL引起的泄露成为问题。
图18简要总结了比较示例2的半导体器件的制造方法，离子注入步骤和热处理步骤与本实施例的主要特性相关。
首先，如图18所示形成每个栅电极G1至G4。此后，通过离子注入工艺形成n型半导体区域LDD1。此后，例如，通过在950℃的温度下对半导体衬底SB执行120秒的热处理来扩散和激活n型半导体区域LDD1。热处理的条件对应于本实施例中描述的第一热处理的条件。
随后，形成p型半导体区域LDD2、n型延伸区域EX1和p型晕环区域。这里，通过倾斜离子注入来形成n型延伸区域EX1和p型晕环区域，以定位在栅电极G1下方。此后，例如在920℃下对半导体衬底SB执行0.1秒的TED抑制退火。主要执行TED抑制退火来激活晕环区域。通过一次激活晕环区域中的p型杂质，形成晕环区域的位置变得不太可能被随后的热处理所改变。
随后，顺序地形成p型延伸区域EX2、n型晕环区域、n型扩散层SD1、n型扩散层SD2、p型扩散层SD3和p型扩散层SD4。此后，例如通过在1050℃的温度下对半导体衬底SB执行0.1秒的TED抑制退火来激活每一个上述杂质区域。TED抑制退火的条件几乎对应于本实施例描述的第二热处理的条件。
在比较示例2中，代替SOI衬底，低击穿电压MISFET形成在半导体衬底SB上，因此重要地将n型延伸区域EX1形成得较浅。换句话说，需要将n型延伸区域EX1的端部定位在正好在栅电极下方，并且在深度方向上抑制n型延伸区域EX1的扩散。因此，在比较示例2中，n型延伸区域EX1在栅极长度方向上的位置相对自由地通过倾斜离子注入来设置，并且通过短时间热处理来抑制深度方向上的扩散。
此后，施加倾斜离子注入和短时间热处理的组合，以形成比较示例2的n型延伸区域EX1。
另一方面，在本实施例中，执行垂直离子注入来形成n型延伸区域EX1，因此如果采用比较示例2的热处理工艺，则n型延伸区域 EX1的扩散长度变得不充分。因此，不能在本实施例的半导体器件中原样采用比较示例2的热处理工艺。
<比较示例3>
在比较示例3中，研究了生成为例如具有65nm至90nm的栅极长度的半导体器件，其中低击穿电压MISFET形成在SOI衬底上且高击穿电压MISFET形成在半导体衬底SB上。
如本实施例，SOI衬底具有半导体衬底SB、形成在半导体衬底 SB上的绝缘层BX和形成在绝缘层BX上的半导体层SM。绝缘层 BX的厚度近似为10至20nm，并且半导体层SM的厚度近似为10 至20nm。不对半导体衬底SM执行用于调整阈值电压等的离子注入。因此，形成与比较示例2相比在短沟道特性方面较强的结构，因此不在半导体层SM中形成晕环区域。因此，在比较示例2中执行的用于抑制晕环区域的变化的热处理步骤变得不必要。
图19简要总结了比较示例3的半导体器件的制造方法，离子注入步骤和热处理步骤与本实施例的主要特性相关。
首先，如图19所示形成每个栅电极G1至G4。此后，通过离子注入工艺形成n型半导体区域LDD1。此后，例如通过在950℃的温度下对半导体衬底SB执行120秒的热处理来扩散和激活n型半导体区域LDD1。热处理的条件对应于本实施例中描述的第一热处理的条件。
随后，通过离子注入工艺，顺序地形成p型半导体区域LDD2、n 型延伸区域EX1、p型延伸区域EX2、n型扩散层SD1、n型扩散层 SD2、p型扩散层SD3和p型扩散层SD4。此后，例如通过在1050℃的温度下对半导体衬底SB执行0.1秒的TED抑制退火来激活每一个上述杂质区域。TED抑制退火的条件几乎对应于本实施例中描述的第二热处理的条件。可以通过该TED抑制退火来解决p型延伸区域EX2 会过量扩散的问题以及堆积的问题。
在使用SOI衬底的情况下，半导体层SM的厚度较小，因此n型延伸区域EX1的下表面和n型扩散层SD1的下表面被形成为与绝缘层BX接触。因此，不会发生延伸区域EX1和半导体衬底SB之间的结泄露，当如比较示例1和2在半导体衬底SB上形成MISFET Q1 时结泄露会成为问题。因此，主要问题是由于GIDL引起的泄露电流。
由于以跟随比较示例2的技术背景的方式开发了比较示例3，所以n型延伸区域EX1的浓度被设置得较大，并且短时TED抑制退火被用作热处理。然而，已经发现，仅通过以下这些技术，用于GIDL 的措施是不充分的。
<比较示例3和本实施例的详细研究>
图20示出了由发明人做出的试验的结果，其中示出了由GIDL 引起的泄露电流与比较示例3和本实施例中的每一个的低击穿电压n 型MISFET的导通电流之间的关系。垂直轴表示由GIDL引起的泄露电流的幅度，以及水平轴表示导通电流的幅度。垂直轴和水平轴上的数值表示比率而非测量值。
示图中的点A至C分别表示通过改变n型延伸区域EX1的离子注入条件和热处理条件而得到的结果。
点A表示比较示例3的条件，其中剂量被设置为2×1016/cm2并且热处理条件被设置为1050℃、0.1秒。这里，可以看出，由GIDL 引起的泄露电流较大。这由于如下事实而引起，该事实为比较示例2 中用于形成延伸区域EX1的倾斜离子注入由于外延层EP的存在不能使用、而如上所述使用垂直离子注入。即，通过垂直离子注入和短时间热处理的组合来形成延伸区域EX1，因此延伸区域EX1的端部不会充分地扩散到正好在栅电极G1下方。
点B表示比较示例3的改变条件，其中剂量被设置为2×1014/cm2且热处理条件被设置为1050℃、0.1秒。即，点B表示与点A相比剂量减小近似一个数位(one digit)的条件。当以这种方式降低延伸区域EX1的浓度时，延伸区域EX1的端部处的浓度轮廓变得温和，因此由GIDL引起的泄露电流减小，但是导通电流也减小，因此劣化了 MISFET Q1的性能。
点C表示本实施例的条件，其中剂量被设置为2×1014/cm2且热处理条件被设置为950℃、120秒。即，点C表示与点B相比热处理的时间大大延长的条件，使得由GIDL引起的泄露电流进一步减小，并且导通电流增加。
这样做的原因考虑如下：由于延伸区域EX1的扩散长度能够通过延长热处理的时间而增加，所以由于MISFET Q1的有效沟道长度的减小而增加导通电流。此外，考虑导通电流增加还由于由离子注入引起的损伤被长时间热处理恢复的事实。
可以认为随着延伸区域EX1的扩散长度变得更大，与点B相比，延伸区域EX1的端部处的浓度轮廓变得更温和，使得由GIDL引起的泄露电流被减小。
此外，由于在根据本实施例的半导体器件中的半导体层SM的厚度较小，所以n型延伸区域EX1的下表面形成为与绝缘层BX接触。因此，即使对延伸区域EX1执行长时间热处理，而不需要考虑延伸区域EX1和半导体衬底SB之间的结泄露，这在如比较示例1和2不使用SOI衬底的半导体器件中会是问题。
此外，在本实施例中，可以在与用于半导体区域LDD1的热处理同时地执行用于延伸区域EX1的热处理，因此与比较示例3相比不需要添加制造步骤。
已经发现，如上所述，与比较示例3相比，在根据本实施例的半导体器件的制造方法中，可以同时实现半导体器件的可靠性和性能而不添加制造步骤。
还发现，根据本实施例的半导体器件的制造方法不同于比较示例 1至3的方法，并且本实施例的理念也不同于比较示例1至3的理念。即，可以在根据本实施例的半导体器件的制造方法中解决问题，该问题第一次在诸如MISFET Q1的半导体元件形成在SOI衬底上以及在例如具有90nm以下的栅极长度的细小半导体元件被考虑时而被注意到。
上面已经基于优选实施例具体描述了发明人做出的本发明，但是不需要说，本发明不应限于实施例，而是可以在不背离本发明的精神的范围内进行各种修改。

Claims (15)

1.一种制造半导体器件的方法，包括以下步骤：
(a)提供半导体衬底、形成在所述半导体衬底上的绝缘层以及形成在所述绝缘层上的第一半导体层；
(b)去除第二区域中的所述绝缘层和所述第二区域中的所述第一半导体层，而留下第一区域中的所述绝缘层和所述第一区域中的所述第一半导体层，其中将要形成第二MISFET的所述第二区域不同于其中将要形成第一MISFET的所述第一区域；
(c)在步骤(b)之后，经由第一栅极绝缘膜在所述第一区域中的所述第一半导体层上形成所述第一MISFET的第一栅电极，并且经由第二栅极绝缘膜在所述第二区域中的所述半导体衬底上形成所述第二MISFET的第二栅电极；
(d)在步骤(c)之后，通过离子注入工艺，在所述第二区域中的所述半导体衬底中形成具有n型导电性的第一半导体区域；
(e)在步骤(c)之后，通过离子注入工艺，在所述第一区域中的所述第一半导体层中形成具有n型导电性的第一延伸区域；
(f)在步骤(d)和(e)之后，对所述半导体衬底执行第一热处理；
(g)在步骤(f)之后，通过离子注入工艺，在所述第二区域中的所述半导体衬底中形成第二扩散层，所述第二扩散层具有的浓度高于所述第一半导体区域的浓度并且具有n型导电性；
(h)在步骤(f)之后，通过离子注入工艺，在所述第一区域中的所述第一半导体层中形成第一扩散层，所述第一扩散层具有的浓度高于所述第一延伸区域的浓度并且具有n型导电性；以及
(i)在步骤(g)和(h)之后，对所述半导体衬底执行第二热处理，
其中执行所述第一热处理的时间长于执行所述第二热处理的时间。
2.根据权利要求1所述的方法，
其中在步骤(c)之后且在步骤(e)之前，在所述第一区域中的所述第一半导体层上形成第二半导体层，并且
其中以垂直于所述半导体衬底的角度或者以相对于垂直于所述半导体衬底倾斜10°以下的范围内的角度，执行步骤(e)中的所述离子注入工艺。
3.根据权利要求2所述的方法，
其中在步骤(c)之后且在步骤(d)之前，不在所述第二区域中的所述半导体衬底上形成所述第二半导体层，并且
其中以比步骤(e)中使用的角度大的角度，执行步骤(d)中的所述离子注入工艺。
4.根据权利要求2所述的方法，
其中在所述第一半导体层上形成所述第二半导体层之前，不通过离子注入工艺将杂质引入所述第一半导体层中。
5.根据权利要求1所述的方法，
其中所述第一延伸区域由包括砷的杂质形成，并且
其中通过所述第一热处理，在所述第一半导体层中在2nm以上、10nm以下的范围中扩散所述砷。
6.根据权利要求1所述的方法，
其中所述第一热处理在900℃或更高的温度执行100秒或更久，并且
其中所述第二热处理在900℃或更高的温度执行1秒或更短。
7.根据权利要求1所述的方法，
其中所述第一MISFET的栅极长度为90nm以下，并且
其中所述第二MISFET的栅极长度大于所述第一MISFET的栅极长度。
8.根据权利要求1所述的方法，
其中同时执行步骤(g)和(h)。
9.根据权利要求1所述的方法，
其中步骤(g)和(h)作为彼此不同的步骤被执行。
10.根据权利要求1所述的方法，
其中在步骤(b)中，去除第四区域中的所述绝缘层和所述第四区域中的所述第一半导体层，而留下第三区域中的所述绝缘层和所述第三区域中的所述第一半导体层，其中将要形成第三MISFET的所述第三区域是不同于所述第一区域的区域，并且其中将要形成第四MISFET的所述第四区域是不同于所述第二区域的区域，
其中在步骤(c)中，所述第三MISFET的第三栅电极经由第三栅极绝缘膜形成在所述第三区域中的所述第一半导体层上，并且所述第四MISFET的第四栅电极经由第四栅极绝缘膜形成在所述第四区域中的所述半导体衬底上，并且
其中在步骤(f)之后且在步骤(i)之前，所述方法还包括以下步骤：
(j)在所述第四区域中，通过离子注入工艺在所述半导体衬底中形成具有p型导电性的第二半导体区域；
(k)在所述第三区域中，通过离子注入工艺在所述第一半导体层中形成具有p型导电性的第二延伸区域；
(l)在所述第四区域中，通过离子注入工艺在所述半导体衬底中形成第四扩散层，所述第四扩散层具有的浓度高于所述第二半导体区域的浓度并且具有p型导电性；以及
(m)在所述第三区域中，通过离子注入工艺在所述第一半导体层中形成第三扩散层，所述第三扩散层具有的浓度高于所述第二延伸区域的浓度并且具有p型导电性。
11.根据权利要求10所述的方法，
其中在步骤(c)之后且在步骤(e)之前，在所述第三区域中的所述第一半导体层上形成第二半导体层，并且
其中以垂直于所述半导体衬底的角度或者以相对于垂直于所述半导体衬底倾斜10°以下的范围内的角度，执行步骤(k)中的所述离子注入工艺。
12.根据权利要求11所述的方法，
其中在步骤(c)之后且在步骤(d)之前，所述第二半导体层未形成不在所述第四区域中的所述半导体衬底上，并且
其中以比步骤(k)中使用的角度大的角度，执行步骤(j)中的所述离子注入工艺。
13.根据权利要求11所述的方法，
其中在所述第一半导体层上形成所述第二半导体层之前，不通过离子注入工艺将杂质引入所述第一半导体层中。
14.根据权利要求10所述的方法，
其中所述第一热处理在900℃或更高的温度执行100秒或更久，并且
其中所述第二热处理在900℃或更高的温度执行1秒或更短。
15.根据权利要求10所述的方法，
其中所述第一MISFET和所述第三MISFET中的每一个的栅极长度为90nm以下，并且
其中所述第二MISFET和所述第四MISFET中的每一个的栅极长度大于所述第一MISFET和所述第三MISFET中的每一个的栅极长度。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108565287B (zh) * 2018-06-07 2021-07-16 上海华力集成电路制造有限公司 一种半导体结构及其制造方法
JP7163175B2 (ja) * 2018-12-26 2022-10-31 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP7292171B2 (ja) * 2019-10-10 2023-06-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104218037A (zh) * 2013-05-29 2014-12-17 瑞萨电子株式会社 半导体器件及其制造方法
CN105185785A (zh) * 2014-06-13 2015-12-23 瑞萨电子株式会社 半导体装置及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09306862A (ja) * 1996-05-16 1997-11-28 Hitachi Ltd 半導体装置の製造方法
JP4139105B2 (ja) * 2001-12-20 2008-08-27 株式会社ルネサステクノロジ 半導体装置の製造方法
DE102005030583B4 (de) * 2005-06-30 2010-09-30 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von Kontaktisolationsschichten und Silizidgebieten mit unterschiedlichen Eigenschaften eines Halbleiterbauelements und Halbleiterbauelement
JP5222520B2 (ja) * 2007-10-11 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2010251639A (ja) 2009-04-20 2010-11-04 Toshiba Corp 半導体装置およびその製造方法
JP5550444B2 (ja) * 2010-05-17 2014-07-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6169222B2 (ja) * 2012-01-23 2017-07-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5956809B2 (ja) * 2012-04-09 2016-07-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2016207853A (ja) * 2015-04-23 2016-12-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104218037A (zh) * 2013-05-29 2014-12-17 瑞萨电子株式会社 半导体器件及其制造方法
CN105185785A (zh) * 2014-06-13 2015-12-23 瑞萨电子株式会社 半导体装置及其制造方法

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