TWI668801B - 半導體裝置之製造方法 - Google Patents

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Abstract

本發明係提供一種可於LCD驅動器等抑制由於小型化所造成之插塞之高電阻化，且可改善高耐壓MISFET之閘極電極與布線間之耐壓不良之技術。本發明係於LCD驅動器中，高耐壓MISFET係閘極電極10b之端部擱置於電場緩和用絕緣區域3上。然後，於高耐壓MISFET上之第一層層間絕緣膜上，形成有作為源極布線或汲極布線之布線HL1。此時，若從半導體基板1S與閘極絕緣膜8之界面，至閘極電極10b之上部之距離設為a，從閘極電極10b之上部，至形成有布線HL1之層間絕緣膜之上部之距離設為b，則a>b。於如此構成之高耐壓MISFET中，布線HL1係配置為與高耐壓MISFET之閘極電極10b不具有俯視重疊。

Description

半導體裝置之製造方法
本發明係關於半導體裝置及其製造技術，特別是關於適用於具備LCD(Liquid Crystal Display：液晶顯示器)驅動器等較高耐壓之MISFET之半導體裝置、及其製造技術之有效技術。
於日本特開2005-116744號公報(專利文獻1)中，記載一種於同一基板上形成高耐壓電晶體及低耐壓電晶體之技術。於該專利文獻1，高耐壓電晶體係具有電場緩和用之偏移絕緣層。且，形成於高耐壓電晶體形成區域之保護環，係與形成於第一層的層間絕緣膜上之布線(最下層之布線)連接。相對於此，高耐壓電晶體之源極區域或汲極區域，係與形成於第一層的層間絕緣膜上之第二層層間絕緣膜上所形成的布線(非最下層之布線)連接。即，高耐壓電晶體之源極區域或汲極區域，係藉由一次貫通第一層層間絕緣膜及第二層層間絕緣膜之插塞，來與配置於第二層層間絕緣膜上之布線連接。
於日本特開平4-171938號公報(專利文獻2)中，記載一種於同一基板上形成高耐壓n通道FET及低耐壓n通道FET之技術。此時，低耐壓n通道FET，係形成於第一層層間絕緣膜上之最下層的布線，與源極區域或汲極區域連接。相對於此，於高耐壓n通道FET中，源極區域或汲極區域，係構成如與形成於第二層層間絕緣膜上之布線連接，而不與最下層之布線連接。
[專利文獻1]日本特開2005-116744號公報
[專利文獻2]日本特開平4-171938號公報
近年來，將液晶使用於顯示元件之LCD急速普及。該LCD係藉由用以驅動LCD之驅動器來控制。LCD驅動器係由半導體晶片構成，安裝於例如玻璃基板上。構成LCD驅動器之半導體晶片，係於半導體基板上形成有複數電晶體及多層布線之構造，且於表面上形成有凸塊電極。又，經由形成於表面上之凸塊電極而安裝於玻璃基板。
形成於LCD驅動器之複數電晶體(MISFET)中，係存在有低耐壓MISFET及高耐壓MISFET。亦即，LCD驅動器通常除了以5V程度之電壓加以驅動的低耐壓MISFET所組成之邏輯電路外，還存在有於LCD之電極施加20V~30V程度之電壓之電路。為了於LCD之電極施加20V~30V程度之電壓，係藉由在以5V程度驅動之邏輯電路上連接位準偏移電路，並經由位準偏移電路來連接切換元件而構成。該切換元件係以20V~30V之電壓加以驅動之MISFET，且由所謂高耐壓MISFET構成。
如此，於LCD驅動器係於同一半導體基板具備低耐壓MISFET及高耐壓MISFET。於形成於同一半導體基板之低耐壓MISFET及高耐壓MISFET上，形成有層間絕緣膜，於該層間絕緣膜上形成有布線。布線及MISFET係藉由貫通層間絕緣膜之插塞來連接。通常，與高耐壓MISFET之源極區域或汲極區域連接之布線並非形成於第一層層間絕緣膜上，而是於第一層層間絕緣膜上進一步形成第二層層間絕緣膜，於該第二層層間絕緣膜上形成。總言之，高耐壓MISFET由於使用20V~30V程度之較高電 壓，因此為了確保布線與高耐壓MISFET(閘極電極)之耐壓，藉由於第二層層間絕緣膜上配置布線，不於第一層層間絕緣膜上配置布線，來確保高耐壓MISFET之耐壓。因此，高耐壓MISFET與布線係經由貫通第一層層間絕緣膜之插塞、及接著貫通第二層層間絕緣膜之插塞來連接。
近年來，要求LCD驅動器之小型化。因此，進行縮小連接LCD驅動器之MISFET與布線之插塞(接觸插塞)之直徑。例如具體而言，將插塞之直徑從0.24μm大幅縮小為0.14μm。然而，若縮小插塞之直徑，則會凸顯插塞所造成之電阻變大之問題。特別是高耐壓MISFET係由於以貫通第一層層間絕緣膜與第二層層間絕緣膜之插塞，來連接高耐壓MISFET與布線，因此藉由縮小插塞之直徑，插塞之高寬比變大，電阻增加。因此，於LCD驅動器，藉由於第一層層間絕緣膜上形成布線，且增大形成於第一層層間絕緣膜上之布線之布線寬，增加連接第一層層間絕緣膜與第二層層間絕緣膜之插塞之數目，來謀求插塞之低電阻化。於第一層層間絕緣膜亦形成布線，藉此無須直接連接貫通第一層層間絕緣膜之插塞與貫通第二層層間絕緣膜之插塞，可減低插塞之高寬比。因此，可抑制插塞徑縮小所造成之高電阻化。
進一步藉由使第一層層間絕緣膜之膜厚變薄，來縮小形成於第一層層間絕緣膜之插塞之高寬比。如此，於LCD驅動器之晶片縮放中，使第一層層間絕緣膜之膜厚變薄，且於第一層層間絕緣膜上進行布線形成。然後，增大形成於第一層層間絕緣膜上之布線之布線寬，增加連接第一層層間絕緣膜與第二層層間絕緣膜之插塞之數目。於此，為了增大形成於第一層層間絕緣膜上之布線之布線寬，與高耐壓MISFET之源極區域連接之源極布線或與高耐壓MISFET之汲極區域連接之汲極布線係以與高耐壓 MISFET之閘極電極具有在俯視時重疊之區域之方式形成。
如此，可抑制伴隨於LCD驅動器之小型化之插塞之高電阻化，但會發生新問題。總言之，由於以使第一層層間絕緣膜之膜厚變薄，且源極布線或汲極布線與高耐壓MISFET之閘極電極在俯視時重疊之方式，來構成LCD驅動器，因此發生高耐壓MISFET之閘極電極與源極布線間、或高耐壓MISFET之閘極電極與汲極區域間之耐壓不良。作為該耐壓不良發生之原因，第一可舉出由於第一層層間絕緣膜之成膜步驟或CMP(Chemical Mechanical Polishing：化學機械研磨)等造成之研磨步驟之偏差，形成於高耐壓MISFET之閘極電極上之第一層層間絕緣膜容易變得很薄。因此，據判發生閘極電極與形成於第一層層間絕緣膜上之源極布線或汲極布線之耐壓不良。
第二可舉出於高耐壓MISFET，閘極絕緣膜之膜厚甚厚。然後，於高耐壓MISFET，於源極區域或汲極區域內，形成從半導體基板稍微突出之電場緩和用絕緣區域，由於閘極電極之端部擱置於該電場緩和用絕緣區域上，因此原因之一可舉出閘極電極之高度比低耐壓MISFET高之觀點。
進一步而言，作為第三原因可舉出高耐壓MISFET之驅動電壓為20V~30V程度，比低耐壓MISFET高。由以上可知，以現狀之LCD驅動器之結構，難以使抑制插塞伴隨於尺寸縮小之高電阻化，且改善高耐壓MISFET之閘極電極與布線間之耐壓不良同時成立。
本發明之目的在於提供一種在如LCD驅動器等具備高耐壓MISFET及低耐壓MISFET之半導體裝置，抑制由小型化所造成之插塞之高電阻化，且可改善高耐壓MISFET之閘極電極與布線間之耐壓不良之技術。
本發明之前述及其他目的與新特徵可從本說明書之記述及附圖來闡 明。
簡單說明本申請案所揭示之發明中之代表者之概要如下。
根據本發明之半導體裝置之特徵為具備：(a1)閘極絕緣膜，其係形成於半導體基板上；(a2)閘極電極，其係形成於前述閘極絕緣膜上；及(a3)MISFET，其係包含於前述閘極電極整合形成之源極區域及汲極區域。然後，具備：(b)絕緣膜，其係形成於前述MISFET上；(c)第一插塞，其係貫通前述絕緣膜並與前述源極區域電性連接；及(d)第二插塞，其係貫通前述絕緣膜並與前述汲極區域電性連接。進一步具備：(e)源極布線，其係形成於前述絕緣膜上，與前述第一插塞電性連接；及(f)汲極布線，其係形成於前述絕緣膜上，與前述第二插塞電性連接。於此，從前述半導體基板與前述閘極絕緣膜之界面至前述閘極電極之上表面之距離設為a，從前述閘極電極之上表面至形成有前述源極布線及前述汲極布線之前述絕緣膜之上表面之距離設為b之情況下，a>b。此時，前述閘極電極與前述源極布線配置為在俯視時不重疊，且前述閘極電極與前述汲極布線配置為在俯視時不重疊。
而且，根據本發明之半導體裝置之製造方法之特徵為具備以下步驟：(a)於半導體基板形成元件分離區域及電場緩和用絕緣區域之步驟；(b)於前述半導體基板上形成閘極絕緣膜之步驟；及(c)以分別內包前述電場緩和用絕緣區域之方式，形成1對低濃度雜質擴散區域之步驟。然後，具備：(d)於前述閘極絕緣膜上形成閘極電極之步驟；及(e)於前述閘極電極兩側之側壁形成邊牆之步驟。進一步包含(f)於分別由前述1對低濃度雜質擴散區域所內包且為前述電場緩和用絕緣區域之外側之區域，形成1對 高濃度雜質擴散區域，並形成由前述1對低濃度雜質擴散區域之1個、及包含於其之前述1對高濃度雜質擴散區域之1個所組成之源極區域，及由前述1對低濃度雜質擴散區域之另1個、及包含於其之前述1對高濃度雜質擴散區域之另1個所組成之汲極區域之步驟。然後，具備：(g)以覆蓋前述閘極電極之方式形成絕緣膜之步驟；及(h)形成貫通前述絕緣膜而到達前述源極區域之第一插塞，並形成貫通前述絕緣膜而到達前述汲極區域之第二插塞之步驟。進一步具備(i)於前述絕緣膜上形成與前述第一插塞連接之源極布線，於前述絕緣膜上形成與前述第二插塞連接之汲極布線之步驟。於此，從前述半導體基板與前述閘極絕緣膜之界面至前述閘極電極之上部之距離設為a，從前述閘極電極之上部至形成有前述源極布線及前述汲極布線之前述絕緣膜之上表面之距離設為b之情況下，a>b。於該狀況下，以前述閘極電極與前述源極布線在俯視時不重疊之方式形成，且以前述閘極電極與前述汲極布線在俯視時不重疊之方式形成。
若簡單說明本申請案所揭示之發明中，藉由代表態樣所獲得之功效時，係如下所述。
在如LCD驅動器此種具備高耐壓MISFET及低耐壓MISFET之半導體裝置中，係可抑制由於半導體裝置之小型化而造成之插塞的高電阻化，且可改善高耐壓MISFET之閘極電極與布線間之耐壓不良。
1S‧‧‧半導體基板
2‧‧‧元件分離區域
2a‧‧‧元件分離溝槽
3‧‧‧電場緩和用絕緣區域
4‧‧‧p型井
5‧‧‧p型井
6‧‧‧高耐壓用低濃度雜質擴散區域
7‧‧‧閘極絕緣膜
8‧‧‧閘極絕緣膜
9‧‧‧多晶矽膜
10a‧‧‧閘極電極
10b‧‧‧閘極電極
11‧‧‧低耐壓用低濃度雜質擴散區域
12‧‧‧邊牆
13‧‧‧低耐壓用高濃度雜質擴散區域
14‧‧‧高耐壓用高濃度雜質擴散區域
15‧‧‧鈷矽化物膜
16‧‧‧氮化矽膜
17‧‧‧氧化矽膜
18a‧‧‧鈦/氮化鈦膜
18b‧‧‧鎢膜
19a‧‧‧鈦/氮化鈦膜
19b‧‧‧鋁膜
19c‧‧‧鈦/氮化鈦膜
20‧‧‧氧化矽膜
21‧‧‧氧化矽膜
22‧‧‧表面保護膜
23‧‧‧UBM膜
24‧‧‧導體膜
30a‧‧‧玻璃基板
30b‧‧‧玻璃基板
31‧‧‧可撓性基板
32‧‧‧各向異性導電膜
33‧‧‧顯示部
40‧‧‧多晶矽膜
41‧‧‧邊牆
42‧‧‧插塞
43‧‧‧布線
44‧‧‧布線
45‧‧‧蝕刻殘留物
45a‧‧‧異物
50‧‧‧氧化矽膜
51‧‧‧氧化矽膜
52‧‧‧氧化矽膜
53‧‧‧布線
BMP‧‧‧凸塊電極
C1‧‧‧閘極驅動電路
C2‧‧‧源極驅動電路
C3‧‧‧液晶驅動電路
C4‧‧‧圖形RAM
C5‧‧‧周邊電路
CHP‧‧‧半導體晶片
CNT1‧‧‧接觸孔
GL‧‧‧閘極布線
HL1‧‧‧布線
HL2‧‧‧布線
LL1‧‧‧布線
LL2‧‧‧布線
PAD‧‧‧墊
PLG1‧‧‧插塞
PLG2‧‧‧插塞
RES‧‧‧抗蝕劑膜
圖1係表示本發明之實施型態之半導體晶片(LCD驅動器)之俯視圖。
圖2係表示圖1所示之半導體晶片之內部構造之一例之剖面圖。
圖3係圖2所示之高耐壓MISFET之俯視圖。
圖4係表示實施型態之半導體裝置之製造步驟之剖面圖。
圖5係表示接續於圖4之半導體裝置之製造步驟之剖面圖。
圖6係表示接續於圖5之半導體裝置之製造步驟之剖面圖。
圖7係表示接續於圖6之半導體裝置之製造步驟之剖面圖。
圖8係表示接續於圖7之半導體裝置之製造步驟之剖面圖。
圖9係表示接續於圖8之半導體裝置之製造步驟之剖面圖。
圖10係表示接續於圖9之半導體裝置之製造步驟之剖面圖。
圖11係表示接續於圖10之半導體裝置之製造步驟之剖面圖。
圖12係表示接續於圖11之半導體裝置之製造步驟之剖面圖。
圖13係表示接續於圖12之半導體裝置之製造步驟之剖面圖。
圖14係表示接續於圖13之半導體裝置之製造步驟之剖面圖。
圖15係表示接續於圖14之半導體裝置之製造步驟之剖面圖。
圖16係表示接續於圖15之半導體裝置之製造步驟之剖面圖。
圖17係表示接續於圖16之半導體裝置之製造步驟之剖面圖。
圖18係表示接續於圖17之半導體裝置之製造步驟之剖面圖。
圖19係表示接續於圖18之半導體裝置之製造步驟之剖面圖。
圖20係表示接續於圖19之半導體裝置之製造步驟之剖面圖。
圖21係表示接續於圖20之半導體裝置之製造步驟之剖面圖。
圖22係表示接續於圖21之半導體裝置之製造步驟之剖面圖。
圖23係表示接續於圖22之半導體裝置之製造步驟之剖面圖。
圖24係表示接續於圖23之半導體裝置之製造步驟之剖面圖。
圖25係表示接續於圖24之半導體裝置之製造步驟之剖面圖。
圖26係表示於玻璃基板實裝半導體晶片之狀況之剖面圖。
圖27係表示LCD之全體結構之圖。
圖28係表示實施型態2及實施型態3之半導體裝置之剖面圖。
圖29係具體表示光微影步驟之圖案之尺寸誤差及圖案間之對齊偏離之圖。
圖30係表示實施型態4之電阻元件之結構之俯視圖。
圖31係包含以圖30之B-B線切斷之剖面之剖面圖。
圖32係表示形成一般之元件分離區域之步驟之剖面圖。
圖33係接續於圖32之形成元件分離區域之步驟之剖面圖。
圖34係表示形成元件分離溝槽時由於異物而產生蝕刻殘留物之狀態之剖面圖。
圖35係接續於圖34之形成元件分離區域之步驟之剖面圖。
圖36係表示於形成有蝕刻殘留物之元件分離區域上中介薄層之閘極絕緣膜來形成電阻元件之例之剖面圖。
圖37係表示於形成有蝕刻殘留物之元件分離區域上中介厚層之閘極絕緣膜來形成電阻元件之例之剖面圖。
圖38係表示實施型態5之半導體裝置之製造步驟之剖面圖。
圖39係表示接續於圖38之半導體裝置之製造步驟之剖面圖。
圖40係表示接續於圖39之半導體裝置之製造步驟之剖面圖。
圖41係表示接續於圖40之半導體裝置之製造步驟之剖面圖。
圖42係表示接續於圖41之半導體裝置之製造步驟之剖面圖。
圖43係表示接續於圖42之半導體裝置之製造步驟之剖面圖。
圖44係表示接續於圖43之半導體裝置之製造步驟之剖面圖。
以下實施型態中，為便宜起見，於有其必要時，係分割為複數區段或實施型態來說明，但除特別明示之情況外，其等並非互無關係，一方係屬於另一方之一部分或全部之變形例、詳細、補充說明等關係。
而且，於以下實施型態中，提及要素之數字等(包含個數、數值、量、範圍等)之情況時，除了特別明示之情況，及原理上明顯限定於特定數之情況等外，並不限定於該特定數，特定數以上或以下均可。
進而，於以下實施型態中，其構成要素(亦包含要素步驟等)除了特別明示之情況，及原理上據判明顯必需者之情況等以外，無須贅言，當然未必為必需者。
同樣地，於以下實施型態中，提及構成要素等之形狀、位置關係等時，除了特別明示之情況，及原理上據判明顯否定之情況等以外，實質上係包含與該形狀等近似或類似者等。此時，關於上述數值及範圍，亦如上所述。
又，用以說明本實施型態之所有圖式中，對於同一構件原則上係附以同一標號，並省略其重複說明。此外，為了使圖式易於理解，即使為俯視圖，仍有附上影線之情況。
(實施型態1)
首先，說明有關本實施型態中之LCD驅動器用之半導體晶片。圖1係表示本實施型態中之半導體晶片CHP(半導體裝置)之結構的俯視圖。本實施型態中之半導體晶片CHP為LCD驅動器。於圖1，半導體晶片CHP係具有形成為例如細長之長方形狀的半導體基板1S，且於其主面上，形成有可驅動例如液晶顯示裝置之LCD驅動器。該LCD驅動器，係具有對於構成LCD之胞陣列(cell array)之各像素供給電壓，且控制液晶分子之方向之功 能，並具有閘極驅動電路C1、源極驅動電路C2、液晶驅動電路C3、圖形RAM(Random Access Memory：隨機存取記憶體)C4及周邊電路C5。
於半導體晶片CHP之外周附近，複數凸塊電極BMP沿著半導體晶片CHP之外周，於每特定間隔配置。該等複數凸塊電極BMP配置於配置有半導體晶片CHP之元件或布線之有效區域上。於複數凸塊電極BMP中，存在有積體電路之結構上必要之積體電路用之凸塊電極、或積體電路之結構上非必要之虛設凸塊電極。於半導體晶片CHP之1個長邊及2個短邊附近，凸塊電極BMP配置為格子交叉狀。該配置為格子交叉狀之複數凸塊電極BMP主要為閘極輸出信號用或源極輸出信號用之凸塊電極。於半導體晶片CHP之長邊中央呈格子交叉配置之凸塊電極BMP為源極輸出信號用之凸塊電極，於半導體晶片CHP之長邊之兩角附近及半導體晶片CHP之兩短邊呈格子交叉配置之凸塊電極BMP為閘極輸出信號用之凸塊電極。藉由採用該類格子交叉配置，可抑制半導體晶片CHP之尺寸增大，同時可配置數目需要許多之閘極輸出信號用之凸塊電極BMP或源極輸出信號用之凸塊電極BMP。亦即，可縮小晶片尺寸，同時增加凸塊電極之數目。
而且，於半導體晶片CHP之另一長邊附近，並非以格子交叉配置而以排列為一直線狀之方式配置有凸塊電極BMP。以排列為一直線狀之方式配置之凸塊電極BMP為數位輸入信號用或類比輸入信號用之凸塊電極。進一步於半導體晶片CHP之四角附近，形成有虛設凸塊電極。此外，於圖1係說明有關將閘極輸出信號用或源極輸出信號用之凸塊電極BMP予以格子交叉配置，將數位輸入信號用或類比輸入信號用之凸塊電極BMP配置為一直線狀之例。然而，亦可能為將閘極輸出信號用或源極輸出信號用之凸塊電極BMP配置為一直線狀，將數位輸入信號用或類比輸入信號 用之凸塊電極BMP予以格子交叉配置之結構。
半導體晶片CHP之外形尺寸例如為短邊方向長度1.0mm、長邊方向長度12.0mm，或為短邊方向長度1.0mm、長邊方向長度10.0mm。進一步而言，亦有例如短邊方向長度2.0mm、長邊方向長度20.0mm者。如此，使用於LCD驅動器之半導體晶片CHP係呈長方形之形狀。具體而言，短邊長度與長邊長度之比為1：8~1：12者甚多。進一步亦有長邊方向長度為5mm以上者。
於圖1所示而構成之LCD驅動器之半導體晶片CHP之內部，存在有使用於邏輯電路等之低耐壓MISFET及使用於液晶驅動電路等之高耐壓MISFET。例如於本申請說明書中，以5V~6V程度之驅動電壓動作之MISFET稱為低耐壓MISFET，以20V~30V程度之驅動電壓動作之MISFET稱為高耐壓MISFET。
圖2係存在於圖1所示之半導體晶片CHP之內部之MISFET之剖面圖。於圖2圖示有低耐壓MISFET及高耐壓MISFET。
首先，說明有關高耐壓MISFET之結構。於圖2，於高耐壓MISFET形成區域，於半導體基板1S上形成有元件分離區域2。亦即，在由元件分離區域2分離之活性區域，形成有高耐壓MISFET。在由複數元件分離區域2夾著之半導體基板1S內，形成有p型井4。該p型井4係為了高耐壓MISFET用所形成之井。進一步於高耐壓MISFET形成區域，在由複數元件分離區域2夾著之區域，形成有電場緩和用絕緣區域3。該電場緩和用絕緣區域3係例如與元件分離區域2為同樣結構，以STI(Shallow Trench Isolation：淺溝槽隔離)法形成。
於p型井4內，形成有1對高耐壓用低濃度雜質擴散區域(n型半導體區 域)6，各個高耐壓用低濃度雜質擴散區域係以內包電場緩和用絕緣區域3之方式形成。在位於1對高耐壓用低濃度雜質擴散區域6間之半導體基板1S之表面，形成有閘極絕緣膜8，於該閘極絕緣膜8上形成有閘極電極10b。閘極絕緣膜8係由例如氧化矽膜形成，閘極電極10b係由例如多晶矽膜與鈷矽化物膜之疊層膜形成。作為閘極電極10b，藉由於多晶矽膜上形成鈷矽化物膜，可謀求閘極電極10b之低電阻化。
閘極絕緣膜8係其端部擱置於電場緩和用絕緣區域3上而形成。總言之，於高耐壓MISFET形成區域，因元件分離區域2及電場緩和用絕緣區域3之佔有率變高之關係，元件分離區域2及電場緩和用絕緣區域3容易從半導體基板1S之表面突出。因此，閘極絕緣膜8之端部成為擱置於電場緩和用絕緣區域3之形狀。因此，形成於閘極絕緣膜8上之閘極電極10b亦以其端部隆起之方式形成。
接著，於閘極電極10b兩側之側壁形成有邊牆(sidewall)12，該邊牆12亦形成於電場緩和用絕緣區域3上。然後，於電場緩和用絕緣區域3之外側且高耐壓用低濃度雜質擴散區域6內，形成有高耐壓用高濃度雜質擴散區域(n型半導體區域)14。於該高耐壓用高濃度雜質擴散區域14之表面，形成有鈷矽化物膜15。如此，藉由1對高耐壓用低濃度雜質擴散區域6之1個、形成於該高耐壓用低濃度雜質擴散區域6之內部之高耐壓用高濃度雜質擴散區域14及鈷矽化物膜15，形成高耐壓MISFET之源極區域。同樣地藉由1對高耐壓用低濃度雜質擴散區域6之其他1個、形成於該高耐壓用低濃度雜質擴散區域6之內部之高耐壓用高濃度雜質擴散區域14及鈷矽化物膜15，形成高耐壓MISFET之汲極區域。
於本實施型態，由於在閘極電極10b之端部形成有電場緩和用絕緣區 域3，因此可緩和形成於閘極電極10b之端部下之電場。因此，可確保閘極電極10b與源極區域間或閘極電極10b與汲極區域間之耐壓。亦即，於高耐壓MISFET構成如藉由形成電場緩和用絕緣區域3，即使驅動電壓成為20V~30V，仍可確保耐壓。
本實施型態中之高耐壓MISFET係如上述構成，於以下說明有關本實施型態之低耐壓MISFET之結構。
於圖2，低耐壓MISFET形成區域中，在半導體基板1S上係形成有元件分離區域2。亦即，在元件分離區域2加以分離之活性區域，係形成有低耐壓MISFET。在複數元件分離區域2所挾夾之半導體基板1S內，係形成有p型井4。且，於p型井4內，係形成有低耐壓MISFET用之井，即p型井5。再者，低耐壓MISFET形成區域中，並未形成有電場緩和用絕緣區域3。
於p型井5上形成有閘極絕緣膜7，而該閘極絕緣膜7上係形成有閘極電極10a。閘極絕緣膜7係例如由氧化矽膜所形成，閘極電極10a係例如由多晶矽膜與鈷矽化物膜之疊層膜所形成。作為閘極電極10a，可藉由於多晶矽膜上形成鈷矽化物膜，而謀求閘極電極10a之低電阻化。低耐壓MISFET中，由於驅動電壓比高耐壓MISFET低，因此低耐壓MISFET之閘極絕緣膜7之膜厚，係比高耐壓MISFET之閘極絕緣膜8之膜厚薄。
於閘極電極10a兩側之側壁形成有邊牆12，於該邊牆12正下方之p型井5內，係形成有一對低耐壓用低濃度雜質擴散區域(n型半導體區域)11。且，於一對低耐壓用低濃度雜質擴散區域11之外側，形成有低耐壓用高濃度雜質擴散區域(n型半導體區域)13。於該低耐壓用高濃度雜質擴散區域13之表面，係形成有鈷矽化物膜15。如此，藉由1個低耐壓用低濃度雜質 擴散區域11、形成於該低耐壓用低濃度雜質擴散區域11之外側之低耐壓用高濃度雜質擴散區域13、及形成於低耐壓用高濃度雜質擴散區域13之表面之鈷矽化物膜15，來形成低耐壓MISFET之源極區域。同樣地，藉由其他1個低耐壓用低濃度雜質擴散區域11、形成於該低耐壓用低濃度雜質擴散區域11之外側之低耐壓用高濃度雜質擴散區域13、及形成於低耐壓用高濃度雜質擴散區域13之表面上的鈷矽化物膜15，而形成低耐壓MISFET之汲極區域。如以上構成低耐壓MISFET。
接著，說明關於形成於高耐壓MISFET上及低耐壓MISFET上之布線構造。於本實施型態，形成於高耐壓MISFET上之布線構造具有1個特徵。首先，說明有關本實施型態之特徵之高耐壓MISFET上之布線構造。
如圖2所示，於高耐壓MISFET上形成有第一層層間絕緣膜。具體而言，第一層層間絕緣膜係由氮化矽膜16與氧化矽膜17之疊層膜形成。然後，於氮化矽膜16及氧化矽膜17所組成之第一層層間絕緣膜形成有：貫通該層間絕緣膜並到達高耐壓MISFET之源極區域之插塞(第一插塞)PLG1；及貫通該層間絕緣膜並到達高耐壓MISFET之汲極區域之插塞(第二插塞)PLG1。然後，於形成有插塞PLG1之第一層層間絕緣膜上，形成有布線(源極布線、汲極布線)HL1。此外，於第一層層間絕緣膜上形成有布線HL1，進一步於包含該布線HL1之第一層層間絕緣膜上，形成有第二層層間絕緣膜或第三層層間絕緣膜，於各個層間絕緣膜上形成有布線。亦即，於高耐壓MISFET上形成有多層布線，但於圖2僅圖示本發明之特徵之第一層布線HL1。
本實施型態之特徵之一係在於，於第一層層間絕緣膜上，形成作為源極布線或汲極布線之布線HL1，且以布線HL1與高耐壓MISFET之閘極 電極10b在俯視時不重疊之方式，配置布線HL1之點。
於以往之LCD驅動器，於高耐壓MISFET形成區域，於第一層層間絕緣膜上不形成布線，於第二層層間絕緣膜上首次形成布線。此係從確保高耐壓MISFET之閘極電極與源極布線之耐壓或高耐壓MISFET之閘極電極與汲極布線之耐壓之觀點實施。該情況下，藉由貫通第一層層間絕緣膜與第二層層間絕緣膜之2種層間絕緣膜之插塞，來連接源極布線與高耐壓MISFET之源極區域或汲極布線與高耐壓MISFET之汲極區域。因此，雖憂慮在貫通第一層層間絕緣膜與第二層層間絕緣膜之插塞，電阻會變高，但由於以往較為確保插塞之直徑(例如0.24μm)，因此插塞之電阻並未作為問題而凸顯。
然而，由於LCD驅動器之小型化，插塞之直徑大幅縮小。例如0.24μm之插塞徑被縮小化至0.14μm之插塞徑。該情況下，於一次貫通第一層層間絕緣膜與第二層層間絕緣膜之插塞，高寬比變大，插塞之高電阻化係作為問題而凸顯。
因此，一同進行插塞徑縮小，以及於第一層層間絕緣膜上，形成作為源極布線或汲極布線之布線HL1。藉此，即使縮小插塞徑，由於在第一層層間絕緣膜上形成有布線HL1，因此可縮小插塞PLG1之高寬比，抑制插塞PLG1之高電阻化。總言之，不形成一次貫通第一層層間絕緣膜與第二層層間絕緣膜之插塞，藉由使布線HL1介在第一層層間絕緣膜上，可形成僅貫通第一層層間絕緣膜之插塞PLG1。然後，為了縮小插塞PLG1之高寬比，實施第一層層間絕緣膜之薄膜化。進一步加寬形成於第一層層間絕緣膜上之布線HL1之布線寬，以複數排插塞連接形成於第一層層間絕緣膜上之布線HL1與形成於第二層層間絕緣膜上之布線而構成，來實施插塞及 布線之低電阻化。亦即，由於高耐壓MISFET之閘極電極10b之閘極長(閘極寬)較大，為2μm~3μm程度，因此以與高耐壓MISFET之閘極電極10b在俯視時具有重疊之方式，於第一層層間絕緣膜上形成布線HL1。
然而，以與高耐壓MISFET之閘極電極10b在俯視時具有重疊之方式，於第一層層間絕緣膜上形成布線HL1之情況時，於高耐壓MISFET之閘極電極10b與構成源極布線或汲極布線之布線HL1間，會發生耐壓不良。作為產生該耐壓不良之原因，除了將第一層層間絕緣膜之膜厚予以薄膜化以外，可舉出於高耐壓MISFET，如上述，閘極電極10b擱置於從半導體基板1S突出之電場緩和用絕緣區域3，進而閘極絕緣膜8之膜厚變厚。藉此，據判在俯視時具有重疊之布線HL1與高耐壓MISFET之閘極電極之距離接近而引起耐壓不良。進一步據判於高耐壓MISFET，驅動電壓較高而為20V~30V亦為原因之一。
因此，本實施型態係於第一層層間絕緣膜上，形成作為源極布線或汲極布線之布線HL1，且以布線HL1與高耐壓MISFET之閘極電極10b在俯視時不重疊之方式配置布線HL1。藉此，首先即使將作為LCD驅動器之半導體晶片予以小型化，仍可縮小連接高耐壓MISFET之源極區域或汲極區域與布線HL1之插塞PLG1之高寬比。總言之，由於在第一層層間絕緣膜上形成布線HL1，因此不形成一次貫通第一層層間絕緣膜與第二層層間絕緣膜之插塞，可形成僅貫通第一層層間絕緣膜之插塞PLG1。因此，即使縮小插塞PLG1之直徑，仍可抑制插塞PLG1之高寬比變大。
進一步而言，如圖2所示，形成於第一層層間絕緣膜上之布線HL1係配置為，與高耐壓MISFET之閘極電極10b不具有俯視重疊。藉此，由於在高耐壓MISFET之閘極電極10b之正上方未形成布線HL1，因此即使將 第一層層間絕緣膜予以薄膜化，仍可拉開布線HL1與閘極電極10b之距離。因此，可確保高耐壓MISFET之閘極電極10b與作為源極布線或汲極布線之布線HL1之耐壓。亦即，若根據本實施型態，可抑制半導體裝置之小型化所造成之插塞之高電阻化，且可獲得能改善高耐壓MISFET之閘極電極與布線間之耐壓不良之顯著效果。
例如高耐壓MISFET係呈由於第一層層間絕緣膜之薄膜化或閘極絕緣膜之厚膜化、電場緩和用絕緣區域之存在或驅動電壓之高電壓化，容易引起形成於第一層層間絕緣膜之布線(源極布線或汲極布線)HL1與閘極電極10b間之耐壓不良之構造。然而，藉由配置為形成於第一層層間絕緣膜之布線HL1與閘極電極10b在俯視時不重疊，可一面於第一層層間絕緣膜形成布線HL1，且一面拉開布線HL1與閘極電極10b之距離。因此，即使將LCD驅動器予以小型化，仍可抑制插塞之高電阻化，且可獲得能改善高耐壓MISFET之閘極電極與布線間之耐壓不良之顯著效果。
而且，藉由將形成於第一層層間絕緣膜之布線HL1與閘極電極10b配置為在俯視時不重疊，亦可獲得以下所示之效果。亦即，由於配置有布線HL1之第一層層間絕緣膜薄膜化，因此接近布線HL1、高耐壓MISFET之閘極絕緣膜與半導體基板1S之界面即通道區域。於配置為布線HL1與閘極電極10b在俯視時重疊之情況時，布線HL1係與高耐壓MISFET之通道區域在俯視時重疊。此時，若於布線HL1施加高電壓，則由於第一層層間絕緣膜薄膜化，因此唯恐布線HL1作為閘極電極發揮功能。總言之，布線HL1具有與通道區域在俯視時重疊之區域，且若布線HL1與通道區域之距離變近，藉由施加於布線HL1之電壓，與布線HL1在俯視時重疊之通道區域會反轉。亦即，通道區域全體中與布線HL1在俯視時重疊之區域成為反 轉狀態。因此，即使於高耐壓MISFET關閉時，布線HL1與通道區域中在俯視時重疊之區域反轉，實質上未反轉之通道區域之距離變窄。如此一來，發生源極區域與汲極區域間之耐壓降低之問題。
然而，於本實施型態，將布線HL1配置為與閘極電極10b在俯視時不重疊。因此，布線HL1係配置為亦與形成於閘極電極10b正下方之通道區域，在俯視時不重疊。因此，可抑制布線HL1作為閘極電極發揮功能。總言之，若根據本實施型態，可防止布線HL1所造成之寄生MISFET發生，可獲得能抑制源極區域與汲極區域間之耐壓降低之效果。
圖3係從上部觀看圖2所示之高耐壓MISFET形成區域之俯視圖。於圖3以A-A線切斷之剖面係對應於圖2之高耐壓MISFET形成區域。如圖3所示，於閘極電極10b之兩側，形成有作為源極區域或汲極區域之高耐壓用高濃度雜質擴散區域14，於高耐壓用高濃度雜質擴散區域14與閘極電極10b間形成有電場緩和用絕緣區域3。於如此構成之高耐壓MISFET上，中介第一層層間絕緣膜(未圖示)來形成布線。具體而言，於作為源極區域或汲極區域之高耐壓用高濃度雜質擴散區域14上，中介插塞(第一插塞或第二插塞)PLG1來形成布線HL1。如觀看圖3可知，該布線HL1係配置為與閘極電極10b不具有俯視重疊，閘極電極10b與布線HL1之距離分開。因此，可知確保閘極電極10b與布線HL1間之耐壓。
另一方面，於閘極電極10b，經由插塞(第三插塞)PLG1而連接有閘極布線GL。該閘極布線GL係由與構成源極布線或汲極布線之布線HL1同層之布線形成。亦即，閘極布線GL形成於第一層層間絕緣膜上。如圖3所示，該閘極布線GL係配置為與閘極電極10b具有在俯視時重疊之區域。總言之，閘極布線GL係與閘極電極10b經由插塞(第三插塞)PLG1電性連 接，不會產生閘極電極10b與閘極布線GL間之耐壓之問題。如此，於本實施型態，其目的為確保形成於第一層層間絕緣膜之布線與閘極電極10b之耐壓。然後，與閘極電極10b之耐壓構成問題者，係形成於第一層層間絕緣膜之布線中，與高耐壓MISFET之源極區域電性連接之源極布線或與高耐壓MISFET之汲極區域電性連接之汲極布線等。總言之，特徵點在於配置為閘極電極10b與作為源極布線或汲極布線之布線HL1在俯視時不重疊，與閘極電極10b電性連接之閘極布線GL與閘極電極10b在俯視時重疊亦可。
於此，本實施型態之特徵在於配置為，形成於第一層層間絕緣膜之布線HL1與高耐壓MISFET之閘極電極10b在俯視時不重疊。此時，形成於第一層層間絕緣膜之布線HL1換言之可稱為最下層布線。然而，於第一層層間絕緣膜不形成布線，於第二層層間絕緣膜形成布線之情況，該形成於第二層層間絕緣膜之布線亦可稱為最下層布線。進一步而言，即使是第二層層間絕緣膜，由於在第一層層間絕緣膜上未形成布線，因此亦可合併第一層層間絕緣膜及第二層層間絕緣膜而稱為1個層間絕緣膜。因此，為了特定本實施型態中作為對象之布線HL1，需要某種定義。
說明有關該定義。本實施型態係由於將第一層層間絕緣膜予以薄膜化而產生問題，由於將該第一層層間絕緣膜予以薄膜化，形成於第一層層間絕緣膜之布線HL1與閘極電極10b之耐壓成為問題。因此，將形成於第一層層間絕緣膜之布線HL1定義如下。
如圖2所示，若從半導體基板1S與閘極絕緣膜8之界面至閘極電極10b之上部之距離設為a，從閘極電極10b之上部至形成有布線HL1之層間絕緣膜之上部之距離設為b，則將a>b之布線HL1定義為本實施型態中作為對象 之布線。總言之，前提為布線HL1與閘極電極10b間之耐壓不良構成問題，著眼於第一層層間絕緣膜被薄膜化之點，及高耐壓MISFET之閘極絕緣膜8厚，且閘極電極10b擱置於電場緩和用絕緣區域3之點。藉此，可明確定義與閘極電極10b間，耐壓不良成為問題者為配置於a>b之位置之布線HL1。
具體而言，於高耐壓MISFET，以數值例來說明a>b之關係成立。首先，層間絕緣膜中，氮化矽膜16之膜厚約50nm，氧化矽膜17之膜厚約500nm。然後，高耐壓MISFET之閘極絕緣膜8之膜厚約80nm，閘極電極10b之膜厚約250nm。因此，從半導體基板1S與閘極絕緣膜8之界面至閘極電極10b之上部之距離a約為330nm(80nm+250nm)。另一方面，從閘極電極10b之上部至形成有布線HL1之層間絕緣膜之上部之距離b約為220nm(550nm-330nm)。因此，可知a>b之關係成立。進一步而言，由於電場緩和用絕緣區域3係從半導體基板1S突出約10nm~20nm，因此進一步可知符合a>b之關係。如此，於本實施型態，閘極電極10b與布線HL1間之耐壓雖構成問題，但該耐壓構成問題者係明確化，其係布線HL1與高耐壓MISFET之位置關係成為a>b之布線。因此，於圖2雖未圖示，但關於形成於第二層以上之層間絕緣膜上之布線，由於a>b之關係不成立，因此非本實施型態之對象。亦即，關於形成於第二層以上之層間絕緣膜上之布線，由於與高耐壓MISFET之閘極電極10b之距離充分分開，因此耐壓不良不會構成問題。因此，關於形成於第二層以上之層間絕緣膜上之布線(源極布線或汲極布線)，即使配置為與閘極電極10b在俯視時重疊，亦不構成問題。藉由將形成於第二層以上之層間絕緣膜上之布線，配置為與閘極電極10b在俯視時重疊，可效率良好地配置布線。特別是於高耐壓 MISFET，由於閘極電極10b之閘極長廣至2μm~3μm，因此將形成於第二層以上之層間絕緣膜上之布線，配置為與閘極電極10b在俯視時重疊甚為有用。
接著，說明有關低耐壓MISFET之布線構造。如圖2所示，於低耐壓MISFET上形成有第一層層間絕緣膜。具體而言，第一層層間絕緣膜係由氮化矽膜16及氧化矽膜17之疊層膜形成。然後，於氮化矽膜16及氧化矽膜17所組成之第一層層間絕緣膜，形成貫通該層間絕緣膜並到達低耐壓MISFET之源極區域之插塞PLG1、及貫通該層間絕緣膜並到達低耐壓MISFET之汲極區域之插塞PLG1。然後，於形成有插塞PLG1之第一層層間絕緣膜上，形成有布線(源極布線、汲極布線)LL1。此外，於第一層層間絕緣膜上雖形成有布線LL1，但進一步於包含該布線LL1之第一層層間絕緣膜上，形成有第二層層間絕緣膜或第三層層間絕緣膜，於各個層間絕緣膜上形成有布線。亦即，於低耐壓MISFET上形成有多層布線，但於圖2僅圖示第一層之布線LL1。
於此，低耐壓MISFET係與高耐壓MISFET不同，第一層之布線LL1係配置為與低耐壓MISFET之閘極電極10a在俯視時具有重疊。亦即，於低耐壓MISFET，第一層之布線LL1與閘極電極10a間之耐壓係與高耐壓MISFET不同，不會構成問題。
作為其理由可舉出，於低耐壓MISFET首先由於閘極絕緣膜7之膜厚較薄及未形成電場緩和用絕緣區域3，因此閘極電極10a未擱置於該電場緩和用絕緣區域3。進一步而言，有低耐壓MISFET之驅動電極為5V~6V程度，比驅動電壓為20V~30V之高耐壓MISFET容易確保耐壓之點。因此，形成於第一層層間絕緣膜上之布線(源極布線或汲極布線)LL1與閘極 電極10a具有俯視重疊亦可。藉此，由於低耐壓MISFET之閘極電極10a之閘極長約160nm，因此可有效地活用該閘極電極10a上之空間。
進一步而言，作為於低耐壓MISFET可確保耐壓之要因，若從半導體基板1S與閘極絕緣膜7之界面至閘極電極10a之上部之距離設為c，從閘極電極10a之上部至形成有布線LL1之層間絕緣膜之上部之距離設為d，則可舉出c<d。亦即，於高耐壓MISFET成立之關係(a>b)在低耐壓MISFET不成立，可確保閘極電極10a與布線LL1之距離，結果於低耐壓MISFET，閘極電極10a與布線LL1之耐壓不良不會構成問題。
具體而言，以數值例來說明。例如層間絕緣膜中，氮化矽膜16之膜厚約50nm，氧化矽膜17之膜厚約500nm。然後，低耐壓MISFET之閘極絕緣膜7之膜厚約13nm，閘極電極10a之膜厚約250nm。因此，從半導體基板1S與閘極絕緣膜7之界面至閘極電極10a之上部之距離c約為263nm(13nm+250nm)。另一方面，從閘極電極10a之上部至形成有布線LL1之層間絕緣膜之上部之距離d約為287nm(550nm-263nm)。因此，可知c<d之關係成立。亦即，低耐壓MISFET係與高耐壓MISFET不同，由於從閘極電極10a之上部至布線LL1之距離d比從閘極絕緣膜7之下部至閘極電極10a之上部之距離c大，且驅動電壓低，因此即使閘極電極10a與布線LL1具有在俯視時重疊之區域，仍不會產生耐壓不良。
如以上，本實施型態之特徵在於，於高耐壓MISFET形成區域，於第一層層間絕緣膜上形成作為源極布線或汲極布線之布線HL1，且以布線HL1與高耐壓MISFET之閘極電極10b在俯視時不重疊之方式，配置布線HL1。藉此，，可抑制LCD驅動器之小型化所造成之插塞之高電阻化，且可獲得改善高耐壓MISFET之閘極電極與布線間之耐壓不良之顯著效果。
本實施型態之LCD驅動器(半導體裝置)係如上述構成，於以下，參考圖式來說明有關其製造方法。
首先，準備導入有硼(B)等p型雜質之矽單結晶所組成之半導體基板1S。此時，半導體基板1S成為約略呈圓盤形狀之半導體晶圓之狀態。然後，如圖4所示，形成分離半導體基板1S之低耐壓MISFET形成區域與高耐壓MISFET形成區域之元件分離區域2。元件分離區域2係用以使元件不會互相干擾而設置。該元件分離區域2可利用例如LOCOS(local Oxidation of silicon：矽局部氧化)法或STI(shallow trench isolation：淺溝槽隔離)法來形成。例如於STI法，如以下形成元件分離區域2。亦即，於半導體基板1S，使用光微影技術及蝕刻技術來形成元件分離溝槽。然後，以填埋元件分離溝槽之方式，於半導體基板1S上形成氧化矽膜，其後藉由化學機械研磨法(CMP；chemical mechanical polishing)，去除形成於半導體基板1S上之不要之氧化矽膜。藉此，可僅於元件分離溝槽內，形成埋入有氧化矽膜之元件分離區域2。
於本實施型態，於形成元件分離區域2之步驟亦形成電場緩和用絕緣區域3。該電場緩和用絕緣區域3係以與元件分離區域2同樣之方法形成，例如使用STI法或選擇氧化法(LOCOS法)形成。該電場緩和用絕緣區域3形成於高耐壓MISFET形成區域。特別是於高耐壓MISFET形成區域，由於形成電場緩和用絕緣區域3，因此元件分離區域2及電場緩和用絕緣區域3之佔有率變大。因此，例如若以STI法形成元件分離區域2及電場緩和用絕緣區域3，則於高耐壓MISFET形成區域，元件分離區域2及電場緩和用絕緣區域3容易從半導體基板1S之表面突出。總言之，元件分離區域2及電場緩和用絕緣區域3係構成如從半導體基板1S之表面，突出例如10 nm~20nm。如後述，於高耐壓MISFET，由於閘極電極之端部形成於電場緩和用絕緣區域3上，因此以閘極電極之端部擱置於突出之電場緩和用絕緣區域3之方式形成。特別於LOCOS法(選擇氧化法)，由於選擇氧化膜係以從半導體基板1S之表面隆起之方式形成，因此閘極電極之擱置量亦變大。
接著，如圖5所示，在由元件分離區域2分離之活性區域導入雜質，形成p型井4。p型井4係藉由離子植入法，將例如硼等p型雜質導入於半導體基板1S而形成。該p型井4雖為高耐壓MISFET用之井，但形成於高耐壓MISFET形成區域及低耐壓MISFET形成區域。然後，於p型井4之表面區域形成通道形成用之半導體區域(未圖示)。該通道形成用之半導體區域係用以調整形成通道之臨限值電壓而形成。此外，於本實施型態，雖以同一步驟形成高耐壓MISFET形成區域及低耐壓MISFET形成區域之p型井4，但以個別之步驟形成亦可。該情況下，可分別以最佳條件，來形成導入於高耐壓MISFET形成區域之雜質濃度及導入於低耐壓MISFET形成區域之雜質濃度。
接著，如圖6所示，於低耐壓MISFET形成區域形成p型井5。p型井5係藉由離子植入法，將例如硼等p型雜質導入於半導體基板1S而形成。該p型井5為低耐壓MISFET用之井。其後，於高耐壓MISFET形成區域形成1對高耐壓用低濃度雜質擴散區域6。該高耐壓用低濃度雜質擴散區域6為n型半導體區域，藉由以離子植入法，將磷(P)或砷(As)等n型雜質導入於半導體基板1S而形成。高耐壓用低濃度雜質擴散區域6係以內包電場緩和用絕緣區域3之方式形成。
接下來，如圖7所示，於半導體基板1S上形成閘極絕緣膜。此時，於 低耐壓MISFET形成區域形成薄層之閘極絕緣膜7，於高耐壓MISFET形成區域形成厚層之閘極絕緣膜8。例如形成於低耐壓MISFET形成區域之閘極絕緣膜7之膜厚約13nm程度，形成於高耐壓MISFET形成區域之閘極絕緣膜8之膜厚約80nm程度。為了形成如此依區域而不同之膜厚之閘極絕緣膜，例如於半導體基板1S上形成厚層之閘極絕緣膜8後，以抗蝕劑膜將高耐壓MISFET形成區域予以遮罩。然後，藉由以該抗蝕劑膜作為掩模之蝕刻，來減少露出之低耐壓MISFET形成區域之閘極絕緣膜8之膜厚，可形成薄層之閘極絕緣膜7。而且，最初於半導體基板1S全體形成薄層之閘極絕緣膜7，於低耐壓MISFET形成區域形成抗蝕劑膜。然後，藉由於露出之高耐壓MISFET形成區域形成厚層之閘極絕緣膜8，可於低耐壓MISFET形成區域形成薄層之閘極絕緣膜7，於高耐壓MISFET形成區域形成厚層之閘極絕緣膜8。形成於高耐壓MISFET形成區域之閘極絕緣膜8之端部係以擱置於電場緩和用絕緣區域3之方式形成。
閘極絕緣膜7，8係由例如氧化矽膜形成，可使用例如熱氧化法形成。但閘極絕緣膜7，8不限定於氧化矽膜，可予以各種變更，例如閘極絕緣膜7，8為氮氧化矽膜(SiON)亦可。亦即，作為使氮偏析於閘極絕緣膜7，8與半導體基板1S之界面之構造亦可。氮氧化矽膜係相較於氧化矽膜，抑制膜中之界面態之發生或減低電子陷阱之效果甚高。因此，可提升閘極絕緣膜7，8之熱載體耐受性，使絕緣耐受性提升。而且，氮氧化矽膜係相較於氧化矽膜，雜質難以貫通。因此，藉由於閘極絕緣膜7，8使用氮氧化矽膜，可抑制起因於閘極電極中之雜質往半導體基板1S側擴散之臨限值電壓之變動。氮氧化矽膜之形成係例如於含NO、NO2或NH3該類氮之氣氛中，將半導體基板1S予以熱處理即可。而且，於半導體基板1S之表 面，形成由氧化矽膜所組成之閘極絕緣膜7，8後，於含氮之氣氛中，將半導體基板1S予以熱處理，使氮偏析於閘極絕緣膜7，8與半導體基板1S之界面，藉此亦可獲得同樣效果。
而且，閘極絕緣膜7，8亦可由例如介電率高於氧化矽膜之高介電率膜來形成。以往，從絕緣耐受性高、矽-氧化矽界面之電性‧物性安定性等良好之觀點考量，作為閘極絕緣膜7，8係使用氧化矽膜。然而，伴隨於元件之微細化，關於閘極絕緣膜7，8之膜厚亦要求極薄化。若將如此極薄化之氧化矽膜作為閘極絕緣膜7，8使用，則會發生所謂通道電流，其係流於MISFET之通道之電子，將藉由氧化矽膜所形成之障壁作為通道而流至閘極電極。
因此，藉由使用介電率高於氧化矽膜之材料，來使用電容相同仍可增加物理膜厚之高介電體膜。若藉由高介電體膜，由於即使電容相同仍可增加物理膜厚，因此可減低漏洩電流。
例如作為高介電體膜係使用鉿氧化物之一之氧化鉿膜(HfO2膜)，但取代氧化鉿膜亦可使用如鉿鋁氧化膜、HfON膜(氮氧化鉿膜)、HfSiO膜(鉿矽化物膜)、HfSiON膜(氮氧矽鉿膜)、HfAlO膜之其他鉿系絕緣膜。進一步而言，於該等鉿系絕緣膜，亦可使用導入有氧化鉭、氧化鈮、氧化鈦、氧化鋯、氧化鑭、氧化釔等氧化物之鉿系絕緣膜。鉿系絕緣膜係與氧化鉿膜相同，由於介電率高於氧化矽膜或氮氧化矽膜，因此可獲得與使用氧化鉿膜之情況相同之效果。
接下來，如圖8所示，於閘極絕緣膜7，8上形成多晶矽膜。多晶矽膜9可使用例如CVD法來形成。然後，使用光微影技術及離子植入法，於多晶矽膜9導入磷或砷等n型雜質。
接著，藉由以經圖案化之抗蝕劑膜作為掩模之蝕刻，來加工多晶矽膜9，於低耐壓MISFET形成區域形成閘極電極10a，於高耐壓MISFET形成區域形成閘極電極10b。閘極電極10a之閘極長約為例如160nm，閘極電極10b之閘極長約為例如2μm~3μm程度。形成於高耐壓MISFET形成區域之閘極電極10b之端部係中介閘極絕緣膜8來擱置於電場緩和用絕緣區域3而形成。
於此，於閘極電極10a，10b，在多晶矽膜9中導入有n型雜質。因此，由於可使閘極電極10a，10b之工作函數值成為矽之傳導帶附近(4.15eV)之值，因此可減低n通道型MISFET之低耐壓MISFET及高耐壓MISFET之臨限值電壓。
接下來，如圖9所示，藉由使用光微影技術及離子植入法，形成於低耐壓MISFET之閘極電極10a整合之淺層之低耐壓用低濃度雜質擴散區域11。淺層之低耐壓用低濃度雜質擴散區域11為n型半導體區域。
然後，如圖10所示，於半導體基板1S上形成氧化矽膜。氧化矽膜可使用例如CVD法來形成。然後，藉由將氧化矽膜予以各向異性蝕刻，可於閘極電極10a，10b之側壁形成邊牆(sidewall)12。邊牆12係由氧化矽膜之單層膜形成，但不限於此，例如形成由氮化矽膜及氧化矽膜之疊層膜所組成之邊牆12亦可。
接著，如圖11所示，藉由使用光微影技術及離子植入法，於低耐壓MISFET形成區域形成整合於邊牆12之深層之低耐壓用高濃度雜質擴散區域13。深層之低耐壓用高濃度雜質擴散區域13為n型半導體區域。藉由該深層之低耐壓用高濃度雜質擴散區域13及淺層之低耐壓用低濃度雜質擴散區域11，形成低耐壓MISFET之源極區域或汲極區域。如此，藉由以淺層 之低耐壓用低濃度雜質擴散區域11及深層之低耐壓用高濃度雜質擴散區域13來形成源極區域及汲極區域，可將源極區域及汲極區域製成LDD(Lightly Doped Drain：輕微摻雜汲極)構造。
藉由對於高耐壓MISFET形成區域，亦同時實施形成低耐壓用高濃度雜質擴散區域13之n型雜質之離子植入，亦形成高耐壓用高濃度雜質擴散區域14。該高耐壓用高濃度雜質擴散區域14亦為n型半導體區域，以成為電場緩和用絕緣區域3之外側並內包於高耐壓用低濃度雜質擴散區域6之方式形成。於高耐壓MISFET，亦藉由高耐壓用高濃度雜質擴散區域14及高耐壓用低濃度雜質擴散區域6來形成源極區域或汲極區域。
如此，於形成低耐壓用高濃度雜質擴散區域13及高耐壓用高濃度雜質擴散區域14後，進行1000℃程度之熱處理。藉此進行已導入之雜質之活性化。
其後，如圖12所示，於半導體基板1S上形成鈷膜。此時，以直接相接於閘極電極10a，10b之方式形成鈷膜。同樣地，鈷膜亦直接相接於深層之低耐壓用高濃度雜質擴散區域13及高耐壓用高濃度雜質擴散區域14。
鈷膜可例如使用濺鍍法來形成。然後，形成鈷膜後，施以熱處理，藉此使構成閘極電極10a，10b之多晶矽膜9與鈷膜反應，形成鈷矽化物膜15。藉此，閘極電極10a，10b成為多晶矽膜9與鈷矽化物膜15之疊層構造。鈷矽化物膜15係為了閘極電極10a，10b之低電阻化而形成。同樣地，藉由上述熱處理，於低耐壓用高濃度雜質擴散區域13及高耐壓用高濃度雜質擴散區域14之表面，矽與鈷膜亦反應，形成鈷矽化物膜15。因此，於低耐壓用高濃度雜質擴散區域13及高耐壓用高濃度雜質擴散區域 14，亦可謀求低電阻化。
然後，未反應之鈷膜係從半導體基板1S上去除。此外，本實施型態係構成如形成鈷矽化物膜15，但例如取代鈷矽化物膜15，形成鎳矽化物膜或鈦矽化物膜亦可。如此，可於半導體基板1S上，形成低耐壓MISFET及高耐壓MISFET。
接著，說明有關布線步驟。首先，如圖13所示，於半導體基板1S之主面上，形成作為層間絕緣膜之氮化矽膜16，於該氮化矽膜16上形成氧化矽膜17。藉此，第一層層間絕緣膜成為氮化矽膜16與氧化矽膜17之疊層膜。氮化矽膜16可使用例如CVD法來形成，氧化矽膜17可使用以例如TEOS(tetra ethyl ortho silicate：四乙基矽烷)作為原料之CVD法來形成。此時，氮化矽膜16之膜厚約50nm，氧化矽膜17之膜厚約1100nm。
其後，如圖14所示，使用例如CMP(Chemical Mechanical Polishing：化學機械研磨)法來將氧化矽膜17之表面予以平坦化。於該步驟，氧化矽膜17之膜厚減少，成為例如約550nm程度。如此，氧化矽膜17之膜厚被薄膜化。
接下來，如圖15所示，使用光微影技術及蝕刻技術，於氧化矽膜17形成接觸孔CNT1。接觸孔CNT1係貫通由氧化矽膜17及氮化矽膜16所組成之第一層層間絕緣膜，並到達半導體基板1S。具體而言，接觸孔CNT1形成於高耐壓MISFET形成區域及低耐壓MISFET形成區域。於高耐壓MISFET形成區域，形成到達源極區域(鈷矽化物膜15)之接觸孔(第一接觸孔)CNT1，並且形成到達汲極區域(鈷矽化物膜15)之接觸孔(第二接觸孔)CNT1。此外，於圖15雖未圖示，亦形成到達閘極電極10b之接觸孔。同樣地，於低耐壓MISFET形成區域，亦形成到達源極區域(鈷矽化物膜 15)之接觸孔CNT1，並且形成到達汲極區域(鈷矽化物膜15)之接觸孔CNT1。此外，雖未圖示，但亦形成到達閘極電極10a之接觸孔。
接著，如圖16所示，於包含接觸孔CNT1之底面及內壁之氧化矽膜17上，形成鈦/氮化鈦膜18a。鈦/氮化鈦膜18a係由鈦膜及氮化鈦膜之疊層膜構成，可藉由使用例如濺鍍法來形成。該鈦/氮化鈦膜18a具有所謂障壁性，其係防止例如於後續步驟填埋之膜材料之鎢往矽中擴散。其後，以填埋接觸孔CNT1之方式，於半導體基板1S之主面整面形成鎢膜18b。該鎢膜18b可使用例如CVD法來形成。
接著，如圖17所示，藉由例如CMP法來去除形成於氧化矽膜17上之不要之鈦/氮化鈦膜18a及鎢膜18b，僅於接觸孔CNT1內殘留鈦/氮化鈦膜18a及鎢膜18b，藉此可形成插塞PLG1。藉由此時之CMP研磨削切氧化矽膜17。具體而言，相對於CMP研磨前，氧化矽膜17之膜厚約550nm，CMP研磨後，氧化矽膜17之膜厚約500nm。
於高耐壓MISFET形成區域，形成與高耐壓MISFET之源極區域電性連接之插塞(第一插塞)PLG1或與高耐壓MISFET之汲極區域電性連接之插塞(第二插塞)PLG1。雖未圖示，但亦形成與閘極電極10b電性連接之插塞(第三插塞)。同樣地，於低耐壓MISFET形成區域，形成與低耐壓MISFET之源極區域電性連接之插塞PLG1或與低耐壓MISFET之汲極區域電性連接之插塞PLG1。此外，雖未圖示，但亦形成與閘極電極10a電性連接之插塞。
接著，如圖18所示，於氧化矽膜17及插塞PLG1上，依序形成鈦/氮化鈦膜19a、含有銅之鋁膜19b及鈦/氮化鈦膜19c。該等膜可藉由使用例如濺鍍法來形成。接下來，藉由使用光微影技術及蝕刻技術，進行該等膜之 圖案化，形成布線HL1及布線LL1。如此，可於第一層層間絕緣膜上形成布線HL1及布線LL1。
由於在第一層層間絕緣膜上形成布線HL1及布線LL1，因此可縮小與該布線HL1及布線LL1連接之插塞PLG1之高寬比。因此，即使縮小插塞PLG1之直徑來推展晶片區域之小型化，仍可抑制插塞PLG1之高電阻化。進一步於本實施型態，如以下配置經由插塞PLG1而連接於高耐壓MISFET之源極區域之布線(源極布線)HL1，及經由插塞PLG1而連接於高耐壓MISFET之汲極區域之布線(汲極布線)HL1。總言之，配置於第一層層間絕緣膜上之布線HL1與閘極電極10b配置為在俯視時不具有重疊。藉此，由於在高耐壓MISFET之閘極電極10b正上方未形成布線HL1，因此即使將第一層層間絕緣膜予以薄膜化，仍可拉開布線HL1與閘極電極10b之距離。因此，可確保高耐壓MISFET之閘極電極10b與作為源極布線或汲極布線之布線HL1之耐壓。亦即，若根據本實施型態，可抑制半導體裝置之小型化所造成之插塞之高電阻化，且可獲得改善高耐壓MISFET之閘極電極與布線間之耐壓不良之顯著效果。
此外，雖未圖示，但與閘極電極10b電性連接之閘極布線亦形成於第一層層間絕緣膜上。換言之，由於閘極布線亦與構成源極布線或汲極布線之布線HL1以同層形成。由於閘極布線與閘極電極10b電性連接，因此閘極布線與閘極電極10b間之耐壓不會構成問題。因此，閘極布線係配置為與閘極電極10b具有俯視重疊。
另一方面，於低耐壓MISFET形成區域，於第一層層間絕緣膜上形成有布線LL1。於低耐壓MISFET，由於布線LL1與閘極電極10a間之耐壓不構成問題，因此布線LL1係以與閘極電極10a在俯視時具有重疊之方式， 寬廣地形成布線寬。藉此，可有效地活用閘極電極10a上之空間，謀求布線LL1之低電阻化。
接著，如圖19所示，於形成有布線HL1及布線LL1之第一層層間絕緣膜上，形成第二層層間絕緣膜之氧化矽膜20。然後，與上述步驟相同，於氧化矽膜20形成插塞PLG2。該插塞PLG2係與布線HL1及布線LL1連接。然後，於形成有插塞PLG2之氧化矽膜20上，形成布線HL2及布線LL2。於此，由於布線HL1及布線HL2係以複數排之插塞PLG2連接，因此可減低布線電阻及插塞電阻。同樣地，由於布線LL1及布線LL2係以複數排之插塞PLG2連接，因此可減低布線電阻及插塞電阻。
於高耐壓MISFET形成區域，形成於第二層層間絕緣膜之氧化矽膜20上之布線HL2亦可配置為與閘極電極10b具有俯視重疊。此係由於配置於第二層層間絕緣膜上之布線HL2與閘極電極10b係比配置於第一層層間絕緣膜上之布線HL1與閘極電極10b之距離充分分開，因此布線HL2與閘極電極10b間之耐壓不會構成問題。因此，作為閘極長可有效地活用約有2μm~3μm之閘極電極10b上之空間，擴大布線HL2之布線寬，藉此可謀求布線HL2之低電阻化。而且，於第二層層間絕緣膜上，在與閘極電極10b在俯視時重疊之區域配置複數布線亦可。
進一步藉由於布線HL2及布線LL2之上層形成布線，以形成多層布線。然後，於多層布線之最上層形成凸塊電極。說明關於形成該凸塊電極之步驟。
圖20係表示形成於多層布線上之氧化矽膜21，於氧化矽膜21上形成墊PAD。雖省略氧化矽膜21之下層構造，但於氧化矽膜21之下層，形成有如圖19所示之低耐壓MISFET、高耐壓MISFET及多層布線。
如圖20所示，形成例如氧化矽膜21。氧化矽膜21可使用例如CVD法來形成。然後，於氧化矽膜21上，疊層鈦/氮化鈦膜、鋁膜及鈦/氮化鈦膜而形成。其後，使用光微影技術及蝕刻技術來將疊層膜予以圖案化。藉由該圖案化，可於氧化矽膜21上形成墊PAD。
接下來，如圖21所示，於形成有墊PAD之氧化矽膜21上，形成表面保護膜22。表面保護膜22係藉由例如氮化矽膜形成，可藉由例如CVD法來形成。接著，使用光微影技術及蝕刻技術，於表面保護膜22形成開口部。該開口部形成於墊PAD上，並露出墊PAD之表面。
接著，如圖22所示，於包含開口部內之表面保護膜22上，形成UBM(Under Bump Metal：凸塊下金屬)膜23。UBM膜23可使用例如濺鍍法來形成，藉由例如鈦膜、鎳膜、鈀膜、鈦‧鎢合金膜、氮化鈦膜或金膜等單層膜或疊層膜來形成。於此，UBM膜23除了發揮提升凸塊電極與墊PAD或表面保護膜22之黏著性之功能、或作為電極發揮功能以外，還具有障壁功能，其係抑制或防止於此後之步驟所形成之導體膜之金屬元素往多層布線側移動，或相反地構成多層布線之金屬元素往導體膜側移動。
接著，如圖23所示，於UBM膜23上塗布抗蝕劑膜RES後，藉由對於該抗蝕劑膜RES施以曝光‧顯影處理來進行圖案化。圖案化係以於凸塊電極形成區域不殘留抗蝕劑膜RES之方式進行。然後，如圖24所示，作為導體膜24係例如使用電鍍法來形成金膜。其後，如圖25所示，藉由去除經圖案化之抗蝕劑膜RES及覆蓋抗蝕劑膜RES之UBM膜23，來形成由導體膜24及UBM膜23所組成之凸塊電極BMP。
接著，藉由切割處於半導體晶圓狀態之半導體基板，可獲得經個片化之半導體晶片CHP。個片化所獲得之半導體晶片CHP係如圖1所示。其 後，於玻璃基板實裝藉由將半導體基板予以個片化所獲得之半導體晶片CHP。
接著，表示於實裝基板黏著並實裝LCD驅動器之半導體晶片CHP之狀況。圖26係表示於玻璃基板30a實裝半導體晶片CHP之情況(COG：Chip On Glass(覆晶玻璃))。如圖26所示，於玻璃基板30a搭載有玻璃基板30b，藉此形成LCD之顯示部。然後，於LCD之顯示部附近之玻璃基板30a上，搭載有LCD驅動器之半導體晶片CHP。於半導體晶片CHP形成有凸塊電極BMP，形成於凸塊電極BMP及玻璃基板30a上之端子係經由各向異性導電膜(Anisotropic Conductive Film)32連接。而且，玻璃基板30a與可撓性印刷基板(Flexible Printed Circuit：可撓性印刷電路)31亦藉由各向異性導電膜連接。如此，於搭載於玻璃基板30a上之半導體晶片CHP，輸出用之凸塊電極BMP電性連接於LCD之顯示部，輸入用之凸塊電極BMP連接於可撓性印刷基板31。
圖27係表示LCD之全體結構之圖。如圖27所示，於玻璃基板上形成有LCD之顯示部33，於該顯示部33顯示有圖像。於顯示部33附近之玻璃基板上，搭載有LCD驅動器之半導體晶片CHP。於半導體晶片CHP附近搭載有可撓性印刷基板31，於可撓性印刷基板31與LCD之顯示部33間，搭載有LCD驅動器之半導體晶片CHP。如此，可將半導體晶片CHP搭載於玻璃基板上。藉由經過以上步驟，可將LCD驅動器實裝於玻璃基板上以製造LCD。
(實施型態2)
前述實施型態1之特徵之一，如圖28所示，係於第一層層間絕緣膜(氧化矽膜17)上形成作為源極布線或汲極布線之布線HL1，且以布線HL1 與高耐壓MISFET之閘極電極10b在俯視時不重疊之方式配置布線HL1之點。於圖28，表示有高耐壓MISFET之閘極電極10b與布線HL1間在俯視時不重疊之距離e，於本實施型態2，說明關於該距離e之具體數值例。
圖28係表示高耐壓MISFET及低耐壓MISFET之剖面圖，且係與圖2相同之圖。惟，於圖28中，表示有高耐壓MISFET之閘極電極10b與布線HL1間在俯視時不重疊之距離e、及插塞PLG1之直徑z。
如圖28所示，高耐壓MISFET之閘極電極10b與布線HL1僅分開俯視之距離e，但該距離e必須考慮以光微影步驟所形成之圖案之尺寸誤差或圖案之對齊偏離來決定。此係由於例如即使設計上為了確保閘極電極10b與布線HL1之耐壓而設定有充分之距離e，但據判亦可能有由於閘極電極10b或布線HL1之加工之尺寸誤差、或者閘極電極10b與插塞PLG1之對齊偏離、或插塞PLG1與布線HL1之對齊偏離等，而使得閘極電極10b與布線HL1加工在俯視時為重疊之情況。該情況下，無法確保閘極電極10b與布線HL1間之耐壓。
因此，必須以即使產生上述光微影步驟中之圖案之尺寸誤差或圖案之對齊偏離，仍可確保閘極電極10b與布線HL1間在俯視時不重疊之距離e之方式，來設定距離e。
圖29係具體表示光微影步驟之圖案之尺寸誤差或圖案間之對齊偏離之圖。例如於圖29，可知以光微影步驟來形成閘極電極10b時，閘極電極10b之尺寸誤差(偏差)最大為40nm。進一步而言，插塞PLG1對於閘極電極10b之對齊偏離(重疊偏離、偏差)最大為40nm。同樣地，布線HL1之尺寸誤差最大為40nm，布線HL1對於插塞PLG1之重疊偏離最大為70nm。因此，該等尺寸誤差及重疊偏離全都往縮窄閘極電極10b與布線HL1間在 俯視時不重疊之距離e之方向作用之情況時，會成為最縮窄距離e之誤差。
總言之，距離e為190nm(40nm+40nm+40nm+70nm)以下之情況時，依光微影步驟之圖案之尺寸誤差及圖案間之重疊偏離之大小，會形成為閘極電極10b與布線HL1在俯視時具有重疊區域。其結果，產生無法確保閘極電極10b與布線HL1間之耐壓之事態。換言之，於距離e分開190nm以上之情況時，無論如何引起光微影步驟之圖案之尺寸誤差或圖案之重疊偏離，均可防止閘極電極10b與布線HL1具有在俯視時重疊之區域。由此，藉由將距離e取定190nm以上，即使產生光微影步驟之圖案之尺寸誤差或圖案間之重疊偏離，仍可確實地使閘極電極10b與布線HL1在俯視時不重疊。其結果，可確實提升閘極電極10b與布線HL1間之耐壓，可謀求半導體裝置之可靠性提升。
此外，於上述記載中，表示使閘極電極10b與布線HL1在俯視時不重疊之距離e，大於單純地加上光微影步驟之圖案之尺寸誤差或圖案間之重疊偏離之值(190nm)之例。其中，由於據判所有圖案之尺寸誤差或圖案間之重疊偏離均產生於縮窄距離e之方向之確率甚少，因此作為評估距離e之方法，亦可考慮取定2次方和之其他方法。亦即，以2次方和來評估光微影步驟之圖案之尺寸誤差或圖案間之重疊偏離。該情況下，距離e成為(40×40+40×40+40×40+70×70)=98nm，藉由使距離e分開98nm(約100nm)以上，可充分防止閘極電極10b與布線HL1在俯視時重疊。
(實施型態3)
前述實施型態1之特徵之一係在於配置為，形成於圖28所示之第一層層間絕緣膜(氧化矽膜17)之布線HL1與高耐壓MISFET之閘極電極10b在俯視時不重疊。總言之，於前述實施型態1著眼於由於將第一層層間絕緣膜 予以薄膜化所產生之問題，即著眼於由於將該第一層層間絕緣膜予以薄膜化，形成於第一層層間絕緣膜之布線HL1與閘極電極10b之耐壓會構成問題之點。此時，於前述實施型態1係定量地定義第一層層間絕緣膜被薄膜化。
具體而言，如圖28所示，若從半導體基板1S與閘極絕緣膜8之界面至閘極電極10b之上部之距離設為a，從閘極電極10b之上部至形成有布線HL1之層間絕緣膜之上部之距離設為b，則將a>b之布線HL1定義為前述實施型態1中作為對象之布線。總言之，前提為布線HL1與閘極電極10b間之耐壓不良構成問題，著眼於第一層層間絕緣膜被薄膜化之點，及高耐壓MISFET之閘極絕緣膜8厚，且閘極電極10b擱置於電場緩和用絕緣區域3之點。藉此，可明確定義與閘極電極10b間，耐壓不良成為問題者為配置於a>b之位置之布線HL1。
於本實施型態3係說明關於以其他條件來改述上述a>b之條件。首先，如上述，若從半導體基板1S與閘極絕緣膜8之界面至閘極電極10b之上部之距離設為a，從閘極電極10b之上部至形成有布線HL1之層間絕緣膜之上部之距離設為b，則本發明之前提條件為a>b之條件。於此，作為其他條件，可舉出插塞PLG1之直徑z與層間絕緣膜(氧化矽膜17+氮化矽膜16)之厚度f(未圖示)(f=a+b)之關係。亦即，插塞PLG1係貫通層間絕緣膜而形成，但從使插塞PLG1之填埋特性良好之觀點考量，高寬比須為特定值以下。於此，高寬比係指藉由層間絕緣膜之厚度f與插塞PLG1之直徑z，表示作f/z之量。該高寬比變大，對應於例如於厚層之層間絕緣膜形成直徑小之插塞PLG1，填埋特性惡化。總言之，從使插塞PLG1之填埋特性良好之觀點考量，須使高寬比為特定值以下。具體而言，例如該條件能以 f/z<5之條件來表示。總言之，若決定層間絕緣膜之厚度f及插塞PLG1之直徑z，以使高寬比f/z成為5以下，則可抑制插塞PLG1之填埋特性惡化。
於此，層間絕緣膜之厚度f=a+b，從該式會成為a=f-b。將此代入a>b，則成為f>2b。另一方面，從高寬比之關係式f/z<5，則成為f<5z。因此，從f<5z及f>2b之2個關係式，可獲得2b<5z。若針對b來解開該2b<5z，則成為b<2.5z。從以上可知，a>b之條件係利用層間絕緣膜之厚度f=a+b及高寬比之關係式f/z<5來置換為b<2.5z之條件。以文句來說明的話，可知若從閘極電極10b之上部至形成有布線HL1之層間絕緣膜之上部之距離設為b，插塞PLG1之直徑設為z，則b<2.5z之條件係置換為從閘極電極10b之上部至形成有布線HL1之層間絕緣膜之上部之距離b，小於插塞PLG1之直徑z之2.5倍之條件。總言之，本發明之特徵在本實施型態3，係於從閘極電極10b之上部至形成有布線HL1之層間絕緣膜之上部之距離b，小於插塞PLG1之直徑z之2.5倍之情況時，可將閘極電極10b與配線HL1配置為在俯視時不重疊。
此外，插塞PLG1之直徑雖設為z，於插塞PLG1之直徑遍及插塞PLG1之全體為同一時，不會構成問題，但實際上在層間絕緣膜(氧化矽膜17)之表面之直徑最大，隨著往插塞PLG1之底部前進，直徑變小而形成。該情況下，問題在於插塞PLG1之直徑z為何種深度之直徑，於本實施型態3係將插塞PLG1之底部之直徑稱為z。
(實施型態4)
於前述實施型態1係說明關於將本發明適用於高耐壓MISFET之情況，但於本實施型態4，說明關於將本發明適用於電阻元件之情況。亦即，於LCD驅動器，除了低耐壓MISFET或高耐壓MISFET以外，亦形成 構成電路之複數電阻元件。該電阻元件中，亦有與高耐壓MISFET同樣被施加高電壓者。因此，在與高耐壓MISFET同樣使用高電壓之電阻元件，耐壓係構成問題。
圖30係表示本實施型態4之電阻元件之俯視圖。於圖30，於半導體基板1S上形成有閘極絕緣膜8，於該閘極絕緣膜8上形成有作為電阻元件之多晶矽膜(導體膜)40。該作為電阻元件之多晶矽膜40係藉由插塞(第四插塞)42來與布線43連接。另一方面，亦形成未與電阻元件連接之布線44。
本實施型態4之特徵在於，將形成於作為電阻元件之多晶矽膜40上之布線43及布線44中被施加與多晶矽膜40不同電位之布線44，配置為與多晶矽膜40在俯視時不重疊。總言之，由於經由多晶矽膜40及插塞42而直接電性連接之布線43導通，因此與多晶矽膜40間不會產生耐壓問題。由此，如圖30所示，多晶矽膜40與布線43配置為在俯視時具有重疊。相對於此，未經由多晶矽膜40及插塞42直接電性連接且被施加與多晶矽膜40不同電位之布線44，係有與多晶矽膜40間產生高電位差之情況，該情況下，於多晶矽膜40與布線44間，耐壓會構成問題。因此，於未經由多晶矽膜40及插塞42直接電性連接之布線44，配置為與作為電阻元件之多晶矽膜40在俯視時不具有重疊。藉由如此地構成，即使於作為電阻元件之多晶矽膜40與布線44間施加有高電壓，仍可確保耐壓。
圖31係以圖30之B-B線切斷之剖面圖。於圖31，以鄰接於高耐壓MISFET形成區域之方式形成電阻元件形成區域。於以下，說明關於形成於電阻元件形成區域之電阻元件之結構。於圖31，於半導體基板1S上，形成有元件分離區域2，於該元件分離區域2上，形成與使用於高耐壓MISFET之閘極絕緣膜8相同膜厚之膜(稱為閘極絕緣膜8)。然後，於該閘 極絕緣膜8上形成有多晶矽膜40，多晶矽膜40係使用與構成高耐壓MISFET之閘極電極10b之多晶矽膜同一之膜來形成。該多晶矽膜40係作為電阻元件來發揮功能。於該多晶矽膜40之側壁，經過形成MISFET之邊牆12之步驟，來形成與邊牆12同等之邊牆41。進一步於多晶矽膜40之表面之一部分，形成鈷矽化物膜15。
然後，以覆蓋多晶矽膜40之方式形成層間絕緣膜。該層間絕緣膜係由氮化矽膜16及氧化矽膜17形成。於層間絕緣膜，形成貫通層間絕緣膜並到達形成於多晶矽膜40之表面之鈷矽化物膜15之插塞42，與該插塞42直接電性連接之布線43形成於層間絕緣膜上。由於圖31係表示以圖30之B-B線切斷之剖面圖，因此圖示有經由插塞42而與多晶矽膜40直接電性連接之布線43。此外，於圖30圖示本實施型態4之特徵，即布線44與多晶矽膜40在俯視時不具有重疊。
於此，電阻元件係使用形成高耐壓MISFET之步驟來形成。亦即，形成於元件分離區域2上之閘極絕緣膜8亦使用與高耐壓MISFET之閘極絕緣膜8同一之膜，且形成於閘極絕緣膜8上之多晶矽膜40亦使用與構成高耐壓MISFET之閘極電極10b之多晶矽膜同一之膜。因此，電阻元件之高度係成為與高耐壓MISFET之高度相同之高度。
另一方面，層間絕緣膜之厚度係於高耐壓MISFET形成區域及電阻元件形成區域相同，且從儘可能縮小於高耐壓MISFET之插塞PLG1之高寬比之觀點考量，進行層間絕緣膜之薄膜化。
由此，於高耐壓MISFET形成區域，若從半導體基板1S與閘極絕緣膜8之界面至閘極電極10b之上部之距離設為a，從閘極電極10b之上部至形成有布線HL1之層間絕緣膜之上部之距離設為b，則成為a>b之條件。
然後，多晶矽膜40(電阻元件)形成於閘極絕緣膜8上，且多晶矽膜40(電阻元件)係以與構成高耐壓MISFET之閘極電極10b之多晶矽膜同一膜形成。因此，於電阻元件形成區域，從半導體基板1S與閘極絕緣膜8之界面至多晶矽膜40之上部之距離亦與a相同，從多晶矽膜40之上部至形成有布線43或布線44(參考圖30)之層間絕緣膜之上部之距離亦與b相同。因此，於電阻元件形成區域，a>b之條件亦成立。
從以上，於電阻元件，介在於多晶矽膜40與布線44(於圖31未圖示)間之層間絕緣膜之膜厚變薄，與高耐壓MISFET相同，中介有層間絕緣膜之多晶矽膜40與布線44間之耐壓構成問題。因此，如圖30所示，於電阻元件，亦將形成於作為電阻元件之多晶矽膜40上之布線43及布線44中被施加與多晶矽膜40不同電位之布線44，配置為與多晶矽膜40在俯視時不重疊。藉由如此地構成，即使層間絕緣膜變薄，仍可確保多晶矽膜40與布線44間之耐壓。
於此，作為降低電阻元件之高度之方法，可考慮不於厚層之閘極絕緣膜8上形成構成電阻元件之多晶矽膜40，而於元件分離區域2上直接形成之情況，或於低耐壓MISFET之薄層之閘極絕緣膜上形成。該情況下，因構成電阻元件之多晶矽膜40之高度變低之部分，可增厚介在多晶矽膜40與布線44間之層間絕緣膜之厚度，因此據判可提升多晶矽膜40與布線44之耐壓。
然而，本實施型態4係根據以下所示之理由，在與高耐壓MISFET之閘極絕緣膜8同一之膜上，形成作為電阻元件之多晶矽膜40。參考圖式來說明關於該理由。圖32及圖33係表示形成一般之元件分離區域之步驟之剖面圖。例如圖32所示，藉由使用光微影技術及蝕刻技術，於半導體基板 1S形成元件分離溝槽2a。然後，如圖33所示，以於該元件分離溝槽2a埋入氧化矽膜之方式形成後，以化學機械研磨法(CMP：Chemical Mechanical Polishing)去除形成於半導體基板1S之表面之氧化矽膜。藉此，可僅於元件分離溝槽2a內殘留氧化矽膜，因此可於元件分離溝槽2a，形成僅埋入有氧化矽膜之元件分離區域2。圖32及圖33為正常之元件分離區域2之形成步驟。
然而，例如圖34所示，於半導體基板1S形成元件分離溝槽2a時，於半導體基板1S之蝕刻區域附著有異物45a。如此一來，該異物45a成為掩模，形成於異物下層之矽未被蝕刻而殘留。亦即，如圖34所示，於異物45a之下層形成蝕刻殘留物45。其後，如圖35所示，形成以氧化矽膜填埋元件分離溝槽2a之元件分離區域2之情況時，亦維持形成有蝕刻殘留物45。
因此，若於形成有蝕刻殘留物45之元件分離區域2上形成作為電阻元件之多晶矽膜40，則由於蝕刻殘留物45係由矽形成，因此發生多晶矽膜40及半導體基板1S經由蝕刻殘留物45而短路之不便。該不便係於元件分離區域2上直接形成有多晶矽膜40之情況下變得顯著，但如圖36所示，中介薄層之閘極絕緣膜7而形成有多晶矽膜40之情況時，由於對於多晶矽膜40施加有高電壓，因此亦容易發生短路不良。
由此，如圖37所示，於元件分離區域2上形成厚層之閘極絕緣膜8後，於該厚層之閘極絕緣膜8上形成多晶矽膜40。藉由於作為電阻元件之多晶矽膜40與元件分離區域2間形成厚層之閘極絕緣膜8，例如圖37所示，即使於元件分離區域2發生蝕刻殘留物45，仍可大幅減低多晶矽膜40及半導體基板1S經由蝕刻殘留物45而短路。
從以上理由，將構成電阻元件之多晶矽膜40，形成在與高耐壓MISFET之閘極絕緣膜8同一厚度之閘極絕緣膜8上。因此，多晶矽膜40(電阻元件)形成於閘極絕緣膜8上，且多晶矽膜40(電阻元件)係以與構成高耐壓MISFET之閘極電極10b之多晶矽膜同一膜來形成。因此，於電阻元件形成區域，從半導體基板1S與閘極絕緣膜8之界面至多晶矽膜40之上部之距離亦與a相同，從多晶矽膜40之上部至形成有布線43或布線44(參考圖30)之層間絕緣膜之上部之距離亦與b相同。因此，於電阻元件形成區域，a>b之條件亦成立。
然而，於本實施型態4，由於將形成於作為電阻元件之多晶矽膜40上之布線43及布線44中被施加與多晶矽膜40不同電位之布線44，配置為與多晶矽膜40在俯視時不重疊，因此即使層間絕緣膜變薄，仍發揮可確保多晶矽膜40與布線44間之耐壓之顯著效果。
(實施型態5)
於前述實施型態1中，係說明有關在形成低耐壓MISFET及高耐壓MISFET後，以覆蓋低耐壓MISFET及高耐壓MISFET之方式而形成層間絕緣膜，其後於層間絕緣膜上形成布線之步驟。於本實施型態5，係進一步詳細說明層間絕緣膜之形成步驟。
圖38係表示於半導體基板1S上形成有低耐壓MISFET、高耐壓MISFET及電阻元件之狀況之剖面圖。亦即，於圖38，除了低耐壓MISFET及高耐壓MISFET以外，亦形成有電阻元件。該電阻元件係利用形成高耐壓MISFET之步驟而形成。然後，如圖38所示，以覆蓋低耐壓MISFET、高耐壓MISFET及電阻元件之方式，形成氮化矽膜16。氮化矽膜16可使用例如CVD法來形成。
接下來，如圖39所示，於形成在半導體基板1S上之氮化矽膜16上，形成氧化矽膜50。該氧化矽膜50能以利用例如高密度電漿(high density plasma)之高密度電漿CVD法形成。高密度電漿係指利用高頻電場‧磁場，來將氣體予以高密度地化為電漿，高密度電漿CVD法係指使導入於處理室內之氣體化為高密度電漿，使高密度電漿進行化學反應，於半導體基板1S上堆積膜之方法。作為高密度電漿之發生方法，有例如誘導結合電漿(ICP：induction coupled plasma)或電子迴旋共鳴(ECR：electron cyclotron resonance)法等。
誘導結合電漿係於化學汽相成長法所使用之高密度電漿之一種，以經誘導結合之高頻線圈來激發導入於處理室內之氣體以使其發生之電漿。另一方面，電子迴旋共鳴為以下所示之現象。亦即，若電子於磁場中受到勞侖茲力，則會進行環繞與磁場呈垂直之平面內之迴旋運動。此時，若於電子之運動平面內，賦予環繞頻率一致之電場，則引起迴旋運動與電場之能量共鳴，電場能量會由電子吸收，對於電子供給甚大之能量。利用該現象，可將各種氣體化為高密度電漿。
如以上以高密度電漿CVD法所形成之氧化矽膜50係具有填埋特性良好之優點。因此，藉由於氮化矽膜16上，形成以高密度電漿CVD法所形成氧化矽膜50，即使於SRAM(Static Random Access Memory：靜態隨機存取記憶體)之記憶胞等微細化進展，閘極電極間之間隔變小之元件，仍可使氧化矽膜對於閘極電極間之填埋特性良好。總言之，於作為LCD驅動器之半導體裝置亦搭載有SRAM。該SRAM由於微細化進展，因此閘極電極間之距離變得非常窄。因此，以使用通常密度之電漿之CVD法，於該閘極電極間埋入氧化矽膜之情況時，無法充分地填埋閘極電極間之空間， 於閘極電極間之空間發生「孔隙」。若於閘極電極間發生「孔隙」，則於後述步驟中形成插塞時所使用之導體膜會侵入「孔隙」內部，中介侵入「孔隙」內部之導體膜而鄰接之插塞會短路而發生不良。因此，本實施型態5係使用填埋特性佳之高密度電漿CVD法，於氮化矽膜16上形成氧化矽膜50。如此藉由使用高密度電漿CVD法堆積氧化矽膜50，於SRAM等經微細化之元件，可提升對於閘極電極間之空間之填埋特性。其結果，可抑制發生「孔隙」，可防止鄰接插塞之短路不良。
接著，如圖40所示，於氧化矽膜50上形成氧化矽膜51。氧化矽膜51能以例如原料使用TEOS(tetra ethyl ortho silicate：四乙基矽烷)之電漿CVD法來形成。該原料使用TEOS之電漿CVD法係使用通常密度低於上述高密度電漿CVD法之電漿。原料使用TEOS之通常之電漿CVD法係具有氧化矽膜51之膜厚控制性良好之特徵，氧化矽膜51係用以爭取層間絕緣膜之膜厚而形成。
接下來，如圖41所示，將氧化矽膜51之表面予以平坦化。氧化矽膜51表面之平坦化係藉由例如以化學機械研磨法(CMP)，研磨氧化矽膜51之表面來進行。於該步驟中，由於CMP所造成之研磨量之偏差等，氧化矽膜51之膜厚變薄，唯恐高耐壓MISFET之上部或電阻元件之上部露出。
因此，接著如圖42所示，於經平坦化之氧化矽膜51上，形成氧化矽膜(間隙絕緣膜)52。該氧化矽膜52係與氧化矽膜51相同，能以原料使用TEOS之通常之電漿CVD法來形成。
接下來，如圖43所示，使用光微影技術及蝕刻技術，於層間絕緣膜(氧化矽膜52、氧化矽膜51、氧化矽膜50及氮化矽膜16)形成接觸孔。接觸孔係貫通層間絕緣膜並到達半導體基板1S。
然後，於包含接觸孔之底面及內壁之層間絕緣膜上，形成鈦/氮化鈦膜。鈦/氮化鈦膜係由鈦膜及氮化鈦膜之疊層膜構成，可藉由例如使用濺鍍法來形成。其後，以填埋接觸孔之方式，於半導體基板1S之主面整面形成鎢膜。該鎢膜可使用例如CVD法來形成。
接著，藉由以例如CMP法來去除形成於層間絕緣膜上之不要之鈦/氮化鈦膜及鎢膜，僅於接觸孔內殘留鈦/氮化鈦膜及鎢膜，可形成插塞PLG1及插塞42。
接著，如圖44所示，於氧化矽膜52及插塞PLG1上，依序形成鈦/氮化鈦膜、含有銅之鋁膜及鈦/氮化鈦膜。該等膜可藉由使用例如濺鍍法來形成。接下來，藉由使用光微影技術及蝕刻技術，進行該等膜之圖案化，形成布線HL1、布線LL1、布線43及布線53。如此，可於第一層層間絕緣膜上，形成布線HL1、布線LL1、布線43及布線53。
本實施型態5亦與前述實施型態1相同，以配置於第一層層間絕緣膜上之布線HL1與閘極電極10b在俯視時不具有重疊之方式配置。藉此，由於高耐壓MISFET之閘極電極10b正上方未形成有布線HL1，因此即使將第一層層間絕緣膜予以薄膜化，仍可拉開布線HL1與閘極電極10b之距離。因此，可確保高耐壓MISFET之閘極電極10b與作為源極布線或汲極布線之布線HL1之耐壓。
另一方面，於電阻元件形成區域，經由插塞42而直接電性連接於作為電阻元件之多晶矽膜40之布線43，係以與多晶矽膜40在俯視時具有重疊之方式形成。但由於將形成於作為電阻元件之多晶矽膜40上之布線43及布線53中未與插塞42來直接與多晶矽膜40連接，且被施加與多晶矽膜40不同電位之布線53，配置為與多晶矽膜40在俯視時不重疊，因此即使 層間絕緣膜變薄，仍可確保多晶矽膜40與布線53間之耐壓。
以上，根據實施型態來具體說明由本發明者所實現之發明，但本發明不限定於前述實施型態，當然可於不脫離其要旨之範圍內予以各種變更。
於前述實施型態，說明關於使用n通道型MISFET來作為形成於LCD驅動器之低耐壓MISFET及高耐壓MISFET之例，但使用p通道型MISFET來作為低耐壓MISFET及高耐壓MISFET之情況，亦可適用本實施型態之技術思想。
(產業上之可利用性)
本發明可廣泛利用於製造半導體裝置之製造業。

Claims (21)

  1. 一種半導體裝置之製造方法，其包括以下步驟：(a)在一半導體基板上形成一第一場效電晶體，該第一場效電晶體具有一第一閘極絕緣膜、一第一閘極電極、一第一雜質區域及一第二雜質區域；(b)在前述半導體基板之上形成直接覆蓋前述第一場效電晶體之一第一絕緣膜；(c)將前述第一絕緣膜之一表面平坦化(planarizing)；(d)在前述步驟(c)之後，在前述第一絕緣膜之上形成一第二絕緣膜；(e)形成貫通前述第一絕緣膜及前述第二絕緣膜並到達前述第一雜質區域之一第一接觸孔，且形成貫通前述第一絕緣膜及前述第二絕緣膜並到達前述第二雜質區域之一第二接觸孔：(f)將一導體膜埋入(embedding)至前述第一接觸孔中以形成一第一插塞，且將一導體膜埋入至前述第二接觸孔中以形成一第二插塞；及(g)形成連接至前述第一插塞之一第一布線及連接至前述第二插塞之一第二布線，其中前述第一絕緣膜包含一第三絕緣膜及一第四絕緣膜，前述步驟(b)包含以下步驟：(b1)藉由使用第一電漿而形成覆蓋前述第一場效電晶體之前述第三絕緣膜；及(b2)藉由使用第二電漿而在前述第三絕緣膜之上形成前述第四絕緣膜，且前述第一電漿之一密度高於前述第二電漿之一密度。
  2. 如請求項1之半導體裝置之製造方法，其中在前述步驟(d)中，藉由使用第三電漿而形成前述第二絕緣膜，且前述第一電漿之前述密度高於前述第三電漿之一密度。
  3. 如請求項1之半導體裝置之製造方法，其中前述第一閘極電極與前述第一布線係：於俯視時，彼此不重疊，且前述第一閘極電極與前述第二布線係：於俯視時，彼此不重疊。
  4. 如請求項1之半導體裝置之製造方法，其中前述第一場效電晶體之一驅動電壓係20V或更大。
  5. 如請求項1之半導體裝置之製造方法，其中前述第一場效電晶體具有形成於前述半導體基板之一電場緩和層(field relaxing layer)，且前述第一閘極電極之一部分係擱置(run onto)於前述電場緩和層上。
  6. 如請求項5之半導體裝置之製造方法，其中前述電場緩和層之一部分自前述半導體基板突出。
  7. 如請求項1之半導體裝置之製造方法，其中當自前述半導體基板與前述第一閘極絕緣膜之間的一界面至前述第一閘極電極之一上表面之一距離被界定為「a」且自前述第一閘極電極之前述上表面至前述第二絕緣膜之一上表面之一距離被界定為「b」時，建立有a>b之關係。
  8. 如請求項1之半導體裝置之製造方法，其中在前述半導體基板上形成一第二場效電晶體，該第二場效電晶體具有一第二閘極絕緣膜、一第二閘極電極、一第三雜質區域及一第四雜質區域，在前述步驟(e)中，進一步形成貫通前述第一絕緣膜及前述第二絕緣膜並到達前述第三雜質區域之一第三接觸孔、以及貫通前述第一絕緣膜及前述第二絕緣膜並到達前述第四雜質區域之一第四接觸孔，在前述步驟(f)中，藉由將一導體膜埋入至前述第三接觸孔中而進一步形成一第三插塞，且藉由將一導體膜埋入至前述第四接觸孔中而進一步形成一第四插塞，在前述步驟(g)中，進一步形成連接至前述第三插塞之一第三布線、及連接至前述第四插塞之一第四布線，且前述第一閘極絕緣膜之一膜厚大於前述第二閘極絕緣膜之一膜厚。
  9. 如請求項1之半導體裝置之製造方法，其中前述步驟(b)包含：於前述步驟(b1)之前，於前述第一場效電晶體與前述第三絕緣膜之間形成氮化矽膜之步驟。
  10. 一種半導體裝置之製造方法，其包括以下步驟：(a)在一半導體基板上形成一第一場效電晶體，該第一場效電晶體具有一第一閘極絕緣膜、一第一閘極電極、一第一雜質區域及一第二雜質區域；(b)在前述半導體基板之上形成直接覆蓋前述第一場效電晶體之一第一絕緣膜；(c)將前述第一絕緣膜之一表面平坦化；(d)在前述步驟(c)之後，在前述第一絕緣膜之上形成一第二絕緣膜；(e)形成貫通前述第一絕緣膜及前述第二絕緣膜並到達前述第一雜質區域之一第一接觸孔，且形成貫通前述第一絕緣膜及前述第二絕緣膜並到達前述第二雜質區域之一第二接觸孔；(f)將一導體膜埋入至前述第一接觸孔中以形成一第一插塞，且將一導體膜埋入至前述第二接觸孔中以形成一第二插塞；及(g)形成連接至前述第一插塞之一第一布線及連接至前述第二插塞之一第二布線，其中前述第一場效電晶體之一驅動電壓係20V或更大。
  11. 如請求項10之半導體裝置之製造方法，其中前述第一閘極電極與前述第一布線係：於俯視時，彼此不重疊，且前述第一閘極電極與前述第二布線係：於俯視時，彼此不重疊。
  12. 如請求項10之半導體裝置之製造方法，其中前述第一場效電晶體具有形成於前述半導體基板之一電場緩和層，且前述第一閘極電極之一部分係擱置於前述電場緩和層上。
  13. 如請求項12之半導體裝置之製造方法，其中前述電場緩和層之一部分自前述半導體基板突出。
  14. 如請求項10之半導體裝置之製造方法，其中當自前述半導體基板與前述第一閘極絕緣膜之間的一界面至前述第一閘極電極之一上表面之一距離被界定為「a」且自前述第一閘極電極之前述上表面至前述第二絕緣膜之一上表面之一距離被界定為「b」時，建立a>b之關係。
  15. 如請求項10之半導體裝置之製造方法，其中在前述半導體基板上形成一第二場效電晶體，該第二場效電晶體具有一第二閘極絕緣膜、一第二閘極電極、一第三雜質區域及一第四雜質區域，在前述步驟(e)中，進一步形成貫通前述第一絕緣膜及前述第二絕緣膜並到達前述第三雜質區域之一第三接觸孔、以及貫通前述第一絕緣膜及前述第二絕緣膜並到達前述第四雜質區域之一第四接觸孔，在前述步驟(f)中，藉由將一導體膜埋入至前述第三接觸孔中而進一步形成一第三插塞，且藉由將一導體膜埋入至前述第四接觸孔中而進一步形成一第四插塞，在前述步驟(g)中，進一步形成連接至前述第三插塞之一第三布線、及連接至前述第四插塞之一第四布線，且前述第一閘極絕緣膜之一膜厚大於前述第二閘極絕緣膜之一膜厚。
  16. 一種半導體裝置之製造方法，其包括以下步驟：(a)在一半導體基板上形成一第一場效電晶體，該第一場效電晶體具有一第一閘極絕緣膜、一第一閘極電極、一第一雜質區域及一第二雜質區域；(b)在前述半導體基板之上形成直接覆蓋前述第一場效電晶體之一第一絕緣膜；(c)將前述第一絕緣膜之一表面平坦化；(d)在前述步驟(c)之後，在前述第一絕緣膜之上形成一第二絕緣膜；(e)形成貫通前述第一絕緣膜及前述第二絕緣膜並到達前述第一雜質區域之一第一接觸孔，且形成貫通前述第一絕緣膜及前述第二絕緣膜並到達前述第二雜質區域之一第二接觸孔；(f)將一導體膜埋入至前述第一接觸孔中以形成一第一插塞，且將一導體膜埋入至前述第二接觸孔中以形成一第二插塞；及(g)形成連接至前述第一插塞之一第一布線及連接至前述第二插塞之一第二布線，其中前述第一場效電晶體具有形成於前述半導體基板之一電場緩和層，且前述第一閘極電極之一部分擱置於前述電場緩和層上。
  17. 如請求項16之半導體裝置之製造方法，其中前述第一閘極電極與前述第一布線係：於俯視時，彼此不重疊，且前述第一閘極電極與前述第二布線係：於俯視時，彼此不重疊。
  18. 如請求項16之半導體裝置之製造方法，其中前述電場緩和層之一部分自前述半導體基板突出。
  19. 如請求項16之半導體裝置之製造方法，其中當自前述半導體基板與前述第一閘極絕緣膜之間的一界面至前述第一閘極電極之一上表面之一距離被界定為「a」且自前述第一閘極電極之前述上表面至前述第二絕緣膜之一上表面之一距離被界定為「b」時，建立有a>b之一關係。
  20. 如請求項16之半導體裝置之製造方法，其中在前述半導體基板上形成一第二場效電晶體，該第二場效電晶體具有一第二閘極絕緣膜、一第二閘極電極、一第三雜質區域及一第四雜質區域，在前述步驟(e)中，進一步形成貫通前述第一絕緣膜及前述第二絕緣膜並到達前述第三雜質區域之一第三接觸孔、以及貫通前述第一絕緣膜及前述第二絕緣膜並到達前述第四雜質區域之一第四接觸孔，在前述步驟(f)中，藉由將一導體膜埋入至前述第三接觸孔中而進一步形成一第三插塞，且藉由將一導體膜埋入至前述第四接觸孔中而進一步形成一第四插塞，在前述步驟(g)中，進一步形成連接至前述第三插塞之一第三布線及連接至前述第四插塞之一第四布線，且前述第一閘極絕緣膜之一膜厚大於前述第二閘極絕緣膜之一膜厚。
  21. 如請求項10或16之半導體裝置之製造方法，其中前述步驟(b)包含以下步驟：形成與前述第一場效電晶體直接接觸且包含於前述第一絕緣膜之氮化矽膜。
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