CN101043032B - 半导体器件及其制造方法 - Google Patents
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Abstract
半导体器件及其制造方法。本发明为实现半导体器件的小型化，在第一绝缘膜上，形成岛状半导体层以及包围半导体层的第二绝缘膜，并且布置由导电膜制成的电阻元件(例如，多晶硅电阻元件)使得叠盖平面内的半导体层的上表面。
Description
相关申请的交叉引用
本申请要求2006年3月23日提交的日本专利申请2006-81202号的优先权，在本申请中引用其内容作为参考。
技术领域
本发明涉及半导体器件及其制造技术，更特别地涉及可有效地应用于包含电阻元件的半导体器件的技术。
技术背景
作为使半导体衬底的主表面上的元件形成区电隔离的元件隔离的一种，已知称作例如STI(浅沟道隔离)或SGI(浅沟槽隔离)的沟槽型元件隔离。该沟槽型元件隔离是这样的技术，其通过刻蚀半导体衬底的主表面上的元件隔离区而形成沟槽，其后在沟槽内埋置绝缘膜，从而使元件形成区电隔离。由沟槽型元件隔离所隔离的元件形成区包括以岛状限定的半导体层(有源层)，并且半导体层使其周边由埋置于沟槽中的绝缘膜包围。将绝缘膜埋置于沟槽中，使得在沟槽内填充绝缘膜的状态下，使用CVD(化学汽相沉积)方法，例如在半导体衬底的主表面上堆叠由二氧化硅膜形成的绝缘膜，其后使用例如CMP(化学机械抛光)方法去除在半导体衬底的主表面上形成的绝缘膜，使得允许绝缘膜选择性地保留在沟槽中。
在使用CMP方法的沟槽型元件隔离中，当沟槽的宽度变得相对大时，绝缘膜的抛光速度局部增加，因此容易产生所谓的凹陷现象，其中保留在沟槽中的绝缘膜的中心部分凹陷。
日本未经审查专利公布2002-158278号公开一种技术，其通过在半导体衬底的主表面上的元件隔离区中形成不同于用作晶体管元件形成区的半导体层(有源层)的伪半导体层(伪有源层)，而抑制使用CMP方法去除半导体衬底的主表面上的绝缘膜使得允许绝缘膜选择性地保留在沟槽内时的凹陷现象。
日本未经审查专利公布2002-261244号公开一种技术，其抑制使用CMP方法去除半导体衬底的主表面上的绝缘膜使得允许绝缘膜选择性地保留在沟槽内时的凹陷现象，从而增强在沟槽内的绝缘膜(元件隔离氧化膜)上形成多晶硅电阻元件的电阻值的精确度。
发明内容
在半导体器件的制造中，在使用沟槽型元件隔离将半导体衬底的主表面上的元件形成区电隔离时，为了抑制归因于凹陷现象的晶片平整度的降低，将晶片的主表面分成网格形式的多个假想区，并且确定每个假想区中的半导体层的占位比(沟槽中的绝缘膜和半导体层之间的比)。存在有事实上的标准，例如将晶片的主表面分成具有20[μm]平方大小的多个假想区，并将每个假想区中的半导体层的占位比设置为处于15～20％或更大范围内的值。当不满足半导体层的占位比的假想区存在时，给元件隔离区提供伪半导体层(伪有源层)以满足半导体层的占位比。
在这里，作为构成集成电路的元件的一种，例如指定了电阻元件。而且关于该电阻元件，已知具有各种结构的电阻元件。例如，已知包括通过引入杂质到半导体衬底的主表面中而形成的扩散层(半导体区)的扩散电阻元件、包括在半导体衬底的主表面上形成的多晶硅膜的多晶硅电阻元件，等等。
因为多晶硅电阻元件可以获得与扩散层电阻元件相比的高精确度的电阻值，所以在模拟系统电路中普遍使用多晶硅电阻元件。在模拟系统电路中，使用大量的多晶硅电阻元件，并且通过考虑拖曳布线以及元件的连接以集中方式在预先确定区域中布置该大量的多晶硅电阻元件。
一般地通过考虑制造工艺的简化在与MISFET(金属绝缘体半导体场效应晶体管)的栅电极相同的步骤中形成多晶硅电阻元件，因此在半导体衬底的主表面上形成的元件隔离区中布置多晶硅电阻元件。
多晶硅电阻元件具有与MISFET相比更大的平面尺寸，大量的多晶硅电阻元件以集中方式布置在预先确定区域中，因此允许以集中方式布置大量的多晶硅电阻元件的宽阔元件隔离区变成必需的。
在使用沟槽型元件隔离使半导体衬底的主表面上的元件形成区电隔离时，当以集中方式在元件隔离区中布置大量的多晶硅电阻元件时，满足半导体层的占位比是困难的。
因此，通过在以集中方式布置大量的多晶硅电阻元件的元件隔离区中形成伪半导体层来满足半导体层的占位比。但是，因为不能将伪半导体层布置在多晶硅电阻元件的下面，所以如图40，图41A和图41B中所示的，形成伪半导体层42，使得伪半导体层42包围多晶硅电阻元件45。
在这里，图40是显示装配在常规半导体器件上的电阻元件的示意构造的示意平面视图，并且图41A和图41B是显示图40中所示的电阻元件的横截面结构的视图，其中图41A是沿着图40中的线v-v’获取的示意横截面视图，并且图41B是沿着图40中的线w-w’获取的示意横截面视图。在图40，图41A和图41B中，数字40表示半导体衬底，数字41表示沟槽，数字42表示伪半导体层(伪有源层)，数字43表示绝缘膜，数字44表示井区，并且数字45表示多晶硅电阻元件。
不能在多晶硅电阻元件45的下面布置伪半导体层42的原因如下。就是说，当在多晶硅电阻元件45的下面布置伪半导体层42时，使多晶硅电阻元件45形成一种结构，其容易受到特性的波动例如由于衬底偏置效应的影响导致的多晶硅电阻元件45的电阻值的改变。在体结构中，在井区44的上方形成多晶硅电阻元件45并在它们之间置入绝缘膜43，从而由于衬底偏置的影响使寄生电容施加到多晶硅电阻元件45上。如图41中所示，不在多晶硅电阻元件45的下面布置伪半导体层42，增加了绝缘膜43的厚度，从而减小了施加到多晶硅电阻元件45上的寄生电容。但是，当在多晶硅电阻元件45的下面布置伪半导体层42时，在布置了伪半导体层42的部分的绝缘膜的厚度减小，从而增加了施加到多晶硅电阻元件45上的寄生电容。因此，当在多晶硅电阻元件45的下面布置伪半导体层42时，多晶硅电阻元件45容易受到由于偏置效应的影响导致的特性波动。
在这里出现的缺点是，因为在平面内平行布置多晶硅电阻元件45和伪半导体层42，所以增加了元件隔离区的面积，从而妨碍半导体器件的小型化。因此，本发明的发明者进行了关于是否可以将伪半导体层布置在多晶硅电阻元件下面的广泛研究，并且做出了本发明。
因此，本发明的一个目的在于提供能够实现半导体器件的小型化的技术。
本发明的上述及其他目的以及新特征将从本说明书和附图的描述中变得明白。
为了简要地说明在本说明书中公开的典型发明的概要，它们如下。
通过形成岛状半导体层以及包围第一绝缘膜上的半导体层的第二绝缘膜，以及通过将由导电膜形成的电阻元件(例如，多晶硅电阻元件)布置在第一绝缘膜上使得由导电膜形成的电阻元件叠盖平面内的半导体层的上表面，从而可以获得上述目的。
此外，通过在第一绝缘膜上形成用作晶体管元件形成区的岛状第一半导体层、用来抑制凹陷现象(用来使晶片平坦以及增加半导体层的占位比)并在结构上独立于(单独地隔离)第一半导体层而形成的岛状第二半导体层，以及埋置于这些半导体层之间的间隙(包围这些半导体层)的第二绝缘膜，以及通过布置由导电膜形成的电阻元件(例如，多晶硅电阻元件)使得电阻元件叠盖平面内的第二半导体层的上表面，从而可以获得上述目的。
为了简要地说明在本发明中公开的发明之中的典型发明所获得的有利效果，它们如下。
根据本发明，获得半导体器件的小型化是可能的。
附图说明
图1是显示装配在根据本发明的实施方案1的半导体器件上的集成电路的布局的示意平面视图；
图2是根据本发明的实施方案1的半导体器件的示意平面视图，其中在一个图中共同地显示其上形成低击穿电压MISFET的第一区，其上形成高击穿电压MISFET的第二区，以及其上形成多个电阻元件的第三区；
图3是在一个图中共同地显示图2中所示的低击穿电压MISFET、高击穿电压MISFET，以及电阻元件的横截面结构的示意横截面视图；
图4是以扩大方式显示图2中所示的电阻元件的示意平面视图；
图5A和图5B是显示图4中所示的电阻元件的横截面结构的视图，其中图5A是沿着图4中的线a’-a’截取的示意横截面视图，并且图5B是沿着图4中的线b’-b’截取的示意横截面视图；
图6是显示根据本发明的实施方案1的半导体器件的制造步骤的示意横截面视图；
图7是显示图6后继的半导体器件的制造步骤的示意横截面视图；
图8是显示图7后继的半导体器件的制造步骤的示意横截面视图；
图9是显示图8后继的半导体器件的制造步骤的示意横截面视图；
图10是显示图9后继的半导体器件的制造步骤的示意横截面视图；
图11是显示图10后继的半导体器件的制造步骤的示意横截面视图；
图12是显示图11后继的半导体器件的制造步骤的示意横截面视图；
图13是显示图12后继的半导体器件的制造步骤的示意横截面视图；
图14是显示图13后继的半导体器件的制造步骤的示意横截面视图；
图15是显示图14后继的半导体器件的制造步骤的示意横截面视图；
图16是显示图15后继的半导体器件的制造步骤的示意横截面视图；
图17是显示图16后继的半导体器件的制造步骤的示意横截面视图；
图18是显示图17后继的半导体器件的制造步骤的示意横截面视图；
图19是显示图18后继的半导体器件的制造步骤的示意横截面视图；
图20是显示图19后继的半导体器件的制造步骤的示意横截面视图；
图21是显示图20后继的半导体器件的制造步骤的示意横截面视图；
图22是显示图21后继的半导体器件的制造步骤的示意横截面视图；
图23是显示图22后继的半导体器件的制造步骤的示意横截面视图；
图24是显示图23后继的半导体器件的制造步骤的示意横截面视图；
图25是显示图24后继的半导体器件的制造步骤的示意横截面视图；
图26是显示装配在根据本发明的实施方案2的半导体器件上的电阻元件的示意构造的示意平面视图；
图27A和图27B是显示图26中所示的电阻元件的横截面结构的视图，其中图27A是沿着图26中的线c’-c’截取的示意横截面视图，并且图27B是沿着图26中的线d’-d’截取的示意横截面视图；
图28是显示装配在根据本发明的实施方案3的半导体器件上的电阻元件的示意构造的示意平面视图；
图29A和图29B是显示图28中所示的电阻元件的横截面结构的视图，其中图29A是沿着图28中的线e’-e’截取的示意横截面视图，并且图29B是沿着图28中的线f’-f’截取的示意横截面视图；
图30是显示装配在根据本发明的实施方案4的半导体器件上的电阻元件的示意构造的示意平面视图；
图31A和图31B是显示图30中所示的电阻元件的横截面结构的视图，其中图31A是沿着图30中的线g’-g’截取的示意横截面视图，并且图31B是沿着图30中的线h’-h’截取的示意横截面视图；
图32是显示装配在根据本发明的实施方案5的半导体器件上的电阻元件的示意构造的示意平面视图；
图33A和图33B是显示图32中所示的电阻元件的横截面结构的视图，其中图33A是沿着图32中的线i’-i’截取的示意横截面视图，并且图33B是沿着图32中的线j’-j’截取的示意横截面视图；
图34A，图34B和图34C是显示根据本发明的实施方案5的修改的电阻元件的示意构造的示意平面视图；
图35是显示根据本发明的实施方案6的半导体器件的一部分(其上形成多个电阻元件的元件隔离区)的示意平面视图；
图36是显示装配在根据本发明的实施方案7的半导体器件上的电阻元件的示意构造的示意平面视图；
图37A和图37B是显示图36中所示的电阻元件的横截面结构的视图，其中图37A是沿着图36中的线k’-k’截取的示意横截面视图，并且图37B是沿着图36中的线l’-l’截取的示意横截面视图；
图38是显示装配在根据本发明的实施方案8的半导体器件上的电阻元件的示意构造的示意平面视图；
图39A和图39B是显示图38中所示的电阻元件的横截面结构的视图，其中图39A是沿着图38中的线m’-m’截取的示意横截面视图，并且图39B是沿着图38中的线n’-n’截取的示意横截面视图；
图40是显示装配在常规半导体器件上的电阻元件的示意构造的示意平面视图；
图41A和图41B是显示图40中所示的电阻元件的横截面结构的视图，其中图41A是沿着图40中的线v’-v’截取的示意横截面视图，并且图41B是沿着图40中的线w’-w’截取的示意横截面视图。
具体实施方式
在下文中，结合附图详细说明本发明的实施方案。在这里，在用于说明实施方案的所有附图中，具有相同功能的部件赋予相同数字，并且省略它们的重复说明。
〔实施方案1〕
在实施方案1中，关于将本发明应用于包括低击穿电压MISFET、高击穿电压MISFET，以及电阻元件的半导体器件的例子而进行说明。
图1至图25是根据本发明的实施方案1的半导体器件的视图，其中
图1是显示装配在半导体器件上的集成电路的布局的示意平面视图；
图2是半导体器件的示意平面视图，其中在一个图中共同地显示其上形成低击穿电压MISFET的第一区，其上形成高击穿电压MISFET的第二区，以及其上形成电阻元件的第三区；
图3是在一个图中共同地显示图2中所示的低击穿电压MISFET、高击穿电压MISFET，以及电阻元件的横截面结构的示意横截面视图；
图4是以扩大方式显示图2中所示的电阻元件的示意平面视图；
图5A和图5B是显示图4中所示的电阻元件的横截面结构的视图，其中图5A是沿着图4中的线a’-a’截取的示意横截面视图，并且图5B是沿着图4中的线b’-b’截取的示意横截面视图；以及
图6至图25是显示半导体器件的制造步骤的示意横截面视图。
如图1中所示，实施方案1的半导体器件主要包括半导体基体1，其中与其厚度方向相交的其平坦表面形成矩形。在半导体基体1的主表面上形成集成电路。虽然不局限于图中所示的构造，集成电路包括逻辑算术运算模块32a、SRAM(静态随机存取存储器)电路模块32b、DPRAM电路模块32c、SPRAM电路模块32d、CROM电路模块32e、模拟电路模块32f等，并且在半导体基体1的主表面上所形成的内部电路形成部分31中排列这些模块。在内部电路形成部分31的周围，沿着半导体基体1的各个侧边布置多个电极盘(焊盘)34，并且在内部电路形成部分31和电极盘34之间，对应于半导体基体1的各个侧边布置四个输入/输出单元形成部分33。沿着电极盘34的排列方向，在四个输入/输出单元形成部分33中布置每个包括输入/输出缓冲电路的多个单元。
在逻辑算术运算电路模块32a中，作为构成电路的元件，使用图2中所示的低击穿电压MISFET(金属绝缘体半导体场效应晶体管)QL。在输入/输出缓冲电路中，作为构成电路的元件，使用图2中所示的高击穿电压MISFET(金属绝缘体半导体场效应晶体管)QH。
在模拟电路模块32f中，布置了使用图2中所示的多个电阻元件13构成参考电压源的模拟电路例如A/D转换器和D/A转换器。在这些模拟电路中，如图2中所示，以集中方式在预先确定区域中布置电阻元件13，使得便于线的拖曳以及元件的连接。
在这里，以CMOS构造的形式(一对p沟道导电型MISFET和n沟道导电型MISFET)在一个半导体基体(半导体芯片)内部分别包含低击穿电压MISFET和高击穿电压MISFET。但是，在下面的说明中省略了p沟道导电型MISFET的说明。
此外，虽然MISFET是一种绝缘栅型晶体管，但是MISFET包括由金属以外的导电材料制成栅电极的晶体管。
此外，在MISFET中，形成连接源区和漏区的电流路径(沟道)的区域称作沟道形成区，并且在限定于源区和漏区之间的沟道形成区中形成电子沟道(导电路径)的MISFET称作n沟道导电型(或简单地称作n型)，而在限定于源区和漏区之间的沟道形成区中形成空穴沟道的MISFET称作p沟道导电型(或简单地称作p型)。
此外，在MISFET中，由二氧化硅膜形成栅绝缘膜的MISFET一般地称作MOSFET(金属氧化物绝缘体场效应晶体管)。
如图2和图3中所示，半导体基体1被配置以主要包括支持衬底2、在支持衬底2上形成的绝缘膜3、在绝缘膜3上形成的并以岛状形成的半导体层(4a1，4a2，4b1，4b2)，以及在绝缘膜3上形成的绝缘膜7，使得绝缘膜7埋置于这些半导体层之间(包围这些半导体层)。支持衬底2和半导体层(4a1，4a2，4b1，4b2)例如由单晶硅制成，并且绝缘膜3和绝缘膜7例如由二氧化硅膜制成。也就是说，实施方案1的半导体基体1具有在绝缘膜上形成硅层的所谓SOI(绝缘体上硅)结构。
半导体基体1的主表面被配置以包括其上形成晶体管元件的元件形成区(有源区)1a以及使元件形成区1a电隔离的元件隔离区(非有源区)1b，其中元件形成区1a包括岛状半导体层(4a1，4a2)，并且元件隔离区1b包括岛状半导体层(4b1，4b2)以及绝缘膜7。
通过将绝缘膜3上所形成的半导体层4(见图6)构图以岛状形成元件形成区1a中的半导体层(4a1，4a2)以及元件隔离区1b中的半导体层(4b1，4b2)。形成元件隔离区1b中的绝缘膜7，使得在通过将半导体层4构图之后形成岛状半导体层(4a1，4a2，4b1，4b2)之后，在绝缘膜7埋置于这些岛状半导体层之间(见图10)的状态下在包括这些岛状半导体层的绝缘膜3的整个表面上形成绝缘膜7，其后使用CMP(化学机械抛光)方法去除(研磨/抛光)绝缘膜7，使得允许绝缘膜7选择性地保留在岛状半导体层之间(见图11)。
提供岛状半导体层(4a1，4a2)作为晶体管元件形成区，并且提供岛状半导体层(4b1，4b2)用于抑制在使用CMP方法抛光绝缘膜7时的凹陷现象(用于使晶片平坦以及增加半导体层的占位比)。在结构上独立于(单独地隔离)用作晶体管元件形成区的岛状半导体层(4a1，4b2)而形成岛状半导体层(4b1，4b2)。
也就是说，半导体基体1的主表面被配置以包括在绝缘膜3上形成的构成晶体管元件形成区的岛状半导体层(4a1，4a2)、用来抑制凹陷现象并在结构上独立于(单独地隔离)构成晶体管元件形成区的岛状半导体层(4a1，4a2)而在绝缘膜3上形成的岛状半导体层(4b1，4b2)，以及在绝缘膜3上形成的使得埋置于岛状半导体层之间的(包围各个岛状半导体层)绝缘膜7。
提供多个半导体层4a1和4a2。在元件隔离区1b中在半导体层4a1和4a2周围布置半导体层4b1。在元件隔离区1b中的以集中方式布置多个电阻元件13的区域中布置半导体层4b2。
将杂质引入半导体层4a1和4a2中，从而将p型导电性给予半导体层4a1和4a2。基本上不将杂质引入半导体层4b1和4b2中，因此半导体层4b1和4b2表现出比本征半导体或半导体层(4a1，4a2)的杂质浓度低的杂质浓度。
在半导体层4a1上形成n沟道导电型低击穿电压MISFET-QL。在半导体层4a2上形成n沟道导电型高击穿电压MISFET-QL。
如图3中所示，低击穿电压MISFET-QL被配置以主要包括沟道形成区、用作栅绝缘膜的绝缘膜9、栅电极11、源区，以及漏区。在半导体层4a1的主表面上形成绝缘膜9。经由绝缘膜9在半导体层4a1的主表面上形成栅电极11。在布置于栅电极11正下方的半导体层4a1的表面层部分上形成沟道形成区。在沟道形成区的沟道的纵向方向上(栅的纵向方向上)将沟道形成区夹入源区和漏区之间时，在半导体层4a1的表面层部分上形成源区和漏区。
如图3中所示，高击穿电压MISFET-QH被配置以主要包括沟道形成区、用作栅绝缘膜的绝缘膜8b、栅电极12、源区，以及漏区。在半导体层4a2的主表面上形成绝缘膜8b。经由绝缘膜8b在半导体层4a2的主表面上形成栅电极12。在布置于栅电极12正下方的半导体层4a2的表面层部分上形成沟道形成区。在沟道形成区的沟道的纵向方向上(栅的纵向方向上)将沟道形成区夹入源区和漏区之间时，在半导体层4a2的表面层部分上形成源区和漏区。
为了获得高击穿强度，形成高击穿电压MISFET-QH，使得绝缘膜8b具有比低击穿电压MISFET-QL的绝缘膜9的厚度更大的厚度(8b＞9)。此外，沟道长度(CL1)大于低击穿电压MISFET-QL的沟道长度(CL2)(CL1＞CL2)。
在低击穿电压和高击穿电压MISFET(QL，QH)中，源区和漏区包括构成扩展区的一对n型半导体区14以及构成接触区的一对n型半导体区16。在n型半导体区14与栅电极(11，12)联结的状态下，在半导体层(4a1，4a2)的主表面上形成这对n型半导体区14。在n型半导体区16与布置于栅电极(11，12)的侧壁上的侧壁隔离器15联结的状态下，在半导体层(4a1，4a2)的主表面上形成这对n型半导体区16。
构成扩展区的n型半导体区14具有比构成接触区的n型半导体区16的杂质浓度低的杂质浓度。也就是，该实施方案1的低击穿电压MISFET-QL和高击穿电压MISFET-QH采用LDD(漏轻掺杂)结构，其中降低了漏区的沟道形成区侧的杂质浓度。
在低和高击穿电压MISFET(QL，QH)中，用作栅绝缘膜的各个绝缘膜(9，8b)例如由二氧化硅膜制成。各个栅电极(11，12)主要由例如构成半导体膜的多晶硅膜制成。
为了降低电阻，在各个栅电极(11，12)的表面以及各个n型半导体区16的表面上形成硅化物层(金属-半导体反应层)。使用例如硅化物技术形成硅化物层以与侧壁隔离器15联结。例如，硅化钴(CoSi2)层用作硅化物层19。此外，虽然在该实施方案中将硅化钴层作为硅化物层19的例子，但是硅化物层19不局限于硅化钴层，并且硅化物层19可以由其他材料例如硅化钛(TiSi2)或硅化镍(NiSi2)制成。
用半导体基体1的主表面上所形成隔层绝缘膜20覆盖低击穿电压MISFET-QL和高击穿电压MISFET-QH。隔层绝缘膜20由例如二氧化硅膜制成。在低击穿电压和高击穿电压MISFET(QL，QH)的各个n型半导体区16上面形成连接孔21，使得连接孔21从隔层绝缘膜20的表面穿透隔层绝缘膜20之后到达硅化物层19，并且将导电插栓23插入连接孔21内。各个n型半导体区16经由硅化物层19以及导电插栓23电连接到在隔层绝缘膜20上延伸的线25。
在这里，虽然在图中没有显示，但是低击穿电压和高击穿电压MISFET(QL，QH)电连接到在隔层绝缘膜20上延伸的线。
如图2中所示，在半导体基体1的主表面上所形成的元件隔离区1b中以集中方式布置多个电阻元件13。如图4中所示，电阻元件13具有与其厚度方向相交并形成具有长边和短边的矩形的平面形状。在实施方案1中，电阻元件13具有例如7[μm]×2[μm]的矩形平面形状。
如图4，图5A和图5B中所示，电阻元件13被配置以包括体部分13a、连接到体部分13a的一个端侧的接触部分13b，以及连接到与体部分13a的一个端侧相对的体部分13a的另一端侧的接触部分13c。体部分13a以及接触部分(13b，13c)主要由例如构成半导体膜的多晶硅膜制成。在接触部分(13b，13c)的上表面上，形成硅化物层19用于减小与接触部分(13b，13c)上方的线的接触电阻。不在体部分13a上形成硅化物层19。也就是，电阻元件13主要由多晶硅膜(多晶性硅膜)制成，并且电阻元件13被配置使得在位于彼此相对侧的多晶硅膜两个端部上形成硅化物层19。
如图3，图5A和图5B中所示，用在半导体基体1的主表面上形成的隔层绝缘膜20覆盖电阻元件13。在电阻元件13的各个接触部分(13b，13c)上形成连接孔22，使得连接孔22从隔层绝缘膜20的表面穿透隔层绝缘膜20之后到达硅化物层19，并且将导电插栓24插入连接孔22内。各个接触部分(13b，13c)经由硅化物层19以及导电插栓24电连接到在隔层绝缘膜20上延伸的线26。
电阻元件13与低和高击穿电压MISFET(QL，QH)的栅电极(11，12)一起(在相同步骤中)形成，并且电阻元件13的硅化物层19也与栅电极(11，12)以及n型半导体区16的硅化物层19一起(在相同步骤中)形成。
如图4，图5A和图5B中所示，在半导体基体1的主表面上所形成的元件隔离区1b中，布置电阻元件13以叠盖平面内的半导体层4b2的上表面。在该实施方案1中，布置电阻元件13以叠盖平面内的整个半导体层4b2。半导体层4b2具有与其厚度方向相交的并形成具有长边和短边的矩形的平面形状。在该实施方案1中，半导体层4b2具有比电阻元件13的平面尺寸小的平面尺寸。也就是，半导体层4b2形成例如4.8[μm]×1.6[μm]的矩形平面形状。
在布置电阻元件13的长边(或短边)以沿着与半导体层4b2的长边(或短边)相同的方向延伸的状态下，布置电阻元件13以覆盖整个半导体层4b2。
如图5A和图5B中所示，用绝缘膜8c覆盖半导体层4b2的上表面。绝缘膜8c的上表面具有比绝缘膜7的上表面低的高度，因此沿着半导体层4b2的外周围形成了由于绝缘膜8c和绝缘膜7之间的高度的差异(高度差)导致的台阶部分S2。将绝缘膜8c布置在半导体层4b2和电阻元件13之间，使得将电阻元件13和半导体层4b2电隔离。
电阻元件13的体部分13a在长边方向和短边方向上经过台阶部分S2，并且被布置以在半导体层4b2上(在绝缘膜8c上)以及在绝缘膜7上延伸(横跨)。在绝缘膜7上布置电阻元件13的各个接触部分(13b，13c)，并且在绝缘膜7上还布置接触部分的硅化物层19，但是不在半导体层4b2上布置各个接触部分的硅化物层19。
在电阻元件13中，用绝缘膜17覆盖体部分13a的上表面，并且形成各个接触部分(13a，13b)的硅化物层19以与体部分13a的上表面上所形成的绝缘膜17联结。
半导体层4a1和4a2连接到线，这些线用来将各个半导体层的电势固定到预先确定的电势，并且在运行集成电路时将电势固定。半导体层4b1和4b2不连接到用来将各个半导体层的电势固定到预先确定电势的线，因此即使在运行集成电路时，半导体层4b1和4b2保持在电势浮动状态。
接下来，结合图6至图25说明实施方案1的半导体器件的制造。
首先，制备如图6中所示的半导体基体1。半导体基体1具有所谓的SOI结构，其中如图6中所示，在支持衬底2上经由绝缘膜3形成半导体层4。支持衬底2和半导体层4由例如单晶硅制成，并且绝缘膜3由二氧化硅膜制成。
接下来，如图7中所示，使半导体层4的主表面热氧化以形成具有例如大约5至15[nm]厚度的二氧化硅膜5，其后使用CVD(化学汽相沉积)方法在二氧化硅膜5上形成具有例如大约150[nm]厚度的氮化硅膜6作为氧化防护膜。二氧化硅膜5构成缓冲膜，用于抑制当在半导体层4上直接形成氮化硅膜6时热应变保留在其表面上并引起晶体缺陷的缺点。
接下来，如图8中所示，在氮化硅膜6上形成由例如光刻胶膜制成的掩模M1。以这样的图案形成掩模M1，其中掩模M1覆盖半导体基体1的主表面上的元件形成区1a，并且覆盖在半导体基体1的主表面上的元件隔离区1b中形成的岛状半导体层(4b1，4b2)的区域。也就是，以这样的图案形成掩模M1，其中暴露出在元件隔离区中形成绝缘膜7的区域。
在这里，在图6至图25中，省略了形成岛状半导体层4b1的区域的说明。
接下来，使用掩模M1作为刻蚀掩模，通过构图顺序地形成氮化硅膜6、二氧化硅膜5，以及半导体层4，并且如图9中所示，在元件形成区1a中形成岛状半导体层(4a1，4a2)，同时在元件隔离区1b中形成岛状半导体层4b2。虽然在图中没有显示，但是在元件隔离区1b中也形成岛状半导体层4b1。
形成半导体层(4a1，4a2)作为用于形成晶体管元件的区域。形成半导体层(4b1，4b2)用于抑制在随后步骤中使用CMP方法抛光绝缘膜7时的凹陷现象(用于使晶片平坦以及增加半导体层的占位比)。在元件隔离区1b中布置了电阻元件13的区域中形成半导体层4b2。执行半导体层4的构图，使得用于形成晶体管元件的区域的半导体层(4a1，4a2)与提供用于抑制凹陷现象的半导体层(4b1，4b2)变成在结构上彼此独立(彼此单独地隔离)。
接下来，去除掩模M1，然后如图10中所示，使用CVD方法在包括岛状半导体层的绝缘膜3的整个表面上形成由例如二氧化硅膜制成的绝缘膜7，使得绝缘膜7埋置于岛状半导体层(4a1，4a2，4b1，4b2)之间。
接下来，通过使用CMP方法抛光绝缘膜7而使绝缘膜7变平坦，使得绝缘膜7选择性地保留在各个半导体层(4a1，4a2，4b1，4b2)之间。由于该步骤，如图11中所示，绝缘膜7选择性地埋置于各个半导体层(4a1，4a2，4b1，4b2)之间，因此绝缘膜7包围各个半导体层。
此外，由于这种步骤，所以半导体基体1的主表面包括在绝缘膜3上形成的作为晶体管元件形成区的岛状半导体层(4a1，4a2)以及在绝缘膜3上形成的与岛状半导体层(4a1，4a2)在结构上独立的用来抑制凹陷现象的岛状半导体层(4b1，4b2)。
在这里，在该步骤中，用作氧化防护膜的氮化硅膜6作为防止布置于氮化硅膜6下面的半导体层(4a1，4a2，4b1，4b2)被抛光的停止层。
接下来，通过热处理，使各个半导体层(4a1，4a2，4b1，4b2)之间的绝缘膜7致密(烘硬)，其后如图12中所示，去除氮化硅膜6以及二氧化硅膜5。在该步骤中，各个半导体层(4a1，4a2，4b1，4b2)的上表面具有比绝缘膜7的上表面低的高度，因此沿着各个半导体层的外周边形成了由于各个半导体层与绝缘膜7之间的高度的差异(高度差)导致的台阶部分S1。
接下来，如图13中所示，在用例如光刻胶膜所形成的掩模M2覆盖半导体层(4b1，4b2)的上部分的状态下，通过离子注入将用于减小半导体层的电阻值的杂质e1或者用于调节阈值等的杂质e1注入到半导体层(4a1，4a2)的主表面中。在该步骤中，不对半导体层(4b1，4b2)应用杂质e1的离子注入。
接下来，在去除掩模M2之后，施加用于激活杂质的热处理。
接下来，通过施加热氧化处理，如图14中所示，在各个半导体层(4a1，4a2，4b1，4b2)的主表面上形成由氮化硅膜制成的绝缘膜(8a，8b，8c)。形成绝缘膜(8a，8b，8c)，使得绝缘膜具有例如大约7[nm]的厚度。绝缘膜8b用作高击穿电压MISFET-QH的栅绝缘膜。绝缘膜8c用作使半导体层4b2与电阻元件13电隔离的绝缘膜。
接下来，选择性地去除在半导体层4a1上形成的绝缘膜8a，然后通过施加热氧化处理，如图15中所示，在半导体层4a1的主表面上形成由二氧化硅膜制成的绝缘膜9。形成绝缘膜9，使得绝缘膜9具有例如大约2[nm]的厚度。绝缘膜9用作低击穿电压MISFET-QL的栅绝缘膜。
在该步骤中，绝缘膜8c的上表面具有比绝缘膜7的上表面的高度低的高度，因此沿着半导体层4b2的外周边形成了由于绝缘膜8c与绝缘膜7之间的高度的差异(高度差)导致的台阶部分S2。此外，同样地在其他半导体层(4a1，4a2，4b1)中，沿着各个半导体层的外周边形成了由于半导体层上的绝缘膜(8b，8c，9)与绝缘膜7之间的高度差导致的台阶部分。
接下来，如图16中所示，使用CVD方法在包括绝缘膜(8b，8c，9)的上部分的半导体基体1的整个主表面上形成了构成半导体膜的多晶硅膜10。
接下来，通过离子注入将减小电阻值的杂质(例如，砷(As)注入到多晶硅膜10中，其后通过构图形成多晶硅膜10，使得如图17中所示，分别地在半导体层4a1上经由绝缘膜9形成栅电极11，在半导体层4a2上经由绝缘膜8b形成栅电极12，以及在半导体层4b2上经由绝缘膜8c形成电阻元件13。电阻元件13的体部分13a在长边方向以及短边方向上经过台阶部分S2，并且被布置以在半导体层4b2上(在绝缘膜8c上)以及在绝缘膜7上延伸(横跨)。在绝缘膜7上布置电阻元件13的各个接触部分(13b，13c)。
接下来，如图18中所示，在用例如光刻胶膜制成的掩模M3覆盖电阻元件13的状态下，通过离子注入将杂质(例如，As)e2注入到半导体层4a1和4a2中。在该步骤中，不对电阻元件13应用杂质e2的离子注入。
接下来，去除掩模M3，其后施加激活杂质e2的热处理，并且如图19中所示，分别地在半导体层4a1的主表面上形成与栅电极11联结的一对n型半导体区(扩展区)14，以及在半导体层4a2的主表面上形成与栅电极12联结的一对n型半导体区(扩展区)14。
接下来，如图20中所示，在栅电极(11，12)的侧壁以及电阻元件13的侧壁上形成侧壁隔离器15。按以下方式形成侧壁隔离器15。也就是，使用CVD方法在半导体基体1的整个主表面上形成由例如二氧化硅膜制成的绝缘膜，其中将各向异性刻蚀例如RIE(反应离子刻蚀)等应用于绝缘膜。
接下来，如图21中所示，在用例如光刻胶膜制成的掩模M4覆盖电阻元件13的状态下，通过离子注入将杂质(例如，As)e3注入到半导体层4a1和4a2中。在该步骤中，不对半导体层4b1和4b2应用杂质e3的离子注入。
接下来，去除掩模M4，其后施加激活杂质e3的热处理，并且如图22中所示，分别地在半导体层4a1的主表面上形成与栅电极11的侧壁隔离器15联结的一对n型半导体区(接触区)16，以及在半导体层4a2的主表面上形成与栅电极12的侧壁隔离器15联结的一对n型半导体区(接触区)16。
接下来，如图23中所示，在电阻元件13的上表面上形成覆盖体部分13a但不覆盖各个接触部分(13b，13c)的绝缘膜17。绝缘膜17由例如二氧化硅膜形成，并且构成在电阻元件13的上表面上形成的硅化物层。
接下来，去除天然氧化物层，并且暴露出电阻元件13的各个接触部分(13b，13c)的表面、电极(11，12)的表面，以及n型半导体区16的表面，其后如图24中所示，通过溅射方法在包括这些表面的半导体基体1的整个主表面上形成高熔点金属膜(例如，钴(Co)膜)18。
接下来，实施允许电阻元件13的各个接触部分(13b，13c)、栅电极(11，12)，以及n型半导体区16与高熔点金属膜18反应的热处理，从而如图25中所示，在各个接触部分(13b，13c)的表面、栅电极(11，12)的表面，以及n型半导体区16的表面上形成硅化物层(例如，CoSi2层)19。在栅电极(11，12)上以及在n型半导体区16中形成的硅化物层19被形成，使得硅化物层19与侧壁隔离器15联结。在电阻元件13上形成的硅化物层19被形成，以与绝缘膜17联结。此外，虽然在该实施方案中以硅化钴层作为硅化物层19的例子，但是硅化物层19不局限于硅化钴层，并且硅化物层可以由硅化钛(TiSi2)、硅化镍(NiSi2)等制成。
接下来，选择性地去除还没有反应的高熔点金属膜18。由于该步骤，基本上完成了具有硅化物结构的低和高击穿电压MISFET(QL，QH)。此外，也基本上完成了由多晶硅膜制成的并且在各个接触部分(13b，13c)上具有硅化物层19的电阻元件13。
其后，在半导体基体1的主表面上形成隔层绝缘膜20，并且然后顺序地形成连接孔(21，22)、导电插栓(23，24)、线(25，26)等，从而构成图3中所示的结构。
在半导体器件的制造中，在使用沟槽型元件隔离将半导体基体1的主表面上所形成的元件形成区1a电隔离时，为了抑制归因于凹陷现象的晶片平整度的降低，将晶片的主表面分成网格形式的多个假想区，并且确定每个假想区中的半导体层的占位比(沟槽中的绝缘膜和半导体层之间的比)。存在有事实上的标准，例如将晶片的主表面分成具有20[μm]平方大小的多个假想区，并将每个假想区中的半导体层的占位比设置为处于15～20％或更大范围内的值。当不满足半导体层的占位比的假想区存在时，如图2和图3中所示，给元件隔离区1b提供伪半导体层(4b1，4b2)，从而满足半导体层的占位比。
在实施方案1中，如图3中所示，在结构上独立于用作晶体管元件形成区的半导体层(4a1，4a2)而形成半导体层4b2的状态下，以及在半导体层4b2被绝缘膜3和绝缘膜7电隔离的状态下，在绝缘膜3上形成半导体层4b2。由于这种结构，半导体层4b2不受归因于半导体层(4a1，4a2)的电势固定和支持衬底2的电势固定的衬底偏置的影响，因此即使当在电阻元件13叠盖平面内的半导体层4b2的状态下布置电阻元件13时，也可以抑制由于衬底偏置效应导致的电阻元件13的特性的波动。
因此，在提供用于抑制凹陷现象(用于使晶片平坦以及增加半导体层的占位比)的半导体层4b2上，可以在电阻元件13叠盖平面内的半导体层4b2的状态下布置电阻元件13，因此与图40和图41中所示的其中在平面内布置电阻元件45和伪半导体层42的常规情况相比，可以减小元件隔离区1b的面积，从而实现半导体器件的小型化。
可以通过在平面内使半导体层4b2的一部分与电阻元件13交叠来执行元件隔离区1b的面积减小。但是，如实施方案1中所示，通过在电阻元件13覆盖整个半导体层4b2的状态下布置电阻元件13，半导体层4b2的占用面积被电阻元件13的占用面积所抵消，因此在减小元件隔离区1b的面积时更加有效。
在该实施方案1中，如图4和图5中所示，在绝缘膜7上形成位于电阻元件13的两个端部的接触部分(13b，13c)，但是不在半导体层4b2上形成接触部分(13b，13c)。因为不在半导体层4b2上形成接触部分(13b，13c)，所以可以抑制这样的缺点，即由于接触形成损害而破坏绝缘膜8c使得半导体层4b2和电阻元件13短路。
在实施方案1中，如图14中所示，在与形成用作高击穿电压MISFET-QH的栅绝缘膜的绝缘膜8b的相同步骤中形成布置于半导体层4b2和电阻元件13之间的绝缘膜8c。通过以这样的方式在与高击穿电压MISFET-QH的栅绝缘膜形成步骤相同的步骤中形成绝缘膜8c，可以简化工艺。
此外，也可以在与用作低击穿电压MISFET-QL的栅绝缘膜的绝缘膜9的形成步骤相同的步骤中形成绝缘膜8c来简化工艺(参见图15)。但是，因为绝缘膜9具有小于绝缘膜8b的膜厚度，通过考虑半导体层4b2和电阻元件13之间的绝缘性质，如实施方案1中所示，优选地在与高击穿电压MISFET-QH的栅绝缘膜形成步骤相同的步骤中形成绝缘膜8c。
此外，通过在与高击穿电压MISFET-QH的栅绝缘膜形成步骤相同的步骤中形成具有大厚度的绝缘膜8c，可以减小施加到电阻元件13上的寄生电容。
在实施方案1的半导体器件的制造中，如图13中所示，在用例如光刻胶膜所形成的掩模M2覆盖半导体层(4b1，4b2)的上部分的状态下，通过离子注入将用于减小半导体层的电阻值的杂质e1或用于调节阈值等的杂质e1注入到半导体层(4a1，4a2)的主表面中，但不通过离子注入将杂质e1注入半导体层4b2中。通过以这种方式避免用离子注入将杂质e1注入半导体层4b2中，半导体层4b2容易被耗尽，因此由于电阻元件13可以减小支持衬底2的寄生电容。
在实施方案1的半导体器件的制造中，在形成MISFET的扩展区(半导体区14)的步骤中，如图18中所示，在用例如光刻胶膜所制成的掩模M3覆盖电阻元件13的状态下，通过离子注入将杂质(例如，As)e2注入到半导体层4a1和4a2中，但是不通过离子注入将杂质e2注入电阻元件13中。此外，在形成MISFET的接触区(半导体区16)的步骤中，如图21中所示，在用例如光刻胶膜所制成的掩模M4覆盖电阻元件13的状态下，通过离子注入将杂质(例如，As)e3注入到半导体层4a1和4a2中，但是不通过离子注入将杂质e3注入到半导体层4b2中。
会有这样的情况，其中绝缘膜例如天然氧化物膜保留在由多晶硅膜制成的电阻元件13的上表面，从而在通过离子注入的杂质注入中产生不规则。因此，如实施方案1中所描述，在通过离子注入形成MISFET的源区和漏区的杂质注入步骤中，通过避免用离子注入将杂质注入到电阻元件13中，可以增强电阻元件13的电阻值的均匀性，从而形成具有高精确度的电阻元件13。
〔实施方案2〕
图26是显示装配在根据本发明的实施方案2的半导体器件上的电阻元件的示意构造的示意平面视图，并且图27A和图27B是显示图26中所示的电阻元件的横截面结构的视图，其中图27A是沿着图26中的线c’-c’截取的示意横截面视图，并且图27B是沿着图26中的线d’-d’截取的示意横截面视图。
如图26，图27A和图27B中所示，半导体层4b2具有与其厚度方向相交的并形成具有长边和短边的矩形的平面形状。在该实施方案2中，半导体层4b2具有比电阻元件13的平面尺寸(7[μm]×2[μm])大的平面尺寸。也就是，半导体层4b2形成例如7.6[μm]×2.6[μm]的矩形平面形状。
在电阻元件13的长边(或短边)沿着与半导体层4b2的长边(或短边)相同的方向延伸的状态下，布置电阻元件13以叠盖平面内的半导体层4b2的一部分。也就是，布置电阻元件13以覆盖半导体层4b2的一部分。此外，在电阻元件13的长边位于半导体层4b2的长边内，并且电阻元件13的短边位于半导体层4b2的短边内的状态下，布置电阻元件13。
用绝缘膜8c覆盖半导体层4b2的上表面。绝缘膜8c的上表面具有比绝缘膜7的上表面低的高度，因此沿着半导体层4b2的外周围形成了由于绝缘膜8c和绝缘膜7之间的高度的差异(高度差)导致的台阶部分S2。
在半导体层4b2上(在绝缘膜8c上)布置整个电阻元件13，因此电阻元件13不在长边方向以及短边方向上经过台阶部分S2。由于这种构造，所以电阻元件13不受电阻元件13的长边方向以及短边方向上的台阶部分S2的影响，从而可以形成平坦的电阻元件，因此增强了电阻元件13的电阻值均匀性。
〔实施方案3〕
图28是显示装配在根据本发明的实施方案3的半导体器件上的电阻元件的示意构造的示意平面视图，并且图29A和图29B是显示图28中所示的电阻元件的横截面结构的视图，其中图29A是沿着图28中的线e’-e’截取的示意横截面视图，并且图29B是沿着图28中的线f’-f’截取的示意横截面视图。
如图28，图29A和图29B中所示，半导体层4b2具有与其厚度方向相交的并形成具有长边和短边的矩形的平面形状。在实施方案3中，半导体层4b2具有关于电阻元件13的平面尺寸(7[μm]×2[μm])的较短长边和较长短边的平面尺寸。也就是，半导体层4b2形成例如4.8[μm]×2.6[μm]的矩形平面形状。
在电阻元件13的长边(或短边)沿着与半导体层4b2的长边(或短边)相同的方向延伸的状态下，布置电阻元件13以叠盖平面内的半导体层4b2的一部分，换句话说，布置电阻元件13以覆盖半导体层4b2的一部分。此外，在电阻元件13的长边位于半导体层4b2的长边内，并且电阻元件13的短边位于半导体层4b2的短边外的状态下，布置电阻元件13。
用绝缘膜8c覆盖半导体层4b2的上表面。绝缘膜8c的上表面具有比绝缘膜7的上表面低的高度，因此沿着半导体层4b2的外周围形成了由于绝缘膜8c和绝缘膜7之间的高度的差异(高度差)导致的台阶部分S2。
电阻元件13的体部分13a在长边方向上经过台阶部分S2，并且被布置以在半导体层4b2上(在绝缘膜8c上)以及在绝缘膜7上延伸(横跨)，而电阻元件13的体部分13a不在短边方向上经过台阶部分S2，并且不布置在绝缘膜7上。
在绝缘膜7上布置电阻元件13的各个接触部分(13b，13c)，并且也在绝缘膜7上布置各个接触部分的硅化物层19，但不在半导体层4b2上形成各个接触部分的硅化物层19。
在电阻元件13覆盖半导体层4b2的一部分的状态下在半导体层4b2上(在绝缘膜8c上)布置电阻元件13，并且电阻元件13不在短边方向上经过台阶部分S2。由于这种构造，电阻元件13不受电阻元件13的短边方向上的台阶部分S2的影响，因此可以形成平台的电阻元件13，从而增强电阻元件13的电阻值均匀性。
电阻元件13的两个端部的接触部分(13b，13c)布置在绝缘膜7上，但不布置在半导体层4b2上。
此外，因为不在半导体层4b2上形成接触部分(13b，13c)，所以可以抑制这样的缺点，即由于接触形成损害而破坏绝缘膜8c使得半导体层4b2和电阻元件13短路。
〔实施方案4〕
图30是显示装配在根据本发明的实施方案4的半导体器件上的电阻元件的示意构造的示意平面视图，并且图31A和图31B是显示图30中所示的电阻元件的横截面结构的视图，其中图31A是沿着图30中的线g’-g’截取的示意横截面视图，并且图31B是沿着图30中的线h’-h’截取的示意横截面视图。
如图30，图31A和图31B中所示，半导体层4b2具有与其厚度方向相交的并形成具有长边和短边的矩形的平面形状。在实施方案4中，半导体层4b2具有关于电阻元件13的平面尺寸(7[μm]×2[μm])的较短长边和较长短边的平面尺寸。也就是，半导体层4b2形成例如4.8[μm]×2.6[μm]的矩形平面形状。
在布置电阻元件13的长边(或短边)以沿着与半导体层4b2的长边(或短边)相同的方向延伸的状态下，布置电阻元件13以叠盖平面内的半导体层4b2的一部分。也就是，布置电阻元件13以覆盖半导体层4b2的一部分。此外，在电阻元件13的长边位于半导体层4b2的长边内，并且电阻元件13的短边位于半导体层4b2的短边外的状态下，布置电阻元件13。
电阻元件13的体部分13a不在长边方向以及短边方向上经过台阶部分S2，并且被布置在半导体层4b2上。电阻元件13的接触部分(13b，13c)在长边方向上经过台阶部分S2，并且被布置以在半导体层4b2上(在绝缘膜8c上)以及在绝缘膜7上延伸(横跨)。接触部分(13b，13c)的硅化物层19也在长边方向上经过台阶部分S2，并且被布置以在半导体层4b2上(在绝缘膜8c上)以及在绝缘膜7上延伸(横跨)。
主要基于体部分13a的电阻值设置电阻元件13的电阻值。因此，通过允许接触部分(13b，13c)经过台阶部分S2，并且体部分13a不经过台阶部分S2，可以消除在电阻元件13的长边方向和短边方向上的台阶部分S2的影响，从而可以增强电阻元件13的电阻值的均匀性。
〔实施方案5〕
图32是显示装配在根据本发明的实施方案5的半导体器件上的电阻元件的示意构造的示意平面视图，并且图33A和图33B是显示图32中所示的电阻元件的横截面结构的视图，其中图33A是沿着图32中的线i’-i’截取的示意横截面视图，并且图33B是沿着图32中的线j’-j’截取的示意横截面视图。
在上述实施方案1至4中，关于在一个电阻元件13下面布置一个半导体层4b2的情况进行了说明。但是，在实施方案5中，如图32，图33中所示，在一个电阻元件13下面布置多个小的矩形半导体层4b2。在实施方案5中，具有方形平面形状的多个半导体层4b2布置成两行。
以这样的方式，通过在一个电阻元件13下面布置多个小的矩形半导体层4b2，可以精细地控制半导体层的占位比。
此外，通过在电阻元件13下面布置多个半导体层4b2，可以使台阶部分S2关于多个电阻元件13的影响变平坦，因此可以增强电阻元件13的偶精确度(pair accuracy)。
图34A，34B和34C是根据实施方案5的修改的电阻元件的示意平面视图。如图34A中所示，可以按错列图案布置多个小的矩形半导体层4b2。此外，如图34B中所示，多个小的矩形半导体层4b2可以形成矩形并且可以布置成多个行。此外，如图34C中所示，多个小的矩形半导体层4b2可以形成矩形，并且可以布置成一个行。
〔实施方案6〕
图35是显示安装在根据本发明的实施方案6的半导体器件上的电阻元件的示意构造的示意平面视图；
如图35中所示，在半导体基体1的主表面上所形成的元件隔离区1b中，可以按矩阵阵列布置多个半导体层4b2，并且可以在半导体层4b2上布置多个电阻元件13。在该情况中，需要考虑掩模的未对准。
〔实施方案7〕
图36是显示装配在根据本发明的实施方案7的半导体器件上的电阻元件的示意构造的示意平面视图，并且图37A和图37B是显示图36中所示的电阻元件的横截面结构的视图，其中图37A是沿着图36中的线k’-k’截取的示意横截面视图，并且图37B是沿着图36中的线l’-l’截取的示意横截面视图。
在上述实施方案1至6中，关于半导体层4b2的电势不固定的情况进行了说明。但是，在实施方案7中，关于半导体层4b2的电势固定的情况进行说明。
图36，图37A和图37B中所示，布置电阻元件13以叠盖平面内的半导体层4b2的一部分。在不叠盖电阻元件13的半导体层4b2的区域中，形成硅化物层19。在硅化物层19上面提供连接孔22a，使得连接孔22a从隔层绝缘膜20的表面穿透隔层绝缘膜20之后到达硅化物层19，并且将导电插栓24a插入连接孔22a内。半导体层4b2经由硅化物层19以及导电插栓24a电连接到线26a。线26a是用来将半导体层4b2的电势固定到电源电势或参考电势的线。
以这样的方式，通过固定半导体层4b2的电势，可以使用半导体层4b2作为防护层，因此半导体层4b2可以吸收噪声，由此可以抑制电阻元件13的电阻值的波动，从而增强电阻元件13的电阻值精确度。
〔实施方案8〕
图38是显示装配在根据本发明的实施方案8的半导体器件上的电阻元件的示意构造的示意平面视图，并且图39A和图39B是显示图38中所示的电阻元件的横截面结构的视图，其中图39A是沿着图38中的线m’-m’截取的示意横截面视图，并且图39B是沿着图38中的线n’-n’截取的示意横截面视图。
在上述实施方案1中，在电阻元件13的区域上的其中电阻元件13连接到导电插栓24的地方形成硅化物层19。在实施方案8中，在电阻元件13的体部分13a的整个表面上形成硅化物层19。
当要求电阻元件13具有的电阻值很小时，如同本实施方案的情况中，可以使电阻元件13的整个表面形成硅化物。
在这里，可以省略上述实施方案1的图23中所示的绝缘膜17。在该情况中，可以简化电阻元件13的制造步骤。
此外，作为实施方案的修改，可以混合地布置如同实施方案1的情况中使用上述绝缘膜17在电阻元件13上选择性地形成硅化物层19的电阻元件，以及如同实施方案8的情况中在整个电阻元件13上形成硅化物层19的电阻元件。
此外，可以结合其他实施方案2至7使用实施方案8的构造。这种组合也可以获得与实施方案2至7所获得的有利效果类似的有利效果。
虽然在此之前结合实施方案具体地说明了本发明的发明者所做出的发明，但是无需指出本发明不局限于上述实施方案，并且可以做出各种修改而不背离本发明的主旨。
Claims (21)
1.一种半导体器件，包括：
支持衬底；
在所述支持衬底上形成的第一绝缘膜；
在所述第一绝缘膜上形成的岛状的半导体层；
在第二绝缘膜包围所述半导体层的状态下，在所述第一绝缘膜上形成的所述第二绝缘膜；
在电阻元件叠盖平面内的所述半导体层的上表面的状态下，在所述第一绝缘膜上形成的所述电阻元件；以及
形成在所述电阻元件与所述半导体层之间的第三绝缘膜，
其中，所述半导体层被形成为伪图案并成电势浮动状态。
2.根据权利要求1的半导体器件，
其中在所述电阻元件叠盖平面内的所述半导体层的一部分或全部的状态下，布置所述电阻元件。
3.根据权利要求1的半导体器件，
其中所述半导体层具有比所述电阻元件的平面尺寸小的平面尺寸，以及
其中在所述电阻元件覆盖整个半导体层的状态下，布置所述电阻元件。
4.根据权利要求1的半导体器件，
其中所述半导体层具有比所述电阻元件的平面尺寸大的平面尺寸，以及
其中在整个所述电阻元件位于所述半导体层上的状态下，布置所述电阻元件。
5.根据权利要求1的半导体器件，
其中所述电阻元件形成具有长边和短边的矩形平面形状，
其中所述半导体层形成具有比所述电阻元件的长边短的长边以及比电阻元件的短边长的短边的矩形平面形状，以及
其中在所述电阻元件的短边位于所述半导体层的短边外以及所述电阻元件的长边位于所述半导体层的长边内的状态下，布置所述电阻元件。
6.根据权利要求1的半导体器件，
其中所述电阻元件由硅膜制成。
7.根据权利要求5的半导体器件，
其中所述电阻元件包括硅膜和在所述硅膜的上表面的两个端部上形成的硅化物层，以及
其中在所述第二绝缘膜上布置所述硅化物层。
8.根据权利要求5的半导体器件，
其中所述电阻元件包括硅膜和在所述硅膜的上表面的两个端部上形成的硅化物层，以及
其中所述硅化物层被布置为在所述第二绝缘膜和所述半导体层上延伸。
9.一种半导体器件，包括：
支持衬底；
在所述支持衬底上形成的第一绝缘膜；
在所述第一绝缘膜上形成的并且形成为岛状的多个半导体层；
在第二绝缘膜包围各个半导体层的状态下在所述第一绝缘膜上形成的所述第二绝缘膜；
在电阻元件叠盖平面内的所述半导体层的每个上表面的状态下布置的所述电阻元件；以及
形成在所述电阻元件与所述半导体层之间的多个第三绝缘膜，
其中，所述半导体层分别被形成为伪图案并成电势浮动状态。
10.一种半导体器件，包括：
支持衬底；
在所述支持衬底上布置的第一绝缘膜；
在所述第一绝缘膜上形成的并且形成为岛状的多个半导体层；
在第二绝缘膜包围各个半导体层的状态下在所述第一绝缘膜上形成的所述第二绝缘膜；
在电阻元件叠盖平面内的所述半导体层的上表面的一部分的状态下布置的所述电阻元件；以及
形成在所述电阻元件与所述半导体层之间的多个第三绝缘膜，
其中所述半导体层包括在第一半导体层形成在平面内的电阻元件之下的状态下布置的多个所述第一半导体层、以及包围所述电阻元件而布置的多个第二半导体层，
所述第一和第二半导体层分别被形成为伪图案并成电势浮动状态。
11.一种半导体器件，包括：
支持衬底；以及
在所述支持衬底上形成的第一绝缘膜；
在所述第一绝缘膜上形成的的岛状第一半导体层；
在所述第一绝缘膜上形成的结构上独立于所述第一半导体层的岛状的第二半导体层；以及
在第二绝缘膜包围所述第一和第二半导体层的每个的状态下在所述第一绝缘膜上形成的所述第二绝缘膜，
其中在电阻元件叠盖平面内的所述第二半导体层的上表面的状态下布置所述电阻元件，
在所述电阻元件与所述第二半导体层之间形成有第三绝缘膜，
所述第二半导体层被形成为伪图案并成电势浮动状态，
在所述第一半导体层上形成有包括栅绝缘膜和栅电极的晶体管元件，
所述晶体管元件的所述栅电极与所述电阻元件是作为相同的层而被形成的，以及
所述晶体管元件的所述栅绝缘膜与所述第三绝缘膜是作为相同的膜而被形成的。
12.根据权利要求11的半导体器件，
其中在所述电阻元件的一部分或全部叠盖平面内的所述第二半导体层的状态下，布置所述电阻元件。
13.根据权利要求11的半导体器件，
其中所述第二半导体层具有比所述电阻元件的平面尺寸小的平面尺寸，以及
其中在所述电阻元件覆盖整个所述第二半导体层的状态下，布置所述电阻元件。
14.根据权利要求11的半导体器件，
其中所述第二半导体层具有比所述电阻元件的平面尺寸大的平面尺寸，以及
其中在整个所述电阻元件位于所述第二半导体层上的状态下，布置所述电阻元件。
15.根据权利要求14的半导体器件，
其中所述电阻元件形成具有长边和短边的矩形平面形状，
其中所述第二半导体层形成具有比所述电阻元件的长边短的长边以及比所述电阻元件的短边长的短边的矩形平面形状，以及
其中在所述电阻元件的短边位于所述第二半导体层的短边内以及所述电阻元件的长边位于所述第二半导体层的长边外的状态下，布置所述电阻元件。
16.根据权利要求11的半导体器件，
其中所述电阻元件和所述栅电极分别由硅膜制成。
17.根据权利要求11的半导体器件，
其中晶体管元件由MISFET构成。
18.根据权利要求15的半导体器件，
其中所述电阻元件包括硅膜和在所述硅膜的上表面的两个端部上形成的硅化物层，以及
其中在所述第二绝缘膜上布置所述硅化物层。
19.根据权利要求15的半导体器件，
其中所述电阻元件包括硅膜和在所述硅膜的上表面的两个端部上形成的硅化物层，以及
其中所述硅化物层被布置为在所述第二绝缘膜和所述第二半导体层上延伸。
20.一种半导体器件，包括：
支持衬底；
在所述支持衬底上形成的第一绝缘膜；
在在所述第一绝缘膜上形成的岛状的第一半导体层；
在所述第一绝缘膜上形成的结构上独立于所述第一半导体层的岛状的第二半导体层；以及
在第二绝缘膜包围所述第一和第二半导体层的每个的状态下在所述第一绝缘膜上形成的所述第二绝缘膜，
其中，在电阻元件叠盖平面内的所述第二半导体层的上表面的一部分的状态下布置有所述电阻元件；
所述第二半导体层包括在第三半导体层形成在平面内的电阻元件之下的状态下布置的多个第三半导体层、以及包围电阻元件而布置的多个第四半导体层，
在所述电阻元件与所述第三半导体层之间形成有多个第三绝缘膜，
所述第三和第四半导体层分别被形成为伪图案并成电势浮动状态，
在所述第一半导体层上形成有包括栅绝缘膜和栅电极的晶体管元件，
所述晶体管元件的所述栅电极与所述电阻元件是作为相同的层而被形成的，以及
所述晶体管元件的所述栅绝缘膜与所述第三绝缘膜是作为相同的膜而被形成的。
21.根据权利要求20的半导体器件，
其中所述晶体管元件由MISFET构成。
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