CN107958937A - 一种基于倒阱工艺的功率mosfet器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种基于倒阱工艺的功率MOSFET器件及其制造方法，它包括衬底材料，所述衬底材料上覆盖有第一外延层；第一外延层上覆盖有第二外延层；体区位于第一外延层和第二外延层之间；体区的上部二侧为源区；本发明一方面增加了体区的结面积，从而最大限度地提升了功率VDMOS器件的EAS，且可以保持器件的阈值电压基本不变；具有实现简单、可靠性高的优点；解决了现有技术平面型功率VDMOS器件存在EAS低、已公开技术提高EAS空间小等技术问题。
Description
技术领域
本发明涉及半导体功率器件领域，尤其涉及一种基于倒阱工艺的功率MOSFET器件及其制造方法。
背景技术
垂直双扩散功率MOSFET（VDMOS：Vertical Double-diffusion Metal OxideSemiconductor）器件因其具有功耗低、开关速度快、驱动能力强、负温度系数等优点，而广泛用于各种电子系统的电源模块，起着功率变换或功率转换的作用，是功率集成电路及功率集成系统的核心元器件之一。
对于功率VDMOS器件，应用者最关注的无疑是器件的可靠性，特别是当VDMOS器件在高频开关（如开关电源模块）和汽车电子领域应用时，UIS（Unclamped InductiveSwitching）特性通常用来描述功率MOSFET在雪崩击穿下负载能量的能力，其量化后的特性可通过EAS(Energy Avalanche Stress)来表征，所以EAS是反映功率MOSFET器件可靠性的一个重要指标，器件的EAS越大，抗雪崩击穿越强，可靠性越高。针对传统平面型VDMOS器件，其体区杂质浓度分布的峰值一般在体区结深（Xj）的1/4位置，在体区底部杂质浓度较低，当器件带感性负载且工作在开关状态时，存在寄生三极管易于触发、雪崩击穿能量低的不足，EAS低是制约传统平面型VDMOS器件在高频开关应用的技术瓶颈之一。
传统平面型VDMOS器件结构如图1所示，体区杂质浓度分布如图2所示。传统平面型VDMOS器件的体区通过高能离子注入或表面扩散掺杂并结合一定的高温推结工艺形成，由于扩散源是由器件的表面至上而下进行掺杂，其杂质浓度分布的峰值距离体区的上表面较近，通常在体区结深（Xj）的1/4位置，而体区底部及底部位置杂质浓度较低，造成由源区、体区、外延层形成的寄生三极管基区电阻较大，易于触发，从而造成EAS较低，在带感性负载的功率电子系统应用中，容易造成器件烧毁，存在严重的可靠性问题。在常规提升功率VDMOS器件EAS的措施中，一般通过提高体区掺杂浓度或增加体区的结面积来进行改善，但提高体区掺杂浓度会造成器件阈值电压变大；增加结面积会造成器件终端面积的增加，其改善空间均不大。
由此可见，平面型功率VDMOS器件存在EAS低、已公开技术提高EAS空间小的技术问题。
发明内容
本发明要解决的技术问题是：提供一种基于倒阱工艺的功率MOSFET器件及其制造方法，以解决现有技术平面型功率VDMOS器件存在EAS低、已公开技术提高EAS空间小等技术问题。
本发明的技术方案是：
一种基于倒阱工艺的功率MOSFET器件，它包括衬底材料，其特征在于：所述衬底材料上覆盖有第一外延层；第一外延层上覆盖有第二外延层；轻掺杂第一导电类型第一外延层位于第一外延层和第二外延层之间。
所述衬底材料覆盖在漏极金属层上；所述衬底材料为重掺杂第一导电类型衬底材料；第一外延层为轻掺杂第一导电类型第一外延层；第二外延层为轻掺杂第一导电类型第二外延层；重掺杂第一导电类型衬底材料覆盖于漏极金属层之上；所述轻掺杂第一导电类型第一外延层覆盖于重掺杂第一导电类型衬底材料之上；所述轻掺杂第一导电类型第二外延层覆盖于轻掺杂第一导电类型第一外延层之上。
重掺杂第二导电类型埋层介于轻掺杂第一导电类型第二外延层和轻掺杂第一导电类型第一外延层之间，重掺杂第二导电类型埋层嵌入第一导电类型第一外延层和第一导电类型第二外延层内部；第二导电类型体区在轻掺杂第一导电类型第二外延层内部，第二导电类型体区的结深大于第一导电类型第二外延层的厚度；第二导电类型体区的上表面为第一导电类型第二外延层的上表面的一部分；第二导电类型体区的上表面宽度小于第二导电类型体区的下结面宽度；重掺杂第一导电类型源区在第二导电类型体区内部；重掺杂第一导电类型源区的深度小于第二导电类型体区的深度；重掺杂第一导电类型源区的上表面为第二导电类型体区的部分上表面；重掺杂第一导电类型源区的上表面与第二导电类型体区内重掺杂第一导电类型源区之间的上表面依次覆盖接触金属层、金属层和钝化介质层；所述第二导电类型体区的上表面和第二导电类型体区之间的表面，从下到上依次覆盖栅介质层、多晶硅栅介质层、ILD介质层、金属层和钝化介质层。
轻掺杂第一导电类型第一外延层的厚度d1为传统VDMOS器件外延层厚度D减去氧化工艺消耗部分D1、第二导电类型体区结深D2的厚度，即：d1＝D-D1-D2；轻掺杂第一导电类型第一外延层是均匀掺杂或是从重掺杂第一导电类型衬底材料上表面到轻掺杂第一导电类型第一外延层上表面的缓变掺杂。
重掺杂第二导电类型埋层位置为第二导电类型体区在轻掺杂第一导电类型第一外延层上表面的投影位置，且重掺杂第二导电类型埋层的长度大于第二导电类型体区上表面在轻掺杂第一导电类型第一外延层上表面投影的长度。
第二导电类型体区由二个以上重复的结构单元组成；第二导电类型体区是通过重掺杂第二导电类型埋层在高温下扩散形成；第二导电类型体区杂质浓度的分布峰值在第二导电类型体区结深的3/4位置。
它还包括第二导电类型终端PN结；所述第二导电类型终端PN结的形状、掺杂与第二导电类型体区一致；最内环包围的中间区域为器件的有源区。
所述的一种基于倒阱工艺的功率MOSFET器件的制造方法，它包括：
1）将轻掺杂第一导电类型第一外延层覆盖于重掺杂第一导电类型衬底材料之上；
2）利用掩膜层在轻掺杂第一导电类型第一外延层的部分上表面形成重掺杂第二导电类型埋层；重掺杂第二导电类型埋层采用低能量离子注入第一导电类型的方式；
3）将轻掺杂第一导电类型第二外延层覆盖于轻掺杂第一导电类型第一外延层和重掺杂第二导电类型埋层之上；
4）高温推结，使得重掺杂第二导电类型埋层至下而上扩散至轻掺杂第一导电类型第二外延层的上表面，形成第二导电类型体区；第二导电类型体区采用1150℃的高温推结形成，且在推结工艺之前先在1000℃干氧氧化10分钟；
5）形成栅介质层和多晶硅栅介质层；6）利用掩膜层和5）步骤中所述多晶硅栅介质层自对准形成重掺杂第一导电类型源区；
7）形成ILD介质层、接触金属层、金属层和钝化介质层；
8）减薄硅片背面，形成漏极金属层。
在形成栅介质层和多晶硅栅介质层之前，还包括形成有源区、第二导电类型保护环及结终端区的步骤，保护环与第二导电类型埋层同时形成。
步骤3中形成轻掺杂第一导电类型第二外延层的方法采用低温减压外延的方法。
本发明的有益效果：
本发明中的基于倒阱工艺的功率MOSFET器件，重掺杂第二导电类型埋层、轻掺杂第一导电类型第一外延层、轻掺杂第一导电类型第二外延层、杂质倒分布的第二导电类型体区可以采用常规双极工艺的制造工艺形成。由于第二导电类型体区杂质浓度分布在第二导电类型体区结深的3/4位置，一方面增大了寄生三极管基区的宽度，进而降低了寄生三极管的基区电阻；另一方面增加了体区的结面积，从而最大限度地提升了功率VDMOS器件的EAS，且可以保持器件的阈值电压基本不变；具有实现简单、可靠性高的优点；解决了现有技术平面型功率VDMOS器件存在EAS低、已公开技术提高EAS空间小等技术问题。
附图说明
图1为现有技术VDMOS器件结构示意图；
图2为现有技术体区杂质浓度分布示意图；
图3为本发明所述VDMOS器件结构示意图；
图4本发明的体区杂质分布示意图；
图5为本发明所述VDMOS器件剖面结构组成示意图；
图中：漏极金属层501、重掺杂第一导电类型衬底材料101、轻掺杂第一导电类型第一外延层201、重掺杂第二导电类型埋层302、轻掺杂第一导电类型第二外延层301、第二导电类型体区3022、重掺杂第一导电类型源区303、栅介质层401、多晶硅栅介质层402、ILD介质层403、接触金属层404、金属层405、钝化介质层406。
具体实施方式
下面结合实施例对本发明作进一步说明，以下所述重掺杂指杂质掺杂浓度在19次方以上的掺杂，轻掺杂指杂质掺杂浓度在17次方以下的掺杂。
实施例1：
一种基于倒阱工艺的功率MOSFET器件，它包括衬底材料，所述衬底材料上覆盖有第一外延层；第一外延层上覆盖有第二外延层；体区位于第一外延层和第二外延层之间；体区的部二侧为源区。
如图所示，一种基于倒阱工艺的功率MOSFET器件，漏极金属层501、重掺杂第一导电类型衬底材料101、轻掺杂第一导电类型第一外延层201、重掺杂第二导电类型埋层302、轻掺杂第一导电类型第二外延层301、第二导电类型体区3022、重掺杂第一导电类型源区303、栅介质层401、多晶硅栅介质层402、ILD介质层403、接触金属层404、金属层405、钝化介质层406。
所述重掺杂第一导电类型衬底材料101覆盖于漏极金属层501之上。
所述轻掺杂第一导电类型第一外延层201覆盖于重掺杂第一导电类型衬底材料101之上。
所述轻掺杂第一导电类型第二外延层301覆盖于轻掺杂第一导电类型第一外延层201之上。
所述重掺杂第二导电类型埋层302介于轻掺杂第一导电类型第二外延层301和轻掺杂第一导电类型第一外延层201之间，且位于体区在上表面的投影区域，所述重掺杂第二导电类型埋层302部分嵌入第一导电类型第一外延层201和第一导电类型第二外延层301内部。
所述第二导电类型体区3022在轻掺杂第一导电类型第二外延层301内部，所述第二导电类型体区3022的结深大于第一导电类型第二外延层301的厚度；所述第二导电类型体区3022的上表面为第一导电类型第二外延层301的部分上表面；所述第二导电类型体区3022的上表面宽度小于第二导电类型体区3022的下结面宽度。
所述重掺杂第一导电类型源区303在第二导电类型体区3022内部；所述重掺杂第一导电类型源区302的深度小于第二导电类型体区3022的深度；所述重掺杂第一导电类型源区302的上表面为第二导电类型体区3022的部分上表面。
所述重掺杂第一导电类型源区303的部分上表面与第二导电类型体区3022内重掺杂第一导电类型源区303之间的上表面依次覆盖接触金属层404、金属层405和钝化介质层406。
所述第二导电类型体区3022的剩余上表面和第二导电类型体区3022之间的表面，从下到上依次覆盖栅介质层401、多晶硅栅介质层402、ILD介质层403、金属层405和钝化介质层406。
所述轻掺杂第一导电类型第一外延层201的厚度d1为传统VDMOS器件外延层厚度D减去氧化工艺消耗部分D1、第二导电类型体区3022结深D2的厚度，即：d1＝D-D1-D2；所述轻掺杂第一导电类型第一外延层201可以是均匀掺杂，也可以是从重掺杂第一导电类型衬底材料101上表面到轻掺杂第一导电类型第一外延层201上表面的缓变掺杂。
所述重掺杂第二导电类型埋层302为第二导电类型体区3022在轻掺杂第一导电类型第一外延层201上表面的投影，且重掺杂第二导电类型埋层302的长度大于第二导电类型体区3022在轻掺杂第一导电类型第一外延层302上表面投影的长度。
所述第二导电类型体区3022由2个以上重复的结构单元组成；所述第二导电类型体区3022是通过重掺杂第二导电类型埋层302在1150℃高温下扩散形成；所述第二导电类型体区3022杂质浓度的分布峰值在第二导电类型体区3022结深的3/4位置。
所述器件还包括第二导电类型终端PN结；所述第二导电类型终端PN结的形状、掺杂与第二导电类型体区3022一致；最内环包围的中间区域为器件的有源区。
所述轻掺杂第一导电类型第二外延层301的厚度d2为氧化工艺消耗部分D1与第二导电类型体区3022结深D2的厚度之和，即：d2＝D1+D2。
实施例2：
第一导电类型为N型，第二导电类型为P型。
如图所示，本实施例制作出的功率MOSFET器件，漏极金属层501、重掺杂N型衬底材料101、轻掺杂N型第一外延层201、重掺杂P型埋层302、轻掺杂N型第二外延层301、P型体区3022、重掺杂N型源区303、栅介质层401、多晶硅栅介质层402、ILD介质层403、接触金属层404、金属层405、钝化介质层406。
所述重掺杂N型衬底材料101覆盖在漏极金属层501之上。所述重掺杂N型衬底材料101为掺杂浓度19次方以上的砷或磷掺杂衬底。
所述轻掺杂N型第一外延层201覆盖于重掺杂N型衬底材料101之上；所述轻掺杂N型第一外延层201为杂质浓度15到17次方的磷外延层,一个典型的轻掺杂N型第一外延层201条件可以选择11微米的厚度、16次方的磷杂质浓度。
所述轻掺杂N型第二外延层301覆盖于轻掺杂N型第一外延层201之上。所述轻掺杂N型第二外延层301为杂质浓度15到17次方的磷外延层,一个典型的轻掺杂N型第一外延层301条件可以选择3微米的厚度、16次方的磷杂质浓度。
所述重掺杂P型埋层302介于轻掺杂N型第二外延层301和轻掺杂N型第一外延层201之间的部分区域，所述重掺杂P型埋层302部分嵌入轻掺杂N型第一外延层201和轻掺杂N型第二外延层301内部。所述重掺杂P型埋层302的掺杂浓度为17-19次方的硼杂质浓度
所述P型体区3022在轻掺杂N型第二外延层301内部，所述P型体区3022的结深大于轻掺杂N型第二外延层301的厚度；所述P型体区3022的上表面为轻掺杂N型第二外延层301的部分上表面；所述P型体区3022的上表面宽度小于P型体区3022的下结面宽度。所述P型体区3022的结深为2.0-3.0微米，掺杂浓度为15-17次方的硼杂质。
所述重掺杂N型源区303在P型体区3022内部；所述重掺杂N型源区302的深度小于P型体区3022的深度；所述重掺杂N型源区302的上表面为P型体区3022的部分上表面。
所述重掺杂N型源区303的部分上表面与P型体区3022内重掺杂N型源区303之间的上表面依次覆盖接触金属层404、金属层405和钝化介质层406。所述重掺杂N型源区303的典型掺杂浓度为19-20次方的磷或砷杂质；所述栅介质层401的厚度为60-70纳米；所述接触金属层404为钛/氮化钛或钛硅合金或铂硅合金。所述金属层405为3.5-4.5微米后的硅铝或铝铜或铝硅铜合金。所述钝化介质层406为二氧化硅或二氧化硅与氮化硅的复合介质层，二氧化硅典型厚度为1微米。
所述P型体区3022的剩余上表面和P型体区3022之间的表面，从下到上依次覆盖栅介质层401、多晶硅栅介质层402、ILD介质层403、金属层405和钝化介质层406。
所述轻掺杂N型第一外延层201的厚度d1为传统VDMOS器件外延层厚度14微米减去氧化工艺消耗部分0.5微米、P型体区3022结深2.5微米的厚度，即：11微米＝14微米-0.5微米-2.5微米；所述轻掺杂N型第一外延层201可以是均匀掺杂，也可以是从重掺杂N型衬底材料101上表面到轻掺杂N型第一外延层201上表面的缓变掺杂。
所述重掺杂P型埋层302为P型体区3022在轻掺杂N型第一外延层201上表面的投影，且重掺杂P型埋层302的长度大于P型体区3022在轻掺杂N型第一外延层302上表面投影的长度。
所述P型体区3022由2个以上重复的结构单元组成；所述P型体区3022是通过重掺杂P埋层302在高温下扩散形成；所述P型体区3022杂质浓度的分布峰值在P型体区3022结深的3/4结深位置。
所述器件还包括P型保护环及结终端区，所述P型保护环和结终端区的形状、掺杂与P型体区3022一致；最内环包围的中间区域为器件的有源区。
所述轻掺杂N型第二外延层301的厚度3微米为氧化工艺消耗部分0.5微米与P型体区3022结深2.5微米的厚度之和，即：3微米＝0.5微米+2.5微米。
采用本实施例2中的制作方法制作的功率MOSFET器件击穿电压大于150V。
本实施例中的基于倒阱工艺的功率MOSFET器件，重掺杂P型埋层、轻掺杂N型第一外延层、轻掺杂N型第二外延层、杂质倒分布的P型体区可以采用常规双极工艺的制造工艺形成。由于P型体区杂质浓度分布在P型体区结深的3/4位置，一方面增大了寄生三极管基区的宽度，进而降低了寄生三极管的基区电阻；另一方面增加了体区的结面积，从而最大限度地提升了功率VDMOS器件的EAS，且可以保持器件的阈值电压基本不变；具有实现简单、可靠性高的优点。
实施例3：
选取第一导电类型为N型，第二导电类型为P型；
实施例3描述的基于倒阱工艺的功率MOSFET器件，漏极金属层501、重掺杂N型衬底材料101、轻掺杂N型第一外延层201、重掺杂P型埋层302、轻掺杂N型第二外延层301、P型体区3022、重掺杂N型源区303、栅介质层401、多晶硅栅介质层402、ILD介质层403、接触金属层404、金属层405、钝化介质层406。
如图所示，采用本实施例描述实施例3描述的基于倒阱工艺的功率MOSFET器件的制作方法，包括以下主要步骤：
1）将轻掺杂N型第一外延层201覆盖于重掺杂N型衬底材料101之上；所述重掺杂N型衬底材料101为掺杂浓度19次方以上的砷或磷掺杂衬底；所述轻掺杂N型第一外延层201采用常压外延生长的方式形成；
2）利用掩膜层在轻掺杂N型第一外延层201的部分上表面形成重掺杂P型埋层302；所述重掺杂P型埋层302采用离子注入方式掺杂，掺杂前低温生长40-50纳米厚的氧化层。
3）将轻掺杂N型第二外延层301覆盖于轻掺杂N型第一外延层201和重掺杂P型埋层302之上；
4）高温推结，使得重掺杂P型埋层302至下而上扩散至轻掺杂N型第二外延层301的上表面，形成P型体区3022；
5）形成栅介质层401和多晶硅栅介质层402；
6）利用掩膜层和5）步骤中所述多晶硅栅介质层402自对准形成重掺杂N型源区303；
7）形成ILD介质层403、接触金属层404、金属层405和钝化介质层406；
8）减薄硅片背面，形成漏极金属层501。
所述在形成栅介质层401和多晶硅栅介质层402之前，通常还包括形成有源区、P型保护环及结终端区的步骤，保护环与重掺杂P型埋层302同时形成，且两种具有相同的形状和工艺参数。
所述步骤2）中形成重掺杂P型埋层302的方法优选低能量离子注入N型杂质的方式。
所述步骤3）中形成轻掺杂N型第二外延层301的方法优选低温减压外延的方式。
所述步骤4）中的P型体区3022采用1150℃的高温推结形成，且推结工艺之前先在1000℃干氧氧化10分钟。
按照该实施例可以制作一种基于倒阱工艺的功率MOSFET器件。由于重掺杂P型埋层302、轻掺杂N型第一外延层201、轻掺杂N型第二外延层301、杂质倒分布的P型体区3022可以采用常规双极工艺的制造工艺形成。由于P型体区3022杂质浓度分布在P型体区3022结深的3/4位置，一方面增大了寄生三极管基区的宽度，进而降低了寄生三极管的基区电阻；另一方面增加了P型体区3022的结面积，从而最大限度地提升了功率VDMOS器件的EAS，且可以保持器件的阈值电压基本不变；具有实现简单、可靠性高的优点。
Claims (10)
1.一种基于倒阱工艺的功率MOSFET器件，它包括衬底材料，其特征在于：所述衬底材料上覆盖有第一外延层；第一外延层上覆盖有第二外延层；轻掺杂第一导电类型第一外延层(201)位于第一外延层和第二外延层之间。
2.根据权利要求1所述的一种基于倒阱工艺的功率MOSFET器件，其特征在于：所述衬底材料覆盖在漏极金属层（501）上；所述衬底材料为重掺杂第一导电类型衬底材料（101）；第一外延层为轻掺杂第一导电类型第一外延层（201）；第二外延层为轻掺杂第一导电类型第二外延层（301）；重掺杂第一导电类型衬底材料（101）覆盖于漏极金属层（501）之上；所述轻掺杂第一导电类型第一外延层（201）覆盖于重掺杂第一导电类型衬底材料（101）之上；所述轻掺杂第一导电类型第二外延层（301）覆盖于轻掺杂第一导电类型第一外延层（201）之上。
3.根据权利要求2所述的一种基于倒阱工艺的功率MOSFET器件，其特征在于：重掺杂第二导电类型埋层（302）介于轻掺杂第一导电类型第二外延层（301）和轻掺杂第一导电类型第一外延层（201）之间，重掺杂第二导电类型埋层（302）嵌入第一导电类型第一外延层（201）和第一导电类型第二外延层（301）内部；第二导电类型体区（3022）在轻掺杂第一导电类型第二外延层（301）内部，第二导电类型体区（3022）的结深大于第一导电类型第二外延层（301）的厚度；第二导电类型体区（3022）的上表面为第一导电类型第二外延层（301）的上表面的一部分；第二导电类型体区（3022）的上表面宽度小于第二导电类型体区（3022）的下结面宽度；重掺杂第一导电类型源区（303）在第二导电类型体区（3022）内部；重掺杂第一导电类型源区（302）的深度小于第二导电类型体区（3022）的深度；重掺杂第一导电类型源区（302）的上表面为第二导电类型体区3022的部分上表面；重掺杂第一导电类型源区（303）的上表面与第二导电类型体区（3022）内重掺杂第一导电类型源区（303）之间的上表面依次覆盖接触金属层（404）、金属层（405）和钝化介质层（406）；所述第二导电类型体区（3022）的上表面和第二导电类型体区（3022）之间的表面，从下到上依次覆盖栅介质层（401）、多晶硅栅介质层(402)、ILD介质层(403)、金属层(405)和钝化介质层(406)。
4.根据权利要求2所述的一种基于倒阱工艺的功率MOSFET器件，其特征在于：轻掺杂第一导电类型第一外延层(201)的厚度d1为传统VDMOS器件外延层厚度D减去氧化工艺消耗部分D1、第二导电类型体区(3022)结深D2的厚度，即：d1＝D-D1-D2；轻掺杂第一导电类型第一外延层(201)是均匀掺杂或是从重掺杂第一导电类型衬底材料（101）上表面到轻掺杂第一导电类型第一外延层（201）上表面的缓变掺杂。
5.根据权利要求2所述的一种基于倒阱工艺的功率MOSFET器件，其特征在于：重掺杂第二导电类型埋层（302）位置为第二导电类型体区（3022）在轻掺杂第一导电类型第一外延层（201）上表面的投影位置，且重掺杂第二导电类型埋层（302）的长度大于第二导电类型体区（3022）上表面在轻掺杂第一导电类型第一外延层（302）上表面投影的长度。
6.根据权利要求2所述的一种基于倒阱工艺的功率MOSFET器件，其特征在于：第二导电类型体区（3022）由二个以上重复的结构单元组成；第二导电类型体区（3022）是通过重掺杂第二导电类型埋层（302）在高温下扩散形成；第二导电类型体区（3022）杂质浓度的分布峰值在第二导电类型体区（3022）结深的3/4位置。
7.根据权利要求2所述的一种基于倒阱工艺的功率MOSFET器件，其特征在于：它还包括第二导电类型终端PN结；所述第二导电类型终端PN结的形状、掺杂与第二导电类型体区3022一致；最内环包围的中间区域为器件的有源区。
8.如权利要求2所述的一种基于倒阱工艺的功率MOSFET器件的制造方法，它包括：
1）将轻掺杂第一导电类型第一外延层覆盖于重掺杂第一导电类型衬底材料之上；
2）利用掩膜层在轻掺杂第一导电类型第一外延层的部分上表面形成重掺杂第二导电类型埋层；重掺杂第二导电类型埋层采用低能量离子注入第一导电类型的方式；
3）将轻掺杂第一导电类型第二外延层覆盖于轻掺杂第一导电类型第一外延层和重掺杂第二导电类型埋层之上；
4）高温推结，使得重掺杂第二导电类型埋层至下而上扩散至轻掺杂第一导电类型第二外延层的上表面，形成第二导电类型体区；第二导电类型体区采用1150℃的高温推结形成，且在推结工艺之前先在1000℃干氧氧化10分钟；
5）形成栅介质层和多晶硅栅介质层；6）利用掩膜层和5）步骤中所述多晶硅栅介质层自对准形成重掺杂第一导电类型源区；
7）形成ILD介质层、接触金属层、金属层和钝化介质层；
8）减薄硅片背面，形成漏极金属层。
9.根据权利要求8所述的一种基于倒阱工艺的功率MOSFET器件的制造方法，其特征在于：在形成栅介质层和多晶硅栅介质层之前，还包括形成有源区、第二导电类型保护环及结终端区的步骤，保护环与第二导电类型埋层同时形成。
10.根据权利要求8所述的一种基于倒阱工艺的功率MOSFET器件的制造方法，其特征在于：步骤3中形成轻掺杂第一导电类型第二外延层的方法采用低温减压外延的方法。
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