JP2020047647A - 半導体装置 - Google Patents

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Abstract

【課題】トランジスタの耐圧が改善される。【解決手段】半導体記憶装置は、ｐ型の活性領域内の表面側に設けられるｎ型のソース・ドレインと、ゲートと、を含み、ソース・ドレインの少なくとも一端から予め設定された距離を空けて配置され、ｎ型の不純物が拡散されて、耐圧改善電圧を印加することでソース・ドレインに到達する空乏層を広げて、トランジスタの最大耐圧電圧値を上げる耐圧改善層を有する。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
半導体装置の１種であるトランジスタは、駆動する際に印加される電圧により破壊されないように種々の耐圧の対策が施されている。
特開２００３−８６８００号公報
耐圧が改善される半導体装置を提供できる。
実施形態に係る半導体装置は、第１導電型の活性領域となる第１半導体領域と、前記第１半導体領域内の表面側で互い離間して設けられる、第２導電型の不純物が拡散される第２半導体領域及び前記第２導電型の不純物が拡散される第３半導体領域と、前記第２半導体領域と前記第３半導体領域との間に配置されて、前記第２半導体領域と前記第３半導体領域との間を流れる電流を制御する制御電極と、を含み、前記第１半導体領域内で、前記第２半導体領域及び前記第３半導体領域の少なくとも一端から予め設定された距離を空けて配置され、前記第２導電型の不純物が拡散されて、電圧を印加することで前記第２半導体領域又は前記第３半導体領域に到達する空乏層を広げる第４半導体領域を有する。
図１は、第１実施形態に係る耐圧改善層を有する半導体装置の構成例を示す断面図である。 図２Ａは、耐圧改善層の第1配置例を示す図である。 図２Ｂは、耐圧改善層の第1配置例の半導体装置の構成例を示す断面図である。 図３は、印加する耐圧改善電圧に対する改善された最大耐圧電圧値を示す図である。 図４Ａは、耐圧改善層の第２配置例を示す図である。 図４Ｂは、耐圧改善層の第３配置例を示す図である。 図４Ｃは、耐圧改善層の第４配置例を示す図である。 図４Ｄは、耐圧改善層の第５配置例を示す図である。 図４Ｅは、耐圧改善層の第６配置例を示す図である。 図４Ｆは、耐圧改善層の第７配置例を示す図である。 図４Ｇは、耐圧改善層の第８配置例を示す図である。 図４Ｈは、耐圧改善層の第９配置例を示す図である。 図５は、第２実施形態に係る耐圧改善層を有する半導体装置の構成例を示す断面図である。 図６は、第３実施形態に係る耐圧改善層を有する半導体装置の構成例を示す断面図である。 図７Ａは、第４実施形態に係る耐圧改善層を有する半導体装置の構成例を示す図である。 図７Ｂは、第４実施形態に係る耐圧改善層を有する半導体装置の構成例を示す断面図である。 図７Ｃは、第４実施形態の変形例の半導体装置の構成例を示す断面図である。 図８Ａは、第５実施形態に係る耐圧改善層を有する半導体装置の構成例を示す図である。 図８Ｂは、第５実施形態の変形例に係る半導体装置の構成例を示す図である。
以下、図面を参照して実施形態について説明する。
図１及び図２Ａ，図２Ｂを参照して、第１実施形態に係る耐圧改善層を有する半導体装置の一例として、耐圧改善層をＮチャンネルＭＯＳトランジスタ（以下、トランジスタとする）に適用した例について説明する。ここで、図２Ａは、耐圧改善層の第１配置例を示している。尚、本実施形態では、耐圧改善層を適用するＮチャンネルＭＯＳトランジスタを一例として説明するが、ＰチャンネルＭＯＳトランジスタにおいても、導電型が入れ替わるだけであり、耐圧改善層を同様に適用することができる。
図１に示すように、トランジスタ１は、ｐ型［第１導電型］半導体基板１００の活性領域（又は、回路素子形成領域）であるｐ型ウェル領域１０１［第１半導体領域］の表面領域内に、互いに離隔した２つのｎ型［第２導電型］不純物拡散層１２，１３が形成されている。以下の説明において、不純物拡散層１２［第２半導体領域］は、トランジスタ１のソース１２として機能する。同様に、不純物拡散層１３［第３半導体領域］は、トランジスタ１のドレイン１３として機能する。これらのソース１２とドレイン１３間におけるｐ型ウェル領域１０１上には、ゲート絶縁膜１４を介して、ゲート［制御電極］１１が配置されている。このゲート１１は、例えば、多結晶シリコン層等により形成される。トランジスタ１は、上層に絶縁層４が積層形成されている。
トランジスタ１は、例えば、半導体記憶装置のローデコーダ等に用いられる高耐圧トランジスタである。このローデコーダは、一般的に、高耐圧のエンハンスメント型ｎチャネル型ＭＯＳトランジスタ、高耐圧のディプレッション型ｎチャネル型ＭＯＳトランジスタ、及び高耐圧のエンハンスメント型ｐチャネル型ＭＯＳトランジスタ等の複数種類のＭＯＳトランジスタを含んでいる。これらの高耐圧ＭＯＳトランジスタは、最大耐圧電圧値を十分に確保することが重要である。
一般的に、トランジスタの耐圧として、ジャンクション（junction：接合）耐圧及びサーフェス（surface：表面）耐圧等が知られている。ジャンクション耐圧は、ゲート、ソース、及びドレインにある電圧を印加した際の、ソース及びドレインと、ウェル領域（または半導体基板）との間のｐｎ接合の耐圧である。また、サーフェス耐圧は、ゲートに０Ｖが印加された状態で、ゲートとソースまたはドレインとの間に高電位差が生じた際に、ソースまたはドレインとゲート付近のウェル領域（半導体基板）のｐｎ接合に起こる破壊耐圧である。
これらの耐圧のうち、例えば、サーフェス耐圧を決める１つの要因として、ソース・ドレインの不純物拡散層における空乏層の存在がある。つまり、空乏層を大きくすることで、耐圧が改善されて耐圧値が大きくなる。その空乏層を広げる手法としては、不純物濃度を低くする、又は印加する電圧を上げる等がある。しかし、空乏層を広げるために、ソース・ドレインの不純物濃度を低くすると、トランジスタの特性に影響を与える場合がある。不純物濃度の低下は、例えば、トランジスタ回路素子の微細化に伴う短チャンネル効果による閾値電圧値の低下等を招く懸念がある。
本実施形態では、ソース・ドレイン等のトランジスタ１の回路素子とは、配線による接続がなく回路的に繋がりを持たずに孤立する不純物拡散層からなる耐圧改善層［第４半導体領域］２をソース・ドレインに近接するように形成（配置）する。本実施形態では、ドレインの近傍に耐圧改善層２を配置する例について説明する。以下の説明において、耐圧改善電圧は、耐圧改善層２に印加する電圧値である。
耐圧改善層２は、耐圧改善層２の単体で印加できる耐圧改善電圧を、０Ｖ〜最大耐圧電圧値、例えば、略２０Ｖまでの範囲内で印加する。耐圧改善電圧の印加により、耐圧改善層２は、空乏層１５を発生させて広げ、ドレイン１３に達する又はドレイン１３の空乏層１６に繋げる。尚、最大耐圧電圧値は、一例であって、２０Ｖに限定されるものではない。耐圧改善層２に印加される耐圧改善電圧は、最大耐圧電圧値に対して、６０％〜９０％の電圧範囲の中間電位の電圧が好適する。つまり、中間電位の電圧は、最大耐圧電圧値を略２０Ｖとすれば、例えば、１２Ｖ〜１８Ｖ程度である。勿論、耐圧改善層２を適用する半導体装置に応じて、所望する耐圧性能が得られるのであれば、中間電位の電圧は、上述の電圧範囲には限定されない。
耐圧改善層２に印加される電源は、専用に電源回路を設けても良いし、他の回路素子に利用される電源電圧を流用することも可能である。例えば、半導体記憶装置であれば、メモリセル等に供給される電圧（書き込み、読出し等に必要な種々の電圧）を発生する電圧発生回路が設けられている。電圧発生回路は、データ書き込み動作時に、書き込み用高電圧（〜２０Ｖ）と中間電圧（〜１０Ｖ）をそれぞれ発生する。ここでは、書き込み用高電圧を耐圧改善電圧として利用することができる。
耐圧改善層２への耐圧改善電圧の印加のタイミングは、トランジスタ１の駆動前であり、特にトランジスタ１の駆動前に耐圧改善層２の空乏層が広がり、トランジスタ１に影響を与える状態、即ち、ドレイン１３に空乏層が達している状態に至っていることが重要である。また、耐圧改善層２は、空乏層を発生するのみで有り、他の回路素子に電流（信号）を出力することはないため、消費する電力はごく僅かである。
本実施形態においては、ドレイン１３の端部１３ａに対して、後述する距離Ｌ１を離間させて、ドレイン１３と同型（ｎ型）の不純物拡散層からなる耐圧改善層２を形成している。本実施形態の耐圧改善層２は、ドレイン１３と同等な不純物であり、任意の不純物濃度である。また、耐圧改善層２は、大きさ（表面積及び厚さ）においても、ドレイン１３と同様な大きさを想定している。耐圧改善層２は、例えば、トランジスタ１のドレイン１３の製造工程時に併せて形成して、ドレイン１３と同じ不純物濃度であってもよい。
耐圧改善層２における不純物導入方法としては、イオン注入法、熱拡散法、レーザドーピング法、又はプラズマドーピング法等の種々の方法を用いることが可能である。基本的には、耐圧改善層２から広がる空乏層が短時間でドレイン１３に到達することであり、耐圧改善層２の大きさ（表面積及び厚さ）及び不純物濃度は、適用対象となるトランジスタに応じて、適宜、変更可能である。
この不純物濃度は、必要とする空乏層の広がる範囲に応じて、調整することも可能である。また、不純物拡散層の不純物濃度は、必ずしも層内で均一である必要は無く、空乏層を広げたい領域（方向）と広げたくない領域（方向）がある場合には、異なる不純物濃度であってもよい。例えば、空乏層を厚み方向（深さ方向）よりも側方に広げたい場合には、イオン注入の際に耐圧改善層２の底側の不純物濃度を高くし、側方の不純物濃度を低くするなど、適宜設定することが可能である。
耐圧改善層２とドレイン１３との距離Ｌ１は、例えば、１．５μｍ〜１０μｍが好適する。また、後述するように同一素子領域内で、複数の同等のトランジスタがグループを形成し、高耐圧トランジスタのグループと低耐圧トランジスタのグループが隣接して配置される場合がある。この配置において、図２Ｂに示すように、高耐圧トランジスタに対して設けられた耐圧改善層２と低耐圧トランジスタとの距離Ｌ２は、耐圧改善電圧の印加により耐圧改善層２の空乏層が広がった際に、低耐圧トランジスタ側の空乏層に影響しない距離、即ちパンチスルーが発生しない距離とする。
図３は、本実施形態に係る耐圧改善層２が設けられた２つの高耐圧トランジスタTr1,Tr2において、実測により取得した改善された耐圧値の例を示している。これらの高耐圧トランジスタTr1,Tr2は、設計仕様値においては、最大耐圧電圧値が略２０Ｖであった。ここでは、高耐圧トランジスタに対して図２に示す位置に耐圧改善層２を設けている。この例では、耐圧改善電圧を１２Ｖ〜２０Ｖの範囲に設定している。勿論、耐圧改善電圧を１２Ｖ以下であっても耐圧改善の効果を奏している。
図３に示すように、高耐圧トランジスタTr1においては、耐圧改善層２に１４Ｖの耐圧改善電圧を印加した時に、サーフェス耐圧値２０Ｖが２８．４Ｖに上昇し、最大耐圧電圧値が略１．４倍にまで改善されている。同様に、高耐圧トランジスタTr2においても、１２Ｖの耐圧改善電圧を印加した時に、サーフェス耐圧値２０Ｖが２７．８Ｖまで改善されている。尚、測定不可は、最大耐圧電圧値が略２０Ｖのトランジスタに対して、２０Ｖの耐圧改善電圧を印加したため、不具合等の発生により測定ができない状態を示している。以上のことから、実測値においては、耐圧改善層２に印加する耐圧改善電圧の最大値は、耐圧値の９０％程度までを上限として耐圧改善電圧は、１２Ｖ〜１８Ｖの範囲が好適する。
よって、トランジスタにおけるサーフェス耐圧の最大耐圧電圧値が大きくなり、耐圧が改善され、トランジスタ１が破壊されがたくなる。
次に、図４Ａ乃至図４hを参照して、耐圧改善層２の配置例について説明する。図４Ａを参照して、本実施形態に係る耐圧改善層２の第２配置例について説明する。
この第２配置例は、トランジスタ１のドレイン１３の端部１３ａから前述した距離Ｌ１が離れた位置に、２つに分割された耐圧改善層２ａが形成される。第２配置例は、１つ又は２つの耐圧改善層２ａを選択して、耐圧改善電圧を印加することで空乏層の大きさを変えることができ、耐圧の大きさも変更することができる。この第２配置例は、例えば、トランジスタを実装するパッケージ（チップ）の発熱量が大きく、チップの温度上昇を抑制したいが、トランジスタに対して、ある程度の耐圧が求められる場合などに好適する。また同様に、チップにおける消費電力を抑制したい場合にも、耐圧改善層２ａの使用数を選択することにより、僅かではあるが低消費電力化の効果を奏する。尚、第２配置例は、耐圧改善層２ａを２つに等分割した例であったが、３つ以上に分割されていてもよい。また分割比は、等分割に限定されたものではなく、例えば、２：３など、任意の比で分割されてもよい。
図４Ｂを参照して、本実施形態に係る耐圧改善層２の第３配置例について説明する。
前述した第１配置例では、耐圧改善層２は、角を有する矩形形状であったが、耐圧改善層２ｃは、角を丸めた長丸（トラック）形状である。勿論、角を丸めた形状であれば、楕円などの他の形状であってもよい。
この第３配置例は、複数のトランジスタ１が列状や近接して配置されている時に、矩形の耐圧改善層２ｂの角部分に形成される空乏層が隣接するトランジスタに影響を与える可能性がある場合には、角部を丸めて、隣接するトランジスタの回路素子やその回路素子の空乏層との間に距離を取ることができる。また、必ずしも、耐圧改善層２の四隅の全てを丸める必要は無く、必要な箇所のみを丸めた形状にしてもよい。
他にも、チップ上のレイアウトの都合で、耐圧改善層２で形成される空乏層が隣接する半導体装置や回路素子に影響する場合には、耐圧改善層２の形状を適宜変形させる、例えば、幅に対して、途中から狭くするなど段差を設けることで、他の半導体装置や回路素子との間に距離を確保して、耐圧改善層２による空乏層の影響を回避することも可能である。
図４Ｃを参照して、本実施形態に係る耐圧改善層２の第４配置例について説明する。
第４配置例は、トランジスタ１のドレイン１３の側方１３ｂから距離Ｌ１が離れた位置に、１つの矩形形状の耐圧改善層２ｃが配置される。
第４配置例は、複数のトランジスタ１が列状に配置され、隣接するトランジスタとの間隔の狭い配置に対して好適する。即ち、トランジスタ１のドレイン１３と隣接する他のトランジスタの間に耐圧改善層２ｃを配置すると、空乏層が隣接するトランジスタの空乏層と接近し、パンチスルー等の障害の発生が懸念される場合などに、トランジスタ１の側方に配置することで、隣接するトランジスタとの障害の発生を防止できる。耐圧改善層２ｃの両側に配置された２つのトランジスタに対して、空乏層を広げて耐圧を改善することもできる。また、耐圧改善層２ｃの形状においては、第３配置例の耐圧改善層２ｂで説明した形状を適用してもよい。
図４Ｄを参照して、本実施形態に係る耐圧改善層２の第５配置例について説明する。
第５配置例は、前述した第４配置例の耐圧改善層２ｃと第３配置例の耐圧改善層２ｃを連結したＬ型形状の耐圧改善層２ｄである。複数のトランジスタ１が列状に配置されていた場合に、最も外側に配置されたトランジスタの耐圧が低下する傾向があるため、チップ上の回路素子領域（活性領域）の最も外側の四隅に配置のトランジスタ等に対して、Ｌ型形状の耐圧改善層２ｄを設けることにより、耐圧改善層２ｂ，２ｃに比べて、ドレイン１３に接する空乏層の面積を大きくすることができ、トランジスタ１のより高い耐圧を奏することができる。
図４Ｅを参照して、本実施形態に係る耐圧改善層２の第６配置例について説明する。
第６配置例は、トランジスタ１のドレイン１３の側方１３ｂから距離Ｌ１が離れた位置に、破線形状の耐圧改善層２ｅが配置される。この例では、トランジスタ１のゲート１１の側方に耐圧改善層２ｅの切れ目部分が配置されるように形成される。これは、耐圧改善層２ｅが空乏層を広げた際に、トランジスタ１のソース・ドレインの互いの空乏層が耐圧改善層２ｅの空乏層によって繋がることを防止するためである。
第６配置例は、高耐圧トランジスタの列と低耐圧トランジスタの列が並設されていた配置の場合に、高耐圧トランジスタの列の側面側に沿って前述した距離Ｌ１を離れた位置に配置する。高耐圧トランジスタ列の端に配置されていた場合、高耐圧トランジスタの耐圧が低下する傾向があるため、耐圧改善層２ｅを配置することで、耐圧の低下を防止することができる。
図４Ｆを参照して、本実施形態に係る耐圧改善層２の第７配置例について説明する。
第７配置例は、トランジスタ１のドレイン１３の端部１３ａの側方に、ライン形状の耐圧改善層２ｆが配置される。
第７配置例は、前述した第６配置例と同様に、トランジスタ１が半導体基板の素子形成領域に最も端に配置されていた場合に、トランジスタ１の耐圧が低下する傾向があるため、耐圧改善層２ｆを配置することで、耐圧の低下を防止することができる。
図４Ｇを参照して、本実施形態に係る耐圧改善層２の第８配置例について説明する。
第８配置例は、トランジスタ１のドレイン１３の端部１３ａ及び両側方１３ｂから取り囲むように３つの耐圧改善層２g1，２g2，２g3が配置される分割型取り囲み配置である。この例では、耐圧改善層２g1，２g2，２g3から拡がる各空乏層がドレイン１３に対して三方から均一的に接するため、安定した状態でトランジスタ１の耐圧値をより大きくすることができる。
図４Ｈを参照して、本実施形態に係る耐圧改善層２の第９配置例について説明する。
第９配置例は、トランジスタ１のドレイン１３の端部１３ａ及び両側方１３ｂから取り囲むように、カップ形状の耐圧改善層２ｈが配置される一体型取り囲み配置である。この例では、耐圧改善層２g1，２g2，２g3が三方からトランジスタ１のドレイン１３に対して空乏層の拡がりを補うため、前述した第８配置例と同様に、安定した状態で耐圧値をより大きくすることができる。
図５を参照して、第２実施形態に係る耐圧改善層を有する半導体装置の一例として、耐圧改善層をトランジスタに適用した例について説明する。
本実施形態の耐圧改善層２は、前述した第１実施形態の耐圧改善層２と同等である。本実施形態では、耐圧改善層２とトランジスタ１のドレイン１３との間に回路素子領域を分離するための埋め込み型素子分離領域（ＳＴＩ：Shallow Trench Isolation）１８が介在する断面構成である。
耐圧改善層２は、ドレイン１３との間に素子分離領域１８が存在したとしても、素子分離領域１８の底部よりも深さ方向のｐ型領域が存在していたならば、空乏層１５を拡大した際に、素子分離領域１８の深さ方向の底部を越えて広がるため、トランジスタ１の耐圧改善を実現することができる。
図６を参照して、第３実施形態に係る耐圧改善層を有する半導体装置の一例として、耐圧改善層をトランジスタに適用した例について説明する。
本実施形態の耐圧改善層２は、前述した第１実施形態の耐圧改善層２と同等である。本実施形態では、耐圧改善対象のトランジスタ１を含め、耐圧改善層２上に絶縁層４を積層形成する。チップの回路素子の配置と素子間を接続する配線が絶縁層４を介して耐圧改善層２上を通過することも可能である。耐圧改善層２は、中間電位の電圧は印加されるが、電流通路とはなっていない。このため、中間電位を印加された耐圧改善層２は、配線層１９に対して影響を与えず、反対に、配線層１９に信号や電源電圧が印加されても耐圧改善層２には影響を与えない。
よって、耐圧改善層２が配置されていたとしても、耐圧改善層２に絶縁層を介して配線を形成することができるため、配置パターンの設計の自由度は制限されない。
図７Ａ，７Ｂを参照して、第４実施形態に係る耐圧改善層を有する半導体装置の一例として、耐圧改善層をトランジスタに適用した例について説明する。
本実施形態の耐圧改善層２は、前述した第１実施形態の耐圧改善層２と同等であり、トランジスタ１のドレイン１３の近傍に配置される。その耐圧改善層２の外側（ドレインとは反対側）には、回路素子領域を切れ目なく取り囲むガードリング２８が設けられている。ガードリング２８は、ノイズ及びリーク電流を減少させて、耐圧特性を向上させるように作用する。ここでは、ガードリング２８は、ドレインと同じノードのｎ型不純物半導体により形成される。ガードリング２８の電位は、基準電位（又は、接地電位）、例えば、０Ｖである。
本実施形態によれば、ガードリング２８の配置により回路素子領域の耐圧が向上し、さらに、所望のトランジスタに耐圧改善層２を配置することで、選択的にトランジスタの耐圧を改善及び向上させることができる。
また図７Ｃを参照して、第４実施形態の変形例について説明する。
この変形例は、イオン注入法等を用いて、耐圧改善層２を活性領域（半導体基板）内に埋め込むように形成する。耐圧改善層２に対して、空乏層が影響しない距離Ｌ３を空けて、上層にガードリング２８を形成する。耐圧改善層２は、ガードリング２８に空乏層が達しないように、ガードリング２８に対向する側の不純物濃度の濃度を調整することで、距離Ｌ３の長短を変更することができる。また、耐圧改善層２は、埋め込み配置することで、層厚を薄くすることができる。
本変形例によれば、耐圧改善層２とガードリング２８を厚さ方向に積層できるため、回路素子領域の面積の増加を抑制することができる。
図８Ａを参照して、第５実施形態に係る耐圧改善層を有する半導体装置の一例として、耐圧改善層をトランジスタに適用した例について説明する。
本実施形態は、チップ上に高耐圧トランジスタ形成領域３２と低耐圧トランジスタ形成領域３４とがチップ端１ａから見て、内側に向かって並ぶように隣接して配置される混合配置時に耐圧改善層２を配置した適用例について説明する。
例えば、半導体記憶装置においては、１つのチップ上に回路素子として、メモリセルアレイ、ローデコーダ、ドライバ回路、センスアンプ、データラッチ及び、電圧発生回路及び、制御回路等が配置されている。これらの回路内では、複数の高耐圧トランジスタ３１が配列される高耐圧トランジスタ形成領域３２と、複数の低耐圧トランジスタ３３が配列される低耐圧トランジスタ形成領域３４が隣接して配置される場合がある。前述したように、高耐圧トランジスタ形成領域３２の端部に配置された高耐圧トランジスタ３１は、内側に配置されている他の高耐圧トランジスタ３１よりも耐圧が低くなる傾向がある。そこで、前述した耐圧改善層２を耐圧改善を所望する高耐圧トランジスタ３１のドレイン・ソースに隣接させて配置する。
以上のように、チップ端部や高耐圧トランジスタ形成領域３２の端部に配置されるトランジスタだけではなく、高耐圧トランジスタ３１と低耐圧トランジスタ３３とが隣接する配置においても、これらの間に耐圧改善層２を配置することにより、高耐圧トランジスタ３１の耐圧を改善することができる。尚、耐圧改善層２と低耐圧トランジスタ３１との距離は、前述したようにパンチスルーしない距離Ｌ２を離して配置する。
また、図８Ｂを参照して、第５実施形態の変形例として、耐圧改善層をトランジスタに適用した例について説明する。本変形例は、前述した第５の実施形態における高耐圧トランジスタ形成領域３２と低耐圧トランジスタ形成領域３４の配置に対して、高耐圧トランジスタ形成領域３２と低耐圧トランジスタ形成領域３４とがチップ端１ａに沿って横並びに隣接して配置される例である。このように、高耐圧トランジスタ３１が低耐圧トランジスタ３３の側方で隣接して配置された場合には、チップ端１ａに沿って横並びに耐圧改善層２を配置し、さらに、図４Ｃで示したように、高耐圧トランジスタ３１のドレイン・ソースのそれぞれの脇に距離Ｌ１を空けて耐圧改善層２を配する。この配置により、高耐圧トランジスタ３１の耐圧改善を実現することができる。尚、耐圧改善層２と低耐圧トランジスタ３３との距離は、第５の実施形態と同様にパンチスルーしない距離Ｌ２を離して配置する。
以上説明した本発明のいくつかの実施形態及び変形例は、限定されるものではない。実施段階では、その要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上述した実施形態には、種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出される。また、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出される。
１…ＮチャンネルＭＯＳトランジスタ、２…耐圧改善層、２ａ〜２ｈ…耐圧改善層、４…絶縁層、１１…ゲート、１２…ソース（ｎ型不純物拡散層）、１３…ドレイン（ｎ型不純物拡散層）、１３ａ…端部、１３ｂ…側方、１４…ゲート絶縁膜、１５，１６…空乏層、１８…素子分離領域、１９…配線層、２０Ｖ…耐圧値、２８…ガードリング、３１…高耐圧トランジスタ、３２…高耐圧トランジスタ領域、３３…低耐圧トランジスタ、３４…低耐圧トランジスタ領域、１００…ｐ型半導体基板、１０１…ｐ型ウェル領域。

Claims (8)

  1. 第１導電型の活性領域となる第１半導体領域と、
    前記第１半導体領域内の表面側で互い離間して設けられる、第２導電型の不純物が拡散される第２半導体領域及び前記第２導電型の不純物が拡散される第３半導体領域と、
    前記第２半導体領域と前記第３半導体領域との間に配置されて、前記第２半導体領域と前記第３半導体領域との間を流れる電流を制御する制御電極と、
    を含み、
    前記第１半導体領域内で、前記第２半導体領域及び前記第３半導体領域の少なくとも一端から予め設定された距離を空けて配置され、前記第２導電型の不純物が拡散されて、電圧を印加することで前記第２半導体領域又は前記第３半導体領域に到達する空乏層を広げる第４半導体領域を有する、半導体装置。
  2. 前記第４半導体領域は、前記第２半導体領域又は前記第３半導体領域と、前記第１半導体領域との間の耐圧に対して、前記空乏層を前記第２半導体領域又は前記第３半導体領域に到達するまで広げることで、前記耐圧の最大耐圧電圧値を上げる、請求項１に記載の半導体装置。
  3. 前記第４半導体領域は、前記第２半導体領域、前記第３半導体領域及び、前記制御電極とは配線接続されずに孤立し、
    基準電位から前記耐圧の最大耐圧電圧値までのうちの任意に設定した範囲内の電圧を耐圧改善電圧として前記第４半導体領域に印加する電圧発生回路が備えられる、請求項２に記載の半導体装置。
  4. 前記第２半導体領域と前記第３半導体領域と前記制御電極とで、高耐圧トランジスタ又は低耐圧トランジスタが構成され、
    前記第４半導体領域は、前記高耐圧トランジスタの前記第２半導体領域又は前記第３半導体領域に対して、前記空乏層を広げて前記高耐圧トランジスタのサーフェス耐圧の耐圧値を上げる、請求項２に記載の半導体装置。
  5. 前記第４半導体領域は、共に矩形形状を成している前記第２半導体領域と前記第３半導体領域に対して、前記制御電極が接する辺以外の３辺の少なくとも一辺に前記距離を空けて配置される、請求項１に記載の半導体装置。
  6. 前記活性領域内で複数の前記高耐圧トランジスタが配置された構成において、
    前記第４半導体領域は、前記活性領域内で最も外側に配置される前記高耐圧トランジスタに対して、前記外側に近い前記第２半導体領域又は前記第３半導体領域の近傍に前記距離を空けて配置される、請求項４に記載の半導体装置。
  7. 前記活性領域内で、複数の前記高耐圧トランジスタの群と複数の低耐圧トランジスタの群とが並設して配置された構成において、
    前記第４半導体領域は、前記活性領域内で最も外側に配置される前記高耐圧トランジスタに対して、前記外側に近い前記第２半導体領域又は前記第３半導体領域の近傍に前記距離を空けて配置される、請求項４に記載の半導体装置。
  8. 前記活性領域内で、複数の前記高耐圧トランジスタの群と複数の低耐圧トランジスタの群とが並設して配置された構成において、
    前記高耐圧トランジスタに配置された前記第４半導体領域は、前記低耐圧トランジスタの前記第２半導体領域又は前記第３半導体領域に対して、前記空乏層を広げた際にパンチスルーが発生しない距離を空けて配置される、請求項４に記載の半導体装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113054958A (zh) * 2021-02-18 2021-06-29 上海萍生微电子科技有限公司 射频开关及其射频通信系统

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297999A (ja) * 1998-04-14 1999-10-29 Nec Corp Ｍｏｓトランジスタ及びその製造方法
JP2006066788A (ja) * 2004-08-30 2006-03-09 Mitsubishi Electric Corp 半導体装置
JP2006073740A (ja) * 2004-09-01 2006-03-16 Toshiba Corp 半導体装置及びその製造方法
JP2008263073A (ja) * 2007-04-12 2008-10-30 Mitsubishi Electric Corp 半導体装置
JP2008282999A (ja) * 2007-05-10 2008-11-20 Denso Corp 半導体装置
JP2008305881A (ja) * 2007-06-06 2008-12-18 Nec Electronics Corp 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086800A (ja) 2001-09-12 2003-03-20 Toshiba Corp 半導体装置及びその製造方法
JP5307966B2 (ja) * 2005-03-30 2013-10-02 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置の製造方法
JP5431637B2 (ja) * 2006-09-29 2014-03-05 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
JP5201169B2 (ja) * 2010-05-13 2013-06-05 三菱電機株式会社 誘電体分離型半導体装置の製造方法
JP6291359B2 (ja) * 2014-06-05 2018-03-14 ルネサスエレクトロニクス株式会社 半導体装置
JP6659516B2 (ja) * 2016-10-20 2020-03-04 トヨタ自動車株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297999A (ja) * 1998-04-14 1999-10-29 Nec Corp Ｍｏｓトランジスタ及びその製造方法
JP2006066788A (ja) * 2004-08-30 2006-03-09 Mitsubishi Electric Corp 半導体装置
JP2006073740A (ja) * 2004-09-01 2006-03-16 Toshiba Corp 半導体装置及びその製造方法
JP2008263073A (ja) * 2007-04-12 2008-10-30 Mitsubishi Electric Corp 半導体装置
JP2008282999A (ja) * 2007-05-10 2008-11-20 Denso Corp 半導体装置
JP2008305881A (ja) * 2007-06-06 2008-12-18 Nec Electronics Corp 半導体装置

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