JP3468033B2 - 光結合型半導体リレ− - Google Patents
光結合型半導体リレ−Info
- Publication number
- JP3468033B2 JP3468033B2 JP17430797A JP17430797A JP3468033B2 JP 3468033 B2 JP3468033 B2 JP 3468033B2 JP 17430797 A JP17430797 A JP 17430797A JP 17430797 A JP17430797 A JP 17430797A JP 3468033 B2 JP3468033 B2 JP 3468033B2
- Authority
- JP
- Japan
- Prior art keywords
- ldmosfet
- output
- relay
- light
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13062—Junction field-effect transistor [JFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、発光素子と受光素
子とを光結合し、受光素子の出力によってＭＯＳＦＥＴ
にスイッチング動作を行わせる光結合型半導体リレ−に
関するものである。 【０００２】 【従来の技術】図３に示すように、従来の縦型ＭＯＳＦ
ＥＴを出力用ＭＯＳＦＥＴとして用いたフォトモスリレ
−は、受光素子である太陽電池１がＧＮＤ端子フレ−ム
８上に配設され、このＧＮＤ端子フレ−ム８の両側に並
設された出力端子フレ−ム６ａ，６ｂ上に縦型ＭＯＳＦ
ＥＴ９，１０が配設されている。 【０００３】また、図４に示すように、ＧＮＤ端子フレ
−ム８に対向して配置された入力端子フレ−ム１２上に
は発光素子である発光ダイオ−ド１１が配設され、太陽
電池１のアノ−ド１ａ，１ｂと縦型ＭＯＳＦＥＴ９，１
０のゲ−ト電極９ａ，１０ａとは、それぞれボンディン
グワイヤ５により電気的に接続され、太陽電池１のカソ
−ド１ｃ及び縦型ＭＯＳＦＥＴ９，１０のソ−ス電極９
ｂ，１０ｂは、ボンディングワイヤ５によりＧＮＤ端子
フレ−ム８に電気的に接続されている。 【０００４】そして、全体を不透明な樹脂パッケ−ジ７
でモ−ルドして１パッケ−ジ化し、太陽電池１と発光ダ
イオ−ド１１との間を透明なシリコン樹脂１３からなる
導光路により光結合し、発光ダイオ−ド１１からの光を
受光素子である太陽電池１で受光できるようになってい
る。 【０００５】このように構成されたフォトモスリレ−
は、発光ダイオ−ド１１を外部駆動信号で発光させ、そ
の発光ダイオ−ド１１からの光を受光した太陽電池１は
電圧を発生し、この電圧が一定レベルに達すると出力用
の縦型ＭＯＳＦＥＴ９，１０がスイッチングし、フォト
モスリレ−がオン、またはオフする。 【０００６】また、上述のようなフォトモスリレ−にお
いては、出力端子フレ−ム６ａ，６ｂの間に負荷をかけ
る場合と、一方の出力端子フレ−ム６ａ，６ｂとＧＮＤ
端子フレ−ム８との間に負荷をかける場合とで、交流電
流用途と直流電流用途とに使い分けることが可能であ
る。 【０００７】ところで、このようなフォトモスリレ−に
おいて、リレ−の出力端子間容量は、リレ−オフ時の絶
縁特性に関わる重要な特性である。出力端子間容量は、
出力用ＭＯＳＦＥＴの特性によって決まり、出力端子間
容量が小さいほど、リレ−の高周波絶縁性は大きくな
る。 【０００８】近年、リレ−オフ時の出力容量低減化を目
的として、出力用ＭＯＳＦＥＴとして縦型ＭＯＳＦＥＴ
９，１０の代わりに、ＳＯＩ（Silicon on Insulato
r）構造を有する横型２重拡散ＭＯＳ電解効果トランジ
スタ、いわゆるＬＤＭＯＳＦＥＴ（Lateral Double D
iffused MOSFET）が用いられている。 【０００９】これは、ＭＯＳＦＥＴの出力容量は、ドレ
イン・ソ−ス関容量Ｃds、ゲ−ト・ドレイン間容量Ｃgd
の和で表され、ＳＯＩ構造を有するＬＤＭＯＳＦＥＴは
縦型ＭＯＳＦＥＴに比べ、ドレイン・ソ−ス間容量Ｃds
を大幅に小さくできるからである。 【００１０】図５に示すように、ＳＯＩ構造を有するＬ
ＤＭＯＳＦＥＴ２，３を出力用ＭＯＳＦＥＴとして用い
たフォトモスリレ−は、出力用ＭＯＳＦＥＴとして縦型
ＭＯＳＦＥＴ９，１０を用いた場合と同様、受光素子で
ある太陽電池１がＧＮＤ端子フレ−ム８上に配設され、
このＧＮＤ端子フレ−ム８の両側に並設された出力端子
フレ−ム６ａ，６ｂ上にＬＤＭＯＳＦＥＴ２，３が配設
されている。そして、太陽電池１のアノ−ド１ａ，１ｂ
とＬＤＭＯＳＦＥＴ２，３のゲ−ト電極２ａ，３ａと
は、それぞれボンディングワイヤ５により電気的に接続
され、太陽電池１のカソ−ド１ｃ及びＬＤＭＯＳＦＥＴ
２，３のソ−ス電極２ｂ，３ｂは、ボンディングワイヤ
５によりＧＮＤ端子フレ−ム８に電気的に接続され、Ｌ
ＤＭＯＳＦＥＴ２，３のドレイン電極２ｃ，３ｃは出力
端子フレ−ム６ａ，６ｂにボンディングワイヤ５により
電気的に接続されている。 【００１１】 【発明が解決しようとする課題】ところが、ＳＯＩ構造
を有するＬＤＭＯＳＦＥＴ２，３を出力用ＭＯＳＦＥＴ
として用いた場合においては、出力用ＭＯＳＦＥＴが出
力端子フレ−ム６ａ，６ｂ上に配設されていると、リレ
−オフ時の出力端子間容量の増加を引き起こしてしまう
という問題が発生する。 【００１２】つまり、ＬＤＭＯＳＦＥＴ２，３におい
て、リレ−オフ時の出力端子間容量は、通常、ドレイン
・ソ−ス間容量Ｃdsとゲ−ト・ドレイン間容量Ｃgdの和
であるが、図５に示すような実装状態において出力端子
フレ−ム６ａ，６ｂの電位が上がった場合には、図６に
示すように、ＬＤＭＯＳＦＥＴ２，３の支持基板１４ａ
がドレインの電位まで上昇するので、埋込酸化膜１４ｂ
を介してゲ−ト・支持基板間容量Ｃgsubとソ−ス・支持
基板間容量Ｃssubが発生する。 【００１３】その結果、図７に示すように、通常のドレ
イン・ソ−ス間容量Ｃds，ゲ−ト・ドレイン間容量Ｃgd
に加え、ゲ−ト・支持基板間容量Ｃgsub，ソ−ス・支持
基板間容量Ｃssubが並列に重畳されるため、出力端子間
容量の増加を引き起こしてしまうことになる。 【００１４】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、リレ−オフ時の出力
端子間容量の増加を引き起こすことのない光結合型半導
体リレ−を提供することにある。 【００１５】 【課題を解決するための手段】請求項１記載の発明は、
入力側の信号に応答して発光する発光素子と、該発光素
子からの光信号を受けて光起電力を発生する受光素子
と、該受光素子の光起電力に呼応してオン／オフする出
力開閉素子とから成る光結合型半導体リレーにおいて、
前記出力開閉素子としてＳＯＩ構造を有するＬＤＭＯＳ
ＦＥＴを用い、前記受光素子と前記ＬＤＭＯＳＦＥＴの
内、少なくとも前記ＬＤＭＯＳＦＥＴが電気的に浮遊状
態で外部電位に依存しないフローティングフレーム上に
配設され、前記受光素子のアノードと前記ＬＤＭＯＳＦ
ＥＴのゲート電極とがフローティングフレームを介する
ことなく電気的に接続され、前記受光素子のカソードと
前記ＬＤＭＯＳＦＥＴのソース電極とがフローティング
フレームを介することなく電気的に接続され、前記ＬＤ
ＭＯＳＦＥＴのドレイン電極が出力端子フレームに電気
的に接続されて成ることを特徴とするものである。 【００１６】 【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図１は、本発明の一実施形態
に係るＳＯＩ構造を有するＬＤＭＯＳＦＥＴ２，３を出
力用ＭＯＳＦＥＴとして用いたフォトモスリレ−の実装
状態を示す略平面図である。本実施形態に係るフォトモ
スリレ−は、樹脂パッケ−ジ７内に収納され、電気的に
外部電位に依存しない浮遊状態のフロ−ティングフレ−
ム４上に、受光素子である太陽電池１とＳＯＩ構造を有
するＬＤＭＯＳＦＥＴ２，３が配設されている。 【００１７】また、太陽電池１のアノ−ド１ａ，１ｂと
ＬＤＭＯＳＦＥＴ２，３のゲ−ト電極２ａ，３ａとがフ
ロ−ティングフレ−ム４を介することなく、それぞれ直
接にボンディングワイヤ５により電気的に接続され、太
陽電池１のカソ−ド１ｃ，１ｄとＬＤＭＯＳＦＥＴ２，
３のソ−ス電極２ｂ，３ｂとがフロ−ティングフレ−ム
４を介することなく、それぞれ直接にボンディングワイ
ヤ５により電気的に接続され、ＬＤＭＯＳＦＥＴ２，３
のドレイン電極２ｃ，３ｃは出力端子フレ−ム６ａ，６
ｂにそれぞれボンディングワイヤ５により電気的に接続
されている。 【００１８】従って、本実施形態においては、ＬＤＭＯ
ＳＦＥＴ２，３のソ−ス電極２ｂ，３ｂと太陽電池１の
カソ−ド１ｃ，１ｄとがフロ−ティングフレ−ム４を介
さずに直接に接続されているので、フロ−ティングフレ
−ム４は、外部電位にもＬＤＭＯＳＦＥＴ２，３のソ−
ス電極２ｂ，３ｂの電位にも依存しない。このため、Ｌ
ＤＭＯＳＦＥＴ２，３の支持基板に起因する寄生容量成
分が発生せず、出力端子間容量は低減化される。 【００１９】なお、本実施形態においては、ＬＤＭＯＳ
ＦＥＴ２，３として図６に示すようなｎ型ＭＯＳＦＥＴ
を用いたが、これに限定される必要はなく、ｐ型ＭＯＳ
ＦＥＴを用いても良い。 【００２０】また、本実施形態においては、出力開閉素
子としてＳＯＩ構造を有するＬＤＭＯＳＦＥＴ２，３を
用いたが、これに限定される必要はなく、ＳＯＩ構造を
有するＪＦＥＴ，ＩＧＢＴ，ＵＭＯＳＦＥＴ，バイポ−
ラトランジスタでも良く、また、エピ基板上に形成され
たＬＤＭＯＳＦＥＴ，ＪＦＥＴ，ＩＧＢＴ，ＵＭＯＳＦ
ＥＴでも良く、また、バルク基板上に形成されたＬＤＭ
ＯＳＦＥＴ，ＪＦＥＴ，ＩＧＢＴ，ＵＭＯＳＦＥＴでも
良い。 【００２１】また、本実施形態においては、太陽電池１
及びＬＤＭＯＳＦＥＴ２，３を同一のフロ−ティングフ
レ−ム４上に配設したが、これに限定される必要はな
く、図２に示すように、異なるフロ−ティングフレ−ム
４ａ〜４ｃ上にそれぞれ配設するようにしてもよい。 【００２２】更に、図２に示すフォトモスリレ−におい
て、太陽電池１が配設されたフロ−ティングフレ−ム４
ｂをＧＮＤ端子に接地するようにしても良い。 【００２３】 【発明の効果】請求項１記載の発明は、入力側の信号に
応答して発光する発光素子と、該発光素子からの光信号
を受けて光起電力を発生する受光素子と、該受光素子の
光起電力に呼応してオン／オフする出力開閉素子とから
成る光結合型半導体リレーにおいて、前記出力開閉素子
としてＳＯＩ構造を有するＬＤＭＯＳＦＥＴを用い、前
記受光素子と前記ＬＤＭＯＳＦＥＴの内、少なくとも前
記ＬＤＭＯＳＦＥＴが電気的に浮遊状態で外部電位に依
存しないフローティングフレーム上に配設され、前記受
光素子のアノードと前記ＬＤＭＯＳＦＥＴのゲート電極
とがフローティングフレームを介することなく電気的に
接続され、前記受光素子のカソードと前記ＬＤＭＯＳＦ
ＥＴのソース電極とがフローティングフレームを介する
ことなく電気的に接続され、前記ＬＤＭＯＳＦＥＴのド
レイン電極が出力端子フレームに電気的に接続されて成
るので、ＬＤＭＯＳＦＥＴの支持基板に起因する寄生容
量成分が発生せず、リレーオフ時の出力端子間容量の増
加を引き起こすことのない光結合型半導体リレーを提供
することができた。
子とを光結合し、受光素子の出力によってＭＯＳＦＥＴ
にスイッチング動作を行わせる光結合型半導体リレ−に
関するものである。 【０００２】 【従来の技術】図３に示すように、従来の縦型ＭＯＳＦ
ＥＴを出力用ＭＯＳＦＥＴとして用いたフォトモスリレ
−は、受光素子である太陽電池１がＧＮＤ端子フレ−ム
８上に配設され、このＧＮＤ端子フレ−ム８の両側に並
設された出力端子フレ−ム６ａ，６ｂ上に縦型ＭＯＳＦ
ＥＴ９，１０が配設されている。 【０００３】また、図４に示すように、ＧＮＤ端子フレ
−ム８に対向して配置された入力端子フレ−ム１２上に
は発光素子である発光ダイオ−ド１１が配設され、太陽
電池１のアノ−ド１ａ，１ｂと縦型ＭＯＳＦＥＴ９，１
０のゲ−ト電極９ａ，１０ａとは、それぞれボンディン
グワイヤ５により電気的に接続され、太陽電池１のカソ
−ド１ｃ及び縦型ＭＯＳＦＥＴ９，１０のソ−ス電極９
ｂ，１０ｂは、ボンディングワイヤ５によりＧＮＤ端子
フレ−ム８に電気的に接続されている。 【０００４】そして、全体を不透明な樹脂パッケ−ジ７
でモ−ルドして１パッケ−ジ化し、太陽電池１と発光ダ
イオ−ド１１との間を透明なシリコン樹脂１３からなる
導光路により光結合し、発光ダイオ−ド１１からの光を
受光素子である太陽電池１で受光できるようになってい
る。 【０００５】このように構成されたフォトモスリレ−
は、発光ダイオ−ド１１を外部駆動信号で発光させ、そ
の発光ダイオ−ド１１からの光を受光した太陽電池１は
電圧を発生し、この電圧が一定レベルに達すると出力用
の縦型ＭＯＳＦＥＴ９，１０がスイッチングし、フォト
モスリレ−がオン、またはオフする。 【０００６】また、上述のようなフォトモスリレ−にお
いては、出力端子フレ−ム６ａ，６ｂの間に負荷をかけ
る場合と、一方の出力端子フレ−ム６ａ，６ｂとＧＮＤ
端子フレ−ム８との間に負荷をかける場合とで、交流電
流用途と直流電流用途とに使い分けることが可能であ
る。 【０００７】ところで、このようなフォトモスリレ−に
おいて、リレ−の出力端子間容量は、リレ−オフ時の絶
縁特性に関わる重要な特性である。出力端子間容量は、
出力用ＭＯＳＦＥＴの特性によって決まり、出力端子間
容量が小さいほど、リレ−の高周波絶縁性は大きくな
る。 【０００８】近年、リレ−オフ時の出力容量低減化を目
的として、出力用ＭＯＳＦＥＴとして縦型ＭＯＳＦＥＴ
９，１０の代わりに、ＳＯＩ（Silicon on Insulato
r）構造を有する横型２重拡散ＭＯＳ電解効果トランジ
スタ、いわゆるＬＤＭＯＳＦＥＴ（Lateral Double D
iffused MOSFET）が用いられている。 【０００９】これは、ＭＯＳＦＥＴの出力容量は、ドレ
イン・ソ−ス関容量Ｃds、ゲ−ト・ドレイン間容量Ｃgd
の和で表され、ＳＯＩ構造を有するＬＤＭＯＳＦＥＴは
縦型ＭＯＳＦＥＴに比べ、ドレイン・ソ−ス間容量Ｃds
を大幅に小さくできるからである。 【００１０】図５に示すように、ＳＯＩ構造を有するＬ
ＤＭＯＳＦＥＴ２，３を出力用ＭＯＳＦＥＴとして用い
たフォトモスリレ−は、出力用ＭＯＳＦＥＴとして縦型
ＭＯＳＦＥＴ９，１０を用いた場合と同様、受光素子で
ある太陽電池１がＧＮＤ端子フレ−ム８上に配設され、
このＧＮＤ端子フレ−ム８の両側に並設された出力端子
フレ−ム６ａ，６ｂ上にＬＤＭＯＳＦＥＴ２，３が配設
されている。そして、太陽電池１のアノ−ド１ａ，１ｂ
とＬＤＭＯＳＦＥＴ２，３のゲ−ト電極２ａ，３ａと
は、それぞれボンディングワイヤ５により電気的に接続
され、太陽電池１のカソ−ド１ｃ及びＬＤＭＯＳＦＥＴ
２，３のソ−ス電極２ｂ，３ｂは、ボンディングワイヤ
５によりＧＮＤ端子フレ−ム８に電気的に接続され、Ｌ
ＤＭＯＳＦＥＴ２，３のドレイン電極２ｃ，３ｃは出力
端子フレ−ム６ａ，６ｂにボンディングワイヤ５により
電気的に接続されている。 【００１１】 【発明が解決しようとする課題】ところが、ＳＯＩ構造
を有するＬＤＭＯＳＦＥＴ２，３を出力用ＭＯＳＦＥＴ
として用いた場合においては、出力用ＭＯＳＦＥＴが出
力端子フレ−ム６ａ，６ｂ上に配設されていると、リレ
−オフ時の出力端子間容量の増加を引き起こしてしまう
という問題が発生する。 【００１２】つまり、ＬＤＭＯＳＦＥＴ２，３におい
て、リレ−オフ時の出力端子間容量は、通常、ドレイン
・ソ−ス間容量Ｃdsとゲ−ト・ドレイン間容量Ｃgdの和
であるが、図５に示すような実装状態において出力端子
フレ−ム６ａ，６ｂの電位が上がった場合には、図６に
示すように、ＬＤＭＯＳＦＥＴ２，３の支持基板１４ａ
がドレインの電位まで上昇するので、埋込酸化膜１４ｂ
を介してゲ−ト・支持基板間容量Ｃgsubとソ−ス・支持
基板間容量Ｃssubが発生する。 【００１３】その結果、図７に示すように、通常のドレ
イン・ソ−ス間容量Ｃds，ゲ−ト・ドレイン間容量Ｃgd
に加え、ゲ−ト・支持基板間容量Ｃgsub，ソ−ス・支持
基板間容量Ｃssubが並列に重畳されるため、出力端子間
容量の増加を引き起こしてしまうことになる。 【００１４】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、リレ−オフ時の出力
端子間容量の増加を引き起こすことのない光結合型半導
体リレ−を提供することにある。 【００１５】 【課題を解決するための手段】請求項１記載の発明は、
入力側の信号に応答して発光する発光素子と、該発光素
子からの光信号を受けて光起電力を発生する受光素子
と、該受光素子の光起電力に呼応してオン／オフする出
力開閉素子とから成る光結合型半導体リレーにおいて、
前記出力開閉素子としてＳＯＩ構造を有するＬＤＭＯＳ
ＦＥＴを用い、前記受光素子と前記ＬＤＭＯＳＦＥＴの
内、少なくとも前記ＬＤＭＯＳＦＥＴが電気的に浮遊状
態で外部電位に依存しないフローティングフレーム上に
配設され、前記受光素子のアノードと前記ＬＤＭＯＳＦ
ＥＴのゲート電極とがフローティングフレームを介する
ことなく電気的に接続され、前記受光素子のカソードと
前記ＬＤＭＯＳＦＥＴのソース電極とがフローティング
フレームを介することなく電気的に接続され、前記ＬＤ
ＭＯＳＦＥＴのドレイン電極が出力端子フレームに電気
的に接続されて成ることを特徴とするものである。 【００１６】 【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図１は、本発明の一実施形態
に係るＳＯＩ構造を有するＬＤＭＯＳＦＥＴ２，３を出
力用ＭＯＳＦＥＴとして用いたフォトモスリレ−の実装
状態を示す略平面図である。本実施形態に係るフォトモ
スリレ−は、樹脂パッケ−ジ７内に収納され、電気的に
外部電位に依存しない浮遊状態のフロ−ティングフレ−
ム４上に、受光素子である太陽電池１とＳＯＩ構造を有
するＬＤＭＯＳＦＥＴ２，３が配設されている。 【００１７】また、太陽電池１のアノ−ド１ａ，１ｂと
ＬＤＭＯＳＦＥＴ２，３のゲ−ト電極２ａ，３ａとがフ
ロ−ティングフレ−ム４を介することなく、それぞれ直
接にボンディングワイヤ５により電気的に接続され、太
陽電池１のカソ−ド１ｃ，１ｄとＬＤＭＯＳＦＥＴ２，
３のソ−ス電極２ｂ，３ｂとがフロ−ティングフレ−ム
４を介することなく、それぞれ直接にボンディングワイ
ヤ５により電気的に接続され、ＬＤＭＯＳＦＥＴ２，３
のドレイン電極２ｃ，３ｃは出力端子フレ−ム６ａ，６
ｂにそれぞれボンディングワイヤ５により電気的に接続
されている。 【００１８】従って、本実施形態においては、ＬＤＭＯ
ＳＦＥＴ２，３のソ−ス電極２ｂ，３ｂと太陽電池１の
カソ−ド１ｃ，１ｄとがフロ−ティングフレ−ム４を介
さずに直接に接続されているので、フロ−ティングフレ
−ム４は、外部電位にもＬＤＭＯＳＦＥＴ２，３のソ−
ス電極２ｂ，３ｂの電位にも依存しない。このため、Ｌ
ＤＭＯＳＦＥＴ２，３の支持基板に起因する寄生容量成
分が発生せず、出力端子間容量は低減化される。 【００１９】なお、本実施形態においては、ＬＤＭＯＳ
ＦＥＴ２，３として図６に示すようなｎ型ＭＯＳＦＥＴ
を用いたが、これに限定される必要はなく、ｐ型ＭＯＳ
ＦＥＴを用いても良い。 【００２０】また、本実施形態においては、出力開閉素
子としてＳＯＩ構造を有するＬＤＭＯＳＦＥＴ２，３を
用いたが、これに限定される必要はなく、ＳＯＩ構造を
有するＪＦＥＴ，ＩＧＢＴ，ＵＭＯＳＦＥＴ，バイポ−
ラトランジスタでも良く、また、エピ基板上に形成され
たＬＤＭＯＳＦＥＴ，ＪＦＥＴ，ＩＧＢＴ，ＵＭＯＳＦ
ＥＴでも良く、また、バルク基板上に形成されたＬＤＭ
ＯＳＦＥＴ，ＪＦＥＴ，ＩＧＢＴ，ＵＭＯＳＦＥＴでも
良い。 【００２１】また、本実施形態においては、太陽電池１
及びＬＤＭＯＳＦＥＴ２，３を同一のフロ−ティングフ
レ−ム４上に配設したが、これに限定される必要はな
く、図２に示すように、異なるフロ−ティングフレ−ム
４ａ〜４ｃ上にそれぞれ配設するようにしてもよい。 【００２２】更に、図２に示すフォトモスリレ−におい
て、太陽電池１が配設されたフロ−ティングフレ−ム４
ｂをＧＮＤ端子に接地するようにしても良い。 【００２３】 【発明の効果】請求項１記載の発明は、入力側の信号に
応答して発光する発光素子と、該発光素子からの光信号
を受けて光起電力を発生する受光素子と、該受光素子の
光起電力に呼応してオン／オフする出力開閉素子とから
成る光結合型半導体リレーにおいて、前記出力開閉素子
としてＳＯＩ構造を有するＬＤＭＯＳＦＥＴを用い、前
記受光素子と前記ＬＤＭＯＳＦＥＴの内、少なくとも前
記ＬＤＭＯＳＦＥＴが電気的に浮遊状態で外部電位に依
存しないフローティングフレーム上に配設され、前記受
光素子のアノードと前記ＬＤＭＯＳＦＥＴのゲート電極
とがフローティングフレームを介することなく電気的に
接続され、前記受光素子のカソードと前記ＬＤＭＯＳＦ
ＥＴのソース電極とがフローティングフレームを介する
ことなく電気的に接続され、前記ＬＤＭＯＳＦＥＴのド
レイン電極が出力端子フレームに電気的に接続されて成
るので、ＬＤＭＯＳＦＥＴの支持基板に起因する寄生容
量成分が発生せず、リレーオフ時の出力端子間容量の増
加を引き起こすことのない光結合型半導体リレーを提供
することができた。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＳＯＩ構造を有する
ＬＤＭＯＳＦＥＴを出力用ＭＯＳＦＥＴとして用いたフ
ォトモスリレ−の実装状態を示す略平面図である。 【図２】本発明の他の実施形態に係るＳＯＩ構造を有す
るＬＤＭＯＳＦＥＴを出力用ＭＯＳＦＥＴとして用いた
フォトモスリレ−の実装状態を示す略平面図である。 【図３】従来例に係る縦型ＭＯＳＦＥＴを出力用ＭＯＳ
ＦＥＴとして用いたフォトモスリレ−の実装状態を示す
略平面図である。 【図４】従来例に係るフォトモスリレ−の概略構成図で
ある。 【図５】従来例に係るＳＯＩ構造を有するＬＤＭＯＳＦ
ＥＴを出力用ＭＯＳＦＥＴとして用いたフォトモスリレ
−の実装状態を示す略平面図である。 【図６】従来例に係るフォトモスリレ−のＬＤＭＯＳＦ
ＥＴの略断面図である。 【図７】従来例に係るフォトモスリレ−のＬＤＭＯＳＦ
ＥＴの出力端子間容量の等価回路図である。 【符号の説明】 １ 太陽電池 １ａ，１ｂ アノ−ド １ｃ，１ｄ カソ−ド ２，３ ＬＤＭＯＳＦＥＴ ２ａ，３ａ ゲ−ト電極 ２ｂ，３ｂ ソ−ス電極 ２ｃ，３ｃ ドレイン電極 ４，４ａ〜４ｃ フロ−ティングフレ−ム ５ ボンディングワイヤ ６ａ，６ｂ 出力端子フレ−ム ７ 樹脂パッケ−ジ ８ ＧＮＤ端子フレ−ム ９，１０ 縦型ＭＯＳＦＥＴ ９ａ，１０ａ ゲ−ト電極 ９ｂ，１０ｂ ソ−ス電極 １１ 発光ダイオ−ド １２ 入力端子フレ−ム １３ シリコン樹脂 １４ａ 支持基板 １４ｂ 埋込酸化膜 １４ｃ ＳＯＩ層 １５ ｐ型ウェル領域 １６ ｎ＋型ドレイン領域 １７ ｎ＋型ソ−ス領域
ＬＤＭＯＳＦＥＴを出力用ＭＯＳＦＥＴとして用いたフ
ォトモスリレ−の実装状態を示す略平面図である。 【図２】本発明の他の実施形態に係るＳＯＩ構造を有す
るＬＤＭＯＳＦＥＴを出力用ＭＯＳＦＥＴとして用いた
フォトモスリレ−の実装状態を示す略平面図である。 【図３】従来例に係る縦型ＭＯＳＦＥＴを出力用ＭＯＳ
ＦＥＴとして用いたフォトモスリレ−の実装状態を示す
略平面図である。 【図４】従来例に係るフォトモスリレ−の概略構成図で
ある。 【図５】従来例に係るＳＯＩ構造を有するＬＤＭＯＳＦ
ＥＴを出力用ＭＯＳＦＥＴとして用いたフォトモスリレ
−の実装状態を示す略平面図である。 【図６】従来例に係るフォトモスリレ−のＬＤＭＯＳＦ
ＥＴの略断面図である。 【図７】従来例に係るフォトモスリレ−のＬＤＭＯＳＦ
ＥＴの出力端子間容量の等価回路図である。 【符号の説明】 １ 太陽電池 １ａ，１ｂ アノ−ド １ｃ，１ｄ カソ−ド ２，３ ＬＤＭＯＳＦＥＴ ２ａ，３ａ ゲ−ト電極 ２ｂ，３ｂ ソ−ス電極 ２ｃ，３ｃ ドレイン電極 ４，４ａ〜４ｃ フロ−ティングフレ−ム ５ ボンディングワイヤ ６ａ，６ｂ 出力端子フレ−ム ７ 樹脂パッケ−ジ ８ ＧＮＤ端子フレ−ム ９，１０ 縦型ＭＯＳＦＥＴ ９ａ，１０ａ ゲ−ト電極 ９ｂ，１０ｂ ソ−ス電極 １１ 発光ダイオ−ド １２ 入力端子フレ−ム １３ シリコン樹脂 １４ａ 支持基板 １４ｂ 埋込酸化膜 １４ｃ ＳＯＩ層 １５ ｐ型ウェル領域 １６ ｎ＋型ドレイン領域 １７ ｎ＋型ソ−ス領域
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 早崎 嘉城
大阪府門真市大字門真1048番地松下電工
株式会社内
(72)発明者 白井 良史
大阪府門真市大字門真1048番地松下電工
株式会社内
(72)発明者 岸田 貴司
大阪府門真市大字門真1048番地松下電工
株式会社内
(72)発明者 吉田 岳司
大阪府門真市大字門真1048番地松下電工
株式会社内
(56)参考文献 特開 平６−268247（ＪＰ，Ａ)
特開 平３−286620（ＪＰ，Ａ)
特開 平５−29908（ＪＰ，Ａ)
特開 平９−93107（ＪＰ，Ａ)
実開 平４−68566（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 31/12
H01L 29/78
H03K 17/78 - 17/785
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 入力側の信号に応答して発光する発光素
子と、該発光素子からの光信号を受けて光起電力を発生
する受光素子と、該受光素子の光起電力に呼応してオン
／オフする出力開閉素子とから成る光結合型半導体リレ
ーにおいて、前記出力開閉素子としてＳＯＩ構造を有す
るＬＤＭＯＳＦＥＴを用い、前記受光素子と前記ＬＤＭ
ＯＳＦＥＴの内、少なくとも前記ＬＤＭＯＳＦＥＴが電
気的に浮遊状態で外部電位に依存しないフローティング
フレーム上に配設され、前記受光素子のアノードと前記
ＬＤＭＯＳＦＥＴのゲート電極とがフローティングフレ
ームを介することなく電気的に接続され、前記受光素子
のカソードと前記ＬＤＭＯＳＦＥＴのソース電極とがフ
ローティングフレームを介することなく電気的に接続さ
れ、前記ＬＤＭＯＳＦＥＴのドレイン電極が出力端子フ
レームに電気的に接続されて成ることを特徴とする光結
合型半導体リレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17430797A JP3468033B2 (ja) | 1997-06-30 | 1997-06-30 | 光結合型半導体リレ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17430797A JP3468033B2 (ja) | 1997-06-30 | 1997-06-30 | 光結合型半導体リレ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1126804A JPH1126804A (ja) | 1999-01-29 |
| JP3468033B2 true JP3468033B2 (ja) | 2003-11-17 |
Family
ID=15976376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17430797A Expired - Lifetime JP3468033B2 (ja) | 1997-06-30 | 1997-06-30 | 光結合型半導体リレ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3468033B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123314A (ja) * | 2005-10-25 | 2007-05-17 | Yazaki Corp | リレーモジュール及び電装ユニット |
| CN106020284A (zh) * | 2016-07-19 | 2016-10-12 | 南京工程学院 | 一种用于电动车控制系统的电冷却系统 |
-
1997
- 1997-06-30 JP JP17430797A patent/JP3468033B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1126804A (ja) | 1999-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6069372A (en) | Insulated gate type semiconductor device with potential detection gate for overvoltage protection | |
| US8022477B2 (en) | Semiconductor apparatus having lateral type MIS transistor | |
| US6069396A (en) | High breakdown voltage semiconductor device | |
| JPH0864811A (ja) | 電力装置集積化構造体 | |
| US20050179089A1 (en) | Semiconductor device | |
| US6806482B2 (en) | Photovoltaic solid state relay | |
| JP3468033B2 (ja) | 光結合型半導体リレ− | |
| US6809393B1 (en) | Level shifter | |
| JPH1154787A (ja) | 光結合型半導体リレー | |
| JPH1126806A (ja) | 光結合型半導体リレ− | |
| JP3303648B2 (ja) | 半導体リレー | |
| JP3319999B2 (ja) | 半導体スイッチ素子 | |
| JP3114317B2 (ja) | 半導体装置 | |
| JPH1126805A (ja) | 光結合型半導体リレー | |
| JP3513851B2 (ja) | 半導体装置 | |
| JP2943922B2 (ja) | 半導体リレー用出力接点素子 | |
| JP3282571B2 (ja) | 半導体装置 | |
| JPH0846053A (ja) | Ａｃ型プラズマディスプレイ駆動用ｉｃ | |
| JP2005191543A (ja) | 電界効果トランジスタ、半導体装置及びフォトリレー | |
| JP2633381B2 (ja) | 半導体装置 | |
| JPH10154812A (ja) | 高耐圧半導体装置 | |
| JPH11186555A (ja) | 半導体装置 | |
| JPH11135826A (ja) | 光結合型半導体リレー | |
| JP2004173257A (ja) | 光結合型半導体リレー装置 | |
| JP2001168336A (ja) | 低容量ｍｏｓｆｅｔおよびこれを用いた半導体リレー装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080905 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080905 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090905 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090905 Year of fee payment: 6 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090905 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090905 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100905 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130905 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term |