JPH11238883A - 半導体素子及びその製造方法 - Google Patents

半導体素子及びその製造方法

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JPH11238883A JP10186119A JP18611998A JPH11238883A JP H11238883 A JPH11238883 A JP H11238883A JP 10186119 A JP10186119 A JP 10186119A JP 18611998 A JP18611998 A JP 18611998A JP H11238883 A JPH11238883 A JP H11238883A
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semiconductor
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Abstract

(57)【要約】 【課題】ショットチャネル効果の特性を改善するに適し
た半導体素子及びその製造方法を提供する。 【解決手段】半導体素子は、半導体基板２１上に形成さ
れるゲート絶縁層２６と、ゲート絶縁層２６上に形成さ
れるゲート電極２７a と、ゲート電極２７a の両側の半
導体基板内に形成される低濃度の不純物領域２９と、ゲ
ート電極２７a の両側面に形成される側壁絶縁膜３０
と、側壁絶縁膜３０の下方から拡張されて半導体基板２
１内に形成される高濃度の不純物領域３１と、高濃度の
不純物領域３１の側面に形成される絶縁層２４とを備え
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子に関し、
特に素子のショットチャネル効果(short channeleffec
t)の特性を改善させるに適した半導体素子及びその製造
方法に関する。
【０００２】
【従来の技術】一般に、半導体集積回路の製造にあたっ
て、高性能且つ高集積化の半導体チップ集積回路を構成
するＭＯＳＦＥＴ(Metal Oxide Semiconductor Field E
ffectTransistor) のサイズを低減させるための努力が
続いている。このような努力の結果として、半導体集積
回路の製造技術がサブミクロン(sub-micron)水準にスケ
ールダウンされるに至っている。半導体素子の縮小寸法
は、水平寸法の縮小とともにこれに比例して垂直寸法を
縮小しなければ、さまざまな素子の特性との均衡がつか
ない。この際、素子の寸法が小さくなって例えばトラン
ジスタにおいてソースとドレイン間の間隙が近くなる
と、所望しない素子の特性変化が発生するようになり、
その代表的なことがショットチャネル効果である。上記
のような高集積化によるショットチャネル効果を改善す
るべく、ゲート側壁の下側に低濃度の接合を形成するＬ
ＤＤ(Lightly Doped Drain) 構造を採択している。
【０００３】以下、添付図面に基づき従来の半導体素子
及びその製造方法を説明する。図１は従来の半導体素子
の構造断面図である。図１に示すように、半導体基板１
１上にゲート絶縁膜１２が形成され、前記ゲート絶縁膜
１２上の所定領域にゲート電極１３ａが形成され、前記
ゲート電極１３ａの両側面に側壁絶縁膜１６が形成され
る。そして、前記ゲート電極１３ａの両側の半導体基板
１１の表面内にＬＤＤ(Lightly Doped Drain) 構造を有
する高濃度の不純物領域１７が形成される。
【０００４】図２Ａ〜図３Ｂは従来の半導体素子の製造
方法を示す工程断面図である。図２Ａに示すように、半
導体基板１１の全面にチャネルイオンを注入し、前記チ
ャネルイオンの注入された半導体基板１１上にゲート絶
縁膜１２を形成し、前記ゲート絶縁膜１２上にゲート電
極用のポリシリコン層１３を形成する。次いで、前記ポ
リシリコン層１３上にフォトレジスト(photoresist) １
４を塗布した後、露光及び現像工程でフォトレジスト１
４をパターニング(patterning)してゲート領域を定義す
る。
【０００５】図２Ｂに示すように、前記パターニングさ
れたフォトレジスト１４をマスクに用いて前記ポリシリ
コン層１３を選択的に除去してゲート電極１３ａを形成
する。
【０００６】図３Ａに示すように、前記フォトレジスト
１４を除去し、前記ゲート電極１３ａをマスクに用いて
半導体基板１１の全面に低濃度のｎ型不純物イオンを注
入して、前記ゲート電極１３ａ両側の半導体基板１１の
表面内に低濃度の不純物領域１５を形成する。 図３Ｂ
に示すように、前記ゲート電極１３ａを含んだ半導体基
板１１の全面に絶縁膜（図示せず）を形成し、前記絶縁
膜をエッチバック(etch back) して、前記ゲート電極１
３ａの両側面に側壁絶縁膜１６を形成する。次いで、前
記側壁絶縁膜１６及びゲート電極１３ａをマスクに用い
て前記半導体基板１１の全面にソース／ドレイン用の高
濃度のｎ型不純物イオンを注入して、前記ゲート電極１
３ａ両側の半導体基板１１の表面内に低濃度の不純物領
域１５と連結される高濃度の不純物領域１７を形成す
る。
【０００７】
【発明が解決しようとする課題】しかし、従来の半導体
素子及びその製造方法では以下の問題点があった。すな
わち、高濃度の不純物領域がチャネル領域へ拡散される
ため、ショットチャネル効果によって素子の信頼性が低
下する。
【０００８】本発明は、上記の問題点を解決するために
なされたものであり、高濃度の不純物領域の側面に絶縁
層を形成して、高濃度の不純物領域の不純物拡散を防止
して素子の信頼性を向上させるようにした半導体素子及
びその製造方法を提供することにその目的がある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体素子は、半導体基板上に形成されるゲ
ート絶縁層と、前記ゲート絶縁層上に形成されるゲート
電極と、前記ゲート電極の両側の半導体基板内に形成さ
れる低濃度の不純物領域と、前記ゲート電極の両側面に
形成される側壁絶縁膜と、前記側壁絶縁膜から拡張され
る前記半導体基板内に形成される高濃度の不純物領域
と、そして前記高濃度の不純物領域の側面に形成される
絶縁層とを備えることを特徴とする。
【００１０】又、上記目的を達成するための本発明の半
導体素子の製造方法は、半導体基板上に一定の間隙を有
する絶縁層を形成する段階と、前記絶縁層を含んだ半導
体基板の全面に半導体層を形成する段階と、前記半導体
層上にゲート絶縁層を形成する段階と、前記絶縁層間の
ゲート絶縁層上にゲート電極を形成する段階と、前記ゲ
ート電極の両側の半導体層の表面内に低濃度の不純物領
域を形成する段階と、前記ゲート電極の両側面に側壁絶
縁膜を形成する段階と、そして前記ゲート電極の両側の
半導体層の表面内に前記絶縁層により隔離される高濃度
の不純物領域を形成する段階とを備えることを特徴とす
る。
【００１１】又、上記目的を達成するための本発明の半
導体素子の製造方法は、半導体基板上にゲート絶縁層及
びゲート電極を形成する段階と、前記ゲート電極の両側
の半導体基板を所定の深さに食刻してトレンチを形成す
る段階と、前記トレンチの形成された半導体基板の表面
に絶縁層を形成する段階と、前記絶縁層上の前記ゲート
電極、ゲート絶縁層、及びトレンチの両側面に側壁絶縁
膜を形成する段階と、前記ゲート電極及び側壁絶縁膜を
マスクに用いて前記絶縁層を選択的に除去する段階と、
前記側壁絶縁膜を除去し、前記絶縁層を含んだ半導体基
板の全面に半導体層を形成する段階と、そして前記ゲー
ト電極両側の半導体層の表面内に前記絶縁層により隔離
される高濃度の不純物領域を形成する段階とを備えるこ
とを特徴とする。
【００１２】
【発明の実施の形態】以下、添付図面に基づき本発明の
半導体素子及びその製造方法を詳しく説明する。
【００１３】図４は本発明の半導体素子の構造断面図で
ある。図４に示すように、半導体基板２１上に形成され
るゲート絶縁膜２６と、前記ゲート絶縁膜２６上に形成
されるゲート電極２７ａと、前記ゲート電極２７ａの両
側の半導体基板２１内に形成される低濃度の不純物領域
２９と、前記ゲート電極２７ａの両側面に形成される側
壁絶縁膜３０と、前記側壁絶縁膜３０下部から拡張され
て前記半導体基板２１内に形成される高濃度の不純物領
域３１と、そして前記高濃度の不純物領域３１の側面に
形成される側壁酸化膜２４とを含んで構成される。
【００１４】図５Ａ〜図７Ｂは本発明の半導体素子の製
造方法を示す工程断面図である。図５Ａに示すように、
半導体基板２１上に窒化膜（Ｓｉ3 Ｎ4 ）２２を形成
し、前記窒化膜２２上に第１フォトレジスト２３を塗布
した後、露光及び現像工程で第１フォトレジスト２３を
パターニングする。
【００１５】図５Ｂに示すように、前記パターニングさ
れた第１フォトレジスト２３をマスクに用いて前記窒化
膜２２を選択的に除去して、一定の間隙を有する窒化膜
パターン２２ａを形成する。
【００１６】図５Ｃに示すように、前記第１フォトレジ
スト２３を除去し、前記窒化膜パターン２２ａを含んだ
半導体基板２１の全面に酸化膜を形成し、前記酸化膜を
エッチバックして前記窒化膜パターン２２ａの側面に側
壁酸化膜２４を形成する。
【００１７】図６Ａに示すように、前記窒化膜パターン
２２ａを除去し、前記側壁酸化膜２４を含んだ半導体基
板２１の全面に、前記半導体基板２１をシード(seed)と
してエピタキシャル成長させてｐ型のシリコンエピタキ
シャル層２５を形成する。ここで、前記側壁酸化膜２４
は前記シリコンエピタキシャル層２５により完全に埋め
込まれる。
【００１８】図６Ｂに示すように、前記シリコンエピタ
キシャル層２５上にゲート絶縁膜２６を形成し、前記ゲ
ート絶縁膜２６上にゲート電極用のポリシリコン層２７
を形成する。次いで、前記ポリシリコン層２７上に第２
フォトレジスト２８を塗布した後、露光及び現像工程で
第２フォトレジスト２８をパターニングしてゲート領域
を定義する。
【００１９】図６Ｃに示すように、前記パターニングさ
れた第２フォトレジスト２８をマスクに用いて前記ポリ
シリコン層２７を選択的に除去して、前記側壁酸化膜２
４の間のゲート絶縁膜２６上にゲート電極２７ａを形成
する。
【００２０】図７Ａに示すように、前記第２フォトレジ
スト２８を除去し、前記ゲート電極２７ａをマスクに用
いて前記半導体基板２１の全面に低濃度のｎ型不純物イ
オンを注入して、前記ゲート電極２７ａ両側のシリコン
エピタキシャル層２５の表面内に低濃度の不純物領域２
９を形成する。
【００２１】図７Ｂに示すように、前記ゲート電極２７
ａを含んだ半導体基板２１の全面に絶縁膜（図示せず）
を形成し、前記絶縁膜をエッチバックして前記ゲート電
極２７ａの両側面に側壁絶縁膜３０を形成する。次い
で、前記側壁絶縁膜３０及びゲート電極２７ａをマスク
に用いて前記半導体基板２１の全面にソース／ドレイン
用の高濃度のｎ型不純物イオンを注入して、前記ゲート
電極２７ａ両側のシリコンエピタキシャル層２５の表面
内に前記低濃度の不純物領域２９と連結される高濃度の
不純物領域３１を形成する。ここで、前記高濃度の不純
物領域３１は互いに前記側壁酸化膜２４によって隔離さ
れるように形成される。
【００２２】図８Ａ〜図９Ｃは本発明の他の実施形態に
よる半導体素子の製造方法を示す工程断面図である。図
８Ａに示すように、半導体基板３１上にゲート絶縁膜３
２を形成し、前記ゲート絶縁膜３２上にゲート電極用の
ポリシリコン層３３を形成する。次いで、前記ポリシリ
コン層３３上にフォトレジスト３４を塗布した後、露光
及び現像工程でフォトレジスト３４をパターニングして
ゲート領域を定義する。
【００２３】図８Ｂに示すように、前記パターニングさ
れたフォトレジスト３４をマスクに用いて前記ポリシリ
コン層３３及びゲート絶縁膜３２を選択的に除去してゲ
ート電極３３ａを形成する。この際、前記ゲート電極３
３ａを形成するべくポリシリコン層３３及びゲート絶縁
膜３２を食刻する際、所定の深さにトレンチ３５を有す
るように半導体基板３１をオーバーエッチ(over-etch)
する。
【００２４】図８Ｃに示すように、前記フォトレジスト
３４を除去し、前記トレンチ３５の形成された半導体基
板３１の表面に酸化膜３６を形成する。次いで、前記ゲ
ート電極３３ａを含んだ半導体基板２１の全面に第１絶
縁膜を形成した後、前記第１絶縁膜をエッチバックして
前記ゲート電極３３ａ、ゲート絶縁膜３２、及びトレン
チ３５の側面に第１側壁絶縁膜３７を形成する。
【００２５】図９Ａに示すように、第１側壁絶縁膜３７
及びゲート電極３３ａをマスクに用いて前記酸化膜３６
を選択的に除去して酸化膜パターン３６ａを形成する。
図９Ｂに示すように、前記第１側壁絶縁膜３７を除去
し、前記半導体基板３１をシード(seed)としてシリコン
エピタキシャル層３８を形成して前記酸化膜パターン３
６ａを完全に埋め込む。次いで、前記ゲート電極３３ａ
をマスクに用いて前記半導体基板３１の全面に低濃度の
ｎ型不純物イオンを注入して、前記ゲート電極３３ａ両
側のシリコンエピタキシャル層３８の表面内に低濃度の
不純物領域３９を形成する。
【００２６】図９Ｃに示すように、前記ゲート電極３３
ａを含んだ半導体基板３１の全面に第２絶縁膜を形成し
た後、前記第２絶縁膜をエッチバックして前記ゲート電
極３３ａの両側面に第２側壁絶縁膜４０を形成する。次
いで、前記第２側壁絶縁膜４０及びゲート電極３３ａを
マスクに用いて前記半導体基板３１の全面にソース／ド
レイン用の高濃度のｎ型不純物イオンを注入して、前記
ゲート電極３３ａ両側のシリコンエピタキシャル層３８
の表面内に前記低濃度の不純物領域３９と連結される高
濃度の不純物領域４１を形成する。ここで、前記高濃度
の不純物領域４１は前記酸化膜パターン３６ａにより隔
離されるように形成する。
【００２７】
【発明の効果】以上説明したように、本発明の半導体素
子及びその製造方法においては以下のような効果があ
る。
【００２８】請求項１、２、４の発明によれば、埋め込
まれた絶縁層によりソース／ドレイン用の高濃度の不純
物領域の側面に絶縁層が形成されることにより、不純物
イオンがチャネル領域へ拡散されることを防止すること
ができるため、ショットチャネル効果の特性を改善する
ことができる。
【００２９】請求項３、５の発明によれば、半導体基板
をシードとしてエピタキシャル成長させることにより、
表面の平坦化をなすことができる。請求項６の発明によ
れば、ゲート電極及びトレンチを一ステップにより形成
するため、工程を簡素化することができる。
【図面の簡単な説明】
【図１】従来の半導体素子の構造断面図。
【図２】Ａ及びＢは従来の半導体素子の製造方法を示す
工程断面図。
【図３】Ａ及びＢは従来の半導体素子の製造方法を示す
工程断面図。
【図４】本発明の一実施形態の半導体素子の構造断面
図。
【図５】Ａ〜Ｃは本発明の一実施形態の半導体素子の製
造方法を示す工程断面図。
【図６】Ａ〜Ｃは本発明の一実施形態の半導体素子の製
造方法を示す工程断面図。
【図７】Ａ及びＢは本発明の他の実施形態の半導体素子
の製造方法を示す工程断面図。
【図８】Ａ〜Ｃは本発明の他の実施形態の半導体素子の
製造方法を示す工程断面図。
【図９】Ａ〜Ｃは本発明の他の実施形態の半導体素子の
製造方法を示す工程断面図。
【符号の説明】
２１…半導体基板 ２２…窒化膜 ２３…第１フォトレジスト ２４…側壁酸化膜 ２５…シリコンエピタキシャル層 ２６…ゲート絶縁膜 ２７ａ…ゲート電極 ２８…第２フォトレジスト ２９…低濃度の不純物領域 ３０…側壁絶縁膜 ３１…高濃度の不純物領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年５月１２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】削除
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【課題を解決するための手段】 又、上記目的を達成する
ための本発明の半導体素子の製造方法は、半導体基板上
に一定の間隙を有する絶縁層を形成する段階と、前記半
導体基板上における前記絶縁層の側面に第１の側壁絶縁
膜を形成する段階と、前記絶縁膜を除去した後、半導体
基板の全面に前記第１の側壁絶縁膜を完全に埋め込むよ
うにして半導体層を形成する段階と、前記半導体層上に
ゲート絶縁層を形成する段階と、前記絶縁層間のゲート
絶縁層上にゲート電極を形成する段階と、前記ゲート電
極の両側の半導体層の表面内に低濃度の不純物領域を形
成する段階と、前記ゲート電極の両側面に第２の側壁絶
縁膜を形成する段階と、そして前記第２の側壁絶縁膜を
マスクとして用いて前記ゲート電極の両側の半導体層の
表面内に前記第１の側壁絶縁膜により隔離される高濃度
の不純物領域を形成する段階とを備えることを特徴とす
る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】又、上記目的を達成するための本発明の半
導体素子の製造方法は、半導体基板上にゲート絶縁層及
びゲート電極を形成する段階と、前記ゲート電極の両側
の半導体基板を所定の深さに食刻してトレンチを形成す
る段階と、前記トレンチの形成された半導体基板の表面
に前記トレンチよりも低い高さを有する絶縁層を形成す
る段階と、前記絶縁層上の前記ゲート電極、ゲート絶縁
層、及びトレンチの両側面に第１の側壁絶縁膜を形成す
る段階と、前記ゲート電極及び第１の側壁絶縁膜をマス
クに用いて前記絶縁層を選択的に除去する段階と、前記
第１の側壁絶縁膜を除去した後、前記絶縁層を含んだ半
導体基板の全面に前記絶縁層を完全に埋め込むようにし
て半導体層を形成する段階と、前記半導体層上における
前記ゲート電極及び前記ゲート絶縁層の両側壁に第２の
側壁絶縁膜を形成する段階と、前記ゲート電極及び前記
第２の側壁絶縁膜をマスクとして用いて前記ゲート電極
両側の半導体層の表面内に前記絶縁層により隔離される
高濃度の不純物領域を形成する段階とを備えることを特
徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】請求項１及び３の発明によれば、埋め込ま
れた絶縁層によりソース／ドレイン用の高濃度の不純物
領域の側面に絶縁層が形成されることにより、不純物イ
オンがチャネル領域へ拡散されることを防止することが
できるため、ショットチャネル効果の特性を改善するこ
とができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】請求項２及び４の発明によれば、半導体基
板をシードとしてエピタキシャル成長させることによ
り、表面の平坦化をなすことができる。請求項５の発明
によれば、ゲート電極及びトレンチを一ステップにより
形成するため、工程を簡素化することができる。
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シン イン ジョン 大韓民国 チュンチョンブク−ド チョン ズ−シ フンドク−グ ガギョン−ドン 1167

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成されるゲート絶縁層
    と、 前記ゲート絶縁層上に形成されるゲート電極と、 前記ゲート電極の両側の半導体基板内に形成される低濃
    度の不純物領域と、 前記ゲート電極の両側面に形成される側壁絶縁膜と、 前記側壁絶縁膜の下方から拡張されて前記半導体基板内
    に形成される高濃度の不純物領域と、 前記高濃度の不純物領域の側面に形成される絶縁層と、
    を備えることを特徴とする半導体素子。
  2. 【請求項２】 半導体基板上に一定の間隙を有する絶縁
    層を形成する段階と、 前記絶縁層を含んだ半導体基板の全面に半導体層を形成
    する段階と、 前記半導体層上にゲート絶縁層を形成する段階と、 前記絶縁層の間のゲート絶縁層上にゲート電極を形成す
    る段階と、 前記ゲート電極の両側の半導体層の表面内に低濃度の不
    純物領域を形成する段階と、 前記ゲート電極の両側面に側壁絶縁膜を形成する段階
    と、 前記ゲート電極の両側の半導体層の表面内に前記絶縁層
    により隔離される高濃度の不純物領域を形成する段階
    と、を備えることを特徴とする半導体素子の製造方法。
  3. 【請求項３】 前記半導体層は半導体基板をシードとし
    てエピタキシャル成長させて形成することを特徴とする
    請求項２記載の半導体素子の製造方法。
  4. 【請求項４】 半導体基板上にゲート絶縁層及びゲート
    電極を形成する段階と、 前記ゲート電極の両側の半導体基板を所定の深さに食刻
    してトレンチを形成する段階と、 前記トレンチの形成された半導体基板の表面に絶縁層を
    形成する段階と、 前記絶縁層上の前記ゲート電極、ゲート絶縁層、及びト
    レンチの両側面に側壁絶縁膜を形成する段階と、 前記ゲート電極及び側壁絶縁膜をマスクに用いて前記絶
    縁層を選択的に除去する段階と、 前記側壁絶縁膜を除去して前記絶縁層を含んだ半導体基
    板の全面に半導体層を形成する段階と、 前記ゲート電極の両側の半導体層の表面内に前記絶縁層
    により隔離される高濃度の不純物領域を形成する段階
    と、を備えることを特徴とする半導体素子の製造方法。
  5. 【請求項５】 前記半導体層は半導体基板をシードとし
    てエピタキシャル成長させて形成することを特徴とする
    請求項４記載の半導体素子の製造方法。
  6. 【請求項６】 前記トレンチは、前記ゲート電極形成に
    際してオーバーエッチして形成することを特徴とする請
    求項４記載の半導体素子の製造方法。
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