KR100353824B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 게이트 오버랩 캐패시턴스를 증가시켜 소자의 구동 능력을 개선시키도록 한 반도체소자의 제조 방법에 관한 것으로, 반도체기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 포함한 반도체기판상에 게이트산화막, 폴리실리콘을 순차적으로 형성하는 단계, 상기 폴리실리콘을 에치백하여 소정 두께로 잔류되는 폴리실리콘패턴을 형성하는 단계, 상기 폴리실리콘패턴을 포함한 반도체 기판에 이온주입을 실시하여 저농도 불순물 접합 및 고농도 불순물 접합을 순차적으로 형성하는 단계, 및 상기 폴리실리콘패턴을 선택적으로 식각하여 상기 트렌치에 매립되는 게이트전극을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 숏채널 효과 및구동능력을 개선시키도록 한 반도체 소자의 제조 방법에 관한 것이다.
도 1은 종래기술에 따라 제조된 반도체 소자의 구조 단면도로서, 일반적인 LDD(Lightly Doped Drain) 접합을 구비하는 n-MOSFET를 도시하고 있다.
도 1에 도시된 바와 같이, n형 반도체 기판(11)에 p형 불순물을 소정 깊이로 이온주입 및 확산시켜 p웰(11a)을 형성한 후, p웰(11a)이 형성된 반도체 기판(11)상에 게이트산화막(12)을 형성한 후, 게이트산화막(12)상에 게이트전극(13)을 형성하고, 게이트전극(13)을 마스크로 이용한 저농도 n형 불순물의 이온주입으로 반도체 기판(11)에 LDD(Lightly Doped Drain)구조의 n-접합(14)을 형성한다.
다음으로, 반도체 기판(11)의 전면에 측벽용 절연막을 증착한 후 에치백하여 게이트전극(13)의 양측벽에 접하는 스페이서(15)를 형성하고, 스페이서(15) 및 게이트전극(13)을 마스크로 이용한 고농도 n형 불순물의 이온주입으로 n-접합(14)에 전기적으로 접속되는 소스/드레인인 n+접합(16)을 형성한다.
상술한 것처럼, 종래기술에서는 게이트전극(13) 하부에는 n-접합(14)만 존재하므로 접합의 측면확산깊이(Xj)에 의한 실제 유효채널길이(Leff)가 감소하며, n-LDD 접합의 저항 및 게이트전극과 소스 및 드레인 접합간의 오버랩(Overlap) 면적 감소로 소자의 구동 능력이 저하되는 문제점이 있다.
이와 같이, 유효채널길이(Leff)가 감소하면 숏채널(Short channel)의 마진이부족하게 된다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 유효채널길이의 감소를 확보하며, 숏채널 효과를 방지하도록 한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 반도체 소자의 구조 단면도,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 질화막
23 : 트렌치 24 : 게이트 산화막
25 : 폴리실리콘 25b : 게이트전극
26 : n-접합 27 : n+접합
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 반도체기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 포함한 반도체기판상에 게이트산화막, 폴리실리콘을 순차적으로 형성하는 단계, 상기 폴리실리콘을 에치백하여 소정 두께로 잔류되는 폴리실리콘패턴을 형성하는 단계, 상기 폴리실리콘패턴을 포함한 반도체 기판에 이온주입을 실시하여 저농도 불순물 접합 및 고농도 불순물 접합을 순차적으로 형성하는 단계, 및 상기 폴리실리콘패턴을 선택적으로 식각하여 상기 트렌치에 매립되는 게이트전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21)에 p형 불순물을 이온주입 및 확산시켜 p웰(21a)을 형성하고, 반도체 기판(21)상에 질화막(22)을 형성한다. 계속해서, 질화막(22) 상에 감광막을 도포하고 노광 및 현상으로 감광막(도시 생략)을 패터닝하여 트렌치(Trench) 구조를 형성하기 위한 감광막 패턴을 형성한다.
계속해서, 감광막 패턴을 이용하여 질화막(22)을 식각하고, 질화막(22) 식각으로 노출된 반도체 기판(21)의 소정 영역, 자세히는 p웰(21a)을 소정 깊이로 식각하여 트렌치(23)를 형성한다. 이 때, 트렌치(23)는 3000Å∼10000Å의 깊이로 형성된다.
도 2b에 도시된 바와 같이, 질화막(22)을 제거한 후 트렌치(23)가 형성된 반도체 기판(21)상에 게이트산화막(24)을 40Å∼200Å의 두께로 형성한 후, 게이트산화막(24)상에 폴리실리콘(25)을 증착하여 트렌치를 갭필(Gap fill)한다.
도 2c에 도시된 바와 같이, 폴리실리콘(25)을 에치백(Etchback)하여 소정 두께를 갖는 폴리실리콘(25a)을 잔류시킨다. 이 때, 에치백후 잔류하는 폴리실리콘 (25a)의 두께는 300Å∼1000Å이다.
도 2d에 도시된 바와 같이, 불순물 이온 주입 마스크를 이용하여 저농도 n-불순물 이온주입과 고농도 n+불순물 이온주입을 순차적으로 진행하여 자기정렬(Self-aligned)된 소스/드레인 접합인 n-접합(26)과 n+접합(27)을 형성한다.
이 때, n-접합(26)을 형성하기 위한 불순물의 이온주입 도즈(dose)량은 1×1012∼5×1012/cm2이고, n+접합(27)을 형성하기 위한 불순물의 이온주입 도즈량은 1×1015∼1×1015/cm2이다.
도 2e에 도시된 바와 같이, 폴리실리콘(25a)을 선택적으로 제거하여 트렌치에 매립되는 구조의 게이트전극(25b)을 형성한다.
상술한 것처럼, 본 발명의 실시예에서는 게이트전극(25b)을 트렌치 구조로 형성하고, 트렌치 양측의 반도체 기판(21)에 n-접합(26)과 n+접합(27)을 동일한 위치에 형성하여 소스/드레인 접합의 게이트전극 오버랩 캐패시턴스를 증가시킨다.
다시 말하면, 통상적으로 소자 동작시 게이트전극에 전압을 인가할 때 드레인접합에서 소스접합으로 흐르는 전류(Ids)는, 다음 [수학식 1]로 나타낸다.
여기서, L은 유효채널길이, W는 유효 채널폭, μ0는 이동도, Cox는 캐패시턴스, VGS는 게이트전극과 소스접합 사이의 전압, VT는 문턱전압을 나타낸다.
여기서, Cox는 단위면적(A/d)당 전하량을 나타내는 수치로서, ε는 유전율을 나타낸다.
[수학식 2]에서 보는 바와 같이, 캐패시턴스(Cox)는 게이트전극(25b)의 면적(A)에 비례하는데, 트렌치 구조로 게이트전극(25b)을 형성하므로써 캐패시턴스가 통상에 비해 20% 이상 증가시킨다.
이를 이용하여 [수학식1]에서, 드레인접합에서 소스접합으로 흐르는 전류(Ids)를 증가된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 반도체 소자의 제조 방법은 유효 채널길이를 증가시켜 숏채널 마진을 개선시킬 수 있고, 소스/드레인 접합과 게이트전극간의 면적이 증가됨에 따라 오버랩 캐패시턴스를 증가시켜 소자의 구동능력을 향상시킬 수있다.
또한, 게이트전극이 반도체 기판보다 하부에 형성되므로 소자의 집적도를 향상시킬 수 있는 효과가 있다.
그리고, 고농도 n+접합 형성시, 스페이서가 필요없으므로 공정을 단순화시킬 수 있는 효과가 있다.
Claims (8)
- 반도체 소자의 제조 방법에 있어서,반도체기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계;상기 트렌치를 포함한 반도체기판상에 게이트산화막, 폴리실리콘을 순차적으로 형성하는 단계;상기 폴리실리콘을 에치백하여 소정 두께로 잔류되는 폴리실리콘패턴을 형성하는 단계;상기 폴리실리콘패턴을 포함한 반도체 기판에 이온주입을 실시하여 저농도 불순물 접합 및 고농도 불순물 접합을 순차적으로 형성하는 단계; 및상기 폴리실리콘패턴을 선택적으로 식각하여 상기 트렌치에 매립되는 게이트전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 트렌치는 3000Å∼10000Å의 깊이로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트산화막은 40Å∼200Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 폴리실리콘패턴은 300Å∼1000Å의 두께로 잔류하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 저농도 불순물 접합을 형성하는 단계는,1×1012∼5×1012/cm2의 도즈량으로 이루어지는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 고농도 불순물 접합을 형성하는 단계는,1×1015∼1×1015/cm2의 도즈량으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 고농도 불순물 접합은 상기 저농도 불순물 접합보다 더 깊게 자기정렬되어 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 트렌치를 형성하는 단계는,상기 반도체기판상에 질화막을 형성하는 단계;상기 질화막상에 감광막을 도포하고 노광 및 현상으로 패터닝하는 단계; 및상기 패터닝된 감광막을 마스크로 이용하여 상기 질화막과 상기 반도체기판을 순차적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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