JP2002368146A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】
【課題】 ゲート酸化膜耐圧のばらつきや、Ｖｔｈ、Ｉ
ｄｓなどの特性のばらつきが軽減されるように改良され
た半導体装置を提供することを主要な目的とする。 【解決手段】 半導体基板１にコレクタ領域が形成され
ている。半導体基板の上に、エミッタ電極２０と外部ベ
ース電極１３とゲート電極（３４，１４）が形成されて
いる。ゲート電極（３４，１４）と半導体基板１の界面
の位置は、外部ベース電極１３と半導体基板１の界面の
位置よりも高くされている。
ｄｓなどの特性のばらつきが軽減されるように改良され
た半導体装置を提供することを主要な目的とする。 【解決手段】 半導体基板１にコレクタ領域が形成され
ている。半導体基板の上に、エミッタ電極２０と外部ベ
ース電極１３とゲート電極（３４，１４）が形成されて
いる。ゲート電極（３４，１４）と半導体基板１の界面
の位置は、外部ベース電極１３と半導体基板１の界面の
位置よりも高くされている。
Description
【０００１】
【発明の属する技術分野】この発明は、一般に、半導体
装置の製造方法に関するものであり、より特定的には、
バイポーラトランジスタとＣＭＯＳトランジスタを有す
るＢｉＣＭＯＳ素子の製造方法に関するものである。こ
の発明は、そのような方法で得られた半導体装置に関す
る。
装置の製造方法に関するものであり、より特定的には、
バイポーラトランジスタとＣＭＯＳトランジスタを有す
るＢｉＣＭＯＳ素子の製造方法に関するものである。こ
の発明は、そのような方法で得られた半導体装置に関す
る。
【０００２】
【従来の技術】高速性能と優れた駆動性能を有するバイ
ポーラトランジスタと高集積可能で低消費電力性能を有
するＣＭＯＳトランジスタを兼ね備えたＢｉＣＭＯＳ素
子は半導体装置において数多く用いられている。
ポーラトランジスタと高集積可能で低消費電力性能を有
するＣＭＯＳトランジスタを兼ね備えたＢｉＣＭＯＳ素
子は半導体装置において数多く用いられている。
【０００３】図８２は、従来のＢｉＣＭＯＳ素子の断面
図である。まず、バイポーラトランジスタ部について説
明する。
図である。まず、バイポーラトランジスタ部について説
明する。
【０００４】Ｐ型シリコン基板１上に、Ｎ+型の埋込層
３が形成され、さらにその上面にＮ型のエピタキシャル
層４が形成されている。素子分離のためにフィールド酸
化膜７とＰ型ウェル領域１２とＰ型分離領域５が形成さ
れている。Ｎ型エピタキシャル層４の表面部分にはＰ-
型真性ベース領域１６とＰ+型の外部ベース領域１８か
らなるベース領域と、Ｎ+型のエミッタ領域１９が形成
されている。フィールド酸化膜７は、Ｎ+型のコレクタ
領域２とエピタキシャル層４に挟まれている。Ｎ+型の
コレクタ領域２は、Ｎ+型の埋込層３に達している。
３が形成され、さらにその上面にＮ型のエピタキシャル
層４が形成されている。素子分離のためにフィールド酸
化膜７とＰ型ウェル領域１２とＰ型分離領域５が形成さ
れている。Ｎ型エピタキシャル層４の表面部分にはＰ-
型真性ベース領域１６とＰ+型の外部ベース領域１８か
らなるベース領域と、Ｎ+型のエミッタ領域１９が形成
されている。フィールド酸化膜７は、Ｎ+型のコレクタ
領域２とエピタキシャル層４に挟まれている。Ｎ+型の
コレクタ領域２は、Ｎ+型の埋込層３に達している。
【０００５】外部ベース領域１８の上には、Ｐ+型の外
部ベース引出し電極１３が設けられている。外部ベース
引出し電極１３は、フィールド酸化膜７の上に乗り上げ
ている。外部ベース引出し電極１３の内部のエミッタ開
口部には、Ｎ+型のエミッタ電極２０が形成されてい
る。エミッタ電極２０と外部ベース引出し電極１３は、
側壁酸化膜１７および酸化膜１４により、互いに電気的
に絶縁されている。外部ベース引出し電極１３、エミッ
タ電極２０、Ｎ+型コレクタ領域２を、層間絶縁膜３２
が覆っている。層間絶縁膜３２には、コンタクトホール
６が設けられている。コンタクトホール６内には、金属
配線３３（たとえばアルミニウム配線）が形成されてい
る。
部ベース引出し電極１３が設けられている。外部ベース
引出し電極１３は、フィールド酸化膜７の上に乗り上げ
ている。外部ベース引出し電極１３の内部のエミッタ開
口部には、Ｎ+型のエミッタ電極２０が形成されてい
る。エミッタ電極２０と外部ベース引出し電極１３は、
側壁酸化膜１７および酸化膜１４により、互いに電気的
に絶縁されている。外部ベース引出し電極１３、エミッ
タ電極２０、Ｎ+型コレクタ領域２を、層間絶縁膜３２
が覆っている。層間絶縁膜３２には、コンタクトホール
６が設けられている。コンタクトホール６内には、金属
配線３３（たとえばアルミニウム配線）が形成されてい
る。
【０００６】次に、ＣＭＯＳトランジスタ部について説
明する。まず、ＰＭＯＳ部について説明する。Ｐ型シリ
コン基板１上に、Ｎ+型の埋込層３が形成されている。
Ｎ+型の埋込層３の上面にはＮ型ウェル領域１０が形成
されている。フィールド酸化膜７は、素子分離のために
形成されている。Ｎ型ウェル領域１０の表面上には、ゲ
ート電極２２（たとえばＮ+型ポリシリコン膜）が形成
されている。Ｎ型ウェル領域１０の表面であって、ゲー
ト電極２２の両側には、Ｐ+型ソース／ドレイン領域３
１が形成されている。Ｐ+型ソース／ドレイン領域３１
およびゲート電極２２を、層間絶縁膜３２が覆ってい
る。層間絶縁膜３２にはコンタクトホール６が形成され
ている。コンタクトホール６内には、金属配線３３（た
とえばアルミニウム配線）が形成されている。
明する。まず、ＰＭＯＳ部について説明する。Ｐ型シリ
コン基板１上に、Ｎ+型の埋込層３が形成されている。
Ｎ+型の埋込層３の上面にはＮ型ウェル領域１０が形成
されている。フィールド酸化膜７は、素子分離のために
形成されている。Ｎ型ウェル領域１０の表面上には、ゲ
ート電極２２（たとえばＮ+型ポリシリコン膜）が形成
されている。Ｎ型ウェル領域１０の表面であって、ゲー
ト電極２２の両側には、Ｐ+型ソース／ドレイン領域３
１が形成されている。Ｐ+型ソース／ドレイン領域３１
およびゲート電極２２を、層間絶縁膜３２が覆ってい
る。層間絶縁膜３２にはコンタクトホール６が形成され
ている。コンタクトホール６内には、金属配線３３（た
とえばアルミニウム配線）が形成されている。
【０００７】次に、ＮＭＯＳ部について説明する。Ｐ型
シリコン基板１上にＰ型分離領域５が形成されている。
Ｐ型分離領域５の上面には、Ｐ型ウェル領域１２が形成
されている。フィールド酸化膜７は素子分離のために形
成されている。Ｐ型ウェル領域１２の表面上には、ゲー
ト電極２２（Ｎ+型ポリシリコン膜）が形成されてい
る。Ｐ型ウェル領域１２の表面であって、ゲート電極２
２の両側には、Ｎ+型ソース／ドレイン領域３０，３０
が形成されている。Ｎ+型ソース／ドレイン領域３０，
３０、ゲート電極２２を、層間絶縁膜３２が覆ってい
る。層間絶縁膜３２中には、コンタクトホール６が形成
されている。コンタクトホール６内には、金属配線３３
（たとえばアルミニウム配線）が形成されている。
シリコン基板１上にＰ型分離領域５が形成されている。
Ｐ型分離領域５の上面には、Ｐ型ウェル領域１２が形成
されている。フィールド酸化膜７は素子分離のために形
成されている。Ｐ型ウェル領域１２の表面上には、ゲー
ト電極２２（Ｎ+型ポリシリコン膜）が形成されてい
る。Ｐ型ウェル領域１２の表面であって、ゲート電極２
２の両側には、Ｎ+型ソース／ドレイン領域３０，３０
が形成されている。Ｎ+型ソース／ドレイン領域３０，
３０、ゲート電極２２を、層間絶縁膜３２が覆ってい
る。層間絶縁膜３２中には、コンタクトホール６が形成
されている。コンタクトホール６内には、金属配線３３
（たとえばアルミニウム配線）が形成されている。
【０００８】次に、図８２に示すＢｉＣＭＯＳ素子の製
造方法について説明する。図７０を参照して、Ｐ型シリ
コン基板１上に、Ｎ+型の埋込層３、Ｐ型分離領域５、
Ｎ型のエピタキシャル層４、フィールド酸化膜７、Ｎ+
型のコレクタ領域２を形成する。続いて、シリコン基板
１の表面上に、下敷き酸化膜８を形成する。下敷き酸化
膜８の厚みは、たとえば３０ｎｍである。シリコン基板
１上に、レジストマスク９を、パターニングにより形成
する。レジストマスク９を用いて、ＰＭＯＳトランジス
タ形成予定領域に、Ｎ型不純物１１１の注入を行なう。
ここでは、注入を数回（たとえばリン注入４００Ｋｅ
Ｖ，２×１０12ｃｍ-2、リン注入１８０ＫｅＶ，４×１
０12ｃｍ-2、ボロン注入２０ＫｅＶ，３×１０12ｃ
ｍ-3）に分けて行ない、Ｎ型ウェル領域１０（図７１参
照）を形成する。その後、レジストマスク９を除去す
る。
造方法について説明する。図７０を参照して、Ｐ型シリ
コン基板１上に、Ｎ+型の埋込層３、Ｐ型分離領域５、
Ｎ型のエピタキシャル層４、フィールド酸化膜７、Ｎ+
型のコレクタ領域２を形成する。続いて、シリコン基板
１の表面上に、下敷き酸化膜８を形成する。下敷き酸化
膜８の厚みは、たとえば３０ｎｍである。シリコン基板
１上に、レジストマスク９を、パターニングにより形成
する。レジストマスク９を用いて、ＰＭＯＳトランジス
タ形成予定領域に、Ｎ型不純物１１１の注入を行なう。
ここでは、注入を数回（たとえばリン注入４００Ｋｅ
Ｖ，２×１０12ｃｍ-2、リン注入１８０ＫｅＶ，４×１
０12ｃｍ-2、ボロン注入２０ＫｅＶ，３×１０12ｃ
ｍ-3）に分けて行ない、Ｎ型ウェル領域１０（図７１参
照）を形成する。その後、レジストマスク９を除去す
る。
【０００９】図７１を参照して、シリコン基板１の上
に、レジストマスク１１をパターニングにより形成す
る。レジストマスク１１を用いて、ＮＭＯＳトランジス
タ形成予定領域にＰ型不純物２２２の注入を行ない、Ｐ
型ウェル領域１２（図７２参照）を形成する。ここで
も、注入は、数回（たとえば、ボロン注入３００Ｋｅ
Ｖ，１×１０12ｃｍ-2、ボロン注入１６０ＫｅＶ，３×
１０12ｃｍ-2、ボロン注入５０ＫｅＶ，６×１０12ｃｍ
-2）に分けて行なう。その後、レジストマスク１１を除
去する。
に、レジストマスク１１をパターニングにより形成す
る。レジストマスク１１を用いて、ＮＭＯＳトランジス
タ形成予定領域にＰ型不純物２２２の注入を行ない、Ｐ
型ウェル領域１２（図７２参照）を形成する。ここで
も、注入は、数回（たとえば、ボロン注入３００Ｋｅ
Ｖ，１×１０12ｃｍ-2、ボロン注入１６０ＫｅＶ，３×
１０12ｃｍ-2、ボロン注入５０ＫｅＶ，６×１０12ｃｍ
-2）に分けて行なう。その後、レジストマスク１１を除
去する。
【００１０】図７１と図７２を参照して、下敷き酸化膜
８を除去し、全面にポリシリコン膜１３を、たとえば１
５０ｎｍ堆積し、これにＰ型不純物を注入する（たとえ
ば、ＢＦ2４０ＫｅＶ，４×１０15ｃｍ-2）。続いて、
ＣＶＤ酸化膜１４を、全面に、たとえば３００ｎｍ堆積
する。
８を除去し、全面にポリシリコン膜１３を、たとえば１
５０ｎｍ堆積し、これにＰ型不純物を注入する（たとえ
ば、ＢＦ2４０ＫｅＶ，４×１０15ｃｍ-2）。続いて、
ＣＶＤ酸化膜１４を、全面に、たとえば３００ｎｍ堆積
する。
【００１１】図７２と図７３を参照して、ＣＶＤ酸化膜
１４とポリシリコン膜１３をエッチングによりパターニ
ングし、外部ベース電極１３を形成する。このとき、コ
レクタ領域２、エミッタ開口部、Ｎ型ウェル領域１０、
Ｐ型ウェル領域１２の表面がエッチングされてしまう。
ここで、コレクタ領域をＡ−１で表わし、エミッタ開口
部をＢ−１で表わし、Ｎ型ウェル領域をＣ−１、Ｐ型ウ
ェル領域をＤ−１で表わしている。
１４とポリシリコン膜１３をエッチングによりパターニ
ングし、外部ベース電極１３を形成する。このとき、コ
レクタ領域２、エミッタ開口部、Ｎ型ウェル領域１０、
Ｐ型ウェル領域１２の表面がエッチングされてしまう。
ここで、コレクタ領域をＡ−１で表わし、エミッタ開口
部をＢ−１で表わし、Ｎ型ウェル領域をＣ−１、Ｐ型ウ
ェル領域をＤ−１で表わしている。
【００１２】図７４を参照し、シリコン基板１の上に、
レジストマスク１５をパターニングにより形成する。レ
ジストマスク１５を用いて、エミッタ開口部にＰ型不純
物３３３の注入を行ない（たとえば、ＢＦ2２５Ｋｅ
Ｖ，８×１０13ｃｍ-2）、真性ベース領域１６（図７５
参照）を形成する。
レジストマスク１５をパターニングにより形成する。レ
ジストマスク１５を用いて、エミッタ開口部にＰ型不純
物３３３の注入を行ない（たとえば、ＢＦ2２５Ｋｅ
Ｖ，８×１０13ｃｍ-2）、真性ベース領域１６（図７５
参照）を形成する。
【００１３】図７５を参照して、シリコン基板１の上全
面にＣＶＤ酸化膜を堆積し（図示せず）、このＣＶＤ酸
化膜をドライエッチングすることにより、エミッタ開口
部に側壁酸化膜１７を形成する。
面にＣＶＤ酸化膜を堆積し（図示せず）、このＣＶＤ酸
化膜をドライエッチングすることにより、エミッタ開口
部に側壁酸化膜１７を形成する。
【００１４】図７６を参照して、全面にエミッタ電極の
もとになるポリシリコン膜を、たとえば１５０ｎｍ堆積
し、これにＮ型不純物を注入する（たとえば、砒素５０
ＫｅＶ，１×１０16ｃｍ-2）。注入後、アニール処理を
行ない、ポリシリコン膜から砒素を真性ベース領域１６
に拡散させ、エミッタ領域１９を形成する。このとき、
外部ベース電極１３からもボロンが拡散し、外部ベース
領域１８を形成する。
もとになるポリシリコン膜を、たとえば１５０ｎｍ堆積
し、これにＮ型不純物を注入する（たとえば、砒素５０
ＫｅＶ，１×１０16ｃｍ-2）。注入後、アニール処理を
行ない、ポリシリコン膜から砒素を真性ベース領域１６
に拡散させ、エミッタ領域１９を形成する。このとき、
外部ベース電極１３からもボロンが拡散し、外部ベース
領域１８を形成する。
【００１５】なお、本工程のアニール処理の前の熱処理
においても、ボロンの拡散は起きているが、ここでは図
示しない。続いて、ポリシリコン膜のエッチングを行な
い、エミッタ電極２０を形成する。このとき、コレクタ
領域２、Ｎ型ウェル領域１０、Ｐ型ウェル領域１２の表
面がエッチングされてしまう。ここで、コレクタ領域を
Ａ−２、Ｎ型ウェル領域をＣ−２、Ｐ型ウェル領域をＤ
−２で示す。
においても、ボロンの拡散は起きているが、ここでは図
示しない。続いて、ポリシリコン膜のエッチングを行な
い、エミッタ電極２０を形成する。このとき、コレクタ
領域２、Ｎ型ウェル領域１０、Ｐ型ウェル領域１２の表
面がエッチングされてしまう。ここで、コレクタ領域を
Ａ−２、Ｎ型ウェル領域をＣ−２、Ｐ型ウェル領域をＤ
−２で示す。
【００１６】図７７を参照して、ゲート酸化膜２１を、
たとえば１０ｎｍの厚みに形成する。その後、全面にゲ
ート電極のもとになるＮ型ポリシリコン膜を、たとえば
３００ｎｍ堆積する。続いて、これをパターニングし、
ゲート電極２２を形成する。このとき、Ｎ型ウェル領域
１０、Ｐ型ウェル領域１２およびエミッタ電極２０の表
面上には薄い酸化膜２１が形成されており、シリコンと
酸化膜のエッチング速度の違い（酸化膜はシリコンに比
べエッチング速度が小さい）から、Ｎ型ウェル領域１
０、Ｐ型ウェル領域１２およびエミッタ電極２０はエッ
チングされることはない。
たとえば１０ｎｍの厚みに形成する。その後、全面にゲ
ート電極のもとになるＮ型ポリシリコン膜を、たとえば
３００ｎｍ堆積する。続いて、これをパターニングし、
ゲート電極２２を形成する。このとき、Ｎ型ウェル領域
１０、Ｐ型ウェル領域１２およびエミッタ電極２０の表
面上には薄い酸化膜２１が形成されており、シリコンと
酸化膜のエッチング速度の違い（酸化膜はシリコンに比
べエッチング速度が小さい）から、Ｎ型ウェル領域１
０、Ｐ型ウェル領域１２およびエミッタ電極２０はエッ
チングされることはない。
【００１７】図７８を参照して、シリコン基板１の上
に、レジストマスク２３をパターニングにより形成し、
ＮＭＯＳトランジスタ形成予定領域にＮ型不純物４４４
の注入を行なう。条件は、たとえば、リン注入７０Ｋｅ
Ｖ，１．８×１０13ｃｍ-2であり、４５度回転注入を行
う。これにより、Ｎ-型ソース／ドレイン領域２５（図
７９参照）を形成する。その後、レジストマスク２３を
除去する。
に、レジストマスク２３をパターニングにより形成し、
ＮＭＯＳトランジスタ形成予定領域にＮ型不純物４４４
の注入を行なう。条件は、たとえば、リン注入７０Ｋｅ
Ｖ，１．８×１０13ｃｍ-2であり、４５度回転注入を行
う。これにより、Ｎ-型ソース／ドレイン領域２５（図
７９参照）を形成する。その後、レジストマスク２３を
除去する。
【００１８】図７９を参照して、レジストマスク２４を
パターニングにより形成し、これをマスクにして、ＰＭ
ＯＳトランジスタ形成予定領域に、Ｐ型不純物５５５の
注入を行ない、（たとえばボロン注入１０ＫｅＶ，１×
１０13ｃｍ-2、７度回転注入）、Ｐ-型ソース／ドレイ
ン領域２６（図８０参照）を形成する。その後、レジス
トマスク２４を除去する。
パターニングにより形成し、これをマスクにして、ＰＭ
ＯＳトランジスタ形成予定領域に、Ｐ型不純物５５５の
注入を行ない、（たとえばボロン注入１０ＫｅＶ，１×
１０13ｃｍ-2、７度回転注入）、Ｐ-型ソース／ドレイ
ン領域２６（図８０参照）を形成する。その後、レジス
トマスク２４を除去する。
【００１９】図８０を参照して、ＣＶＤ酸化膜を堆積
し、これをドライエッチングすることにより、ゲート電
極２２の側壁に側壁酸化膜２７を形成する。続いて、レ
ジストマスク２８をパターニングにより形成し、ＮＭＯ
Ｓトランジスタ形成予定領域にＮ型不純物６６６の注入
を行ない（たとえば、リン１００ＫｅＶ，２×１０14ｃ
ｍ-2、６０度回転注入、砒素５０ＫｅＶ，４×１０15ｃ
ｍ-2）、Ｎ+型ソース／ドレイン領域３０，３０（図８
１参照）を形成する。その後、レジストマスク２８を除
去する。
し、これをドライエッチングすることにより、ゲート電
極２２の側壁に側壁酸化膜２７を形成する。続いて、レ
ジストマスク２８をパターニングにより形成し、ＮＭＯ
Ｓトランジスタ形成予定領域にＮ型不純物６６６の注入
を行ない（たとえば、リン１００ＫｅＶ，２×１０14ｃ
ｍ-2、６０度回転注入、砒素５０ＫｅＶ，４×１０15ｃ
ｍ-2）、Ｎ+型ソース／ドレイン領域３０，３０（図８
１参照）を形成する。その後、レジストマスク２８を除
去する。
【００２０】図８１を参照して、レジストマスク２９を
パターニングにより形成し、これをマスクとして、ＰＭ
ＯＳトランジスタ形成予定領域に、Ｐ型不純物７７７の
注入を行ない（たとえば、ＢＦ2４０ＫｅＶ，４×１０
15ｃｍ-2）、Ｐ+型ソース／ドレイン領域３１，３１
（図８２参照）を形成する。
パターニングにより形成し、これをマスクとして、ＰＭ
ＯＳトランジスタ形成予定領域に、Ｐ型不純物７７７の
注入を行ない（たとえば、ＢＦ2４０ＫｅＶ，４×１０
15ｃｍ-2）、Ｐ+型ソース／ドレイン領域３１，３１
（図８２参照）を形成する。
【００２１】その後、レジストマスク２９を除去する。
図８２を参照して、シリコン基板１の上に層間絶縁膜３
２を形成する。エミッタ電極２０、外部ベース電極１
３、Ｎ+型コレクタ領域２、ソース／ドレイン領域３
０，３１、ゲート電極２２上に、開口部ができるよう
に、層間絶縁膜３２中にコンタクトホール６を形成す
る。コンタクトホール６内に、金属配線３３を埋込むこ
とにより、ＢｉＣＭＯＳ素子が完成する。
図８２を参照して、シリコン基板１の上に層間絶縁膜３
２を形成する。エミッタ電極２０、外部ベース電極１
３、Ｎ+型コレクタ領域２、ソース／ドレイン領域３
０，３１、ゲート電極２２上に、開口部ができるよう
に、層間絶縁膜３２中にコンタクトホール６を形成す
る。コンタクトホール６内に、金属配線３３を埋込むこ
とにより、ＢｉＣＭＯＳ素子が完成する。
【００２２】なお、エミッタ電極２０からの砒素の拡散
により形成されるエミッタ領域１９、外部ベース電極１
３からのボロンの拡散により形成される外部ベース領域
１８、真性ベース領域１６、ソース／ドレイン領域３
０，３１などの拡散層の深さは、素子が完了するまでの
熱処理により決定される。
により形成されるエミッタ領域１９、外部ベース電極１
３からのボロンの拡散により形成される外部ベース領域
１８、真性ベース領域１６、ソース／ドレイン領域３
０，３１などの拡散層の深さは、素子が完了するまでの
熱処理により決定される。
【００２３】
【発明が解決しようとする課題】従来のＢｉＣＭＯＳ素
子の製造方法では、図７３と図７６を参照して、ＣＭＯ
Ｓトランジスタのウェル領域の表面部分が、外部ベース
電極１３、エミッタ電極２０を形成するためのエッチン
グにより、大きく削り取られてしまう。すなわち、Ｎ型
ウェル領域Ｃ−１、Ｐ型ウェル領域Ｄ−１およびＮ型ウ
ェル領域Ｃ−２、Ｐ型ウェル領域Ｄ−２が大きく削り取
られてしまう。この削り取られるウェル領域の表面部分
には、ＣＭＯＳのトランジスタのＶｔｈ（しきい値電
圧）、Ｉｄｓ（ドレイン・ソース間電流）を合わせ込む
注入領域がある。この注入領域にＮ型ウェル形成時のボ
ロン１１１の注入（２０ＫｅＶ，３×１０12ｃｍ-2）
や、Ｐ型ウェル形成時のボロン２２２注入（５０Ｋｅ
Ｖ，６×１０12ｃｍ-2）がなされる。しかし、この部分
が削り取れれるので、これらの特性値を形成するための
合わせ込みが設計値通りにできなかった。
子の製造方法では、図７３と図７６を参照して、ＣＭＯ
Ｓトランジスタのウェル領域の表面部分が、外部ベース
電極１３、エミッタ電極２０を形成するためのエッチン
グにより、大きく削り取られてしまう。すなわち、Ｎ型
ウェル領域Ｃ−１、Ｐ型ウェル領域Ｄ−１およびＮ型ウ
ェル領域Ｃ−２、Ｐ型ウェル領域Ｄ−２が大きく削り取
られてしまう。この削り取られるウェル領域の表面部分
には、ＣＭＯＳのトランジスタのＶｔｈ（しきい値電
圧）、Ｉｄｓ（ドレイン・ソース間電流）を合わせ込む
注入領域がある。この注入領域にＮ型ウェル形成時のボ
ロン１１１の注入（２０ＫｅＶ，３×１０12ｃｍ-2）
や、Ｐ型ウェル形成時のボロン２２２注入（５０Ｋｅ
Ｖ，６×１０12ｃｍ-2）がなされる。しかし、この部分
が削り取れれるので、これらの特性値を形成するための
合わせ込みが設計値通りにできなかった。
【００２４】また、エッチング彫れ量を予め見積もって
注入したとしても、２回のエッチングにさらされるため
に、エッチング量の均一性が悪く、制御が非常に困難だ
った。
注入したとしても、２回のエッチングにさらされるため
に、エッチング量の均一性が悪く、制御が非常に困難だ
った。
【００２５】さらに、ＣＭＯＳ部のウェル領域の表面の
平坦性が悪く、ゲート酸化膜の膜厚を均一にすることが
困難となった。そのため、ゲート酸化膜耐圧のばらつき
や、Ｖｔｈ、Ｉｄｓなどの特性ばらつき、さらにはゲー
ト酸化膜の信頼性の劣化を生じていた。
平坦性が悪く、ゲート酸化膜の膜厚を均一にすることが
困難となった。そのため、ゲート酸化膜耐圧のばらつき
や、Ｖｔｈ、Ｉｄｓなどの特性ばらつき、さらにはゲー
ト酸化膜の信頼性の劣化を生じていた。
【００２６】この発明は、上記のような問題点を解決す
るためになされたもので、ゲート酸化膜耐圧のばらつき
がないように改良された半導体装置の製造方法を提供す
ることにある。
るためになされたもので、ゲート酸化膜耐圧のばらつき
がないように改良された半導体装置の製造方法を提供す
ることにある。
【００２７】この発明の他の目的は、Ｖｔｈ、Ｉｄｓな
どの特性のばらつきがないように改良された半導体装置
の製造方法を提供することにある。
どの特性のばらつきがないように改良された半導体装置
の製造方法を提供することにある。
【００２８】この発明のさらに他の目的は、ゲート酸化
膜の信頼性を向上させることができるように改良された
半導体装置の製造方法を提供することにある。
膜の信頼性を向上させることができるように改良された
半導体装置の製造方法を提供することにある。
【００２９】この発明のさらに他の目的は、そのような
方法で得られた半導体装置を提供することにある。
方法で得られた半導体装置を提供することにある。
【００３０】
【課題を解決するための手段】この発明の第１の局面に
従う半導体装置の製造方法は、バイポーラトランジスタ
と電界効果トランジスタが半導体基板上に形成された半
導体装置の製造方法に係る。まず、コレクタ領域が形成
された半導体基板上に、ゲート酸化膜のもとになる第１
酸化膜とゲート電極の下部のもとになる第１導電体膜を
順次形成する。上記第１導電体膜および上記第１酸化膜
を選択的にエッチングし、上記バイポーラトランジスタ
を形成する領域に位置する、上記半導体基板の表面を露
出させる。上記露出面に接触するように、かつ上記電界
効果トランジスタを形成する領域と上記コレクタ領域を
覆うように、上記半導体基板上に外部ベース電極および
ゲート電極の上部のもとになる第２導電体膜を形成す
る。上記第２導電体膜を覆うように、第２酸化膜を上記
半導体基板上に形成する。上記第２導電体膜および上記
第２酸化膜を選択的にエッチングし、上記半導体基板の
表面を露出させることによってエミッタ領域を開口す
る。上記エミッタ領域に接触するように、エミッタ電極
のもとになる第３導電体膜を上記第２酸化膜の上に形成
する。上記第３導電体膜をパターニングし、エミッタ電
極を上記半導体基板上に形成する。上記第２酸化膜、上
記第２導電体膜および上記第１導電体膜をパターニング
し、外部ベース電極とゲート電極を同時に形成する。
従う半導体装置の製造方法は、バイポーラトランジスタ
と電界効果トランジスタが半導体基板上に形成された半
導体装置の製造方法に係る。まず、コレクタ領域が形成
された半導体基板上に、ゲート酸化膜のもとになる第１
酸化膜とゲート電極の下部のもとになる第１導電体膜を
順次形成する。上記第１導電体膜および上記第１酸化膜
を選択的にエッチングし、上記バイポーラトランジスタ
を形成する領域に位置する、上記半導体基板の表面を露
出させる。上記露出面に接触するように、かつ上記電界
効果トランジスタを形成する領域と上記コレクタ領域を
覆うように、上記半導体基板上に外部ベース電極および
ゲート電極の上部のもとになる第２導電体膜を形成す
る。上記第２導電体膜を覆うように、第２酸化膜を上記
半導体基板上に形成する。上記第２導電体膜および上記
第２酸化膜を選択的にエッチングし、上記半導体基板の
表面を露出させることによってエミッタ領域を開口す
る。上記エミッタ領域に接触するように、エミッタ電極
のもとになる第３導電体膜を上記第２酸化膜の上に形成
する。上記第３導電体膜をパターニングし、エミッタ電
極を上記半導体基板上に形成する。上記第２酸化膜、上
記第２導電体膜および上記第１導電体膜をパターニング
し、外部ベース電極とゲート電極を同時に形成する。
【００３１】この発明の好ましい実施態様によれば、上
記第２酸化膜、上記第２導電体膜および上記第１導電体
膜をパターニングし、上記外部ベース電極と上記ゲート
電極を同時に形成する上記工程は、上記外部ベース電極
上および上記ゲート電極上に位置する上記第２酸化膜を
まずエッチング除去し、続いて上記第２導電体膜および
上記第１導電体膜をパターニングし、外部ベース電極と
ゲート電極を同時に形成する工程を含む。
記第２酸化膜、上記第２導電体膜および上記第１導電体
膜をパターニングし、上記外部ベース電極と上記ゲート
電極を同時に形成する上記工程は、上記外部ベース電極
上および上記ゲート電極上に位置する上記第２酸化膜を
まずエッチング除去し、続いて上記第２導電体膜および
上記第１導電体膜をパターニングし、外部ベース電極と
ゲート電極を同時に形成する工程を含む。
【００３２】この発明のさらに好ましい実施態様によれ
ば、上記第２の導電体膜を形成した後、上記第２酸化膜
を形成するに先立ち、上記外部ベース電極となる部分の
周辺部分における上記第２導電体膜を部分的にエッチン
グ除去する工程をさらに備える。
ば、上記第２の導電体膜を形成した後、上記第２酸化膜
を形成するに先立ち、上記外部ベース電極となる部分の
周辺部分における上記第２導電体膜を部分的にエッチン
グ除去する工程をさらに備える。
【００３３】この発明の第２の局面に従う半導体装置の
製造方法は、バイポーラトランジスタと電界効果トラン
ジスタが半導体基板上に形成された半導体装置の製造方
法に係る。まず。コレクタ領域が形成された半導体基板
上に、ゲート酸化膜のもとになる第１酸化膜とゲート電
極の下部のもとになる第１導電体膜を順次形成する。上
記第１導電体膜および上記第１酸化膜を選択的にエッチ
ングし、上記バイポーラトランジスタを形成する領域に
位置する、上記半導体基板の表面を露出させる。上記露
出面に接触するように、かつ上記電界効果トランジスタ
を形成する領域と上記コレクタ領域を覆うように、上記
半導体基板上に外部ベース電極およびゲート電極の上部
のもとになる第２導電体膜を形成する。上記第２導電体
膜を覆うように、第２酸化膜を上記半導体基板上に形成
する。上記第２導電体膜および上記第２酸化膜を選択的
にエッチングし、エミッタ領域を開口し、同時に外部ベ
ース電極となる部分の周辺部分における上記第２導電体
膜を部分的にエッチング除去し、それによって上記外部
ベース電極を形成する。上記エミッタ領域に接触するよ
うに、エミッタ電極のもとになる第３導電体膜を上記第
２酸化膜の上に形成する。上記第３導電体膜をパターニ
ングし、エミッタ電極を上記半導体基板上に形成する。
上記第２酸化膜、上記第２導電体膜および上記第１導電
体膜をパターニングし、ゲート電極を形成する。
製造方法は、バイポーラトランジスタと電界効果トラン
ジスタが半導体基板上に形成された半導体装置の製造方
法に係る。まず。コレクタ領域が形成された半導体基板
上に、ゲート酸化膜のもとになる第１酸化膜とゲート電
極の下部のもとになる第１導電体膜を順次形成する。上
記第１導電体膜および上記第１酸化膜を選択的にエッチ
ングし、上記バイポーラトランジスタを形成する領域に
位置する、上記半導体基板の表面を露出させる。上記露
出面に接触するように、かつ上記電界効果トランジスタ
を形成する領域と上記コレクタ領域を覆うように、上記
半導体基板上に外部ベース電極およびゲート電極の上部
のもとになる第２導電体膜を形成する。上記第２導電体
膜を覆うように、第２酸化膜を上記半導体基板上に形成
する。上記第２導電体膜および上記第２酸化膜を選択的
にエッチングし、エミッタ領域を開口し、同時に外部ベ
ース電極となる部分の周辺部分における上記第２導電体
膜を部分的にエッチング除去し、それによって上記外部
ベース電極を形成する。上記エミッタ領域に接触するよ
うに、エミッタ電極のもとになる第３導電体膜を上記第
２酸化膜の上に形成する。上記第３導電体膜をパターニ
ングし、エミッタ電極を上記半導体基板上に形成する。
上記第２酸化膜、上記第２導電体膜および上記第１導電
体膜をパターニングし、ゲート電極を形成する。
【００３４】この発明の好ましい実施態様によれば、上
記外部ベース電極と上記ゲート電極を同時に形成した
後、アニールする。
記外部ベース電極と上記ゲート電極を同時に形成した
後、アニールする。
【００３５】この発明のさらに好ましい実施態様によれ
ば、上記第２酸化膜、上記第２導電体膜および上記第１
導電体膜をパターニングする工程において、抵抗素子を
も同時に形成するように上記第２導電体膜をパターニン
グする。
ば、上記第２酸化膜、上記第２導電体膜および上記第１
導電体膜をパターニングする工程において、抵抗素子を
も同時に形成するように上記第２導電体膜をパターニン
グする。
【００３６】この発明のさらに好ましい実施態様によれ
ば、上記第３導電体膜をパターニングし、エミッタ電極
を上記半導体基板上に形成する工程において、抵抗素子
をも同時に形成するように該第３導電体膜をパターニン
グする。
ば、上記第３導電体膜をパターニングし、エミッタ電極
を上記半導体基板上に形成する工程において、抵抗素子
をも同時に形成するように該第３導電体膜をパターニン
グする。
【００３７】この発明のさらに好ましい実施態様によれ
ば、上記エミッタ電極の表面、上記外部ベース電極の表
面、上記ゲート電極の表面および上記電界効果トランジ
スタのソース／ドレイン領域の表面にシリサイド膜を形
成する工程をさらに備える。
ば、上記エミッタ電極の表面、上記外部ベース電極の表
面、上記ゲート電極の表面および上記電界効果トランジ
スタのソース／ドレイン領域の表面にシリサイド膜を形
成する工程をさらに備える。
【００３８】この発明の第３の局面に従う半導体装置の
製造方法は、バイポーラトランジスタと電界効果トラン
ジスタが半導体基板上に形成された半導体装置の製造方
法に係る。コレクタ領域が形成された半導体基板上に、
ゲート酸化膜のもとになる第１酸化膜とゲートの下部の
もとになる第１導電体膜を順次形成する。上記第１導電
体膜および上記第１酸化膜を選択的にエッチングし、上
記バイポーラトランジスタを形成する領域に位置する、
上記半導体基板の表面を露出させる。上記露出面に接触
するように、かつ上記電界効果トランジスタを形成する
領域と上記コレクタ領域を覆うように、上記半導体基板
上に外部ベース電極およびゲート電極の下部のもとにな
る第２導電体膜を形成する。上記第２導電体膜を覆うよ
うに、第２酸化膜を上記半導体基板上に形成する。上記
第２導電体膜および上記第２酸化膜を選択的にエッチン
グし、エミッタ領域を開口する。上記エミッタ領域に接
触するように、エミッタ電極のもとになる第３導電体膜
を上記第２酸化膜の上に形成する。上記第３導電体膜を
パターニングし、エミッタ電極を上記半導体基板上に形
成する。上記外部ベース電極上および上記ゲート電極上
に位置する上記第２酸化膜をエッチング除去する。上記
第２導電体膜および上記第１導電体膜をパターニング
し、外部ベース電極とゲート電極と抵抗素子を同時に形
成する。上記抵抗素子の表面の一部に絶縁膜を形成す
る。上記コレクタ領域の表面、上記エミッタ電極の表
面、上記外部ベース電極の表面、上記ゲート電極の表面
および上記電界効果トランジスタのソース／ドレイン領
域の表面にシリサイド膜を形成する。
製造方法は、バイポーラトランジスタと電界効果トラン
ジスタが半導体基板上に形成された半導体装置の製造方
法に係る。コレクタ領域が形成された半導体基板上に、
ゲート酸化膜のもとになる第１酸化膜とゲートの下部の
もとになる第１導電体膜を順次形成する。上記第１導電
体膜および上記第１酸化膜を選択的にエッチングし、上
記バイポーラトランジスタを形成する領域に位置する、
上記半導体基板の表面を露出させる。上記露出面に接触
するように、かつ上記電界効果トランジスタを形成する
領域と上記コレクタ領域を覆うように、上記半導体基板
上に外部ベース電極およびゲート電極の下部のもとにな
る第２導電体膜を形成する。上記第２導電体膜を覆うよ
うに、第２酸化膜を上記半導体基板上に形成する。上記
第２導電体膜および上記第２酸化膜を選択的にエッチン
グし、エミッタ領域を開口する。上記エミッタ領域に接
触するように、エミッタ電極のもとになる第３導電体膜
を上記第２酸化膜の上に形成する。上記第３導電体膜を
パターニングし、エミッタ電極を上記半導体基板上に形
成する。上記外部ベース電極上および上記ゲート電極上
に位置する上記第２酸化膜をエッチング除去する。上記
第２導電体膜および上記第１導電体膜をパターニング
し、外部ベース電極とゲート電極と抵抗素子を同時に形
成する。上記抵抗素子の表面の一部に絶縁膜を形成す
る。上記コレクタ領域の表面、上記エミッタ電極の表
面、上記外部ベース電極の表面、上記ゲート電極の表面
および上記電界効果トランジスタのソース／ドレイン領
域の表面にシリサイド膜を形成する。
【００３９】この発明の第４の局面に従う半導体装置
は、バイポーラトランジスタと電界効果トランジスタが
半導体基板上に形成された半導体装置に係る。当該装置
は、コレクタ領域が形成された半導体基板を備える。上
記半導体基板の上に形成されたエミッタ電極と外部ベー
ス電極とゲート電極が形成されている。上記ゲート電極
と上記半導体基板の界面の位置は、上記外部ベース電極
と上記半導体基板の界面の位置よりも高くされている。
は、バイポーラトランジスタと電界効果トランジスタが
半導体基板上に形成された半導体装置に係る。当該装置
は、コレクタ領域が形成された半導体基板を備える。上
記半導体基板の上に形成されたエミッタ電極と外部ベー
ス電極とゲート電極が形成されている。上記ゲート電極
と上記半導体基板の界面の位置は、上記外部ベース電極
と上記半導体基板の界面の位置よりも高くされている。
【００４０】
【発明の実施の形態】以下、この発明の実施の形態を図
について説明する。
について説明する。
【００４１】実施の形態１ 図１〜図８は、実施の形態１に係るＢｉＣＭＯＳの製造
方法の順序の各工程における半導体装置の断面図であ
る。
方法の順序の各工程における半導体装置の断面図であ
る。
【００４２】図１を参照して、従来例と同様に、Ｐ型シ
リコン基板１上に、Ｎ+型の埋込層３、Ｐ型分離領域
５、Ｎ型のエピタキシャル層４、フィールド酸化膜７、
Ｎ+型のコレクタ領域２、Ｎ型ウェル領域１０、Ｐ型ウ
ェル領域１２を形成する。下敷き酸化膜（図示せず）を
除去した後、ゲート酸化膜２１を形成し、全面にＮ+型
ポリシリコン膜３４を、たとえば１５０ｎｍ堆積する。
リコン基板１上に、Ｎ+型の埋込層３、Ｐ型分離領域
５、Ｎ型のエピタキシャル層４、フィールド酸化膜７、
Ｎ+型のコレクタ領域２、Ｎ型ウェル領域１０、Ｐ型ウ
ェル領域１２を形成する。下敷き酸化膜（図示せず）を
除去した後、ゲート酸化膜２１を形成し、全面にＮ+型
ポリシリコン膜３４を、たとえば１５０ｎｍ堆積する。
【００４３】バイポーラトランジスタ活性領域上のポリ
シリコン膜３４をエッチングし、除去する。この時、バ
イポーラトランジスタ活性領域上は、ゲート酸化膜２１
が形成されているので、シリコンと酸化膜のエッチング
速度の違い（シリコンに比べ、酸化膜はエッチング速度
が小さい）から、ポリシリコン膜３４のエッチング時
に、ゲート酸化膜２１がエッチングされることはない。
したがって、バイポーラトランジスタ活性領域の表面は
エッチングされない。その後、バイポーラトランジスタ
活性領域上のゲート酸化膜を除去する。図１は、この工
程の最終状態の半導体装置の断面図を表している。
シリコン膜３４をエッチングし、除去する。この時、バ
イポーラトランジスタ活性領域上は、ゲート酸化膜２１
が形成されているので、シリコンと酸化膜のエッチング
速度の違い（シリコンに比べ、酸化膜はエッチング速度
が小さい）から、ポリシリコン膜３４のエッチング時
に、ゲート酸化膜２１がエッチングされることはない。
したがって、バイポーラトランジスタ活性領域の表面は
エッチングされない。その後、バイポーラトランジスタ
活性領域上のゲート酸化膜を除去する。図１は、この工
程の最終状態の半導体装置の断面図を表している。
【００４４】なお、図１において、バイポーラトランジ
スタ活性領域上のＮ+型ポリシリコン膜３４のみがエッ
チング除去されているが、この発明はこれに限られるも
のではなく、少なくとも、バイポーラトランジスタのＮ
+型コレクタ領域２上とＣＭＯＳトランジスタの活性領
域上に、Ｎ+型ポリシリコン膜３４が残るように、ポリ
シリコン膜３４をエッチングしてもよい。
スタ活性領域上のＮ+型ポリシリコン膜３４のみがエッ
チング除去されているが、この発明はこれに限られるも
のではなく、少なくとも、バイポーラトランジスタのＮ
+型コレクタ領域２上とＣＭＯＳトランジスタの活性領
域上に、Ｎ+型ポリシリコン膜３４が残るように、ポリ
シリコン膜３４をエッチングしてもよい。
【００４５】図２を参照して、シリコン基板１の上全面
に、ポリシリコン膜１３を、たとえば１５０ｎｍ堆積す
る。
に、ポリシリコン膜１３を、たとえば１５０ｎｍ堆積す
る。
【００４６】図３を参照して、シリコン基板１の表面全
面にＣＶＤ酸化膜１４を、たとえば３００ｎｍ堆積す
る。
面にＣＶＤ酸化膜１４を、たとえば３００ｎｍ堆積す
る。
【００４７】その後、ＣＶＤ酸化膜１４とポリシリコン
膜１３のエッチングを行ない、エミッタ開口部を形成す
る。
膜１３のエッチングを行ない、エミッタ開口部を形成す
る。
【００４８】図４を参照して、エミッタ開口部中に、Ｐ
型不純物３３３の注入を行ない（たとえば、ＢＦ2、２
５ＫｅＶ，８×１０13ｃｍ-2）、エミッタ開口部に真性
ベース領域１６（図５参照）を形成する。
型不純物３３３の注入を行ない（たとえば、ＢＦ2、２
５ＫｅＶ，８×１０13ｃｍ-2）、エミッタ開口部に真性
ベース領域１６（図５参照）を形成する。
【００４９】図５を参照して、シリコン基板１の上全面
に、側壁酸化膜１７のもとになるＣＶＤ酸化膜を堆積
し、これをドライエッチングすることにより、エミッタ
開口部に側壁酸化膜１７を形成する。
に、側壁酸化膜１７のもとになるＣＶＤ酸化膜を堆積
し、これをドライエッチングすることにより、エミッタ
開口部に側壁酸化膜１７を形成する。
【００５０】図６を参照して、シリコン基板１の上全面
に、エミッタ電極２０のもとになるポリシリコン膜を、
たとえば１５０ｎｍ堆積し、これにＮ型不純物を注入す
る（たとえば、砒素５０ＫｅＶ，１×１０16ｃｍ-2）。
注入後、アニール処理を行ない、ポリシリコン膜から砒
素を真性ベース領域１６に拡散させ、エミッタ領域１９
を形成する。このとき、外部ベース電極１３からもボロ
ンが拡散し、外部ベース領域１８を形成する。なお、本
工程のアニール処理の前の熱処理にて、ボロンの拡散は
起きているが、ここでは図示しない。続いて、ポリシリ
コン膜のエッチングを行ない、エミッタ電極２０を形成
する。
に、エミッタ電極２０のもとになるポリシリコン膜を、
たとえば１５０ｎｍ堆積し、これにＮ型不純物を注入す
る（たとえば、砒素５０ＫｅＶ，１×１０16ｃｍ-2）。
注入後、アニール処理を行ない、ポリシリコン膜から砒
素を真性ベース領域１６に拡散させ、エミッタ領域１９
を形成する。このとき、外部ベース電極１３からもボロ
ンが拡散し、外部ベース領域１８を形成する。なお、本
工程のアニール処理の前の熱処理にて、ボロンの拡散は
起きているが、ここでは図示しない。続いて、ポリシリ
コン膜のエッチングを行ない、エミッタ電極２０を形成
する。
【００５１】このとき、Ｎ+型コレクタ領域２、Ｎ型ウ
ェル領域１０、Ｐ型ウェル領域１２の各々の最も上の層
はＣＶＤ酸化膜１４に覆われており、エッチングされる
ことはない。
ェル領域１０、Ｐ型ウェル領域１２の各々の最も上の層
はＣＶＤ酸化膜１４に覆われており、エッチングされる
ことはない。
【００５２】図７を参照して、ゲート電極（Ｎ+型ポリ
シリコン膜３４と、ポリシリコン膜１３）と外部ベース
電極１３のパターニングを同時に行なう。このときは、
Ｎ型ウェル領域１０、Ｐ型ウェル領域１２およびエミッ
タ電極２０の表面上にはゲート酸化膜２１が形成されて
おり、シリコンと酸化膜のエッチング速度の違い（シリ
コンに比べ、酸化膜はエッチング速度が小さい）から、
Ｎ型ウェル領域１０、Ｐ型ウェル領域１２およびエミッ
タ電極２０の表面がエッチングされることはない。
シリコン膜３４と、ポリシリコン膜１３）と外部ベース
電極１３のパターニングを同時に行なう。このときは、
Ｎ型ウェル領域１０、Ｐ型ウェル領域１２およびエミッ
タ電極２０の表面上にはゲート酸化膜２１が形成されて
おり、シリコンと酸化膜のエッチング速度の違い（シリ
コンに比べ、酸化膜はエッチング速度が小さい）から、
Ｎ型ウェル領域１０、Ｐ型ウェル領域１２およびエミッ
タ電極２０の表面がエッチングされることはない。
【００５３】以降は、従来の工程（図７８〜図８２）と
同様の工程を経て、ＢｉＣＭＯＳ素子が完成する。
同様の工程を経て、ＢｉＣＭＯＳ素子が完成する。
【００５４】このように、本実施の形態によれば、エミ
ッタ開口のためのエッチング、エミッタ電極２０を形成
するためのエッチング時において、ＣＭＯＳトランジス
タの活性領域上は、ゲート酸化膜２１、Ｎ+型ポリシリ
コン膜３４、ポリシリコン膜１３およびＣＶＤ酸化膜１
４に覆われている。最上層にＣＶＤ酸化膜１４があり、
シリコンと酸化膜のエッチング速度の違い（シリコンに
比べ酸化膜はエッチング速度が小さい）から、エミッタ
開口のためのエッチング、エミッタ電極２０を形成する
ためのエッチング時において、活性領域がエッチングさ
れることはない。
ッタ開口のためのエッチング、エミッタ電極２０を形成
するためのエッチング時において、ＣＭＯＳトランジス
タの活性領域上は、ゲート酸化膜２１、Ｎ+型ポリシリ
コン膜３４、ポリシリコン膜１３およびＣＶＤ酸化膜１
４に覆われている。最上層にＣＶＤ酸化膜１４があり、
シリコンと酸化膜のエッチング速度の違い（シリコンに
比べ酸化膜はエッチング速度が小さい）から、エミッタ
開口のためのエッチング、エミッタ電極２０を形成する
ためのエッチング時において、活性領域がエッチングさ
れることはない。
【００５５】また、外部ベース電極１３のエッチング
を、ゲート電極（Ｎ+型ポリシリコン膜３４とポリシリ
コン膜１３）と同時に行なっている。この時、Ｎ型ウェ
ル領域１０、Ｐ型ウェル領域１２およびＮ+型コレクタ
領域２の表面上はゲート酸化膜２１が形成されているの
で、Ｎ型ウェル領域１０、Ｐ型ウェル領域１２およびＮ
+型コレクタ領域２の表面がエッチングされることはな
い。このようにして、ＣＭＯＳトランジスタのウェル領
域の表面部分がポリシリコンエッチングにさらされるこ
とがないので、良好なＣＭＯＳトランジスタ特性が得ら
れるという効果を奏する。
を、ゲート電極（Ｎ+型ポリシリコン膜３４とポリシリ
コン膜１３）と同時に行なっている。この時、Ｎ型ウェ
ル領域１０、Ｐ型ウェル領域１２およびＮ+型コレクタ
領域２の表面上はゲート酸化膜２１が形成されているの
で、Ｎ型ウェル領域１０、Ｐ型ウェル領域１２およびＮ
+型コレクタ領域２の表面がエッチングされることはな
い。このようにして、ＣＭＯＳトランジスタのウェル領
域の表面部分がポリシリコンエッチングにさらされるこ
とがないので、良好なＣＭＯＳトランジスタ特性が得ら
れるという効果を奏する。
【００５６】実施の形態２ 本実施の形態は、実施例１において図６工程で行なうア
ニール処理を、図７工程で行なうように、したものであ
る。
ニール処理を、図７工程で行なうように、したものであ
る。
【００５７】実施の形態１と同様にして、図５工程の、
エミッタ開口部に側壁酸化膜１７の形成を行なう。
エミッタ開口部に側壁酸化膜１７の形成を行なう。
【００５８】次に、図９を参照して、シリコン基板１の
表面全面に、エミッタ電極２０のもとになるポリシリコ
ン膜を、たとえば１５０ｎｍ堆積し、これにＮ型不純物
を注入する（たとえば、砒素５０ＫｅＶ，１×１０16ｃ
ｍ-2）。続いて、ポリシリコン膜のエッチングを行な
い、エミッタ電極２０を形成する。このとき、Ｎ+型コ
レクタ領域２、Ｎ型ウェル領域１０、Ｐ型ウェル領域１
２のそれぞれ最上層はＣＶＤ酸化膜１４に覆われてお
り、これら各領域がエッチングされることはない。
表面全面に、エミッタ電極２０のもとになるポリシリコ
ン膜を、たとえば１５０ｎｍ堆積し、これにＮ型不純物
を注入する（たとえば、砒素５０ＫｅＶ，１×１０16ｃ
ｍ-2）。続いて、ポリシリコン膜のエッチングを行な
い、エミッタ電極２０を形成する。このとき、Ｎ+型コ
レクタ領域２、Ｎ型ウェル領域１０、Ｐ型ウェル領域１
２のそれぞれ最上層はＣＶＤ酸化膜１４に覆われてお
り、これら各領域がエッチングされることはない。
【００５９】図１０を参照して、ゲート電極（Ｎ+型ポ
リシリコン膜３４とポリシリコン膜１３）と外部ベース
電極１３のパターニングを同時に行なう。このときは、
Ｎ型ウェル領域１０、Ｐ型ウェル領域１２およびエミッ
タ電極２０の表面上はゲート酸化膜２１が形成されてお
り、酸化膜のエッチング速度の違い（シリコンに比べエ
ッチング速度が小さい）から、Ｎ型ウェル領域１０、Ｐ
型ウェル領域１２およびエミッタ電極２０がエッチング
されることはない。
リシリコン膜３４とポリシリコン膜１３）と外部ベース
電極１３のパターニングを同時に行なう。このときは、
Ｎ型ウェル領域１０、Ｐ型ウェル領域１２およびエミッ
タ電極２０の表面上はゲート酸化膜２１が形成されてお
り、酸化膜のエッチング速度の違い（シリコンに比べエ
ッチング速度が小さい）から、Ｎ型ウェル領域１０、Ｐ
型ウェル領域１２およびエミッタ電極２０がエッチング
されることはない。
【００６０】次に、アニール処理を行ない、エミッタ電
極２０から砒素を真性ベース領域１６に拡散させ、エミ
ッタ領域１９を形成する。このとき、外部ベース電極１
３からもボロンが拡散し、外部ベース領域１８が形成さ
れる。なお、本工程のアニール処理の前の熱処理におい
ても、ボロンの拡散は起きているが、ここでは図示しな
い。
極２０から砒素を真性ベース領域１６に拡散させ、エミ
ッタ領域１９を形成する。このとき、外部ベース電極１
３からもボロンが拡散し、外部ベース領域１８が形成さ
れる。なお、本工程のアニール処理の前の熱処理におい
ても、ボロンの拡散は起きているが、ここでは図示しな
い。
【００６１】以降は、従来例（図７８〜図８２）と同様
の工程を経て、ＢｉＣＭＯＳ素子が完成する。
の工程を経て、ＢｉＣＭＯＳ素子が完成する。
【００６２】実施の形態１では、図６工程を経た後の熱
処理により、Ｎ+型ポリシリコン膜３４から外部ベース
電極１３へのリンの拡散が起こり、外部ベース電極１３
からＮ+型ポリシリコン膜３４へのボロンの拡散が起こ
る。
処理により、Ｎ+型ポリシリコン膜３４から外部ベース
電極１３へのリンの拡散が起こり、外部ベース電極１３
からＮ+型ポリシリコン膜３４へのボロンの拡散が起こ
る。
【００６３】このような相互拡散は、バイポーラトラン
ジスタのベース抵抗の上昇、ばらつき、ベース／コレク
タ間の耐圧不良等を引起し、また、ＣＭＯＳトランジス
タに関しては、ゲート抵抗の上昇、ゲート電極の空乏化
によるＶｔｈのばらつき等を引起すおそれがある。した
がって実施の形態１では、この影響を回避するために、
バイポーラトランジスタ活性領域からＮ+型ポリシリコ
ン膜３４までの距離を充分開ける必要がある。ところ
で、このような問題を引起す相互拡散は、図６工程にお
いて、エミッタ電極２０に砒素を注入した後の熱処理
（たとえば９００℃アニール）が大きく影響する。
ジスタのベース抵抗の上昇、ばらつき、ベース／コレク
タ間の耐圧不良等を引起し、また、ＣＭＯＳトランジス
タに関しては、ゲート抵抗の上昇、ゲート電極の空乏化
によるＶｔｈのばらつき等を引起すおそれがある。した
がって実施の形態１では、この影響を回避するために、
バイポーラトランジスタ活性領域からＮ+型ポリシリコ
ン膜３４までの距離を充分開ける必要がある。ところ
で、このような問題を引起す相互拡散は、図６工程にお
いて、エミッタ電極２０に砒素を注入した後の熱処理
（たとえば９００℃アニール）が大きく影響する。
【００６４】実施の形態２では、この影響を避けるた
め、アニールを、エミッタ電極２０、外部ベース電極１
３、ゲート電極（Ｎ+型ポリシリコン膜３４とポリシリ
コン膜１３）をパターニングした後に、行っていた。そ
の結果、相互拡散の影響を回避できた。
め、アニールを、エミッタ電極２０、外部ベース電極１
３、ゲート電極（Ｎ+型ポリシリコン膜３４とポリシリ
コン膜１３）をパターニングした後に、行っていた。そ
の結果、相互拡散の影響を回避できた。
【００６５】以上のように、本実施の形態によれば、実
施の形態１により得られる効果に加え、Ｎ+型ポリシリ
コン膜３４と外部ベース電極１３の間の不純物の相互拡
散を防止でき、ばらつきの少ない、安定したバイポーラ
トランジスタ、ＣＭＯＳトランジスタ特性が得られると
いう効果を奏する。
施の形態１により得られる効果に加え、Ｎ+型ポリシリ
コン膜３４と外部ベース電極１３の間の不純物の相互拡
散を防止でき、ばらつきの少ない、安定したバイポーラ
トランジスタ、ＣＭＯＳトランジスタ特性が得られると
いう効果を奏する。
【００６６】実施の形態３ 図１１〜図１５は、実施の形態３に係るＢｉＣＭＯＳの
製造プロセスの各工程における半導体装置の断面図であ
る。
製造プロセスの各工程における半導体装置の断面図であ
る。
【００６７】まず、実施の形態１と同様に，図２までの
プロセスを経由して、図１１に示す半導体装置を製造す
る。
プロセスを経由して、図１１に示す半導体装置を製造す
る。
【００６８】図１１と図１２を参照して、バイポーラト
ランジスタ活性領域上に、外部ベース電極１３を、パタ
ーニングにより形成する。この際、フィールド酸化膜１
７上において、外部ベース電極の周辺部のみをエッチン
グ除去することによって、外部ベース電極１３を形成す
る。
ランジスタ活性領域上に、外部ベース電極１３を、パタ
ーニングにより形成する。この際、フィールド酸化膜１
７上において、外部ベース電極の周辺部のみをエッチン
グ除去することによって、外部ベース電極１３を形成す
る。
【００６９】図１３を参照して、実施の形態１の図３〜
図６と同様の方法で、エミッタ電極２０を形成する。
図６と同様の方法で、エミッタ電極２０を形成する。
【００７０】図１４を参照して、レジストマスク３５を
用いて、ゲート電極（Ｎ+型ポリシリコン膜３４とポリ
シリコン膜１３）を、パターニングにより形成する。外
部ベース電極１３は、既にパターニングされているの
で、レジストパターン３５は、外部ベース電極１３を覆
い隠すように形成する。
用いて、ゲート電極（Ｎ+型ポリシリコン膜３４とポリ
シリコン膜１３）を、パターニングにより形成する。外
部ベース電極１３は、既にパターニングされているの
で、レジストパターン３５は、外部ベース電極１３を覆
い隠すように形成する。
【００７１】以降は、従来例の、図７８〜図８２同様の
工程を経ることにより、ＢｉＣＭＯＳ素子が完成する。
工程を経ることにより、ＢｉＣＭＯＳ素子が完成する。
【００７２】実施の形態１に係る方法では、図１５に示
す工程を経た後の熱処理により、Ｎ +型ポリシリコン膜
３４から外部ベース電極１３へのリンの拡散および外部
ベース電極からＮ+型ポリシリコン膜３４へのボロンの
拡散が起こる。このような相互拡散は、バイポーラトラ
ンジスタのベース抵抗の上昇、ばらつき、ベース／コレ
クタ間の耐圧不良等を引起こし、また、ＣＭＯＳトラン
ジスタに関しては、ゲート抵抗の上昇、ゲート電極の空
乏化によるＶｔｈのばらつき等を引起すおそれがある。
このような問題を引起す相互拡散の影響を回避するた
め、バイポーラトランジスタ活性領域からＮ+型ポリシ
リコン膜３４までの距離を十分開ける必要がある。
す工程を経た後の熱処理により、Ｎ +型ポリシリコン膜
３４から外部ベース電極１３へのリンの拡散および外部
ベース電極からＮ+型ポリシリコン膜３４へのボロンの
拡散が起こる。このような相互拡散は、バイポーラトラ
ンジスタのベース抵抗の上昇、ばらつき、ベース／コレ
クタ間の耐圧不良等を引起こし、また、ＣＭＯＳトラン
ジスタに関しては、ゲート抵抗の上昇、ゲート電極の空
乏化によるＶｔｈのばらつき等を引起すおそれがある。
このような問題を引起す相互拡散の影響を回避するた
め、バイポーラトランジスタ活性領域からＮ+型ポリシ
リコン膜３４までの距離を十分開ける必要がある。
【００７３】本実施の形態によれば、図１２を参照し
て、外部ベース電極１３の周辺部のみをエッチングによ
り除去しているので、Ｎ+型ポリシリコン膜３４と外部
ベース電極１３間の不純物の相互拡散を完全に分離でき
るという効果を奏する。
て、外部ベース電極１３の周辺部のみをエッチングによ
り除去しているので、Ｎ+型ポリシリコン膜３４と外部
ベース電極１３間の不純物の相互拡散を完全に分離でき
るという効果を奏する。
【００７４】このように、本実施の形態によれば、実施
の形態１により得られる効果に加え、Ｎ+型ポリシリコ
ン膜３４と外部ベース電極１３間の不純物の相互拡散を
防止でき、ひいては、ばらつきの少ない、安定したバイ
ポーラトランジスタ、ＣＭＯＳトランジスタ特性が得ら
れるという効果を奏する。
の形態１により得られる効果に加え、Ｎ+型ポリシリコ
ン膜３４と外部ベース電極１３間の不純物の相互拡散を
防止でき、ひいては、ばらつきの少ない、安定したバイ
ポーラトランジスタ、ＣＭＯＳトランジスタ特性が得ら
れるという効果を奏する。
【００７５】実施の形態４ 図１６〜図１９は、実施の形態４に係るＢｉＣＭＯＳ製
造プロセスの各工程における半導体装置の断面図であ
る。
造プロセスの各工程における半導体装置の断面図であ
る。
【００７６】まず、実施の形態１と同様にして、図２ま
での工程を経由する。図１６を参照して、ＣＶＤ酸化膜
１４を堆積した後、エミッタ開口部および外部ベース電
極１３を形成する。バイポーラトランジスタ活性領域の
周辺部において、フィールド酸化膜１７上の、外部ベー
ス電極１３の周辺部のみをエッチングする。
での工程を経由する。図１６を参照して、ＣＶＤ酸化膜
１４を堆積した後、エミッタ開口部および外部ベース電
極１３を形成する。バイポーラトランジスタ活性領域の
周辺部において、フィールド酸化膜１７上の、外部ベー
ス電極１３の周辺部のみをエッチングする。
【００７７】次に、実施の形態１における、図３〜図６
に示す工程と同様の方法で、エミッタ電極２０を、パタ
ーニングにより形成する。
に示す工程と同様の方法で、エミッタ電極２０を、パタ
ーニングにより形成する。
【００７８】図１８を参照して、レジストマスク３５を
形成し、これを用いて、ゲート電極（Ｎ+型ポリシリコ
ン膜３４とポリシリコン膜１３）をパターニングにより
形成する。外部ベース電極１３はすでにパターニングさ
れているので、外部ベース電極１３を覆い隠すように、
レジストパターン３５を形成する。
形成し、これを用いて、ゲート電極（Ｎ+型ポリシリコ
ン膜３４とポリシリコン膜１３）をパターニングにより
形成する。外部ベース電極１３はすでにパターニングさ
れているので、外部ベース電極１３を覆い隠すように、
レジストパターン３５を形成する。
【００７９】以降は、従来例における図７８〜図８２に
示す工程と同様の方法を行なうことにより、図１９に示
すＢｉＣＭＯＳ素子が完成する。
示す工程と同様の方法を行なうことにより、図１９に示
すＢｉＣＭＯＳ素子が完成する。
【００８０】本実施の形態では、実施の形態２の図１２
工程で用いるマスクを追加することなしで、実施の形態
２と同様の効果を得る。本実施の形態では、実施の形態
２と異なり、ポリシリコン膜１３を堆積し、ＣＶＤ酸化
膜１４を形成した後、エッチングするため、ＣＶＤ酸化
膜１４を処理するための熱処理にさらされることにな
る。しかし、ＣＶＤ酸化膜は低温（たとえば４８０℃の
処理）で処理可能であるため、拡散の影響をほとんど無
視できる。以上のように、本実施の形態によれば、マス
クの追加をすることなく、実施の形態２と同様の効果が
得られる。
工程で用いるマスクを追加することなしで、実施の形態
２と同様の効果を得る。本実施の形態では、実施の形態
２と異なり、ポリシリコン膜１３を堆積し、ＣＶＤ酸化
膜１４を形成した後、エッチングするため、ＣＶＤ酸化
膜１４を処理するための熱処理にさらされることにな
る。しかし、ＣＶＤ酸化膜は低温（たとえば４８０℃の
処理）で処理可能であるため、拡散の影響をほとんど無
視できる。以上のように、本実施の形態によれば、マス
クの追加をすることなく、実施の形態２と同様の効果が
得られる。
【００８１】実施の形態５ 図２０〜図２３は、実施の形態５に係るＢｉＣＭＯＳ製
造プロセスの製造方法の各工程における半導体装置の断
面図である。
造プロセスの製造方法の各工程における半導体装置の断
面図である。
【００８２】まず、実施の形態１の図１工程と同様にし
て、ゲート酸化膜２１を形成し、全面にＮ+型ポリシリ
コン膜３４を、たとえば１５０ｎｍ堆積する。この時、
図２０を参照して、バイポーラトランジスタ活性領域上
のＮ+型ポリシリコン膜３４およびポリシリコン抵抗形
成予定領域のＮ+型ポリシリコン膜３４を、エッチング
し除去する。
て、ゲート酸化膜２１を形成し、全面にＮ+型ポリシリ
コン膜３４を、たとえば１５０ｎｍ堆積する。この時、
図２０を参照して、バイポーラトランジスタ活性領域上
のＮ+型ポリシリコン膜３４およびポリシリコン抵抗形
成予定領域のＮ+型ポリシリコン膜３４を、エッチング
し除去する。
【００８３】なお、図２０においては、バイポーラトラ
ンジスタ活性領域上のＮ+型ポリシリコン膜３４および
ポリシリコン抵抗形成予定領域のＮ+型ポリシリコン膜
３４のみがエッチング除去されているが、この発明はこ
れに限られるものでなく、少なくとも、バイポーラトラ
ンジスタのＮ+型コレクタ領域２上とＣＭＯＳトランジ
スタの活性領域上に、Ｎ+型ポリシリコン膜３４が残る
ように、Ｎ+型ポリシリコン膜３４をエッチングしても
よい。
ンジスタ活性領域上のＮ+型ポリシリコン膜３４および
ポリシリコン抵抗形成予定領域のＮ+型ポリシリコン膜
３４のみがエッチング除去されているが、この発明はこ
れに限られるものでなく、少なくとも、バイポーラトラ
ンジスタのＮ+型コレクタ領域２上とＣＭＯＳトランジ
スタの活性領域上に、Ｎ+型ポリシリコン膜３４が残る
ように、Ｎ+型ポリシリコン膜３４をエッチングしても
よい。
【００８４】図２１を参照して、シリコン基板１の上全
面にポリシリコン膜１３を、たとえば１５０ｎｍ堆積す
る。
面にポリシリコン膜１３を、たとえば１５０ｎｍ堆積す
る。
【００８５】次に、実施の形態１と同様にして、図３〜
図６までの工程を経由する。次に、図２２を参照して、
ゲート電極（Ｎ+型ポリシリコン膜３４とポリシリコン
膜１３）と外部ベース電極１３およびポリシリコン抵抗
１３ａのパターニングを同時に行なう。
図６までの工程を経由する。次に、図２２を参照して、
ゲート電極（Ｎ+型ポリシリコン膜３４とポリシリコン
膜１３）と外部ベース電極１３およびポリシリコン抵抗
１３ａのパターニングを同時に行なう。
【００８６】図２３を参照して、以降は、従来例の図７
８〜図８２と同様の工程を経由して、ＢｉＣＭＯＳ素子
が完成する。
８〜図８２と同様の工程を経由して、ＢｉＣＭＯＳ素子
が完成する。
【００８７】なお、図示していないが、ソース／ドレイ
ン領域形成用イオンの注入の際（４４４、５５５、６６
６、７７７）、ポリシリコン抵抗１３ａには不純物が注
入されないように、ポリシリコン抵抗１３ａをレジスト
マスクで保護する。
ン領域形成用イオンの注入の際（４４４、５５５、６６
６、７７７）、ポリシリコン抵抗１３ａには不純物が注
入されないように、ポリシリコン抵抗１３ａをレジスト
マスクで保護する。
【００８８】このように、本実施の形態では、実施の形
態１における製造方法において、さらに外部ベース電極
１３とポリシリコン抵抗１３ａを同時に形成している。
態１における製造方法において、さらに外部ベース電極
１３とポリシリコン抵抗１３ａを同時に形成している。
【００８９】以上のようにして、本実施の形態によれ
ば、実施の形態１により得られる効果に加え、同じ製造
方法の中で、抵抗素子をも形成でき、機能が向上した半
導体装置が得られるという効果を奏する。
ば、実施の形態１により得られる効果に加え、同じ製造
方法の中で、抵抗素子をも形成でき、機能が向上した半
導体装置が得られるという効果を奏する。
【００９０】実施の形態６ 図２４〜図２８は、実施の形態６に係るＢｉＣＭＯＳ製
造プロセスの各工程における半導体装置の断面図であ
る。
造プロセスの各工程における半導体装置の断面図であ
る。
【００９１】図２４と図２５を参照して、実施の形態５
における図２１までの工程と同様の工程を経由する。ポ
リシリコン膜１３は、たとえば１５０ｎｍに堆積する。
における図２１までの工程と同様の工程を経由する。ポ
リシリコン膜１３は、たとえば１５０ｎｍに堆積する。
【００９２】図２５を参照して、シリコン基板１の上全
面にＣＶＤ酸化膜１４を、たとえば３００ｎｍ堆積す
る。ＣＶＤ酸化膜１４とポリシリコン膜１３のエッチン
グを行ない、エミッタ開口部を形成する。
面にＣＶＤ酸化膜１４を、たとえば３００ｎｍ堆積す
る。ＣＶＤ酸化膜１４とポリシリコン膜１３のエッチン
グを行ない、エミッタ開口部を形成する。
【００９３】次に、図２６を参照して、実施の形態１に
おける図４〜図５と同様の工程を経た後、ポリシリコン
膜２０のパターニングを行なう。このとき、ポリシリコ
ン抵抗形成予定領域上にも、ポリシリコン膜２０ａが残
るように、ポリシリコン膜２０のエッチングを行なう。
おける図４〜図５と同様の工程を経た後、ポリシリコン
膜２０のパターニングを行なう。このとき、ポリシリコ
ン抵抗形成予定領域上にも、ポリシリコン膜２０ａが残
るように、ポリシリコン膜２０のエッチングを行なう。
【００９４】図２７を参照して、ゲート電極（Ｎ+型ポ
リシリコン膜３４とポリシリコン膜１３）と外部ベース
電極１３のパターニングを行なう。このとき、ポリシリ
コン抵抗２０ａの下部にあるポリシリコン膜１３も同時
にパターニングする。
リシリコン膜３４とポリシリコン膜１３）と外部ベース
電極１３のパターニングを行なう。このとき、ポリシリ
コン抵抗２０ａの下部にあるポリシリコン膜１３も同時
にパターニングする。
【００９５】図２８を参照して、以降、従来例の図７８
〜図８３と同様の工程を経ると、ＢｉＣＭＯＳ素子が完
成する。
〜図８３と同様の工程を経ると、ＢｉＣＭＯＳ素子が完
成する。
【００９６】なお、図示していないが、ソース／ドレイ
ン領域形成用イオン注入処理の際（４４４、５５５、６
６６、７７７）ポリシリコン抵抗には不純物が注入され
ないように、ポリシリコン抵抗をレジストマスクで保護
する。
ン領域形成用イオン注入処理の際（４４４、５５５、６
６６、７７７）ポリシリコン抵抗には不純物が注入され
ないように、ポリシリコン抵抗をレジストマスクで保護
する。
【００９７】このように、本実施の形態では、実施例１
の製造方法に加えて、エミッタ電極２０とともにポリシ
リコン抵抗２０ａを同時に形成する。
の製造方法に加えて、エミッタ電極２０とともにポリシ
リコン抵抗２０ａを同時に形成する。
【００９８】これによって、実施の形態１により得られ
る効果に加え、同じ製造方法の中で、抵抗素子を形成で
き、機能が向上した半導体装置が得られる。
る効果に加え、同じ製造方法の中で、抵抗素子を形成で
き、機能が向上した半導体装置が得られる。
【００９９】実施の形態７ 図２９〜図３２は、実施の形態７に係るＢｉＣＭＯＳの
製造プロセスの各工程における半導体装置の断面図であ
る。
製造プロセスの各工程における半導体装置の断面図であ
る。
【０１００】図２９を参照して、実施の形態５における
図２１までの工程と同様の工程を経由する。ポリシリコ
ン膜１３は、たとえば１５０ｎｍに堆積される。
図２１までの工程と同様の工程を経由する。ポリシリコ
ン膜１３は、たとえば１５０ｎｍに堆積される。
【０１０１】図３０を参照して、シリコン基板１の上全
面に、ＣＶＤ酸化膜１４を、たとえば３００ｎｍ堆積す
る。ＣＶＤ酸化膜１４とポリシリコン膜１３のエッチン
グを行ない、エミッタ開口部を形成する。このとき、ポ
リシリコン抵抗を形成する予定領域５０もパターニング
する。
面に、ＣＶＤ酸化膜１４を、たとえば３００ｎｍ堆積す
る。ＣＶＤ酸化膜１４とポリシリコン膜１３のエッチン
グを行ない、エミッタ開口部を形成する。このとき、ポ
リシリコン抵抗を形成する予定領域５０もパターニング
する。
【０１０２】次に、実施の形態１における、図４〜図５
と同様の製造工程を経た後、ポリシリコン膜２０のパタ
ーニングを行なう。このとき、ポリシリコン抵抗を形成
する予定領域５０の開口部内にも、ポリシリコン膜２０
ａが残るように、ポリシリコン膜２０のエッチングを行
なう。
と同様の製造工程を経た後、ポリシリコン膜２０のパタ
ーニングを行なう。このとき、ポリシリコン抵抗を形成
する予定領域５０の開口部内にも、ポリシリコン膜２０
ａが残るように、ポリシリコン膜２０のエッチングを行
なう。
【０１０３】図３２を参照して、以降、実施の形態１に
おける図７〜図８と同様の工程を経て、ＢｉＣＭＯＳ素
子が完成する。
おける図７〜図８と同様の工程を経て、ＢｉＣＭＯＳ素
子が完成する。
【０１０４】なお、図示していないが、ソース／ドレイ
ン領域形成用イオンの注入の際（４４４、５５５、６６
６、７７７）、ポリシリコン抵抗２０ａには、不純物が
注入されないように、ポリシリコン抵抗２０ａをレジス
トマスクで保護する。
ン領域形成用イオンの注入の際（４４４、５５５、６６
６、７７７）、ポリシリコン抵抗２０ａには、不純物が
注入されないように、ポリシリコン抵抗２０ａをレジス
トマスクで保護する。
【０１０５】このように、本実施の形態では、実施の形
態１の製造方法において、エミッタ電極２０をポリシリ
コン抵抗２０ａと同時に形成したものである。また、実
施の形態６には存在していた、ポリシリコン抵抗の下部
に位置するＣＶＤ酸化膜１４およびポリシリコン膜１３
が本実施の形態では存在しないため、フィールド酸化膜
７上にポリシリコン抵抗２０ａを形成でき、コンタクト
ホールの深さが極端に浅くなることがない。
態１の製造方法において、エミッタ電極２０をポリシリ
コン抵抗２０ａと同時に形成したものである。また、実
施の形態６には存在していた、ポリシリコン抵抗の下部
に位置するＣＶＤ酸化膜１４およびポリシリコン膜１３
が本実施の形態では存在しないため、フィールド酸化膜
７上にポリシリコン抵抗２０ａを形成でき、コンタクト
ホールの深さが極端に浅くなることがない。
【０１０６】また、実施の形態６に係る方法では、ポリ
シリコン抵抗２０ａ上のコンタクトホール６の深さが浅
い。そのため、コンタクトエッチングを行なった際、コ
ンタクトホール６の深いＣＭＯＳ部のソース／ドレイン
領域３０，３１上のコンタクトエッチングが完了するま
でに、ポリシリコン抵抗２０ａが長い時間エッチングに
さらされてしまう。その結果、コンタクトホール部６の
ポリシリコン抵抗２０ａが薄くなり、最悪の場合は、コ
ンタクトホール６がポリシリコン抵抗２０ａを突き抜け
てしまう。
シリコン抵抗２０ａ上のコンタクトホール６の深さが浅
い。そのため、コンタクトエッチングを行なった際、コ
ンタクトホール６の深いＣＭＯＳ部のソース／ドレイン
領域３０，３１上のコンタクトエッチングが完了するま
でに、ポリシリコン抵抗２０ａが長い時間エッチングに
さらされてしまう。その結果、コンタクトホール部６の
ポリシリコン抵抗２０ａが薄くなり、最悪の場合は、コ
ンタクトホール６がポリシリコン抵抗２０ａを突き抜け
てしまう。
【０１０７】本実施の形態に係る方法では、コンタクト
ホール６を、実施の形態６に比べ、深く形成できるた
め、エッチングの突き抜けの心配がなく、エッチング条
件を設定するマージンが向上する。
ホール６を、実施の形態６に比べ、深く形成できるた
め、エッチングの突き抜けの心配がなく、エッチング条
件を設定するマージンが向上する。
【０１０８】このように、本実施の形態に係る方法によ
れば、実施の形態６により得られる効果に加えて、コン
タクトエッチングの条件の設定マージンが向上するとい
う効果を奏する。
れば、実施の形態６により得られる効果に加えて、コン
タクトエッチングの条件の設定マージンが向上するとい
う効果を奏する。
【０１０９】実施の形態８ 図３３〜図３６は、実施の形態８に係るＢｉＣＭＯＳの
製造プロセスの各工程における半導体装置の断面図であ
る。
製造プロセスの各工程における半導体装置の断面図であ
る。
【０１１０】図３３を参照して、まず、実施の形態１と
同様にして、図１〜図６までの工程を経由する。図３６
では、エミッタ電極２０を形成する際に用いたレジスト
マスク３６をそのまま残した状態が描かれている。
同様にして、図１〜図６までの工程を経由する。図３６
では、エミッタ電極２０を形成する際に用いたレジスト
マスク３６をそのまま残した状態が描かれている。
【０１１１】図３３と図３４を参照してレジストマスク
３６を除去せずに、レジストマスク３６をマスクにし
て、ＣＶＤ酸化膜１４もエッチングし、除去する。その
後、レジストマスク３６を除去する。
３６を除去せずに、レジストマスク３６をマスクにし
て、ＣＶＤ酸化膜１４もエッチングし、除去する。その
後、レジストマスク３６を除去する。
【０１１２】図３５を参照して、ゲート電極（Ｎ+型ポ
リシリコン膜３４とポリシリコン膜１３）と外部ベース
電極１３のパターニングを同時に行なう。このとき、Ｎ
型ウェル領域１０、Ｐ型ウェル領域１２およびコレクタ
電極２の表面上には、ゲート酸化膜２１が形成されてお
り、シリコンと酸化膜のエッチング速度の違い（シリコ
ンに比べ、酸化膜のエッチング速度は小さい）から、こ
れらの領域がエッチングされることがない。
リシリコン膜３４とポリシリコン膜１３）と外部ベース
電極１３のパターニングを同時に行なう。このとき、Ｎ
型ウェル領域１０、Ｐ型ウェル領域１２およびコレクタ
電極２の表面上には、ゲート酸化膜２１が形成されてお
り、シリコンと酸化膜のエッチング速度の違い（シリコ
ンに比べ、酸化膜のエッチング速度は小さい）から、こ
れらの領域がエッチングされることがない。
【０１１３】図３６を参照して、以降は、従来例の図７
８〜図８２の工程と同様の工程を経ると、ＢｉＣＭＯＳ
素子が完成する。
８〜図８２の工程と同様の工程を経ると、ＢｉＣＭＯＳ
素子が完成する。
【０１１４】さて、ゲート電極（Ｎ+型ポリシリコン膜
３４とポリシリコン膜１３）と外部ベース電極１３のパ
ターニングは、実施の形態１〜７では、ＣＶＤ酸化膜１
４とポリシリコン膜（Ｎ+型ポリシリコン膜３４とポリ
シリコン膜１３）の双方をエッチングすることにより行
なっていた。これに対し、本実施の形態では、ポリシリ
コン膜（Ｎ+型ポリシリコン膜３４とポリシリコン膜１
３）のみのエッチングとなる。したがって、実施の形態
１〜７では、ＣＶＤ酸化膜１４がマスクとなって、ポリ
シリコン膜（Ｎ+型ポリシリコン膜３４とポリシリコン
膜１３）のエッチングを行なっており、ゲート電極の寸
法ばらつき、および外部ゲート電極の寸法ばらつきに加
えて、ＣＶＤ酸化膜１４の寸法ばらつきが含まれてしま
う。一方、本実施の形態によれば、酸化膜のばらつきが
含まれないので、寸法ばらつきの精度が向上するという
効果を奏する。
３４とポリシリコン膜１３）と外部ベース電極１３のパ
ターニングは、実施の形態１〜７では、ＣＶＤ酸化膜１
４とポリシリコン膜（Ｎ+型ポリシリコン膜３４とポリ
シリコン膜１３）の双方をエッチングすることにより行
なっていた。これに対し、本実施の形態では、ポリシリ
コン膜（Ｎ+型ポリシリコン膜３４とポリシリコン膜１
３）のみのエッチングとなる。したがって、実施の形態
１〜７では、ＣＶＤ酸化膜１４がマスクとなって、ポリ
シリコン膜（Ｎ+型ポリシリコン膜３４とポリシリコン
膜１３）のエッチングを行なっており、ゲート電極の寸
法ばらつき、および外部ゲート電極の寸法ばらつきに加
えて、ＣＶＤ酸化膜１４の寸法ばらつきが含まれてしま
う。一方、本実施の形態によれば、酸化膜のばらつきが
含まれないので、寸法ばらつきの精度が向上するという
効果を奏する。
【０１１５】実施の形態９ 図３７〜図３９は、実施の形態９に係るＢｉＣＭＯＳの
製造プロセスの各工程における半導体装置の断面図であ
る。
製造プロセスの各工程における半導体装置の断面図であ
る。
【０１１６】本実施の形態は、アニール処理の位置の置
換えに関する。図３７を参照して、実施の形態１と同様
にして、図１〜図６の工程を経由する。ただし、全面に
ポリシリコン膜２０を、たとえば１５０ｎｍ堆積し、こ
れにＮ +型不純物を注入（たとえば、砒素５０ＫｅＶ、
１×１０16ｃｍ-2）するが、その後のアニール処理は行
なわない。続いて、ポリシリコン膜のエッチングを行な
い、エミッタ電極２０を形成する。
換えに関する。図３７を参照して、実施の形態１と同様
にして、図１〜図６の工程を経由する。ただし、全面に
ポリシリコン膜２０を、たとえば１５０ｎｍ堆積し、こ
れにＮ +型不純物を注入（たとえば、砒素５０ＫｅＶ、
１×１０16ｃｍ-2）するが、その後のアニール処理は行
なわない。続いて、ポリシリコン膜のエッチングを行な
い、エミッタ電極２０を形成する。
【０１１７】図３７と図３８を参照して、レジスト３６
を除去せずに、ＣＶＤ酸化膜１４をエッチングし、除去
する。
を除去せずに、ＣＶＤ酸化膜１４をエッチングし、除去
する。
【０１１８】図３９を参照して、ゲート電極（Ｎ+型ポ
リシリコン膜３４とポリシリコン膜３３等）と外部ベー
ス電極１３のパターニングを同時に行なう。このとき、
Ｎ型ウェル領域１０、Ｐ型ウェル領域１２およびコレク
タ領域２の表面上には、ゲート酸化膜２１が形成されて
おり、シリコンと酸化膜のエッチング速度の違い（シリ
コンに比べエッチング速度が小さい）から、これらの領
域がエッチングされることはない。
リシリコン膜３４とポリシリコン膜３３等）と外部ベー
ス電極１３のパターニングを同時に行なう。このとき、
Ｎ型ウェル領域１０、Ｐ型ウェル領域１２およびコレク
タ領域２の表面上には、ゲート酸化膜２１が形成されて
おり、シリコンと酸化膜のエッチング速度の違い（シリ
コンに比べエッチング速度が小さい）から、これらの領
域がエッチングされることはない。
【０１１９】次に、アニール処理を行ない、エミッタ電
極２０から砒素を真性ベース領域１６に拡散させ、エミ
ッタ領域１９を形成する。このとき、外部ベース電極１
３からもボロンが拡散し、外部ベース領域１８を形成す
る。なお、本工程のアニール処理の前の熱処理にても、
ボロンの拡散は起きているが、ここでは図示しない。
極２０から砒素を真性ベース領域１６に拡散させ、エミ
ッタ領域１９を形成する。このとき、外部ベース電極１
３からもボロンが拡散し、外部ベース領域１８を形成す
る。なお、本工程のアニール処理の前の熱処理にても、
ボロンの拡散は起きているが、ここでは図示しない。
【０１２０】以降は、従来例の図７８と図８２の工程と
同様の工程を経て、ＢｉＣＭＯＳ素子が完成する。
同様の工程を経て、ＢｉＣＭＯＳ素子が完成する。
【０１２１】本実施の形態によれば、Ｎ+型ポリシリコ
ン膜３４と外部ベース電極１３間の不純物の相互拡散を
防止するために、実施の形態８において行なっているア
ニール位置の置換えを行う。これは実施の形態２と同様
の考えである。
ン膜３４と外部ベース電極１３間の不純物の相互拡散を
防止するために、実施の形態８において行なっているア
ニール位置の置換えを行う。これは実施の形態２と同様
の考えである。
【０１２２】以上のように、本実施の形態によれば、実
施の形態８により得られる効果に加え、Ｎ+型ポリシリ
コン膜３４と外部ベース電極１３間の不純物の相互拡散
を防止でき、ばらつきの少ない、安定したバイポーラト
ランジスタ特性およびＣＭＯＳトランジスタ特性が得ら
れる。
施の形態８により得られる効果に加え、Ｎ+型ポリシリ
コン膜３４と外部ベース電極１３間の不純物の相互拡散
を防止でき、ばらつきの少ない、安定したバイポーラト
ランジスタ特性およびＣＭＯＳトランジスタ特性が得ら
れる。
【０１２３】実施の形態１０ 図４０〜図４３は、実施の形態１０に係るＢｉＣＭＯＳ
製造プロセスの各工程における半導体装置の断面図であ
る。
製造プロセスの各工程における半導体装置の断面図であ
る。
【０１２４】図４０を参照して、実施の形態３と同様に
して、まず図１１〜図１３の工程を経由する。
して、まず図１１〜図１３の工程を経由する。
【０１２５】図４０と図４１を参照して、レジストマス
ク３６を除去せずに、レジストマスク３６をマスクにし
て、引続きＣＶＤ酸化膜１４をエッチングし、除去す
る。その後、レジストマスク３６を除去する。
ク３６を除去せずに、レジストマスク３６をマスクにし
て、引続きＣＶＤ酸化膜１４をエッチングし、除去す
る。その後、レジストマスク３６を除去する。
【０１２６】図４１と図４２を参照してレジストパター
ン３５を用いて、ゲート電極（Ｎ+型ポリシリコン膜３
４とポリシリコン膜１３）のパターニングを行なう。外
部ベース電極１３は、既にパターニングされているの
で、レジストパターン３５を、外部ベース電極１３を覆
い隠すように形成する。
ン３５を用いて、ゲート電極（Ｎ+型ポリシリコン膜３
４とポリシリコン膜１３）のパターニングを行なう。外
部ベース電極１３は、既にパターニングされているの
で、レジストパターン３５を、外部ベース電極１３を覆
い隠すように形成する。
【０１２７】図４３を参照して、以降は、従来例の、図
７８〜図８２の工程と同様の工程を経て、ＢｉＣＭＯＳ
素子が完成する。
７８〜図８２の工程と同様の工程を経て、ＢｉＣＭＯＳ
素子が完成する。
【０１２８】本実施の形態は、実施の形態３を実施の形
態８に適用したものである。Ｎ+型ポリシリコン膜３４
と外部ベース電極１３間の不純物の相互拡散を、エッチ
ングにより、完全に分離できる効果が得られる。
態８に適用したものである。Ｎ+型ポリシリコン膜３４
と外部ベース電極１３間の不純物の相互拡散を、エッチ
ングにより、完全に分離できる効果が得られる。
【０１２９】以上のように、本実施の形態によれば、実
施の形態８により得られる効果に加え、Ｎ+型ポリシリ
コン膜３４と外部ベース電極１３間の不純物の相互拡散
を防止でき、ばらつきの少ない、安定したバイポーラト
ランジスタ特性およびＣＭＯＳトランジスタ特性が得ら
れる。
施の形態８により得られる効果に加え、Ｎ+型ポリシリ
コン膜３４と外部ベース電極１３間の不純物の相互拡散
を防止でき、ばらつきの少ない、安定したバイポーラト
ランジスタ特性およびＣＭＯＳトランジスタ特性が得ら
れる。
【０１３０】実施の形態１１ 図４４〜図４７は、実施の形態１１に係るＢｉＣＭＯＳ
製造プロセスの各工程における半導体装置の断面図であ
る。
製造プロセスの各工程における半導体装置の断面図であ
る。
【０１３１】図４４を参照して、まず、実施の形態４と
同様にして、図１７までの工程を経由する。
同様にして、図１７までの工程を経由する。
【０１３２】図４４と図４５を参照して、レジストパタ
ーン３６を除去せずに、ＣＶＤ酸化膜１４をエッチング
し除去する。その後、レジストパターン３６を除去す
る。
ーン３６を除去せずに、ＣＶＤ酸化膜１４をエッチング
し除去する。その後、レジストパターン３６を除去す
る。
【０１３３】図４６を参照して、実施の形態４と同様に
して、レジストパターン３５を用いて、ゲート電極（Ｎ
+型ポリシリコン膜３４とポリシリコン膜１３）のパタ
ーニングを行なう。外部ベース電極１３は、既にパター
ニングされているので、レジストパターン３５を、外部
ベース電極１３を覆い隠すように形成する。
して、レジストパターン３５を用いて、ゲート電極（Ｎ
+型ポリシリコン膜３４とポリシリコン膜１３）のパタ
ーニングを行なう。外部ベース電極１３は、既にパター
ニングされているので、レジストパターン３５を、外部
ベース電極１３を覆い隠すように形成する。
【０１３４】図４７を参照して、以降は、従来例の、図
７８〜図８２の工程と同様の工程を経由することによっ
て、ＢｉＣＭＯＳ素子が完成する。
７８〜図８２の工程と同様の工程を経由することによっ
て、ＢｉＣＭＯＳ素子が完成する。
【０１３５】実施の形態１１は、実施の形態４を実施の
形態８に適用したものである。実施の形態４において
は、図１６に示すようなマスクを用いる工程があった
が、本実施の形態ではこの工程を追加することなしに、
同様の効果が得られる。
形態８に適用したものである。実施の形態４において
は、図１６に示すようなマスクを用いる工程があった
が、本実施の形態ではこの工程を追加することなしに、
同様の効果が得られる。
【０１３６】以上のように、本実施の形態によれば、マ
スクの追加なしで、実施の形態１０により得られる効果
が、得られる。
スクの追加なしで、実施の形態１０により得られる効果
が、得られる。
【０１３７】実施の形態１２ 図４８〜図５１は、実施の形態１２に係るＢｉＣＭＯＳ
製造プロセスの各工程における半導体装置の断面図であ
る。
製造プロセスの各工程における半導体装置の断面図であ
る。
【０１３８】図４８を参照して、実施の形態５と同様
に、図２１までの工程を経由する。図４９を参照して、
さらに、実施の形態８と同様にして、図３４までの工程
を経由する。
に、図２１までの工程を経由する。図４９を参照して、
さらに、実施の形態８と同様にして、図３４までの工程
を経由する。
【０１３９】図５０を参照して、ゲート電極（Ｎ+型ポ
リシリコン膜３４とポリシリコン膜１３）と外部ベース
電極１３のパターニングを同時に行なう。さらに、ポリ
シリコン抵抗１３ａのパターニングも同時に行なう。
リシリコン膜３４とポリシリコン膜１３）と外部ベース
電極１３のパターニングを同時に行なう。さらに、ポリ
シリコン抵抗１３ａのパターニングも同時に行なう。
【０１４０】図５１を参照して、以降は、従来例の図７
８〜図８２に示す工程と同様の工程を経由して、ＢｉＣ
ＭＯＳ素子が完成する。
８〜図８２に示す工程と同様の工程を経由して、ＢｉＣ
ＭＯＳ素子が完成する。
【０１４１】なお、図示していないが、ソース／ドレイ
ン領域形成用イオン注入処理の際（４４４、５５５、６
６６、７７７）、ポリシリコン抵抗１３ａには不純物が
注入されないように、ポリシリコン抵抗１３ａをレジス
トマスクで保護する必要がある。
ン領域形成用イオン注入処理の際（４４４、５５５、６
６６、７７７）、ポリシリコン抵抗１３ａには不純物が
注入されないように、ポリシリコン抵抗１３ａをレジス
トマスクで保護する必要がある。
【０１４２】このように、本実施の形態では、実施の形
態８の製造プロセスにおいて、外部ベース電極１３とポ
リシリコン抵抗１３ａを同時に形成している。
態８の製造プロセスにおいて、外部ベース電極１３とポ
リシリコン抵抗１３ａを同時に形成している。
【０１４３】以上のようにして、本実施の形態によれ
ば、実施の形態８により得られた効果に加え、同じプロ
セスの中で、抵抗素子を形成でき、機能が向上した半導
体装置が得られる。
ば、実施の形態８により得られた効果に加え、同じプロ
セスの中で、抵抗素子を形成でき、機能が向上した半導
体装置が得られる。
【０１４４】実施の形態１３ 図５２〜図５６は、実施の形態１３に係るＢｉＣＭＯＳ
製造プロセスの各工程における半導体装置の断面図であ
る。
製造プロセスの各工程における半導体装置の断面図であ
る。
【０１４５】図５２を参照して、実施の形態１２におけ
る図４８までの工程と同様にして、シリコン基板１の全
面にポリシリコン膜１３を、たとえば１５０ｎｍ堆積す
る。
る図４８までの工程と同様にして、シリコン基板１の全
面にポリシリコン膜１３を、たとえば１５０ｎｍ堆積す
る。
【０１４６】図５３を参照して、シリコン基板１の上全
面にＣＶＤ酸化膜１４をたとえば３００ｎｍ堆積する。
ＣＶＤ酸化膜１４とポリシリコン膜１３のエッチングを
行ない、エミッタ開口部を形成する。
面にＣＶＤ酸化膜１４をたとえば３００ｎｍ堆積する。
ＣＶＤ酸化膜１４とポリシリコン膜１３のエッチングを
行ない、エミッタ開口部を形成する。
【０１４７】次に、図５４を参照して、実施の形態８と
同様の方法で、ポリシリコン膜２０のパターニングおよ
びＣＶＤ酸化膜１４のエッチングまでを行なう。このと
き、ポリシリコン抵抗形成予定領域上にも、ポリシリコ
ン膜２０が残るように（これはポリシリコン抵抗２０ａ
になる）、ポリシリコン膜２０のエッチングを行なう。
同様の方法で、ポリシリコン膜２０のパターニングおよ
びＣＶＤ酸化膜１４のエッチングまでを行なう。このと
き、ポリシリコン抵抗形成予定領域上にも、ポリシリコ
ン膜２０が残るように（これはポリシリコン抵抗２０ａ
になる）、ポリシリコン膜２０のエッチングを行なう。
【０１４８】図５５を参照して、ゲート電極（Ｎ+型ポ
リシリコン膜３４とポリシリコン膜１３）と外部ベース
電極１３のパターニングを行なう。このとき、ポリシリ
コン抵抗２０ａの下部にあるポリシリコン膜１３も同時
にパターニングする。
リシリコン膜３４とポリシリコン膜１３）と外部ベース
電極１３のパターニングを行なう。このとき、ポリシリ
コン抵抗２０ａの下部にあるポリシリコン膜１３も同時
にパターニングする。
【０１４９】図５６を参照して、以降、従来例の図７８
〜図８２の工程と同様の工程を経て、ＢｉＣＭＯＳ素子
が完成する。
〜図８２の工程と同様の工程を経て、ＢｉＣＭＯＳ素子
が完成する。
【０１５０】なお、図示していないが、ソース／ドレイ
ン領域形成用のイオン注入の際（４４４、５５５、６６
６、７７７）、ポリシリコン抵抗２０ａには、不純物が
注入されないように、ポリシリコン抵抗２０ａをレジス
トマスクで保護する必要がある。
ン領域形成用のイオン注入の際（４４４、５５５、６６
６、７７７）、ポリシリコン抵抗２０ａには、不純物が
注入されないように、ポリシリコン抵抗２０ａをレジス
トマスクで保護する必要がある。
【０１５１】このように、本実施の形態では、実施の形
態８の製造方法において、エミッタ電極２０とポリシリ
コン抵抗２０ａを同時に形成している。
態８の製造方法において、エミッタ電極２０とポリシリ
コン抵抗２０ａを同時に形成している。
【０１５２】以上のようにして、本実施の形態によれ
ば、実施の形態８により得られる効果に加え、同じ製造
方法の中で、抵抗素子を形成でき、機能が向上した半導
体装置が得られる。
ば、実施の形態８により得られる効果に加え、同じ製造
方法の中で、抵抗素子を形成でき、機能が向上した半導
体装置が得られる。
【０１５３】実施の形態１４ 図５７〜図６０は、実施の形態１４に係るＢｉＣＭＯＳ
製造プロセスの各工程における半導体装置の断面図であ
る。
製造プロセスの各工程における半導体装置の断面図であ
る。
【０１５４】図５７を参照して、実施の形態８と同様に
して、図３５までの工程を経由する。
して、図３５までの工程を経由する。
【０１５５】図５８を参照して、従来例における、図７
８〜図８１までの工程を経由する。図５９を参照して、
金属膜をスパッタデポジションし（たとえば、Ｃｏ、Ｔ
ｉ、Ｎｉなど１０ｎｍ程度）、続いて、ランプアニール
処理を行ない、シリコン上の金属膜をシリサイド化す
る。次に、ウエットエッチングにより、酸化膜上のシリ
サイド化していない金属膜のみを除去する。次に、再度
ランプアニール処理を行ない、低抵抗の金属シリサイド
膜３７を形成する。
８〜図８１までの工程を経由する。図５９を参照して、
金属膜をスパッタデポジションし（たとえば、Ｃｏ、Ｔ
ｉ、Ｎｉなど１０ｎｍ程度）、続いて、ランプアニール
処理を行ない、シリコン上の金属膜をシリサイド化す
る。次に、ウエットエッチングにより、酸化膜上のシリ
サイド化していない金属膜のみを除去する。次に、再度
ランプアニール処理を行ない、低抵抗の金属シリサイド
膜３７を形成する。
【０１５６】図６０を参照して、以下、従来例の図７８
〜図８２の工程を経由して、ＢｉＣＭＯＳ素子が完成す
る。
〜図８２の工程を経由して、ＢｉＣＭＯＳ素子が完成す
る。
【０１５７】このように、本実施の形態によれば、Ｎ+
型コレクタ領域２に、外部ベース電極１３、エミッタ電
極２０、ゲート電極（Ｎ+型ポリシリコン膜３４とポリ
シリコン膜１３）、ソース／ドレイン領域３０，３１上
にシリサイド膜が形成されるため、バイポーラトランジ
スタおよびＣＭＯＳトランジスタの寄生抵抗が低減さ
れ、各素子の高速性能が向上する。
型コレクタ領域２に、外部ベース電極１３、エミッタ電
極２０、ゲート電極（Ｎ+型ポリシリコン膜３４とポリ
シリコン膜１３）、ソース／ドレイン領域３０，３１上
にシリサイド膜が形成されるため、バイポーラトランジ
スタおよびＣＭＯＳトランジスタの寄生抵抗が低減さ
れ、各素子の高速性能が向上する。
【０１５８】以上のようにして、本実施の形態によれ
ば、実施の形態８により得られる効果に加え、バイポー
ラトランジスタおよびＣＭＯＳトランジスタの高速性能
が向上するという効果が得られる。
ば、実施の形態８により得られる効果に加え、バイポー
ラトランジスタおよびＣＭＯＳトランジスタの高速性能
が向上するという効果が得られる。
【０１５９】実施の形態１５ 図６１〜図６４は、実施の形態１５に係るＢｉＣＭＯＳ
製造プロセスの各工程における半導体装置の断面図であ
る。
製造プロセスの各工程における半導体装置の断面図であ
る。
【０１６０】図６１を参照して、まず、実施の形態１２
と同様にして、図５０までの工程を経由した後、従来例
の図７８〜図８１までの工程を経由する。なお、図示し
ていないが、ソース／ドレイン領域形成用イオン注入の
際（４４４、５５５、６６６、７７７）、ポリシリコン
抵抗には不純物が注入されないように、ポリシリコン抵
抗１３ａをレジストマスクで保護する必要がある。次
に、シリコン基板の上全面に、ＣＶＤ酸化膜３８を堆積
する。
と同様にして、図５０までの工程を経由した後、従来例
の図７８〜図８１までの工程を経由する。なお、図示し
ていないが、ソース／ドレイン領域形成用イオン注入の
際（４４４、５５５、６６６、７７７）、ポリシリコン
抵抗には不純物が注入されないように、ポリシリコン抵
抗１３ａをレジストマスクで保護する必要がある。次
に、シリコン基板の上全面に、ＣＶＤ酸化膜３８を堆積
する。
【０１６１】図６２を参照して、ポリシリコン抵抗１３
ａの抵抗形成部分を被せるように、ＣＶＤ酸化膜３８を
残存させ、それ以外の領域およびコンタクト領域のＣＶ
Ｄ酸化膜３８を除去する。
ａの抵抗形成部分を被せるように、ＣＶＤ酸化膜３８を
残存させ、それ以外の領域およびコンタクト領域のＣＶ
Ｄ酸化膜３８を除去する。
【０１６２】図６３を参照して、実施の形態１４におけ
る、図５９ステップと同様にして、金属シリサイド膜３
７を形成する。このとき、ポリシリコン抵抗１３ａの抵
抗形成部分にはＣＶＤ酸化膜３８が形成されているた
め、この部分には金属シリサイド膜３７が形成されな
い。
る、図５９ステップと同様にして、金属シリサイド膜３
７を形成する。このとき、ポリシリコン抵抗１３ａの抵
抗形成部分にはＣＶＤ酸化膜３８が形成されているた
め、この部分には金属シリサイド膜３７が形成されな
い。
【０１６３】図６４を参照して、以下、実施の形態１４
の図６０ステップと同様の工程を経由することにより、
ＢｉＣＭＯＳ素子が完成する。
の図６０ステップと同様の工程を経由することにより、
ＢｉＣＭＯＳ素子が完成する。
【０１６４】このように、本実施の形態によれば、実施
の形態１４の製造方法において、外部ベース電極１３と
ポリシリコン抵抗１３ａを同時に形成する。
の形態１４の製造方法において、外部ベース電極１３と
ポリシリコン抵抗１３ａを同時に形成する。
【０１６５】以上のようにして、本実施の形態によれ
ば、実施の形態１４により得られる効果に加え、同じ製
造方法の中で、抵抗素子を形成でき、機能が向上した半
導体装置が得られる。
ば、実施の形態１４により得られる効果に加え、同じ製
造方法の中で、抵抗素子を形成でき、機能が向上した半
導体装置が得られる。
【０１６６】実施の形態１６ 図６５〜図６８は、実施の形態１６に係るＢｉＣＭＯＳ
製造プロセスの各工程における半導体装置の断面図であ
る。
製造プロセスの各工程における半導体装置の断面図であ
る。
【０１６７】図６５を参照して、まず実施の形態１３と
同様にして、図５４までの工程を経由した後、従来例の
図７８〜図８１までの工程を経由する。
同様にして、図５４までの工程を経由した後、従来例の
図７８〜図８１までの工程を経由する。
【０１６８】なお、図示していないが、ソース／ドレイ
ン領域形成用のイオン注入の際（４４４、５５５、６６
６、７７７）、ポリシリコン抵抗には、不純物が注入さ
れないように、ポリシリコン抵抗をレジストマスクで保
護する必要がある。次に、全面に、ＣＶＤ酸化膜３８を
堆積する。
ン領域形成用のイオン注入の際（４４４、５５５、６６
６、７７７）、ポリシリコン抵抗には、不純物が注入さ
れないように、ポリシリコン抵抗をレジストマスクで保
護する必要がある。次に、全面に、ＣＶＤ酸化膜３８を
堆積する。
【０１６９】図６６を参照して、ポリシリコン抵抗２０
ａの抵抗形成部分を被せるように、ＣＶＤ酸化膜３８を
残存させ、それ以外の領域、およびコンタクト領域のＣ
ＶＤ酸化膜３８を除去する。
ａの抵抗形成部分を被せるように、ＣＶＤ酸化膜３８を
残存させ、それ以外の領域、およびコンタクト領域のＣ
ＶＤ酸化膜３８を除去する。
【０１７０】図６７を参照して、実施の形態１４におけ
る図５９ステップと同様にして、金属シリサイド膜３７
を形成する。このとき、ポリシリコン抵抗２０ａの抵抗
形成部分には、ＣＶＤ酸化膜３８が形成されているた
め、抵抗形成部分には金属シリサイド膜３７が形成され
ない。
る図５９ステップと同様にして、金属シリサイド膜３７
を形成する。このとき、ポリシリコン抵抗２０ａの抵抗
形成部分には、ＣＶＤ酸化膜３８が形成されているた
め、抵抗形成部分には金属シリサイド膜３７が形成され
ない。
【０１７１】図６８を参照して、以下、実施の形態１４
における図６０ステップと同様の工程を経ることにおい
てＢｉＣＭＯＳ素子が完成する。
における図６０ステップと同様の工程を経ることにおい
てＢｉＣＭＯＳ素子が完成する。
【０１７２】このように、本実施例では、実施の形態１
４における製造方法において、エミッタ電極とポリシリ
コン抵抗を同時に形成する。このようにして、本実施の
形態では、実施の形態１４により得られる効果に加え、
同じ製造方法の中で、抵抗素子を形成でき、機能向上効
果が得られる。
４における製造方法において、エミッタ電極とポリシリ
コン抵抗を同時に形成する。このようにして、本実施の
形態では、実施の形態１４により得られる効果に加え、
同じ製造方法の中で、抵抗素子を形成でき、機能向上効
果が得られる。
【０１７３】実施の形態１７ 図６９は、本発明に係る方法によって得られたＢｉＣＭ
ＯＳの構造を説明するための断面図である。
ＯＳの構造を説明するための断面図である。
【０１７４】図６９を参照して、上記実施の形態１から
１６までの方法により製造されたＢｉＣＭＯＳ構造で
は、ゲート電極（３４，１４）／ゲート酸化膜２１の界
面の位置が、バイポーラトランジスタの外部ベース電極
１３／シリコン基板１の界面より高く形成される。これ
について詳しく説明する。
１６までの方法により製造されたＢｉＣＭＯＳ構造で
は、ゲート電極（３４，１４）／ゲート酸化膜２１の界
面の位置が、バイポーラトランジスタの外部ベース電極
１３／シリコン基板１の界面より高く形成される。これ
について詳しく説明する。
【０１７５】たとえば、実施の形態１の図１に示すよう
に、バイポーラトランジスタ部のＮ型エピタキシャル層
４、ＰＭＯＳトランジスタ部のＮ型ウェル領域１０、Ｎ
ＭＯＳトランジスタ部のＰ型ウェル領域１２の表面上は
ゲート酸化される。それぞれの領域の基板極性、不純物
濃度が異なるため、その影響でゲート酸化膜の膜厚に違
いが見られる可能性はあるが、バイポーラトランジスタ
部のＮ型エピタキシャル層４の表面は、エッチングによ
り除去される。そのため、ゲート酸化膜２１の表面部分
は、Ｎ型エピタキシャル層４の表面より必ず高い位置に
なる。
に、バイポーラトランジスタ部のＮ型エピタキシャル層
４、ＰＭＯＳトランジスタ部のＮ型ウェル領域１０、Ｎ
ＭＯＳトランジスタ部のＰ型ウェル領域１２の表面上は
ゲート酸化される。それぞれの領域の基板極性、不純物
濃度が異なるため、その影響でゲート酸化膜の膜厚に違
いが見られる可能性はあるが、バイポーラトランジスタ
部のＮ型エピタキシャル層４の表面は、エッチングによ
り除去される。そのため、ゲート酸化膜２１の表面部分
は、Ｎ型エピタキシャル層４の表面より必ず高い位置に
なる。
【０１７６】したがって、実施の形態１から１６により
製造されたＢｉＣＭＯＳ構造では、ゲート電極（３４，
１４）／ゲート酸化膜２１の界面の位置が、バイポーラ
トランジスタの外部ベース電極１３／シリコン基板１の
界面より高く形成される。
製造されたＢｉＣＭＯＳ構造では、ゲート電極（３４，
１４）／ゲート酸化膜２１の界面の位置が、バイポーラ
トランジスタの外部ベース電極１３／シリコン基板１の
界面より高く形成される。
【０１７７】また、ソース／ドレイン領域２５は、ＣＭ
ＯＳトランジスタの側壁酸化膜２７のエッチングの際、
若干削れる（〜２０ｎｍ程度）。さらに、実施の形態１
５および１６のように、シリサイド膜を形成した場合、
ＣＶＤ酸化膜３８をエッチングするため、ソース／ドレ
イン領域２５はさらに若干削れる（〜１０ｎｍ程度）。
ＯＳトランジスタの側壁酸化膜２７のエッチングの際、
若干削れる（〜２０ｎｍ程度）。さらに、実施の形態１
５および１６のように、シリサイド膜を形成した場合、
ＣＶＤ酸化膜３８をエッチングするため、ソース／ドレ
イン領域２５はさらに若干削れる（〜１０ｎｍ程度）。
【０１７８】しかし、この削れ量は、従来例において観
察された、外部ベース電極１３のエッチング量と、エミ
ッタ電極２０のエッチング量（〜２００ｎｍ程度）に比
べると非常に少ない量となる。
察された、外部ベース電極１３のエッチング量と、エミ
ッタ電極２０のエッチング量（〜２００ｎｍ程度）に比
べると非常に少ない量となる。
【０１７９】したがって、本構造では、バイポーラトラ
ンジスタとＣＭＯＳトランジスタ間の段差を低減でき
る。段差を低減できることにより、コンタクトホール６
の深さの差を小さくできる。そのため、コンタクトホー
ル６の深いところで、エッチング時間をマージンを持た
せて長い時間に設定しても、コンタクトホール部の浅い
領域、たとえばエミッタ電極２０上のコンタクトや外部
ベース電極などで、コンタクトの突き抜けを防止できる
という効果を奏する。
ンジスタとＣＭＯＳトランジスタ間の段差を低減でき
る。段差を低減できることにより、コンタクトホール６
の深さの差を小さくできる。そのため、コンタクトホー
ル６の深いところで、エッチング時間をマージンを持た
せて長い時間に設定しても、コンタクトホール部の浅い
領域、たとえばエミッタ電極２０上のコンタクトや外部
ベース電極などで、コンタクトの突き抜けを防止できる
という効果を奏する。
【０１８０】すなわち、エミッタ電極２０上のコンタク
トは、すり鉢状の形状をしており、コンタクトホールの
深さに差があると、コンタクトエッチングの際、コンタ
クト周辺部のエミッタ電極の表面で、エッチングが速く
進み、エミッタ電極の表面が露出してしまう、という問
題があった。本発明によればかかる問題が解決される。
トは、すり鉢状の形状をしており、コンタクトホールの
深さに差があると、コンタクトエッチングの際、コンタ
クト周辺部のエミッタ電極の表面で、エッチングが速く
進み、エミッタ電極の表面が露出してしまう、という問
題があった。本発明によればかかる問題が解決される。
【０１８１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１８２】
【発明の効果】以上説明したとおり、この発明によれ
ば、安定したバイポーラトランジスタ、ＣＭＯＳトラン
ジスタ特性が得られるという効果を奏する。
ば、安定したバイポーラトランジスタ、ＣＭＯＳトラン
ジスタ特性が得られるという効果を奏する。
【図１】 実施の形態１に係るＢｉＣＭＯＳの製造方法
の順序の第１の工程における半導体装置の断面図であ
る。
の順序の第１の工程における半導体装置の断面図であ
る。
【図２】 実施の形態１に係るＢｉＣＭＯＳの製造方法
の順序の第２の工程における半導体装置の断面図であ
る。
の順序の第２の工程における半導体装置の断面図であ
る。
【図３】 実施の形態１に係るＢｉＣＭＯＳの製造方法
の順序の第３の工程における半導体装置の断面図であ
る。
の順序の第３の工程における半導体装置の断面図であ
る。
【図４】 実施の形態１に係るＢｉＣＭＯＳの製造方法
の順序の第４の工程における半導体装置の断面図であ
る。
の順序の第４の工程における半導体装置の断面図であ
る。
【図５】 実施の形態１に係るＢｉＣＭＯＳの製造方法
の順序の第５の工程における半導体装置の断面図であ
る。
の順序の第５の工程における半導体装置の断面図であ
る。
【図６】 実施の形態１に係るＢｉＣＭＯＳの製造方法
の順序の第６の工程における半導体装置の断面図であ
る。
の順序の第６の工程における半導体装置の断面図であ
る。
【図７】 実施の形態１に係るＢｉＣＭＯＳの製造方法
の順序の第７の工程における半導体装置の断面図であ
る。
の順序の第７の工程における半導体装置の断面図であ
る。
【図８】 実施の形態１に係るＢｉＣＭＯＳの製造方法
の順序の第８の工程における半導体装置の断面図であ
る。
の順序の第８の工程における半導体装置の断面図であ
る。
【図９】 実施の形態２に係るＢｉＣＭＯＳの製造方法
の順序の第１の工程における半導体装置の断面図であ
る。
の順序の第１の工程における半導体装置の断面図であ
る。
【図１０】 実施の形態２に係るＢｉＣＭＯＳの製造方
法の順序の第２の工程における半導体装置の断面図であ
る。
法の順序の第２の工程における半導体装置の断面図であ
る。
【図１１】 実施の形態３に係るＢｉＣＭＯＳの製造方
法の順序の第１の工程における半導体装置の断面図であ
る。
法の順序の第１の工程における半導体装置の断面図であ
る。
【図１２】 実施の形態３に係るＢｉＣＭＯＳの製造方
法の順序の第２の工程における半導体装置の断面図であ
る。
法の順序の第２の工程における半導体装置の断面図であ
る。
【図１３】 実施の形態３に係るＢｉＣＭＯＳの製造方
法の順序の第３の工程における半導体装置の断面図であ
る。
法の順序の第３の工程における半導体装置の断面図であ
る。
【図１４】 実施の形態３に係るＢｉＣＭＯＳの製造方
法の順序の第４の工程における半導体装置の断面図であ
る。
法の順序の第４の工程における半導体装置の断面図であ
る。
【図１５】 実施の形態３に係るＢｉＣＭＯＳの製造方
法の順序の第５の工程における半導体装置の断面図であ
る。
法の順序の第５の工程における半導体装置の断面図であ
る。
【図１６】 実施の形態４に係るＢｉＣＭＯＳの製造方
法の順序の第１の工程における半導体装置の断面図であ
る。
法の順序の第１の工程における半導体装置の断面図であ
る。
【図１７】 実施の形態４に係るＢｉＣＭＯＳの製造方
法の順序の第２の工程における半導体装置の断面図であ
る。
法の順序の第２の工程における半導体装置の断面図であ
る。
【図１８】 実施の形態４に係るＢｉＣＭＯＳの製造方
法の順序の第３の工程における半導体装置の断面図であ
る。
法の順序の第３の工程における半導体装置の断面図であ
る。
【図１９】 実施の形態４に係るＢｉＣＭＯＳの製造方
法の順序の第４の工程における半導体装置の断面図であ
る。
法の順序の第４の工程における半導体装置の断面図であ
る。
【図２０】 実施の形態５に係るＢｉＣＭＯＳの製造方
法の順序の第１の工程における半導体装置の断面図であ
る。
法の順序の第１の工程における半導体装置の断面図であ
る。
【図２１】 実施の形態５に係るＢｉＣＭＯＳの製造方
法の順序の第２の工程における半導体装置の断面図であ
る。
法の順序の第２の工程における半導体装置の断面図であ
る。
【図２２】 実施の形態５に係るＢｉＣＭＯＳの製造方
法の順序の第３の工程における半導体装置の断面図であ
る。
法の順序の第３の工程における半導体装置の断面図であ
る。
【図２３】 実施の形態５に係るＢｉＣＭＯＳの製造方
法の順序の第４の工程における半導体装置の断面図であ
る。
法の順序の第４の工程における半導体装置の断面図であ
る。
【図２４】 実施の形態６に係るＢｉＣＭＯＳの製造方
法の順序の第１の工程における半導体装置の断面図であ
る。
法の順序の第１の工程における半導体装置の断面図であ
る。
【図２５】 実施の形態６に係るＢｉＣＭＯＳの製造方
法の順序の第２の工程における半導体装置の断面図であ
る。
法の順序の第２の工程における半導体装置の断面図であ
る。
【図２６】 実施の形態６に係るＢｉＣＭＯＳの製造方
法の順序の第３の工程における半導体装置の断面図であ
る。
法の順序の第３の工程における半導体装置の断面図であ
る。
【図２７】 実施の形態６に係るＢｉＣＭＯＳの製造方
法の順序の第４の工程における半導体装置の断面図であ
る。
法の順序の第４の工程における半導体装置の断面図であ
る。
【図２８】 実施の形態６に係るＢｉＣＭＯＳの製造方
法の順序の第５の工程における半導体装置の断面図であ
る。
法の順序の第５の工程における半導体装置の断面図であ
る。
【図２９】 実施の形態７に係るＢｉＣＭＯＳの製造方
法の順序の第１の工程における半導体装置の断面図であ
る。
法の順序の第１の工程における半導体装置の断面図であ
る。
【図３０】 実施の形態７に係るＢｉＣＭＯＳの製造方
法の順序の第２の工程における半導体装置の断面図であ
る。
法の順序の第２の工程における半導体装置の断面図であ
る。
【図３１】 実施の形態７に係るＢｉＣＭＯＳの製造方
法の順序の第３の工程における半導体装置の断面図であ
る。
法の順序の第３の工程における半導体装置の断面図であ
る。
【図３２】 実施の形態７に係るＢｉＣＭＯＳの製造方
法の順序の第４の工程における半導体装置の断面図であ
る。
法の順序の第４の工程における半導体装置の断面図であ
る。
【図３３】 実施の形態８に係るＢｉＣＭＯＳの製造方
法の順序の第１の工程における半導体装置の断面図であ
る。
法の順序の第１の工程における半導体装置の断面図であ
る。
【図３４】 実施の形態８に係るＢｉＣＭＯＳの製造方
法の順序の第２の工程における半導体装置の断面図であ
る。
法の順序の第２の工程における半導体装置の断面図であ
る。
【図３５】 実施の形態８に係るＢｉＣＭＯＳの製造方
法の順序の第３の工程における半導体装置の断面図であ
る。
法の順序の第３の工程における半導体装置の断面図であ
る。
【図３６】 実施の形態８に係るＢｉＣＭＯＳの製造方
法の順序の第４の工程における半導体装置の断面図であ
る。
法の順序の第４の工程における半導体装置の断面図であ
る。
【図３７】 実施の形態９に係るＢｉＣＭＯＳの製造方
法の順序の第１の工程における半導体装置の断面図であ
る。
法の順序の第１の工程における半導体装置の断面図であ
る。
【図３８】 実施の形態９に係るＢｉＣＭＯＳの製造方
法の順序の第２の工程における半導体装置の断面図であ
る。
法の順序の第２の工程における半導体装置の断面図であ
る。
【図３９】 実施の形態９に係るＢｉＣＭＯＳの製造方
法の順序の第３の工程における半導体装置の断面図であ
る。
法の順序の第３の工程における半導体装置の断面図であ
る。
【図４０】 実施の形態１０に係るＢｉＣＭＯＳの製造
方法の順序の第１の工程における半導体装置の断面図で
ある。
方法の順序の第１の工程における半導体装置の断面図で
ある。
【図４１】 実施の形態１０に係るＢｉＣＭＯＳの製造
方法の順序の第２の工程における半導体装置の断面図で
ある。
方法の順序の第２の工程における半導体装置の断面図で
ある。
【図４２】 実施の形態１０に係るＢｉＣＭＯＳの製造
方法の順序の第３の工程における半導体装置の断面図で
ある。
方法の順序の第３の工程における半導体装置の断面図で
ある。
【図４３】 実施の形態１０に係るＢｉＣＭＯＳの製造
方法の順序の第４の工程における半導体装置の断面図で
ある。
方法の順序の第４の工程における半導体装置の断面図で
ある。
【図４４】 実施の形態１１に係るＢｉＣＭＯＳの製造
方法の順序の第１の工程における半導体装置の断面図で
ある。
方法の順序の第１の工程における半導体装置の断面図で
ある。
【図４５】 実施の形態１１に係るＢｉＣＭＯＳの製造
方法の順序の第２の工程における半導体装置の断面図で
ある。
方法の順序の第２の工程における半導体装置の断面図で
ある。
【図４６】 実施の形態１１に係るＢｉＣＭＯＳの製造
方法の順序の第３の工程における半導体装置の断面図で
ある。
方法の順序の第３の工程における半導体装置の断面図で
ある。
【図４７】 実施の形態１１に係るＢｉＣＭＯＳの製造
方法の順序の第４の工程における半導体装置の断面図で
ある。
方法の順序の第４の工程における半導体装置の断面図で
ある。
【図４８】 実施の形態１２に係るＢｉＣＭＯＳの製造
方法の順序の第１の工程における半導体装置の断面図で
ある。
方法の順序の第１の工程における半導体装置の断面図で
ある。
【図４９】 実施の形態１２に係るＢｉＣＭＯＳの製造
方法の順序の第２の工程における半導体装置の断面図で
ある。
方法の順序の第２の工程における半導体装置の断面図で
ある。
【図５０】 実施の形態１２に係るＢｉＣＭＯＳの製造
方法の順序の第３の工程における半導体装置の断面図で
ある。
方法の順序の第３の工程における半導体装置の断面図で
ある。
【図５１】 実施の形態１２に係るＢｉＣＭＯＳの製造
方法の順序の第４の工程における半導体装置の断面図で
ある。
方法の順序の第４の工程における半導体装置の断面図で
ある。
【図５２】 実施の形態１３に係るＢｉＣＭＯＳの製造
方法の順序の第１の工程における半導体装置の断面図で
ある。
方法の順序の第１の工程における半導体装置の断面図で
ある。
【図５３】 実施の形態１３に係るＢｉＣＭＯＳの製造
方法の順序の第２の工程における半導体装置の断面図で
ある。
方法の順序の第２の工程における半導体装置の断面図で
ある。
【図５４】 実施の形態１３に係るＢｉＣＭＯＳの製造
方法の順序の第３の工程における半導体装置の断面図で
ある。
方法の順序の第３の工程における半導体装置の断面図で
ある。
【図５５】 実施の形態１３に係るＢｉＣＭＯＳの製造
方法の順序の第４の工程における半導体装置の断面図で
ある。
方法の順序の第４の工程における半導体装置の断面図で
ある。
【図５６】 実施の形態１３に係るＢｉＣＭＯＳの製造
方法の順序の第５の工程における半導体装置の断面図で
ある。
方法の順序の第５の工程における半導体装置の断面図で
ある。
【図５７】 実施の形態１４に係るＢｉＣＭＯＳの製造
方法の順序の第１の工程における半導体装置の断面図で
ある。
方法の順序の第１の工程における半導体装置の断面図で
ある。
【図５８】 実施の形態１４に係るＢｉＣＭＯＳの製造
方法の順序の第２の工程における半導体装置の断面図で
ある。
方法の順序の第２の工程における半導体装置の断面図で
ある。
【図５９】 実施の形態１４に係るＢｉＣＭＯＳの製造
方法の順序の第３の工程における半導体装置の断面図で
ある。
方法の順序の第３の工程における半導体装置の断面図で
ある。
【図６０】 実施の形態１４に係るＢｉＣＭＯＳの製造
方法の順序の第４の工程における半導体装置の断面図で
ある。
方法の順序の第４の工程における半導体装置の断面図で
ある。
【図６１】 実施の形態１５に係るＢｉＣＭＯＳの製造
方法の順序の第１の工程における半導体装置の断面図で
ある。
方法の順序の第１の工程における半導体装置の断面図で
ある。
【図６２】 実施の形態１５に係るＢｉＣＭＯＳの製造
方法の順序の第２の工程における半導体装置の断面図で
ある。
方法の順序の第２の工程における半導体装置の断面図で
ある。
【図６３】 実施の形態１５に係るＢｉＣＭＯＳの製造
方法の順序の第３の工程における半導体装置の断面図で
ある。
方法の順序の第３の工程における半導体装置の断面図で
ある。
【図６４】 実施の形態１５に係るＢｉＣＭＯＳの製造
方法の順序の第４の工程における半導体装置の断面図で
ある。
方法の順序の第４の工程における半導体装置の断面図で
ある。
【図６５】 実施の形態１６に係るＢｉＣＭＯＳの製造
方法の順序の第１の工程における半導体装置の断面図で
ある。
方法の順序の第１の工程における半導体装置の断面図で
ある。
【図６６】 実施の形態１６に係るＢｉＣＭＯＳの製造
方法の順序の第２の工程における半導体装置の断面図で
ある。
方法の順序の第２の工程における半導体装置の断面図で
ある。
【図６７】 実施の形態１６に係るＢｉＣＭＯＳの製造
方法の順序の第３の工程における半導体装置の断面図で
ある。
方法の順序の第３の工程における半導体装置の断面図で
ある。
【図６８】 実施の形態１６に係るＢｉＣＭＯＳの製造
方法の順序の第４の工程における半導体装置の断面図で
ある。
方法の順序の第４の工程における半導体装置の断面図で
ある。
【図６９】 実施の形態１〜１６に係る方法によって得
られたＣＭＯＳの断面図である。
られたＣＭＯＳの断面図である。
【図７０】 従来のＢｉＣＭＯＳの製造方法の順序の第
１の工程における半導体装置の断面図である。
１の工程における半導体装置の断面図である。
【図７１】 従来のＢｉＣＭＯＳの製造方法の順序の第
２の工程における半導体装置の断面図である。
２の工程における半導体装置の断面図である。
【図７２】 従来のＢｉＣＭＯＳの製造方法の順序の第
３の工程における半導体装置の断面図である。
３の工程における半導体装置の断面図である。
【図７３】 従来のＢｉＣＭＯＳの製造方法の順序の第
４の工程における半導体装置の断面図である。
４の工程における半導体装置の断面図である。
【図７４】 従来のＢｉＣＭＯＳの製造方法の順序の第
５の工程における半導体装置の断面図である。
５の工程における半導体装置の断面図である。
【図７５】 従来のＢｉＣＭＯＳの製造方法の順序の第
６の工程における半導体装置の断面図である。
６の工程における半導体装置の断面図である。
【図７６】 従来のＢｉＣＭＯＳの製造方法の順序の第
７の工程における半導体装置の断面図である。
７の工程における半導体装置の断面図である。
【図７７】 従来のＢｉＣＭＯＳの製造方法の順序の第
８の工程における半導体装置の断面図である。
８の工程における半導体装置の断面図である。
【図７８】 従来のＢｉＣＭＯＳの製造方法の順序の第
９の工程における半導体装置の断面図である。
９の工程における半導体装置の断面図である。
【図７９】 従来のＢｉＣＭＯＳの製造方法の順序の第
１０の工程における半導体装置の断面図である。
１０の工程における半導体装置の断面図である。
【図８０】 従来のＢｉＣＭＯＳの製造方法の順序の第
１１の工程における半導体装置の断面図である。
１１の工程における半導体装置の断面図である。
【図８１】 従来のＢｉＣＭＯＳの製造方法の順序の第
１２の工程における半導体装置の断面図である。
１２の工程における半導体装置の断面図である。
【図８２】 従来のＢｉＣＭＯＳの製造方法の順序の第
１３の工程における半導体装置の断面図である。
１３の工程における半導体装置の断面図である。
１ Ｐ型シリコン基板、２ Ｎ+型コレクタ領域、３
Ｎ+型埋込層、４ エピタキシャル層、５ Ｐ型分離領
域、６ コンタクトホール、７ フィールド酸化膜、１
２ Ｐ型ウェル領域、１３ 外部ベース電極、１６ Ｐ
-型真性ベース領域、１８ 外部ベース領域、１９ エ
ミッタ領域、２０ エミッタ電極。
Ｎ+型埋込層、４ エピタキシャル層、５ Ｐ型分離領
域、６ コンタクトホール、７ フィールド酸化膜、１
２ Ｐ型ウェル領域、１３ 外部ベース電極、１６ Ｐ
-型真性ベース領域、１８ 外部ベース領域、１９ エ
ミッタ領域、２０ エミッタ電極。
フロントページの続き (72)発明者 大津 良孝 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 Ｆターム(参考） 5F003 BB06 BB07 BB08 BC08 BE07 BE08 BJ15 BJ20 BP06 BP21 BP96 BS06 BS08 BS09 5F048 AA09 AA10 AB03 AC05 BA07 BA12 BB05 BB06 BC06 BE03 BG12 CA03 CA05 CA09 CA14 CA15 DA23 DB08 DB09 DB10 5F082 AA21 BC09 DA01 DA05 DA10 EA12
Claims (11)
- 【請求項１】 バイポーラトランジスタと電界効果トラ
ンジスタが半導体基板上に形成された半導体装置の製造
方法であって、 コレクタ領域が形成された半導体基板上に、ゲート酸化
膜のもとになる第１酸化膜とゲート電極の下部のもとに
なる第１導電体膜を順次形成する工程と、 前記第１導電体膜および前記第１酸化膜を選択的にエッ
チングし、前記バイポーラトランジスタを形成する領域
に位置する、前記半導体基板の表面を露出させる工程
と、 前記露出面に接触するように、かつ前記電界効果トラン
ジスタを形成する領域と前記コレクタ領域を覆うよう
に、前記半導体基板上に外部ベース電極およびゲート電
極の上部のもとになる第２導電体膜を形成する工程と、 前記第２導電体膜を覆うように、第２酸化膜を前記半導
体基板上に形成する工程と、 前記第２導電体膜および前記第２酸化膜を選択的にエッ
チングし、前記半導体基板の表面を露出させることによ
ってエミッタ領域を開口する工程と、 前記エミッタ領域に接触するように、エミッタ電極のも
とになる第３導電体膜を前記第２酸化膜の上に形成する
工程と、 前記第３導電体膜をパターニングし、エミッタ電極を前
記半導体基板上に形成する工程と、 前記第２酸化膜、前記第２導電体膜および前記第１導電
体膜をパターニングし、外部ベース電極とゲート電極を
同時に形成する工程と、を備えた半導体装置の製造方
法。 - 【請求項２】 前記第２酸化膜、前記第２導電体膜およ
び前記第１導電体膜をパターニングし、前記外部ベース
電極と前記ゲート電極を同時に形成する前記工程は、 前記外部ベース電極上および前記ゲート電極上に位置す
る前記第２酸化膜をまずエッチング除去し、続いて前記
第２導電体膜および前記第１導電体膜をパターニング
し、外部ベース電極とゲート電極を同時に形成する工程
を含む、請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第２導電体膜を形成した後、前記第
２酸化膜を形成するに先立ち、前記外部ベース電極とな
る部分の周辺部分における前記第２導電体膜を部分的に
エッチング除去する工程をさらに備える、請求項１また
は２に記載の半導体装置の製造方法。 - 【請求項４】 バイポーラトランジスタと電界効果トラ
ンジスタが半導体基板上に形成された半導体装置の製造
方法であって、 コレクタ領域が形成された半導体基板上に、ゲート酸化
膜のもとになる第１酸化膜とゲート電極の下部のもとに
なる第１導電体膜を順次形成する工程と、 前記第１導電体膜および前記第１酸化膜を選択的にエッ
チングし、前記バイポーラトランジスタを形成する領域
に位置する、前記半導体基板の表面を露出させる工程
と、 前記露出面に接触するように、かつ前記電界効果トラン
ジスタを形成する領域と前記コレクタ領域を覆うよう
に、前記半導体基板上に外部ベース電極およびゲート電
極の上部のもとになる第２導電体膜を形成する工程と、 前記第２導電体膜を覆うように、第２酸化膜を前記半導
体基板上に形成する工程と、 前記第２導電体膜および前記第２酸化膜を選択的にエッ
チングし、エミッタ領域を開口し、同時に外部ベース電
極となる部分の周辺部分における前記第２導電体膜を部
分的にエッチング除去し、それによって前記外部ベース
電極を形成する工程と、 前記エミッタ領域に接触するように、エミッタ電極のも
とになる第３導電体膜を前記第２酸化膜の上に形成する
工程と、 前記第３導電体膜をパターニングし、エミッタ電極を前
記半導体基板上に形成する工程と、 前記第２酸化膜、前記第２導電体膜および前記第１導電
体膜をパターニングし、ゲート電極を形成する工程を、
備えた半導体装置の製造方法。 - 【請求項５】 前記外部ベース電極と前記ゲート電極を
同時に形成した後、 前記半導体基板をアニールする工程をさらに備える、請
求項１または２に記載の半導体装置の製造方法。 - 【請求項６】 前記第２酸化膜、前記第２導電体膜およ
び前記第１導電体膜をパターニングする工程において、
抵抗素子をも同時に形成するように前記第２導電体膜を
パターニングする、請求項１から５のいずれか１項に記
載の半導体装置の製造方法。 - 【請求項７】 前記第３導電体膜をパターニングし、エ
ミッタ電極を前記半導体基板上に形成する工程におい
て、抵抗素子をも同時に形成するように該第３導電体膜
をパターニングする、請求項１から５のいずれか１項に
記載の半導体装置の製造方法。 - 【請求項８】 前記第２導電体膜および前記第２酸化膜
を選択的にエッチングし、エミッタ領域を開口し、同時
に外部ベース電極となる部分の周辺部分における前記第
２導電体膜を部分的にエッチング除去し、それによって
前記外部ベース電極を形成する前記工程において、 抵抗素子周辺における前記第２導電体膜を部分的にエッ
チング除去し、それによって抵抗素子を同時に形成す
る、請求項４に記載の半導体装置の製造方法。 - 【請求項９】 前記エミッタ電極の表面、前記外部ベー
ス電極の表面、前記ゲート電極の表面および前記電界効
果トランジスタのソース／ドレイン領域の表面にシリサ
イド膜を形成する工程をさらに備える、請求項２に記載
の半導体装置の製造方法。 - 【請求項１０】 バイポーラトランジスタと電界効果ト
ランジスタが半導体基板上に形成された半導体装置の製
造方法であって、 コレクタ領域が形成された半導体基板上に、ゲート酸化
膜のもとになる第１酸化膜とゲートの下部のもとになる
第１導電体膜を順次形成する工程と、 前記第１導電体膜および前記第１酸化膜を選択的にエッ
チングし、前記バイポーラトランジスタを形成する領域
に位置する、前記半導体基板の表面を露出させる工程
と、 前記露出面に接触するように、かつ前記電界効果トラン
ジスタを形成する領域と前記コレクタ領域を覆うよう
に、前記半導体基板上に外部ベース電極およびゲート電
極の下部のもとになる第２導電体膜を形成する工程と、 前記第２導電体膜を覆うように、第２酸化膜を前記半導
体基板上に形成する工程と、 前記第２導電体膜および前記第２酸化膜を選択的にエッ
チングし、エミッタ領域を開口する工程と、 前記エミッタ領域に接触するように、エミッタ電極のも
とになる第３導電体膜を前記第２酸化膜の上に形成する
工程と、 前記第３導電体膜をパターニングし、エミッタ電極を前
記半導体基板上に形成する工程と、 前記外部ベース電極上および前記ゲート電極上に位置す
る前記第２酸化膜をエッチング除去する工程と、 前記第２導電体膜および前記第１導電体膜をパターニン
グし、外部ベース電極とゲート電極と抵抗素子を同時に
形成する工程と、 前記抵抗素子の表面の一部に絶縁膜を形成する工程と、 前記コレクタ領域の表面、前記エミッタ電極の表面、前
記外部ベース電極の表面、前記ゲート電極の表面および
前記電界効果トランジスタのソース／ドレイン領域の表
面にシリサイド膜を形成する工程と、を備えた半導体装
置の製造方法。 - 【請求項１１】 バイポーラトランジスタと電界効果ト
ランジスタが半導体基板上に形成された半導体装置であ
って、 コレクタ領域が形成された半導体基板と、 前記半導体基板の上に形成されたエミッタ電極と外部ベ
ース電極とゲート電極とを備え、 前記ゲート電極と前記半導体基板の界面の位置は、前記
外部ベース電極と前記半導体基板の界面の位置よりも高
くされている、半導体装置。
Priority Applications (2)
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|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001178229A JP2002368146A (ja) | 2001-06-13 | 2001-06-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002368146A true JP2002368146A (ja) | 2002-12-20 |
Family
ID=19018964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001178229A Withdrawn JP2002368146A (ja) | 2001-06-13 | 2001-06-13 | 半導体装置およびその製造方法 |
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| JP (1) | JP2002368146A (ja) |
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| JP2914293B2 (ja) * | 1996-04-25 | 1999-06-28 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3919885B2 (ja) * | 1997-06-18 | 2007-05-30 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| JP3132460B2 (ja) | 1998-03-16 | 2001-02-05 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP4397061B2 (ja) * | 1998-09-03 | 2010-01-13 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
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- 2001-06-13 JP JP2001178229A patent/JP2002368146A/ja not_active Withdrawn
-
2002
- 2002-05-09 US US10/140,942 patent/US6638806B2/en not_active Expired - Fee Related
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