CN101322250A - 具有多沟道器件结构的多操作模式晶体管 - Google Patents
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Abstract
本发明提供一种多操作模式晶体管，其中利用具有不同的个别操作特征的多个沟道(15)。多个沟道(15)具有可独立调整的临界电压(threshold voltage)。该临界电压的独立调整包括提供以下的至少一个：在不同的沟道(15)中的不同的个别掺杂浓度、用于分隔开该沟道(15)的不同的栅极电介质(14a－14c)的不同的个别栅极电介质厚度、以及用于该不同的沟道(15)的不同的个别硅沟道厚度。
Description
技术领域
本发明是有关于半导体技术的领域，且更详而言之，是关于具有多操作模式的集成电路。
背景技术
在极大型集成电路(Ultra-Large Scale Integration circuit，ULSIcircuit)中，可有以各种临界电压(threshold voltage)及栅极氧化物厚度操作的晶体管。为了达成此种具有操作在各种临界电压及具有不同栅极氧化物厚度的晶体管的电路，调整制造工艺条件。通过工艺条件的调整可调整各种器件参数。这些参数包括环形注入(halo implant)及氧化配方(recipe)。
与达成具有在各种临界电压操作的多个晶体管的电路的方法有关的其中一个问题就是需要达成此种电路的制造复杂性。研发出的注入物与氧化配方必须以数个光刻掩模原版(lithography reticle)适度地控制。
发明内容
需要提供一种晶体管及用于制造该晶体管的方法，以降低在芯片上制造在各种临界电压操作的整合的晶体管的复杂性。
上揭及其他需要是通过本发明的实施例而完成，该实施例提供一种形成半导体器件的方法，包括以下步骤：形成多个沟道及在该多个沟道上形成栅极电极。用于每个沟道的临界电压则被独立地调整。
通过提供多沟道器件及对每个沟道的临界电压的独立调整，可提供具有多个操作模式的单一晶体管。此种方式具有减少制造复杂性及减少光刻掩模原版(reticle)的数目的有利的功效。同时，通过提供具有较高驱动电流的晶体管可改善操作速度。
前述的需求亦通过本发明的其他实施例而完成，该实施例提供形成多操作模式晶体管的方法，包括以下步骤：形成多个沟道、该沟道的其中至少一个较其它沟道的其中至少一个具有不同的操作参数。栅极电极形成在该多个沟道上。
提供与其它沟道相较具有不同操作参数的多个沟道的多操作模式晶体管使电路制造的简化，同时也增加驱动电流。
前述的需求是通过本发明的更进一步的实施例而完成，该实施例提供一种多操作模式晶体管，包括具有不同的个别操作特征的多个沟道，以及在该多个沟道上的栅极电极。
本发明的上述及其它特征、态样及优点从以下结合附图的本发明的详细描述将变得更明白。
附图说明
图1描述根据本发明的实施例在已执行用以产生堆叠的层蚀刻后所形成的堆叠；
图2描述根据本发明的实施例，图1在源极与漏极延伸注入中的热氧化工艺后的结构；
图3描述根据本发明的实施例，图2在低浓度掺杂硅沉积(lightlydoped silicon deposition)与高浓度掺杂硅沉积(heavily doped silicondeposition)后的结构；
图4描述根据本发明的实施例，图3在已执行硅间隔物蚀刻后的结构；
图5描述图4在栅极电极与硅间隔物上形成氧化物或氮化物间隔物后的结构；
图6显示根据本发明的实施例，图5在源极与漏极注入以及在栅极电极中形成硅化物区域后的结构；
图7显示在工艺流程中在图2后的本发明的替代实施例，且其中根据本发明的实施例形成加高的源极与漏极结构；
图8描述根据本发明的实施例，图7在栅极电极中形成氧化物或氮化物间隔物及硅化物区域后的结构；
图9更详细显示在例示的实施例中的图1的栅极堆叠；
图10显示根据本发明的实施例所建构的多操作模式晶体管的模拟；以及
图11描述在模拟中图10的多操作模式晶体管的优点。
具体实施方式
本发明提出及解决有关于在集成电路中减少的复杂性及制造工艺提供具有不同操作模式的晶体管。这部份地通过形成具有多个沟道及在该多个沟道上的栅极电极的半导体器件而达成。对每个沟道的临界电压独立地调整。在本发明的某些实施例中，不同沟道的临界电压的独立调整包括以下的至少一个：在该多个沟道中提供不同的个别掺杂浓度、对该栅极电介质提供不同的个别栅极电介质厚度、或对该多个沟道提供不同的个别硅沟道厚度。
图1至6说明根据本发明的实施例的制作多操作模式晶体管的方法。该说明将以例示的方式讨论某些材料与工艺步骤，且应该了解这些材料及工艺步骤仅供例示之用，因为可采用其它材料或工艺步骤而不脱离本发明的目前范畴。
图1描述通过先前已形成的诸层的干蚀刻而已在基材12上产生的堆叠10。图1的堆叠10包括第一氧化物层14a、第一低浓度掺杂(lightlydoped)多晶硅(以下简称硅)层15a、第二氧化物层14b、第二低浓度掺杂硅层15b、以及第三氧化物层14c。该第三氧化物层14c在图1中形成栅极氧化物层。该堆叠10包括高浓度掺杂多晶硅栅极电极(heavilydoped polysilicon gate electride)16以及硬遮罩18，例如硅氮化物，或其它硬遮罩材料。
在图1中，该栅极电介层14a、14b及14c描述为氧化物层，且描述为具有实质上相同的厚度。同样地，该第一和第二硅层15a、15b亦描述为具有实质上相同的厚度。然而，本发明透过晶体管的每个沟道而提供临界电压的独立调整，从而提供用于该晶体管的不同的操作模式。因此图1至6中的栅极堆叠的描述仅供例示的目的。现参考图9，提供图1的堆叠的例示实施例的更详细的描述。在本发明的优选实施例中，每个层15a、15b中的硅在下一层形成前被掺杂。该硅层15a、15b被掺杂有如p导电性类型的第一导电性类型，而栅极电极16被掺杂有如n导电性类型的第二导电性类型。另一替代实施方式，该栅极电极16以p型掺杂物予以参杂，而沟道区15a、15b中的硅以n型掺杂物予以掺杂。此外，该硅区域15及16可包含其它半导体材料，例如硅锗(silicon germanium，SiGe)。
如从图9的例示描述明显看出，堆叠10中的诸层具有不同的个别厚度。例如，该第一栅极氧化物层14a(或“栅极电介质”)具有厚度Tgd1，且该第二氧化物层14b具有较大的厚度Tgd2。该第三栅极氧化物层14c具有厚度Tgd3，其具有介于Tgd1与Tgd2之间的值。因此，该栅极氧化物层14a至14c的形成可通过改变厚度而被改变。在本发明的多操作模式晶体管中，提供不同的栅极氧化物厚度(或栅极电介质厚度，若该栅极电介质是从氧化物以外的物质制成)提供了对每个沟道的临界电压的独立调整。描述在图9中的不同厚度仅供例示之用，因为可采用其他厚度而不脱离本发明的范畴。该栅极氧化物厚度的变化仅是在多个沟道中可被改变的一个参数，以便独立地调整用于每个沟道的临界电压。例如，取代改变该栅极氧化物层的厚度，该不同的栅极氧化物层14a至14c可由具有不同的电介常数的不同的栅极电介材料制成。
另一允许对每个沟道的临界电压的独立调整的参数为该硅沟道15a、15b的厚度。例如，硅沟道15a可具有第一厚度Tch1，其较该第二硅沟道15b的厚度Tch2为厚。再次说明，此仅供例示之用，因为该沟道厚度可被独立地调整至所希望的量，以达成被独立调整过的临界电压。
可用来独立地调整用于每个沟道的临界电压的第三参数为提供在分开的沟道15a及15b中的掺杂物浓度。换言之，沟道15a中的掺杂物浓度可以大于沟道15b中的掺杂物浓度，或反之亦然。
从以上说明，明显的，可通过提供以下的至少一个来独立地调整用于每个沟道的临界电压：在该第一和第二沟道15a、15b中的不同的个别掺杂物浓度、用于该第一、第二与第三栅极电介质14a至14c的不同的个别栅极电介质厚度、以及用于该第一和第二硅沟道15a、15b的不同的个别厚度。
在其余描述本发明的处理的图式(图2至8)中，该堆叠如图1所示的堆叠，以不致模糊本发明。换言之，所显示的诸层具有相同的厚度。然而，应该参考描述厚度变化的图9的堆叠的说明，以及改变掺杂物浓度的讨论。
接着如前述的堆叠10形成之后，执行热氧化工艺，其结果如图2所示。例如，如众所熟知的，该堆叠可以在适合氧化作用的环境中暴露到大约900℃至1000℃之间的温度约低于10分钟。热氧化工艺的严格控制是需要的，特别是在例如次45纳米(nm)的ULSI器件的应用中，以避免栅极电极16被过度氧化。这可能立即发生，因为例如在栅极电极16中的高浓度掺杂硅使氧化物成长远快于如在沟道区域15中的低浓度掺杂硅。图2也显示通过源极与漏极延伸注入物21而形成源极与漏极延伸部。这可以习知方式进行。
图3显示图2在低浓度掺杂硅层22与高浓度掺杂硅层24的连续沉积后的结构。该层22与24以与在栅极电极16中相同的导电性类型掺杂物予以掺杂。因此，所说明的例示实施例中的掺杂物为n-型掺杂物。该硅层22与24的沉积可以例如化学气相沉积法(chemical vapordeposition，CVD)执行。优选是沉积掺杂过的硅层而非尝试在已沉积硅层后才以离子注入掺杂该硅层，因为控制注入工艺以形成低浓度掺杂区及较高浓度掺杂区是难以此配置方式控制。然而，也可能执行注入以达成所希望的掺杂，并且本发明的某些实施例执行此种注入。
然后执行硅蚀刻以形成包含低浓度掺杂区22及高浓度掺杂区24的硅间隔物26。该硅间隔物26接触第一和第二沟道区15a、15b，但通过热氧化物20而与栅极电极16电性隔绝。
图5显示图4在沉积绝缘间隔物材料与在该硅间隔物26上形成间隔物28的干蚀刻程序后的结构。该绝缘材料可以是例如氧化物或氮化物或其它适合材料。
图6描述图5在该硬遮罩18已通过例如蚀刻而被移除后的结构。将该栅极电极16的部份通过习知硅化物技术硅化以形成硅化物区30，该技术包括沉积难熔金属层(refractory metal layer)以及退火以硅化该栅极电极16的部份。
源极与漏极注入工艺以习知方式执行以在基材12中产生源极与漏极区32。该间隔物26、28在该源极与漏极注入工艺中被当作遮罩(mask)。
图6中的箭头代表例示的电子流(electron flow)穿过在本发明的器件中产生的多个沟道。因此，尽管没有增加该半导体器件的宽度，该多个沟道(三个此种沟道在图6的实施例中)提供增加的电子流及驱动电流。此外，减少了栅极漏电流与栅极电容。如上所述，该临界电压的独立调整可通过提供以下的至少一个来达成：在硅沟道中的不同的个别掺杂物浓度；用于该第一、第二与第三栅极电介质的不同的个别栅极电介质厚度；以及用于该第一及第二硅沟道的不同的个别硅沟道厚度。然而，可使用其它独立调整的方法而不脱离本发明的范畴。
在本发明的某些实施例中，该栅极电极16可以金属形成或完全被硅化。该金属栅极可以是替代金属栅极、或可以是最初形成的。再者，该隔离层14a至14c中的一层或更多层可由高k栅极电介材料(high kgate dielectric material)组成，而不是由较低k氧化物或其它材料组成。
图7与图8显示根据本发明的另一实施例所建构的结构。在图2的热氧化作用及源极与漏极延伸注入步骤后，图7提供了加高(raised)源极与漏极形成工艺。此为通过例如以已知方式在基材12上成长硅且然后蚀刻该硅以形成该加高的源极与漏极40而执行。
在图8中，绝缘层42已形成在该加高的源极与漏极40之上，间隔物42从例如氧化物或氮化物形成，硅化物区48以如稍早描述的方式形成在该栅极电极16上。
图10显示根据本发明的实施例所建构的多操作模式晶体管的模拟(simulation)。举例来说，根据用于双沟道NMOSFET的模拟，若顶部的硅沟道掺杂高于大约3×1017cm2，该顶部沟道将会被打开(turnedon)，而底部沟道将会被关闭(turned off)，反之亦然。在图11中，该多操作模式晶体管的优点描述在模拟中，其中显示驱动电流与栅极漏电(leakage)通过开启/关闭某些数目的沟道来作选择。与单沟道器件相比，使用两个沟道显示了驱动电流的改善。
本发明提供一种多操作模式晶体管，其中该不同的操作模式可通过对该晶体管的每个沟道的临界电压的独立调整而容易达成。此减少了制造复杂性以及光刻掩模原版的数目，其中需要该光刻掩模原版来达成器件参数的变化及调整例如环形注入与氧化配方的工艺条件在具有在各种临界电压与栅极氧化物厚度操作的晶体管的ULSI电路中。
虽然已详细说明及例示本发明，然会清楚了解本发明仅经由例示与范例说明而已，而不以此为限，本发明的范畴仅由附加的权利要求书所限定。
Claims (10)
1、一种形成半导体器件的方法，包括以下步骤：
形成多个沟道(15)；
在该多个沟道(15)上形成栅极电极(16)；以及
对每个沟道(15)独立地调整临界电压。
2、如权利要求1所述的方法，其中，该形成多个沟道(1 5)的步骤包含：形成第一栅极电介质(14a)、在该第一栅极电介质(14a)上的第一硅沟道(15)、在该第一硅沟道(15)上的第二栅极电介质(14b)、在该第二栅极电介质(14b)上的第二硅沟道(15)，以及在该第二沟道(15)上的第三栅极电介质(14c)。
3、如权利要求2所述的方法，其中，该独立地调整临界电压的步骤包含：在该第一和第二沟道(15)中提供不同的个别掺杂物浓度。
4、如权利要求2所述的方法，其中，该独立地调整临界电压的步骤包含：对该第一、第二和第三栅极电介质(14a、14b、14c)提供不同的个别栅极电介质厚度。
5、如权利要求2所述的方法，其中，该独立地调整临界电压的步骤包含：对该第一和第二沟道(15)提供不同的个别硅沟道厚度。
6、如权利要求2所述的方法，其中，该独立地调整临界电压的步骤包含：提供以下的至少一个：在该第一和第二沟道中(15)的不同的个别掺杂物浓度；用于该第一、第二和第三栅极电介质(14a、14b、14c)的不同的个别栅极电介质厚度；以及用于该第一和第二硅沟道(15)的不同的个别硅沟道厚度。
7、如权利要求6所述的方法，其中，该对每个沟道(15)独立地调整临界电压的步骤包含：充份地、不同地调整该临界电压以使施加特定的栅极电压将打开该第一和第二沟道(15)的其中一个，而该第一和第二沟道(15)中的另一个维持关闭。
8、如权利要求7所述的方法，进一步包括：通过控制被打开及关闭的该第一和第二沟道(15)的数目来控制驱动电流至特定值。
9、一种多操作模式晶体管，包括：
具有不同的临界电压的多个沟道(15)；以及
在该多个沟道(15)上的栅极电极(16)。
10、如权利要求15所述的方法，其中，该多个沟道(15)包括至少二个由第一栅极介电层(14a)分隔开的硅沟道(15)，该硅沟道(15)通过第二栅极介电层(14b)而与该栅极电极(16)分隔开，其中该多个沟道(15)具有以下的至少一个：在该两个硅沟道(15)中的不同的掺杂物浓度；该两个硅沟道(15)的不同的厚度；以及该第一和第二栅极介电层(14a、14b)的不同的厚度。
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