KR20060028479A - 반도체 장치 및 제조 방법, 양자 우물 구조체 제조 방법 - Google Patents

반도체 장치 및 제조 방법, 양자 우물 구조체 제조 방법 Download PDF

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Abstract

기판(2) 상에 양자 우물 구조체(4)를 구비한 다층 구조체(3)를 형성하는 방법 및 반도체 장치(1)가 개시되어 있다. 양자 우물 구조체(4)는 절연 층(6,6')에 의해 샌드위치되는 반도체 층(5)을 포함하는데, 절연 층(6,6')의 물질은 바람직하게 높은 유전 상수를 갖는다. FET에서, 양자 우물(4,9)은 채널로서 기능을 하여, 보다 높은 구동 전류 및 보다 낮은 오프 전류를 허용한다. 짧은 채널 효과는 감소된다. 다채널 FET는 서브-35 mn 게이트 길이에 대해서도 동작하는데 적절하다. 이 방법에서, 양자 우물은 바람직하게는 MBE를 통해 높은 유전 상수 물질과 반도체 물질의 서로 상단에 번갈아 가며 에피택셜 성장함으로써 형성된다.

Description

반도체 장치 및 제조 방법, 양자 우물 구조체 제조 방법{SEMICONDUCTOR DEVICE, METHOD OF MANUFACTURING A QUANTUM WELL STRUCTURE AND A SEMICONDUCTOR DEVICE COMPRISING SUCH A QUANTUM WELL STRUCTURE}
본 발명은 다층 구조체를 갖는 기판을 포함하는 반도체 장치에 관한 것으로, 이 다층 구조체는 또 다른 층에 의해 샌드위치되는 반도체 층을 포함하는 양자 우물 구조체를 포함한다.
본 발명은 또한 기판 상에 양자 우물 구조체를 제조하는 방법에 관한 것으로, 이 방법은 전기적 절연 물질로 이루어진 층을 형성하는 단계와, 반도체 재료로 이루어진 층을 형성하는 단계를 포함한다.
본 발명은 또한 이러한 양자 우물을 포함하는 반도체 장치를 제조하는 방법에 관한 것이다.
" Multiple SiGe Quantum Well - Novel Channel Architecture for 0.12 CMOS", J. Alieu , T. Skotnicki , J.-L. Regolini and G. Bremond , Proceedings of the 29 th European Solid - State Device Research Conference , Leuven , Belgium , 13-15 September 1999, p. 292-295에는 전계 효과 트랜지스터가 개시되어 있다. 이 전계 효과 트랜지스터는 실리콘 기판 상에 양자 우물 구조체를 갖는 MOSFET이다. 양자 우물 구조체는 실리콘 층으로 둘러싸는 SiGe 반도체 층을 포함한다. SiGe 층의 두께는 4 nm이고 SiGe 층을 둘러싸는 실리콘 두께는 4nm이다.
Si 상에서 에피택셜 성장한 SiGe 변형 층은 게르마늄 분율에 비례하는 가전자대 오프셋을 제공하여, 정공 속박(hole confinement)을 야기한다.
이러한 가전자대 오프셋 및 보다 낮은 정공 유효 양으로 인해, 정공의 이동성은 두 배 증가한다. 특정 실시예에서, 세 개의 양자 우물 구조체를 포함하는 다수의 양자 우물이 개시되어 있다.
다수의 SiGe 양자 우물을 갖는 공지된 전계 효과 트랜지스터의 단점은 PMOS 장치에서는 개선이 제한된다는 것이다. 다수의 SiGe 양자 우물의 제조는 어려운데, 그 이유는 변형 SiGe 층의 완화 및 SiGe 양자 우물에서 기판으로의 Ge 확산 때문이다.
본 발명의 목적은 p형 및 n형 장치 모두에 대해 전하 전달이 개선되는, 서두에서 언급한 유형의 반도체를 제공하는 것이다.
이러한 목적은 본 발명에 따라 또 다른 층의 물질이 전기적 절연 물질인 반도체 장치를 통해 달성된다.
절연체인 고체는 일반적으로 큰 밴드갭(일반적으로 몇 eV보다는 큼)을 가지고, 그에 따라 용융점 아래에서는 도전성이 관찰되지 않는다. 절연 층에 의해 둘러싸여지는 반도체 층은 이 반도체 층이 이 반도체 층의 평면에서 이동가능한 전하 캐리어의 드 브로이 파장보다 작은 두께를 갖는 경우엔 양자 우물이다. 절연체 물질과 반도체 물질 간의 일함수의 차이는 양자 우물의 전위차(V)를 결정한다.
전위차는 전도대 또는 가전자대에서 발생한다. 전위차는 양일 수 있고 또는 음일 수 있다.
전하 캐리어가 소정의 전위(V)에 의해 감금되고 우물은 폭은 그의 드 브로이 파장에 필적하는 경우, 입자의 모멘텀 ħk은 양자화된다. 자유 이동에 대응하는 연속적인 에너지 스펙트럼 E(k)=ħ2k2/2m(m은 입자 크기)은 에너지 서브밴드 En(k)로 분할되며, n은 정수이다. 속박력 V(r)이 무한하지 않은 한, 입자는 고전적으로 금지된 밴드갭에 존재할 유한 확률을 갖는다. 전하 캐리어 전달은 양자 우물의 에너지 서브밴드에서 일어난다. 비교적 큰 전위 차(V)는 양자 우물 내의 몇몇 서브밴드를 허용한다. 이들 에너지 서브밴드는 전하 캐리어의 채널로서 기능을 하기 때문에, 전하 캐리어의 전달은 상당히 개선된다. 전하 캐리어는 전자 또는 정공일 수 있다. 반도체 장치는 예를 들어 전계 효과 트랜지스터, 쌍극 트랜지스터, 광다이오드 또는 레이저일 수 있다.
적어도 하나의 양자 우물 상에 또 다른 양자 우물이 적층되어 규칙격자를 형성하는 것이 바람직하다. 양자 우물 간의 거리는 매우 짧아서 양자 우물 내의 전하 캐리어의 파동 함수 간에는 오버랩이 존재한다. 오버래핑 파동 함수는 에너지 미니밴드를 형성한다. 양자 우물 내에서의 전하 결합은 미니밴드를 통해 강화된 캐리어 전달을 야기한다.
바람직하게, 절연체는 하이-k 유전체이다. 하이-k 유전체라는 용어는 SiO2의 유전 상수보다 큰 유전 상수를 갖는 유전체를 지칭한다. SiO2의 유전 상수의 이론적인 값은 3.9이다. 하이-k 유전 상수는 양자 우물 내의 전하 캐리어 간의 용량성 결합을 개선하고 양자 우물 내의 전하 캐리어의 파동 함수의 오버랩을 강화한다.
바람직한 실시예에서, 반도체 장치는 게이트를 구비한 전계 효과 트랜지스터이며, 이 게이트는 적어도 하나의 양자 우물 구조체에 대해 실질적으로 평행하게 배치된다. 장치가 동작 중이고 전압이 게이트에 인가되는 경우, 게이트는 적어도 하나의 양자 우물 구조체 내의 전하 캐리어 전달을 제어한다. 전하 캐리어는 소스 또는 드레인 영역으로부터 공급될 수 있다. 소스 및 드레인 영역은 적어도 하나의 양자 우물에 링크된다. 전하 캐리어는 소정의 파장(λ)을 갖는 방사로부터 생성될 수 있다. 전자-정공 쌍은 반도체 장치 내에서 생성되고 전계에 의해 분리될 수 있다.
게이트 아래의 다수의 양자 우물에 의해 형성된 규칙격자가 있는 경우가 매우 바람직하다. 동작시, 소스에서 드레인으로 또는 그 반대로 전류가 흐르도록 하기 위해 전압이 게이트에 인가된다. 규칙격자(얇은 반도체 유전체 층으로 형성됨)를 갖게 되는 결과는 (수직 파동함수의 0이 아닌 오버랩에 의해 야기되는, 모든 반도체 층에 대해 공통인) 단일 전도대의 게이트 전위 형성의 존재를 야기하고, 게이트가 0 바이어스인 경우, 상단 층만이 전하 캐리어를 점유한다. 이러한 규칙격자 때문에, FET에서는, 온 상태 캐리어 농도는 증가되고, 오프 상태 누설 전류는 감소된다. 전류는 양자 우물의 수에 대략 비례한다.
또한, 소스 및 드레인 접합부의 고갈 층의 확장은 양자 우물 내로 상당히 침투하지는 않는다. 따라서, 짧은 채널 효과는 감소된다. 이것은 짧은 채널 효과가 트랜지스터 성능을 지배하는 서브 100 nm 게이트길이를 갖는 CMOS 트랜지스터에 대해 매우 중요한 이점이다.
게이트로부터 양자 우물로의 양호한 용량성 결합을 얻기 위해, 하나의 양자 우물과 또 다른 양자 우물 간의 거리는 하나의 양자 우물이 또 다른 양자 우물에 대해 게이트로서 기능을 하는 거리이다.
따라서, 바람직하게는, 하이-k 물질을 포함하는 절연 층은 1 nm 미만의 등가의 실리콘 산화물 두께를 갖는다.
바람직한 실시예에서, 반도체 층은 실리콘을 포함한다. 실리콘은 하이-k 물질의 격자 상수가 실리콘의 격자 상수의 정수배이거나 또는 그 반대인 경우에 몇몇 하이-k 물질 상에서 에피택셜 성장할 수 있다.
실리콘 층의 두께가 전형적으로 10 nm 미만인 경우 실리콘 내에서 전하 캐리어의 속박이 발생한다. 단지 게이트 아래의 역 채널에서의 전하 캐리어 밀도는 실리콘 두께가 5 nm 미만인 경우 심하게 감소한다. 역 채널에서의 전하 캐리어 밀도는 반도체 층의 도핑 농도에 매우 의존하게 된다. 도핑 농도가 클수록, 역 채널 내의 전하 캐리어 밀도는 더 작아진다.
따라서 바람직하게는, 실리콘 반도체 층의 두께는 약 5 nm이다. 본질적으로, FET의 온 상태 전류가 가능한 크게 이루어지는 경우, 실리콘으로 이루어진 소수의 단일층은 양자 우물로서 동작하기에 충분하다. 하이-k 물질의 절연 층은 바람직하게 소수의 단일층이서, 게이트의 전압은 최대의 양자 우물 수에서 가능한 많이 전하 캐리어에 결합될 수 있다.
SiGe 또는 SiGeC와 같은 다른 실리콘 화합물이 층 내에 스트레인이 있을 지라도 하이-k 물질 상에 에피택셜 성장할 수 있다. 스트레인 층이 비교적 얇은 한, 이완은 일어나지 않는다. 하이-k 물질은 분자 빔 에피택시(MBE), 화학 기상 증착(CVD), 원자 층 화학 기상 증착(ALCVD) 또는 분자 유기 화학 기상 증착(MOCVD)을 통해 에피택셜 성장할 수 있다.
본 발명의 또 다른 목적은 전위의 깊이가 조정될 수 있는, 서두에서 언급한 유형의 양자 우물 구조체를 제조하는 방법을 제공하는 것이다.
이 방법의 목적은 절연 물질 층과 반도체 물질 층이 서로의 상단에서 에피택셜 성장하는 본 발명에 따른 양자 우물 구조체를 통해 달성된다.
절연 층은 결정체이고 반도체 물질의 격자 상수의 정수배를 갖거나 또는 그 반대일 수 있다. 격자 상수의 소정의 편차는 압축 또는 인장력일 수 있는 응력을 야기한다. 층이 얇은 한, 소정의 격자 불일치는 여전히 에피택셜 성장을 야기한다. 결정체 기판 상에는, 보통 반도체 물질의 버퍼 층이 제공된다.
버퍼 층에 의해 실제 양자 우물 구조체는 표면 오염에 덜 민감해진다. 절연 물질이 결정체인 한, 이 절연 물질은 예를 들어 반도체 산화물, 규산물, 또는 금속 산화물일 수 있다. 양자 우물 의 깊이는 양일 수 있고 또는 음일 수 있다. 서로의 상단에서 에피택셜 성장할 수 있는 절연 물질 및 반도체 물질의 큰 다양성은 양자 우물의 설계시 큰 자유를 제공한다. 밴드 도면으로부터, 물질의 전도대 및 가전도대는 상이한 결정 방향에서 계산될 수 있다. 다수의 반도체 물질의 격자 상수는 SiGe 및 SiC와 같은 화합물이 형성되는 경우 소정의 양이 변경될 수 있다.
반도체 물질은 Si, Ge, GaAs, Inp 또는 임의의 결정체 물질일 수 있다. 바람직하게, 기판은 높은 저항성을 가지며 GHz 범위의 주파수에서는 낮은 손실을 갖는다.
절연 물질 층 및 반도체 층의 에피택셜 성장이 몇 번 반복되는 경우 다수의 양자 우물이 형성될 수 있다.
절연 층의 물질은 3.9보다 큰 유전 상수를 갖는 하이-k 유전체일 수 있다. 하이-k 물질의 유전 상수가 클수록, 하이-k 물질 층의 두께가 신뢰성 있는 방식을 보다 쉽게 제어될 수 있다. Si와 격자 상수에 근접한 격자 상수를 갖는 규산염과 같은 하이-k 물질은 상단에 Si를 성장시키기에 적절한 물질이다. 절연 물질 층의 등가 산화물 두께는 전형적으로 1 nm미만이다.
바람직하게, 절연 층은 분자 빔 에피택시로 형성된다. 가스의 후미(inlet)는 순수하고 극히 높은 진공은 오염없이 매우 얇은 에피택셜 층을 성장시키는데 매우 적절하다.
계면 산화물의 성장을 피하기 위해, 절연 층이 인-시추 어닐링된다. 양자 우물 구조체의 에피택셜 성장 이후, 층은 극히 높은 진공 시스템에서 어닐링된다. 온도 범위는 200 내지 700℃이다. 어닐링 단계에서, 특히 절연체와 반도체 간의 인터페이스는 개선된다. 전위(dislocations)는 표면으로 이동할 수 있고 사라질 수 있다. 인-시추 어닐링은 실리콘 산화물 또는 금속 규화물과 같은 중간 비결정질 층의 형성을 저지한다.
이트륨을 포함하는 하이-k 물질은 실리콘 상의 에픽택셜 성장에 매우 적절하다. Si(001) 기판 상에, 결정체(Y2O3)가 에피택셜 성장할 수 있다. 이상적인 경우에서는, YO 층은 하나의 영역 구조체로 구성되지만, YO의 상부구조체도 또한 매우 적절하다.
매우 예리한 실리콘 산화물 인터페이스가 얻어지며, 2-3 옹스트롬의 매우 얇은 인터페이스 영역을 갖는다.
Si 기법을 이용하는 반도체 산업의 큰 경험 및 기존의 CMOS, BiCMOS 및 다른 내장형 CMOS 프로세스와 호환성의 관점에서, 반도체 층은 바람직하게 실리콘 또는 실리콘 게르마늄 화합물을 포함한다.
본 발명의 또 다른 목적은 서두에서 언급한 유형의 반도체 장치 구조체를 제조하는 방법을 제공하는 것으로서, 상기 장치에서는, 소스 및 드레인 영역의 깊이가 다른 서브-100 nm 게이트 길이의 CMOS 트랜지스터와 비교해 초박형일 필요는 없다.
이러한 목적은 상기 방법이 양자 우물 구조체 상에 게이트 유전체를 형성하는 단계와, 게이트를 형성하는 단계와, 게이트에 자기 정렬된 양자 우물 구조체 내로 양자 우물 구조체의 적어도 총 두께의 깊이까지 원자를 유입시킴으로써 소스 영역 및 드레인 영역을 형성하는 단계를 더 포함함으로써 달성된다.
소스 및 드레인 영역은 게이트를 통한 주입을 통해서 또는 게이트 옆에서 에피택셜 성장한 상승된 소스 및 드레인 영역으로부터의 확산에 의해 게이트에 자기 정렬되며 형성될 수 있다. 게이트 및 에피택셜 성장한 영역은 스페이서에 의해 서로 전기적으로 격리된다. 스페이서는 L-형상을 가질 수 있고 소스 및 드레인 영역의 신장의 주입을 위한 오프셋 스페이서로서 동작할 수 있다. 이들 소스 및 드레인 신장은 보통 게이트 아래의 작은 범위까지 위치하여 MOS 트랜지스터의 온 상태에서 채널에 걸쳐 양호한 게이트 제어를 달성한다. 소스 및 드레인 접합부의 고갈 층은 양자 우물 내로 심하게 침투하지 않기 때문에, 짧은 채널 효과는 감소된다. 이것은 짧은 채널 효과가 트랜지스터 성능을 지배하는 서브 100 nm 게이트길이를 갖는 CMOS 트랜지스터에 대해 매우 중요한 이점이다.
소스 및 드레인 접합부는 기생 캐패시턴스를 갖기 때문에, 소스 및 드레인 접합부를 가능한 많이 감소시키는 것이 더 중요할 수 있다. 양자 우물 내로의 캐리어 전하의 양호한 주입을 위해, 접합부의 깊이는 적어도 양자 우물(규칙격자)의 총 두께이어야 한다.
본 발명의 이들 및 다른 특징은 본 발명의 원리를 예로서 도시한 첨부한 도면과 연계하여 후속하는 상세한 설명으로부터 분명해질 것이다. 이러한 설명은 단지 예로서 주어지며, 본 발명의 범주를 제한하지는 않는다. 이하에서 인용한 참조 도면은 첨부한 도면을 나타낸다.
도 1은 본 발명에 따른 두 개의 양자 우물 구조체를 갖는 반도체 장치에 대한 개략도,
도 2는 본 발명에 따른 두 개의 양자 우물 구조체를 포함하는 규칙격자의 개략적인 단면도,
도 3은 본 발명에 따른 5개의 양자 우물 구조체를 갖는 전계 효과 트랜지스터의 개략적인 단면도,
도 4는 종래의 트랜지스터(개방된 정사각형)와 비교되는 도 3에 도시된 전계 효과 트랜지스터(충진된 원형)의 임계 전압 대 게이트 길이를 도시하는 도면,
도 5는 종래의 트랜지스터(개방된 정사각형)에 비교되는 도 3의 전계 효과 트랜지스터(충진된 원형)의 오프-전류를 나타내는 도면,
도 6은 두 개의 상이한 드레인-소스 전압, 즉 Vds=1.0V 및 Vds=0.1V에서 종래의 트랜지스터(파선)와 비교되는 도 3의 전계 효과 트랜지스터의 출력 특성(실선)을 나타내는 도면.
도 1의 반도체 장치(1)의 실시예에서, 기판(2)은 도핑 농도가 1017/cm3인 p- 형 실리콘(100)이며, 그 상에서 다층 구조체(3)가 성장된다. 다층 구조체를 성장시키기 전에, 기판의 본래의 산화물을 제거한다. 기판 상에, 도핑되지 않은 20nm의 실리콘 버퍼 층을 포함하는 다층 구조체가 에픽택셜 성장된다. 이어서, 양자 우물 구조체(4)가 MBE로 에피택셜 성장된다. 양자 우물 구조체(4)는 3nm의 Y2O3(도 1의 참조 번호 6), 5nm Si(도 1의 참조 번호 5) 및 3nm Y2O3(도 1의 참조 번호 6')를 포함한다. 이어서, 스페이서 층(21)이 성장되고 제 2 양자 우물(9)이 스페이서 층의 상단에 에피택셜 성장된다. 이 특정 실시예에서, 제 2 양자 우물은 제 1 양자 우물과 동일하다. 제 2 양자 우물(9)은 다른 하이-k 물질(8) 및 제 1 양자 우물(4)과 다른 반도체 층(7)을 포함할 수 있다.
하이-k 물질 Y2O3의 유전 상수는 약 20이다. Si 및 Si 기반 화합물의 MBE 성장에 적절한 전자 건(electron gun)이 장착된 UHV 챔버 내에서 성장이 수행되었다. Y2O3의 격자 상수(10.6Å)는 Si의 격자 상수(5.43)의 약 2배이다. Si(001) 상의 양호한 에피택셜 품질의 결정 Y2O3에 대한 온도는 약 450°C이다. Y2O3(110)//Si(100)는 비교적 높은 온도(T>350°)에서 지배적인 배향(dominant orientation)이지만, Y2O3(110)//Si(100)는 보다 낮은 온도에서 바람직하다. 도메인의 형성은 특정 헤테로-에피택셜 배향 Y2O3(110)//Si(0001)의 직접적인 결과이다. 약 610℃의 보다 높은 온도에서, Si 인터페이스에서의 반응은 에피층(epilayer)의 전체적인 품질을 저하시키는 YSi2의 형성을 야기한다.
기판 물질은 실리콘에 제한되지는 않는다. 다른 적절한 기판 물질은 Ge, GaAs, GaN 또는 InP일 수 있다. 에피택셜 헤테로구조체는 기판이 소정의 격자 상수를 가지며 하이-k 물질이 기판 물질의 격자 상수의 약 정수배인 격자 상수를 가지는 한 얻어질 수 있다. 다층 구조체는 매운 얇은 하이-k 물질 층 및 매우 얇은 반도체 층을 포함하기 때문에, 이 층은 응력을 받을 수 있다.
도 1b에서, 도 1a의 다층 구조체에 대한 에너지 도면이 도시되어 있다. 양자 우물에서, (반도체 층의 평면에서) 양자 우물에 대해 평행한 방향으로 이동할 수 있는 전하 캐리어에 대한 이산 에너지 레벨(E1)이 도시되어 있다. 반도체 물질에 대한 하이-k 물질의 일함수는 양자 우물 간의 에너지 장벽의 높이를 결정한다. 전자와 같은 전하 캐리어가 에너지(E1)를 갖는 경우, 이 캐리어는 채널로 지칭되고 또한 반도체 물질의 고전적으로 금지된 밴드갭에 위치한 이산 에너지 서브밴드(E1)를 통과하며 이동할 수 있다. 이 이산 에너지 레벨은 다층 구조체의 층 물질에 의해, 또한 결정 배향에 의해 결정된다. 상대적인 큰 전위차(V)는 양자 우물 내에 몇몇 서브밴드를 허용한다. 이들 에너지 서브밴드는 전하 캐리에 대한 채널로서 기능을 하기 때문에, 전하 캐리어의 전달은 상당히 개선된다. 전하 캐리어는 보통 양자 우물에 접속된 소스 영역으로부터 주입된 전자 또는 정공일 수 있다. 가시광과 같은 방사를 통해 전자-정공 쌍을 반도체 내에 생성할 수도 있다. 전자-정공 쌍은 전계에 의해 서로 분리될 수 있다.
도 2에는, 규칙격자인 다층 구조체(3)가 도시되어 있다. 두 개의 양자 우물 구조체(4,9)의 반도체 층(5,7)은 전위(V)를 갖는 에너지 장벽에 의해 각각 분리된다. 에너지 장벽의 높이는 eV이다.
에너지 장벽의 폭은 하이-k 층의 두께에 의해 결정된다. 이 특정 실시예에서, Y2O3 층은 또 다시 3nm의 두께를 갖고, Si 층의 두께는 5nm이되 상단 3nm는 Y2O3이다. 양자 우물에서 전자의 파동 함수의 오버랩은 에너지 미니밴드 Eminiband를 야기한다. 하이-k 물질의 두께가 더 줄어드는 경우, 에너지 미니밴드는 넓어질 수 있고 전하 캐리어 전달은 이 에너지 미니밴드를 통해 더 강화된다.
하이-k 물질 및 반도체 물질의 일함수 간의 차이가 높을수록, 보다 많은 에너지 미니밴드가 가능하다. 반도체 또는 하이-k 물질의 일함수는 물질 파라미터, 예를 들어, 결정 배향, 물질 내부의 또는 반도체 물질과 하이-k 물질 간의 응력에 의존한다. 다층 구조체는 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 스트론튬 티탄산염(SrTiO3), 란탄 산화물(La2O3), 이트륨 산화물(Y2O3), 티타늄 산화물(TiO2), 바륨 티탄산염(BaTiO3), 란탄 알루민산염(LaAlO3), 란탄 스칸듐 산화물(LaScO3) 및 알루미늄 산화물(Al2O3)의 그룹으로부터 선택된 하나 이상의 상이한 유전 상수 산화물 층을 포함할 수 있다.
반도체 층의 두께는 전하 밀도 분포를 결정한다. 이산 에너지 레벨(Si-막에서의 전하 캐리어 속박에 기인함)의 충진 전개(filling evolution)는 (페르미 준위 에 대한) Si 전도대 내의 그들의 제각기의 위치에 의해 제어된다. 전하 밀도는 약 3nm의 층 두께에 대해 최대값을 갖는다.
도 3의 바람직한 실시예에서, 반도체 장치는 게이트 및 다수의 채널을 갖는 전계 효과 트랜지스터이다. 이 실시예에서, FET는 NMOS 트랜지스터이다. p-우물 주입은 4×1013 원자/cm2의 주입 분량에서, 4 keV의 에너지에서 붕소에 의해 수행된다. 종래의 FET인 경우인 벌크 Si를 구비하여 트랜지스터의 채널을 형성하는 대신에, 먼저 반도체 기판 상에 규칙격자가 성장된다.
블랭킷 층형 구조체(blanket layered structure)(소스 영역(12) 및 드레인 영역(12')에서도 진행함)가 증착되었다. 즉, 0.6 nm의 등가 산화물 두께(EOT)를 갖는 Y2O3 층이 1015 원자/cm3의 도핑 레벨을 갖는 3 nm Si와 번갈아가며 성장되고 5번 반복되었다(도 3 참조). 이러한 식으로, 5개의 양자 우물을 갖는 NMOSFET가 얻어지고, 5개의 양자 우물 각각은 채널로서 기능을 한다.
그런 다음, 게이트 유전체가 증착된다. 바람직하게, 게이트 유전체는 Hf 기반 하이-k 유전체(예를 들어 Hf-O-Si-N 조성물)와 같은 하이-k 물질이다. 이와 달리, 중금속 산화물 및 이들과 알루민산염 및 Si 산화물(규산염)의 혼합물이 매우 적절하고 0.5 nm EOT로의 하향 스케일링을 허용하여, 게이트 누설에 대해 2-5×10 정도의 크기 감소를 제공한다.
게이트는 5개의 양자 우물 구조체에 대해 실질적으로 수직으로 배치된다. 게이트와 양자 우물 간의 용량성 결합은 가능한 한 강해야 한다. 게이트 물질은 금속, 예를 들어 Si의 일함수 중간갭을 갖는 TaN 또는 TiN일 수 있고, 또는 고도로 도핑된 폴리실리콘일 수 있다. 이 특정 실시예에서, 임계 전압 주입은 게이트를 통해 4×1013/cm2의 비소(As)를 이용하여 70keV에서 수행된다.
주입 손상을 줄이기 위해, 규칙격자를 성장시키기 전에 반도체 보디의 p-우물 내로 임계 전압(VT) 주입을 수행하는 것이 바람직할 수 있다.
이 실시예에서 도시된 장치는 25 nm의 매우 짧은 게이트 길이를 갖는다. 이러한 짧은 게이트 길이에 대해서는, 임계 전압 주입은 필요가 없다. 반도체 층은 진성 실리콘일 수 있다.
게이트 형성 이후, 도펀트 원자는 규칙격자 내로 이동하여 소스 및 드레인 접합부를 형성한다. 도펀트 원자는 이온 주입에 의해 주입될 수 있고 또는 버퍼 층으로부터 규칙격자의 상단으로 확산될 수 있다. n-형 트랜지스터에 있어서, 소스, 드레인 및 게이트 내의 도펀트 원자는 As, Sb, P이다. 이 실시예에서, 소스(12) 및 드레인(12')은 15 nm의 오프셋을 두고 1 keV의 에너지에서 As로 동시에 주입된다. 이렇게 하기 위해, L-형상의 오프셋 스페이서가 사용된다.
p-형 트랜지스터에 대해, B 또는 In이 도핑 원자로서 사용될 수 있다.
소스 및 드레인 접합부의 깊이는 바람직하게 FET의 수직 방향에서 규칙격자의 총 층 두께와 거의 동일하다. 이 실시예에서, 깊이는 35nm이다. 초박형 접합이 필요 없다는 것이 큰 장점이다.
1V의 전압이 게이트에 인가되는 경우, 전하 캐리어는 양자 우물 내로 주입된 다. 이 예에서, 전하 캐리어는 전자이다. 극성이 반대인 경우(PMOS 장치)에는, 전하 캐리어는 정공일 수 있다.
게이트 전위는 모든 양자 우물 내의 전하 캐리어 전달을 제어한다. 게이트 아래의 채널 내의 전하 캐리어는 다음 양자 우물에 대한 게이트로서 기능을 한다. 이러한 방식으로, 채널은 하나의 도전 채널로서 동작을 한다.
소스 및 드레인 접합부의 고갈 층은 양자 우물 내로 두드러지게 연장하지 않는다. 따라서, 짧은 채널 효과는 감소한다. 짧은 채널 효과의 감소는 도 4에 도시되어 있다. 임계 전압(VT) 롤-오프는 종래의( 및 프로세싱에서 등가의) 벌크 NMOS 트랜지스터(개방된 정사각형)와 비교해 5개의 양자 우물(충진된 원형)을 갖는 NMOS 트랜지스터에 대해 상당히 감소된다. 게이트가 턴오프되는 경우, 게이트에 가장 근접한 채널에는 전하 캐리어만 존재하게 된다. 이들 전하 캐리어는 오프 전류를 결정한다.
도 5에는, 오프 전류는 종래의 벌크 NMOS 장치(개방된 정사각형)와 비교해 5개의 양자 우물(충진된 원형)을 갖는 NMOS 트랜지스터에 대해 약 30배 정도 감소된다는 것이 도시되어 있다.
도 6에는, 5개의 양자 우물(다채널 MOS)을 갖는 NMOS 트랜지스터의 전기적 성능이 종래의( 및 처리에 있어서의 등가의) 벌크 트랜지스터의 성능과 비교되어 있다. 총 등가의 산화물 두께는 벌크 트랜지스터인 경우에는 1.5nm이지만, 다채널 MOS인 경우엔 3nm인 것을 알아두어야 한다. 벌크 경우의 25nm 장치는 전혀 동작하지 않지만(파선으로 도시됨), 다채널 MOS는 탁월한 드레인-소스 전류 대 게이트-소 스 전압(Ids-Vgs) 곡선(실선)을 나타낸다. 드레인 대 소스 전류(Ids)는 두 개의 상이한 드레인-소스 전압, 즉 Vds=0.1V 및 Vds=0.1V에 대해 도시되어 있다.
온 전류(Ion)로 흔히 지칭되는 Ids는 520㎂/um이고 오프 전류(Ioff)는 7 nA/㎛이다. 서브-임계값 슬로프는 83 mV/dec이다. 다층 채널 MOS 트랜지스터는 상당히 양호한 전기적 성능을 구비하는데, 특히 서브-35nm CMOS 생성물인 경우에 그러하다는 결론을 내릴 수 있다. 지금까지, 단일 게이트 Si MOSFET를 이용하여 그러한 성능을 달성하는 것은 불가능한 것으로 널리 여겨져 왔다. 가능한 해결책으로서는 초박막 Si 채널(1.5-5nm)을 갖는 이중 게이트 장치인 것으로 여겨졌다.
다수의 양자 우물은 NMOS 또는 PMOS 트랜지스터에서 뿐만 아니라 양극 트랜지스터, HBT, 다이오드, 메모리 장치, 광-전자 또는 양자 장치와 같은 임의의 반도체 장치에 이용될 수 있다. 본 발명은 전위(V)에 의한 전하 캐리어의 속박이 중요한 역할을 하고 양자 효과가 장치의 캐리어 전달에 중요한 경우에 특히 유용하다.

Claims (22)

  1. 다층 구조체(3)를 구비한 기판(2)을 포함하는 반도체 장치(1)에 있어서,
    상기 다층 구조체는 전기적 절연 물질의 또 다른 층(6,6')에 의해 샌드위치되는 반도체 층(5)을 포함하는 양자 우물 구조체(4)를 포함하는 반도체 장치(1).
  2. 제 1 항에 있어서,
    각각이 또 다른 반도체 층(7) 및 또 다른 전기적 절연체 층(8)을 포함하는 하나 이상의 다층 서브구조체가 상기 양자 우물 구조체 상에 적층되어 규칙격자를 형성하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 절연체는 SiO2보다 큰 유전 상수를 갖는 하이-k 물질인 반도체 장치.
  4. 제 3 항에 있어서,
    상기 하이-k 물질은 결정체인 장치.
  5. 제 4 항에 있어서,
    상기 하이-k 물질과 상기 반도체 층(5)의 반도체 물질 사이에 에피택시(epitaxy)가 존재하는 반도체 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 반도체 장치(1)는 게이트(11)를 구비한 전계 효과 트랜지스터이며, 상기 게이트(11)는 적어도 하나의 상기 양자 우물 구조체(4)에 실질적으로 평행하게 배치되는 반도체 장치.
  7. 제 2, 3, 4 또는 제 5 항을 인용하는 제 6 항에 있어서,
    상기 적어도 하나의 양자 우물(4) 및 또 다른 양자 우물(9)은 거리를 두어 상기 적어도 하나의 양자 우물(4)은 상기 또 다른 양자 우물(9)에 대한 게이트로서 기능을 하는 반도체 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 절연 층(6,6')은 1 nm 미만의 등가 실리콘 산화물 두께를 갖는 반도체 장치.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 반도체 층(5)은 실리콘을 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 반도체 층(5)의 두께는 10nm 미만인 반도체 장치.
  11. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반도체 층(5)은 상이한 유전 상수를 갖는 하이-k 물질로 둘러싸여지는 반도체 장치.
  12. 제 7 항에 있어서,
    상기 양자 우물 구조체(4,9)를 통과하며 연장하는 도핑된 영역(12)은 상기 양자 우물 구조체에 대한 전기적 접촉부를 형성하는 반도체 장치.
  13. 제 7 항 또는 제 11 항에 있어서,
    상기 게이트(11)는 제공되는 또 다른 게이트(13)와 마주보며, 상기 또 다른 게이트는 상기 양자 우물 구조체(7,9)에 의해 상기 게이트로부터 분리되는 반도체 장치.
  14. 기판(2) 상에 양자 우물 구조체(4)를 제조하는 방법에 있어서,
    전기적 절연성의 물질 층(6)을 형성하는 단계와,
    반도체 물질 층(5)을 형성하는 단계를
    포함하되, 상기 절연 물질 층(6) 및 상기 반도체 물질 층은 서로의 상단에 에픽택셜 성장하는 양자 우물 구조체 제조 방법.
  15. 제 14 항에 있어서,
    전기적 절연성의 물질의 또 다른 층(6')이 상기 반도체 물질 층(5) 상에 에피택셜 성장하는 양자 우물 구조체 제조 방법.
  16. 제 14 항에 있어서,
    상기 단계들은 적어도 두 번 반복되는 양자 우물 구조체 제조 방법.
  17. 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 전기적 절연성 층(6,6')의 물질은 3.9보다 큰 유전 상수를 갖는 하이-k 유전체인 양자 우물 구조체 제조 방법.
  18. 제 14 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 전기적 절연 층(6,6')은 분자 빔 에피택시로 형성되는 양자 우물 구조체 제조 방법.
  19. 제 14 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 전기적 절연 층(6,6')은 인-시추 어닐링되는 양자 우물 구조체 제조 방법.
  20. 제 17 항에 있어서,
    상기 하이-k 유전체의 물질은 이트륨을 포함하는 양자 우물 구조체 제조 방 법.
  21. 제 14 항 또는 제 20 항에 있어서,
    상기 반도체 층은 실리콘 또는 실리콘-게르마늄 화합물을 포함하는 양자 우물 구조체 제조 방법.
  22. 청구항 14 항 내지 21 항 중 어느 한 항의 방법에 따라 반도체 장치를 제조하는 방법에 있어서,
    상기 양자 우물 구조체(4) 상에 게이트 유전체(14)를 형성하는 단계와,
    게이트(11)를 형성하는 단계와,
    상기 게이트(11)에 자기 정렬된 상기 양자 우물 구조체(4) 내로 상기 양자 우물 구조체(4,9)의 적어도 하나의 적어도 총 두께의 깊이까지 도핑 원자를 유입시킴으로써 소스 영역(12) 및 드레인 영역(12)을 형성하는 단계를
    더 포함하는 반도체 제조 방법.
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