JPH07142715A

JPH07142715A - 半導体装置の製造方法

Info

Publication number: JPH07142715A
Application number: JP28695793A
Authority: JP
Inventors: Hirobumi Saito; 博文齊藤
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1993-11-16
Filing date: 1993-11-16
Publication date: 1995-06-02

Abstract

(57)【要約】【目的】チャネル領域に汚染や損傷を与えることなくパ
ンチスルー防止領域を自己整合的に形成することが可能
なＭＯＳトランジスタの製造方法を提供する。【構成】ポリシリコン層４を形成し、次に、イオン注入
によってパンチスルー防止領域６を形成し、続いて、ポ
リシリコン層７を選択成長させてゲート電極に必要なポ
リシリコン層（７，４）の膜厚を得ている。そして、シ
リコン窒化膜５に設けた開口部Ａにより、パンチスルー
防止領域６およびゲート電極を形成している。従って、
パンチスルー防止領域６が自己整合的に形成され、ゲー
ト電極およびチャネル領域とパンチスルー防止領域６と
が位置ずれを起こすことはない。また、最終的にチャネ
ル領域となる基板１の表面には、製造工程の最初の段階
からゲート酸化膜３およびポリシリコン層４が形成され
ている。そのため、チャネル領域は露出されず、汚染や
損傷を受けることはない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
係り、詳しくは、パンチスルー防止領域（パンチスルー
ストッパ）を備えたＭＯＳトランジスタの製造方法に関
するものである。

【０００２】

【従来の技術】近年、ＬＳＩ技術の進歩に伴い、ＭＯＳ
トランジスタの微細化が進んでいる。ＭＯＳトランジス
タが微細化すると、短チャネル効果の抑制およびパンチ
スルーの防止が重要な課題になる。

【０００３】ショートチャネル効果とは、ＭＯＳトラン
ジスタのチャネル長が短くなると閾値電圧が低くなる現
象である。チャネル長に比べて高いドレイン電圧が印加
されると実効的なチャネル長が短くなり、ドレイン領域
から伸びた空乏層がソース領域の空乏層端に影響を及ぼ
すようになる。すると、ドレイン電圧の一部がソース領
域の空乏層の制御を受け持つようになり、その分だけゲ
ート電圧を印加する必要がなくなるため、結果として閾
値電圧が低下する。このようなショートチャネル効果が
起こると所望の閾値電圧が得られなくなり、消費電力も
増大する。さらに、ショートチャネル効果が激しい場合
にはパンチスルーを起こす。

【０００４】パンチスルーとは、ドレイン電圧を上げて
いくとドレイン領域から伸びた空乏層がソース領域の空
乏層とつながってしまい、ゲート電圧が０Ｖでもドレイ
ン電流が流れてしまう現象である。パンチスルーが起こ
るとゲート電圧でドレイン電流を制御できなくなり、Ｍ
ＯＳトランジスタとして動作しなくなってしまう。

【０００５】そこで、短チャネル効果の抑制およびパン
チスルーの防止を図るため、基板と同じ導電性の不純物
を導入することにより、基板中にパンチスルー防止領域
（パンチスルーストッパ）を設けることが行われてい
る。尚、上述の「基板」は全て「ウェル」に置き代えて
も同様のことがいえる。

【０００６】例えば、従来提案されている図２３に示す
構造では、Ｐ形（またはＮ形）単結晶シリコン基板５１
の表面から一定の深さの部分全体に、Ｐ形（またはＮ
形）の不純物を導入したパンチスルー防止領域５２が形
成されている。このような構造を形成するためには、ま
ず、不純物のイオン注入により、基板５１中にパンチス
ルー防止領域５２を形成する。次に、基板５１上にゲー
ト酸化膜５３およびゲート電極５４を形成する。続い
て、ゲート電極５４をマスクとする不純物のイオン注入
により、自己整合的にドレイン領域およびソース領域５
５を形成する。

【０００７】また、従来提案されている図２４に示す構
造では、Ｐ形（またはＮ形）単結晶シリコン基板５１の
表面から一定の深さにおけるチャネル領域を除く部分全
体に、Ｐ形（またはＮ形）の不純物を導入したパンチス
ルー防止領域５２が形成されている。このような構造を
形成するためには、まず、基板５１上にゲート酸化膜５
３およびゲート電極５４を形成する。次に、ゲート電極
５４をマスクとする不純物のイオン注入により、パンチ
スルー防止領域５２を形成する。続いて、ゲート電極５
４をマスクとする不純物のイオン注入により、自己整合
的にドレイン領域およびソース領域５５を形成する。

【０００８】しかし、図２３または図２４に示す構造で
は、ドレイン領域およびソース領域５５の一部とパンチ
スルー防止領域５２とが重なってしまう。そのため、ド
レイン領域およびソース領域５５の容量が増大し、デバ
イスの高速化が妨げられるという欠点があった。

【０００９】

【発明が解決しようとする課題】そこで、図２５に示す
ように、チャネル領域の下にだけパンチスルー防止領域
５２を設ける構造が提案されている（H.Oyamatsu et a
l;Symp.on VLSI Tech.,pp89-90,1993. 参照）。

【００１０】同文献ではパンチスルー防止領域５２の具
体的な形成方法については触れられていないが、特別な
方法を用いた旨の記載もない。従って、一般的な方法を
用い、以下の手順によって形成されたものであると考え
られる。すなわち、このような構造を形成するために
は、まず、基板５１上にフォトレジストを形成し、当該
フォトレジストをマスクとして不純物のイオン注入を行
い、パンチスルー防止領域５２を形成する。次に、フォ
トレジストを取り除き、基板５１上にゲート酸化膜５３
を形成する。続いて、基板５１上にポリシリコン層を形
成し、その上にフォトレジストを形成する。そして、当
該フォトレジストをマスクとしてポリシリコン層をエッ
チングし、ゲート電極５４を形成する。続いて、ゲート
電極５４をマスクとする不純物のイオン注入により、自
己整合的にドレイン領域およびソース領域５５を形成す
る。

【００１１】しかし、この方法では、マスクの合わせず
れにより、ゲート電極５４およびチャネル領域とパンチ
スルー防止領域５２との間に位置ずれが生じやすく、ト
ランジスタ特性にばらつきが起こりやすいという問題が
ある。

【００１２】また、図２６〜図２９に示すように、パン
チスルー防止領域５２を自己整合的に形成する方法が提
案されている（木村他；応用物理, 第61巻, 第11号,p
p1143-1146,1992.参照）。

【００１３】同文献によると、まず、図２６に示すよう
に、選択酸化法を用いて基板６０上に素子分離酸化膜６
１を成長させた後に、積み上げ拡散層となるシリコン膜
６２を堆積し、シリコン膜６２にイオン注入を行ってか
ら、その上にシリコン酸化膜６３を堆積する。次に、図
２７に示すように、位相シフト法とドライエッチングを
用いて、積み上げたシリコン酸化膜６３およびシリコン
膜６２を分離する。続いて、図２８に示すように、側壁
酸化膜の自己整合技術を利用して、積み上げ拡散層（シ
リコン膜６２）の周辺に側壁シリコン酸化膜６４を形成
する。この側壁シリコン酸化膜６４の膜厚でＭＯＳトラ
ンジスタのゲート長を調節する。さらに、不純物をイオ
ン注入してパンチスルー防止領域５２を形成する。そし
て、図２９に示すように、ゲート酸化膜６５，ポリシリ
コンによるゲート電極６６，層間絶縁膜６７，配線６８
の形成を行ってＭＯＳトランジスタを完成する。

【００１４】この方法では、パンチスルー防止領域５２
が自己整合的に形成されるため、ゲート電極６６および
チャネル領域とパンチスルー防止領域５２とが位置ずれ
を起こすことはない。しかし、図２７および図２８に示
す工程において、最終的にチャネル領域となる基板６０
の表面が露出されて加工にさらされるため、汚染や損傷
を受けやすいという問題がある。

【００１５】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、チャネル領域に汚染や
損傷を与えることなく、パンチスルー防止領域を自己整
合的に形成することが可能な半導体装置（ＭＯＳトラン
ジスタ）の製造方法を提供することにある。

【００１６】

【課題を解決するための手段】本発明は、不純物がドー
ピングされた半導体基板上にゲート酸化膜を形成し、そ
のゲート酸化膜上にポリシリコン層を形成する工程と、
ゲート酸化膜上に薄膜を形成し、その薄膜にゲート電極
に対応した開口部を形成する工程と、前記開口部が形成
された薄膜をマスクとして、半導体基板にドーピングさ
れている不純物と同じ導電性の不純物を半導体基板中に
イオン注入することにより、パンチスルー防止領域を形
成する工程と、前記開口部が形成された薄膜をマスクと
して、ゲート電極を形成する工程とを備えたことをその
要旨とする。

【００１７】

【作用】従って、本発明によれば、薄膜に設けた開口部
により、パンチスルー防止領域およびゲート電極を形成
している。従って、パンチスルー防止領域が自己整合的
に形成され、ゲート電極およびチャネル領域とパンチス
ルー防止領域とが位置ずれを起こすことはない。また、
最終的にチャネル領域となる半導体基板の表面には、製
造工程の最初の段階からゲート酸化膜およびポリシリコ
ン層が形成されている。そのため、チャネル領域は露出
されず、汚染や損傷を受けることはない。

【００１８】

【実施例】（第１実施例）以下、本発明を具体化した第
１実施例の製造方法を、図１〜図８に従って順次説明す
る。尚、本実施例は、１トランジスタ＋１キャパシタ形
ＤＲＡＭセルにおけるＮＭＯＳゲートトランジスタの製
造方法に適用した例である。

【００１９】工程１（図１参照）；ＬＯＣＯＳ法によ
り、Ｐ形単結晶シリコン基板１の上にフィールド酸化膜
２を形成して活性領域を規定する。そして、当該活性領
域にゲート酸化膜３を形成する。次に、ＣＶＤ法によ
り、フィールド酸化膜２およびゲート酸化膜３の上にポ
リシリコン層４（膜厚；２０００Å）を堆積させる。続
いて、ＣＶＤ法により、ポリシリコン層４の上にシリコ
ン窒化膜５（膜厚；４０００Å）を堆積させる。そし
て、フォトリソグラフィ工程およびエッチング工程によ
り、ＭＯＳトランジスタのゲート電極に対応する部分の
シリコン窒化膜５だけを除去して、開口部Ａを形成す
る。

【００２０】工程２（図２参照）；シリコン窒化膜５を
マスクとして、基板１にＰ形不純物のイオン注入を行
い、パンチスルー防止領域６を形成する。尚、パンチス
ルー防止領域６は、基板１の表面から０．１〜０．３μ
m の深さに形成され、その濃度は１×１０¹⁷〜１×１０
¹⁹cm^-3である。

【００２１】工程３（図３参照）；選択ポリシリコンＣ
ＶＤ法により、シリコン窒化膜５の開口部Ａに対応する
ポリシリコン層４の上にポリシリコン層７（膜厚；２０
００Å）を選択成長させる。

【００２２】工程４（図４参照）；シリコン窒化膜５を
マスクとして熱酸化を行い、ポリシリコン層７の上にシ
リコン酸化膜８（膜厚；２０００Å）を形成する。工程５（図５参照）；シリコン窒化膜５をエッチングに
よって除去する。

【００２３】工程６（図６参照）；シリコン酸化膜８を
エッチングマスクとした異方性エッチングにより、ポリ
シリコン層７，４から不必要な部分を除去してゲート電
極９を形成する。

【００２４】工程７（図７参照）；シリコン酸化膜８お
よびゲート電極９をマスクとして、基板１にＮ形不純物
のイオン注入を行い、Ｎ^-低濃度領域１０を形成する。工程８（図８参照）；シリコン酸化膜８およびゲート電
極９の側壁に、シリコン酸化膜などによるサイド・ウォ
ール・スペーサ１１を形成する。そして、サイド・ウォ
ール・スペーサ１１をマスクとして、基板１にＮ形不純
物のイオン注入を行い、Ｎ⁺高濃度領域１２を形成す
る。これにより、ＮＭＯＳトランジスタが完成される。

【００２５】尚、工程７および工程８は、ＬＤＤ構造の
一般的な製造工程である。また、フィールド酸化膜２の
上に形成されているゲート電極９は、ＤＲＡＭのワード
線として機能する。

【００２６】このように、本実施例においては、シリコ
ン窒化膜５に設けた開口部Ａにより、パンチスルー防止
領域６およびゲート電極９を形成している。従って、パ
ンチスルー防止領域６が自己整合的に形成され、ゲート
電極９およびチャネル領域とパンチスルー防止領域６と
が位置ずれを起こすことはない。また、最終的にチャネ
ル領域となる基板１の表面には、製造工程の最初の段階
からゲート酸化膜３およびポリシリコン層４が形成され
ている。そのため、チャネル領域は露出されず、汚染や
損傷を受けることはない。

【００２７】（第２実施例）以下、本発明を具体化した
第２実施例の製造方法を、図１，図２，図９〜図１３に
従って順次説明する。尚、本実施例において、第１実施
例と同じ構成部材については符号を等しくしてその詳細
な説明を省略する。

【００２８】工程１（図１参照）および工程２（図２参
照）は、第１実施例と同じであるため説明を省略する。工程３（図９参照）；選択タングステンＣＶＤ法によ
り、シリコン窒化膜５の開口部Ａに対応するポリシリコ
ン層４の上にタングステン層２１を堆積させる。

【００２９】工程４（図１０参照）；シリコン窒化膜５
をエッチングによって除去する。工程５（図１１参照）；タングステン層２１をエッチン
グマスクとした異方性エッチングにより、ポリシリコン
層４から不必要な部分を除去する。これにより、タング
ステン層２１とポリシリコン層４とによって構成される
タングステン・ポリサイド構造のゲート電極２２が形成
される。

【００３０】尚、タングステンとポリシリコンのエッチ
ング選択比は小さいため、ポリシリコン層４がエッチン
グされるのと同時にタングステン層２１も相当な膜厚分
エッチングされる。そのため、タングステン層２１が完
全に無くなることもあるが、その場合は、ゲート電極２
２がポリサイド構造ではなくなりポリシリコン層４だけ
から成る通常のポリシリコンゲートとなる。

【００３１】工程６（図１２参照）；ゲート電極２２を
マスクとして、基板１にＮ形不純物のイオン注入を行
い、Ｎ^-低濃度領域１０を形成する。工程７（図１３参照）；ゲート電極２２の側壁に、シリ
コン酸化膜などによるサイド・ウォール・スペーサ１１
を形成する。そして、サイド・ウォール・スペーサ１１
をマスクとして、基板１にＮ形不純物のイオン注入を行
い、Ｎ⁺高濃度領域１２を形成する。これにより、ＮＭ
ＯＳトランジスタが完成される。

【００３２】このように、本実施例においても、シリコ
ン窒化膜５に設けた開口部Ａにより、パンチスルー防止
領域６およびゲート電極２２を形成している。従って、
パンチスルー防止領域６が自己整合的に形成され、ゲー
ト電極２２およびチャネル領域とパンチスルー防止領域
６とが位置ずれを起こすことはない。また、最終的にチ
ャネル領域となる基板１の表面には、製造工程の最初の
段階からゲート酸化膜３およびポリシリコン層４が形成
されている。そのため、チャネル領域は露出されず、汚
染や損傷を受けることはない。

【００３３】（第３実施例）以下、本発明を具体化した
第３実施例の製造方法を、図１４〜図２０に従って順次
説明する。尚、本実施例において、第１実施例と同じ構
成部材については符号を等しくしてその詳細な説明を省
略する。また、本実施例において、第１実施例と同じ製
造工程についてもその詳細な説明を省略する。

【００３４】工程１（図１４参照）；第１実施例のポリ
シリコン層４（膜厚；２０００Å）を、厚いポリシリコ
ン層３１（膜厚；３０００Å）に置き代えただけであ
る。工程２（図１５参照）；シリコン窒化膜５をマスクとし
て熱酸化を行い、シリリコン窒化膜５の開口部Ａに対応
するポリシリコン層３１の上にシリコン酸化膜３２（膜
厚；２０００Å）を形成する。

【００３５】工程３（図１６参照）；シリコン窒化膜５
の開口部Ａの内側壁に、シリコン窒化膜またはポリシリ
コンによるサイド・ウォール・スペーサ３３を形成す
る。工程４（図１７参照）；シリコン窒化膜５およびサイド
・ウォール・スペーサ３３をマスクとして、基板１にＰ
形不純物のイオン注入を行い、パンチスルー防止領域３
４を形成する。尚、パンチスルー防止領域３４は、基板
１の表面から０．１〜０．３μm の深さに形成され、そ
の濃度は１×１０¹⁷〜１×１０¹⁹cm^-3である。

【００３６】工程５（図１８参照）；サイド・ウォール
・スペーサ３３およびシリコン窒化膜５をエッチングに
よって除去する。工程６（図１９参照）；シリコン酸化膜３２をエッチン
グマスクとした異方性エッチングにより、ポリシリコン
層３１から不必要な部分を除去してゲート電極９を形成
する。そして、シリコン酸化膜３２およびゲート電極９
をマスクとして、基板１にＮ形不純物のイオン注入を行
い、Ｎ^-低濃度領域１０を形成する。

【００３７】工程７（図２０参照）；第１実施例の工程
８と同じである。これにより、ＮＭＯＳトランジスタが
完成される。このように、本実施例では、まず、ゲート電極９と同じ
膜厚のポリシリコン層３１（膜厚；３０００Å）を形成
し、次に、シリコン酸化膜３２（膜厚；２０００Å）を
形成し、続いて、サイド・ウォール・スペーサ３３を形
成し、その後に、パンチスルー防止領域３４を形成して
いる。

【００３８】それに対して、第１実施例では、まず、ポ
リシリコン層４（膜厚；２０００Å）を形成し、次に、
パンチスルー防止領域６を形成し、続いて、ポリシリコ
ン層７（膜厚；２０００Å）を選択成長させてゲート電
極９に必要なポリシリコン層（７，４）の膜厚を得てい
る。

【００３９】つまり、本実施例では、シリコン窒化膜５
に設けた開口部Ａの内側壁にサイド・ウォール・スペー
サ３３を形成し、そのサイド・ウォール・スペーサ３３
をマスクとしてパンチスルー防止領域３４を形成してい
る。そのため、本実施例におけるパンチスルー防止領域
３４は、第１実施例におけるパンチスルー防止領域６よ
りも狭い領域に形成されることになる。

【００４０】このように、本実施例においては、シリコ
ン窒化膜５に設けた開口部Ａによってゲート電極９を形
成すると共に、当該開口部Ａに設けたサイド・ウォール
・スペーサ３３によってパンチスルー防止領域３４を形
成している。従って、パンチスルー防止領域３４が自己
整合的に形成され、ゲート電極９およびチャネル領域と
パンチスルー防止領域３４とが位置ずれを起こすことは
ない。また、最終的にチャネル領域となる基板１の表面
には、製造工程の最初の段階からゲート酸化膜３および
ポリシリコン層３１が形成されている。そのため、チャ
ネル領域は露出されず、汚染や損傷を受けることはな
い。

【００４１】（第４実施例）以下、本発明を具体化した
第４実施例の製造方法を、図１４，図１５，図２１，図
２２，図６〜図８に従って順次説明する。尚、本実施例
において、第１実施例および第３実施例と同じ構成部材
については符号を等しくしてその詳細な説明を省略す
る。また、本実施例において、第１実施例および第３実
施例と同じ製造工程についても説明を省略する。

【００４２】工程１（図１４参照）および工程２（図１
５参照）は、第３実施例と同じであるため説明を省略す
る。工程３（図２１参照）；シリコン窒化膜５をマスクとし
て、基板１にＰ形不純物のイオン注入を行い、パンチス
ルー防止領域６を形成する。

【００４３】工程４（図２２参照）；シリコン窒化膜５
をエッチングによって除去する。工程５（図６参照）と工程６（図７参照）および工程７
（図８参照）は、第１実施例と同じであるため説明を省
略する。

【００４４】このように、本実施例では、まず、ゲート
電極９と同じ膜厚のポリシリコン層３１（膜厚；３００
０Å）を形成し、次に、シリコン酸化膜３２（膜厚；２
０００Å）を形成し、続いて、パンチスルー防止領域６
を形成している。

【００４５】それに対して、第１実施例では、まず、ポ
リシリコン層４（膜厚；２０００Å）を形成し、次に、
パンチスルー防止領域６を形成し、続いて、ポリシリコ
ン層７（膜厚；２０００Å）を選択成長させてゲート電
極９に必要なポリシリコン層（７，４）の膜厚を得てい
る。

【００４６】また、第３実施例では、まず、ゲート電極
９と同じ膜厚のポリシリコン層３１（膜厚；３０００
Å）を形成し、次に、シリコン酸化膜３２（膜厚；２０
００Å）を形成し、続いて、サイド・ウォール・スペー
サ３３を形成し、その後に、パンチスルー防止領域３４
を形成している。

【００４７】つまり、本実施例では、パンチスルー防止
領域６を形成するためのイオン注入が、シリコン酸化膜
３２と厚いポリシリコン層３１とゲート酸化膜３とを介
して行われる。それに対して、第１実施例では、パンチ
スルー防止領域６を形成するためのイオン注入が、薄い
ポリシリコン層４とゲート酸化膜３とを介して行われ
る。従って、パンチスルー防止領域６の形成についてみ
ると、本実施例より第１実施例の方が有利である。しか
し、第１実施例ではポリシリコン層７の選択成長の工程
があるため、製造工数の少なさ及び製造工程の容易さに
ついてみると、本実施例の方が有利である。

【００４８】また、本実施例と第３実施例との違いは、
サイド・ウォール・スペーサ３３の有無についてだけで
ある。つまり、第３実施例ではサイド・ウォール・スペ
ーサ３３を設けることによって、本実施例のパンチスル
ー防止領域６よりも狭い領域にパンチスルー防止領域３
４を形成している。

【００４９】本実施例におけるその他の作用および効果
については、第１実施例と同じであるため説明を省略す
る。尚、本発明は上記実施例に限定されるものではな
く、例えば、シリコン窒化膜５を、シリコン酸化膜８お
よびポリシリコン層４，７，３１とエッチング選択性の
ある適宜な膜に置き代えてもよい。また、必ずしもＬＤ
Ｄ構造とする必要はない。さらに、ＮＭＯＳトランジス
タだけでなくＰＭＯＳトランジスタの製造方法に適用し
てもよい。

【００５０】

【発明の効果】以上詳述したように本発明によれば、チ
ャネル領域に汚染や損傷を与えることなく、パンチスル
ー防止領域を自己整合的に形成することが可能な半導体
装置（ＭＯＳトランジスタ）の製造方法を提供すること
ができるという優れた効果がある。

【図面の簡単な説明】

【図１】本発明を具体化した一実施例の製造工程を説明
するための断面図である。

【図２】一実施例の製造工程を説明するための断面図で
ある。

【図３】一実施例の製造工程を説明するための断面図で
ある。

【図４】一実施例の製造工程を説明するための断面図で
ある。

【図５】一実施例の製造工程を説明するための断面図で
ある。

【図６】一実施例の製造工程を説明するための断面図で
ある。

【図７】一実施例の製造工程を説明するための断面図で
ある。

【図８】一実施例の製造工程を説明するための断面図で
ある。

【図９】一実施例の製造工程を説明するための断面図で
ある。

【図１０】一実施例の製造工程を説明するための断面図
である。

【図１１】一実施例の製造工程を説明するための断面図
である。

【図１２】一実施例の製造工程を説明するための断面図
である。

【図１３】一実施例の製造工程を説明するための断面図
である。

【図１４】一実施例の製造工程を説明するための断面図
である。

【図１５】一実施例の製造工程を説明するための断面図
である。

【図１６】一実施例の製造工程を説明するための断面図
である。

【図１７】一実施例の製造工程を説明するための断面図
である。

【図１８】一実施例の製造工程を説明するための断面図
である。

【図１９】一実施例の製造工程を説明するための断面図
である。

【図２０】一実施例の製造工程を説明するための断面図
である。

【図２１】一実施例の製造工程を説明するための断面図
である。

【図２２】一実施例の製造工程を説明するための断面図
である。

【図２３】従来例を説明するための断面図である。

【図２４】従来例を説明するための断面図である。

【図２５】従来例を説明するための断面図である。

【図２６】従来例を説明するための断面図である。

【図２７】従来例を説明するための断面図である。

【図２８】従来例を説明するための断面図である。

【図２９】従来例を説明するための断面図である。

【符号の説明】

１単結晶シリコン基板３ゲート酸化膜４，７，３１ポリシリコン層５薄膜としてのシリコン窒化膜６，３４パンチスルー防止領域９，２２ゲート電極２１高融点金属層としてのタングステン層３３サイド・ウォール・スペーサＡ開口部

Claims

【特許請求の範囲】

【請求項１】不純物がドーピングされた半導体基板
（１）上にゲート酸化膜（３）を形成し、そのゲート酸
化膜（３）上にポリシリコン層（４，３１）を形成する
工程と、ゲート酸化膜（３）上に薄膜（５）を形成し、その薄膜
（５）にゲート電極に対応した開口部（Ａ）を形成する
工程と、前記開口部（Ａ）が形成された薄膜（５）をマスクとし
て、半導体基板（１）にドーピングされている不純物と
同じ導電性の不純物を半導体基板（１）中にイオン注入
することにより、パンチスルー防止領域（６，３４）を
形成する工程と、前記開口部（Ａ）が形成された薄膜（５）をマスクとし
て、ゲート電極（９，２２）を形成する工程とを備えた
ことを特徴とする半導体装置の製造方法。
【請求項２】請求項１に記載の半導体装置の製造方法
において、前記ゲート電極（９）を形成する工程は、前記開口部（Ａ）が形成された薄膜（５）をマスクとし
て、前記ポリシリコン層（４）上に選択的に第２のポリ
シリコン層（７）を形成する工程と、前記開口部（Ａ）が形成された薄膜（５）をマスクとし
て、第２のポリシリコン層（７）上にシリコン酸化膜
（８）を形成する工程と、前記薄膜（５）を除去する工程と、前記シリコン酸化膜（８）をエッチングマスクとした異
方性エッチングにより、前記各ポリシリコン層（４，
７）から不必要な部分を除去してゲート電極（９）を形
成する工程とを備えたことを特徴とする半導体装置の製
造方法。
【請求項３】請求項１に記載の半導体装置の製造方法
において、前記ゲート電極（２２）を形成する工程は、前記開口部（Ａ）が形成された薄膜（５）をマスクとし
て、ポリシリコン層（４）上に高融点金属層（２１）を
形成する工程と、前記薄膜（５）を除去する工程と、異方性エッチングにより、前記ポリシリコン層（４）か
ら不必要な部分を除去して、少なくともポリシリコン層
（４）から成るゲート電極（２２）を形成する工程とを
備えたことを特徴とする半導体装置の製造方法。
【請求項４】請求項１に記載の半導体装置の製造方法
において、パンチスルー防止領域（３４）を形成する工
程および前記ゲート電極（９）を形成する工程は、前記開口部（Ａ）が形成された薄膜（５）をマスクとし
て、ポリシリコン層（３１）上にシリコン酸化膜（３
２）を形成する工程と、前記薄膜（５）の開口部（Ａ）の内側壁にサイド・ウォ
ール・スペーサ（３３）を形成する工程と、前記薄膜（５）およびサイド・ウォール・スペーサ（３
３）をマスクとして、半導体基板（１）にドーピングさ
れている不純物と同じ導電性の不純物を半導体基板
（１）中にイオン注入することにより、パンチスルー防
止領域（３４）を形成する工程と、前記シリコン酸化膜（３２）をエッチングマスクとした
異方性エッチングにより、前記ポリシリコン層（３１）
から不必要な部分を除去してゲート電極（９）を形成す
る工程とを備えたことを特徴とする半導体装置の製造方
法。
【請求項５】請求項１に記載の半導体装置の製造方法
において、前記ゲート電極（９）を形成する工程は、前記開口部（Ａ）が形成された薄膜（５）をマスクとし
て、ポリシリコン層（３１）上にシリコン酸化膜（３
２）を形成する工程と、前記薄膜（５）を除去する工程と、前記シリコン酸化膜（３２）をエッチングマスクとした
異方性エッチングにより、前記ポリシリコン層（３１）
から不必要な部分を除去してゲート電極（９）を形成す
る工程とを備えたことを特徴とする半導体装置の製造方
法。