JP7420588B2 - 演算増幅器 - Google Patents

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Description

本発明は、演算増幅器（差動増幅器）に関する。
近年、電子機器の低消費電力化の要請から、演算増幅器に供給される電源電圧は低下の一途をたどっている。低電圧アプリケーションにおいて、演算増幅器の入力電圧のレンジを広げるためＲａｉｌ－Ｔｏ－Ｒａｉｌ動作が必要となる。
図１は、Ｒａｉｌ－Ｔｏ－Ｒａｉｌの折り返しカスコード演算増幅器１Ｒの回路図である。演算増幅器１Ｒは、差動入力端子ＩＮＰ，ＩＮＮに入力される２つの電圧の差分を増幅し、出力端子ＯＵＴから出力する。演算増幅器１Ｒは主として、ＰＭＯＳ入力差動対１０、ＮＭＯＳ入力差動対１２、第１入力テイル電流源１４、第２入力テイル電流源１６、出力段２０、切り替え回路３０を備える。
ＰＭＯＳ入力差動対１０は、ＰＭＯＳトランジスタである第１トランジスタＭ１、第２トランジスタＭ２を含む。第１入力テイル電流源１４は、適切にバイアスされたＰＭＯＳトランジスタを含み、ＰＭＯＳ入力差動対１０にテイル電流Ｉｔｐを供給する。
ＮＭＯＳ入力差動対１２は、ＮＭＯＳトランジスタである第３トランジスタＭ３、第４トランジスタＭ４を含む。第２入力テイル電流源１６はＮＭＯＳ入力差動対１２にテイル電流Ｉｔｎを供給する。
出力段２０は、ＰＭＯＳ入力差動対１０に流れる差動電流およびＮＭＯＳ入力差動対１２に流れる差動電流を出力電圧Ｖｏｕｔに変換する。出力段２０は、下側回路２１、上側回路２２およびバイアス回路２３を含む。
下側回路２１は、ＰＭＯＳ入力差動対１０の差動電流を折り返す定電流回路２４（Ｍ５，Ｍ６）と、折り返された差動電流の経路上に設けられるゲート接地回路２５を含む。ゲート接地回路２５は、ゲートがバイアスされたＮＭＯＳトランジスタＭ７，Ｍ８のペアである。上側回路２２は、ＮＭＯＳ入力差動対１２の差動電流を折り返す定電流回路２６（Ｍ９，Ｍ１０）と、折り返された差動電流の経路上に設けられるゲート接地回路２７を含む。ゲート接地回路２７は、ゲートがバイアスされたＰＭＯＳトランジスタＭ１１，Ｍ１２のペアである。
切り替え回路３０は、入力電圧Ｖ＋，Ｖ－の同相成分（同相入力電圧ＶＣＭ）に応じて、ＰＭＯＳ入力差動対１０とＮＭＯＳ入力差動対１２を切り替える。切り替え回路３０は、ＰＭＯＳトランジスタであるトランジスタＭ２１を含む。トランジスタＭ２１のソースは、第１トランジスタＭ１、第２トランジスタＭ２のソースと共通に接続され、そのゲートには、出力段２０によってバイアス電圧Ｖｂが与えられる。
Ｖｇｓ１とＶｇｓ２のうち、大きい方の電圧をＶｇｓと表す。同相入力電圧ＶＣＭがバイアス電圧Ｖｂよりも十分に低い状態（Ｖｇｓ２１＜Ｖｇｓ）では、第１入力テイル電流源１４が生成するテイル電流Ｉｔｐはすべて、ＰＭＯＳ入力差動対１０側に流れ（Ｉ１＿１＝Ｉｔｐ）、トランジスタＭ２１に電流は流れない（Ｉ１＿２＝０）。
同相入力電圧ＶＣＭがバイアス電圧Ｖｂ程度まで増加すると、言い換えると、Ｖｇｓ２１≒Ｖｇｓとなると、トランジスタＭ２１に電流Ｉ１＿２が流れ始める。切り替え回路３０のトランジスタＭ２２，Ｍ２３は、第２入力テイル電流源１６のトランジスタＭ２４，Ｍ２５とともにカレントミラーを形成しており、電流Ｉ１＿２がコピーされ、テイル電流ＩｔｎとしてＮＭＯＳ入力差動対１２に供給される。同相入力電圧ＶＣＭが電源電圧ＶＤＤに近づくにしたがい、言い換えるとＶｇｓがＶｇｓ２１より小さくなるにしたがい、ＰＭＯＳ入力差動対１０に供給されるテイル電流Ｉ１＿１が減少し、ＮＭＯＳ入力差動対１２に供給されるテイル電流Ｉｔｎが増大していく。これにより、同相入力電圧ＶＣＭに応じて、ＰＭＯＳ入力差動対１０とＮＭＯＳ入力差動対１２が切り替えられる。
トランジスタＭ１とＭ２のミスマッチ、トランジスタＭ３とＭ４のミスマッチ、トランジスタＭ５とＭ６のミスマッチ、トランジスタＭ９とＭ１０のミスマッチは、演算増幅器１Ｒの入力オフセット電圧の要因となる。
入力オフセット電圧を減少させるために、下側回路２１の抵抗Ｒ１，Ｒ２の抵抗値がトリミングするなどの手法が採られる。
図２は、図１の演算増幅器１Ｒの入力オフセット電圧と同相入力電圧ＶＣＭの関係を示す図である。特性（i）は補正前の入力オフセット電圧を示す。特性（ii）および（iii）はオフセット補正のためのトリミングを行った後の入力オフセット電圧を示す。特性（ii）に示すように、ＰＭＯＳ入力差動対１０の動作領域における入力オフセット電圧が小さくなるようにトリミングを行うと、ＮＭＯＳ入力差動対１２の動作領域において入力オフセット電圧が大きくなる。特性（iii）に示すように、ＮＭＯＳ入力差動対１２の動作領域における入力オフセット電圧が小さくなるようにトリミングを行うと、ＰＭＯＳ入力差動対１０の動作領域における入力オフセット電圧が大きくなる。
特開２０１０－４１１３１号公報
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、幅広い電圧範囲において入力オフセット電圧を補正可能な演算増幅器の提供にある。
本発明のある態様は、演算増幅器に関する。演算増幅器は、第１入力電圧を受ける非反転入力端子および第２入力電圧を受ける反転入力端子と、非反転入力端子および反転入力端子と接続されるＰＭＯＳ入力差動対と、ＰＭＯＳ入力差動対のソースと接続される第１入力テイル電流源と、非反転入力端子および反転入力端子と接続されるＮＭＯＳ入力差動対と、ＮＭＯＳ入力差動対のソースと接続される第２入力テイル電流源と、ＰＭＯＳ入力差動対およびＮＭＯＳ入力差動対の出力を受ける出力段と、ＰＭＯＳ入力差動対のオフセット電圧を補正する第１補正回路と、ＮＭＯＳ入力差動対のオフセット電圧を補正する第２補正回路と、を備える。第１補正回路および第２補正回路は、ＰＭＯＳ入力差動対の動作領域、ＮＭＯＳ入力差動対の動作領域およびそれら両方が動作する遷移領域にわたって動作するように構成される。
この態様によると、幅広い電圧範囲において入力オフセット電圧を補正できる。
第１補正回路は、非反転入力端子および反転入力端子と接続されるＰＭＯＳ補正差動対を含む第１補正差動アンプと、第１補正差動アンプの出力信号を電流信号に変換し、出力段に供給する第１ｇｍアンプと、を含んでもよい。第２補正回路は、非反転入力端子および反転入力端子と接続されるＮＭＯＳ補正差動対を含む第２補正差動アンプと、第２補正差動アンプの出力信号を電流信号に変換し、出力段に供給する第２ｇｍアンプと、を含んでもよい。第１補正差動アンプは、ＰＭＯＳ補正差動対に加えて、ＰＭＯＳ補正差動対のソースと接続される第１補正テイル電流源と、ＰＭＯＳ補正差動対のドレインと接続される第１負荷回路および第１補正電流源と、を含んでもよい。第２補正差動アンプは、ＮＭＯＳ補正差動対に加えて、ＮＭＯＳ補正差動対のソースと接続される第２補正テイル電流源と、ＮＭＯＳ補正差動対のドレインと接続される第２負荷回路および第２補正電流源と、を含んでもよい。
出力段は、ＰＭＯＳ入力差動対の差動電流および第１補正回路の差動電流を折り返す第１定電流回路と、第１定電流回路によって折り返される差動電流の経路に設けられる第１ゲート接地回路と、ＮＭＯＳ入力差動対の差動電流および第２補正回路の差動電流を折り返す第２定電流回路と、第２定電流回路によって折り返される差動電流の経路に設けられる第２ゲート接地回路と、を含んでもよい。
第１入力テイル電流源の電流は、第１入力電圧および第２入力電圧の増大にともなって減少し、第２入力テイル電流源の電流は、第１入力テイル電流源の電流に対して相補的に変化してもよい。入力電圧に応じて、ＰＭＯＳ差動対とＮＭＯＳ差動対を切り替えることにより、無駄な電流を削減できる。
第１入力テイル電流源の電流は、第１入力電圧および第２入力電圧の増大にともなって減少してもよい。第２入力テイル電流源および第２ｇｍアンプの電流は、第１入力テイル電流源の電流に対して相補的に変化してもよい。
第１ｇｍアンプは、ＰＭＯＳ差動対と、ＰＭＯＳ差動対のソース側に設けられる電流源と、ＰＭＯＳ差動対と電流源の間に設けられ、ＰＭＯＳ入力差動対に流れる電流がゼロになると、遮断状態となる停止回路と、を含んでもよい。
これにより、
第１ｇｍアンプは、電流源と停止回路の接続ノードから、第１入力テイル電流源の電流に対して相補的に変化する電流をシンクする可変電流源をさらに含んでもよい。
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明のある態様によれば、幅広い電圧範囲において入力オフセット電圧を補正できる。
Ｒａｉｌ－Ｔｏ－Ｒａｉｌの折り返しカスコード演算増幅器の回路図である。 図１の演算増幅器の入力オフセット電圧と同相入力電圧ＶＣＭの関係を示す図である。 実施例１に係る演算増幅器の回路図である。 第１補正回路および第２補正回路の動作範囲を示す図である。 比較技術１に係る演算増幅器の等価回路図である。 図５の演算増幅器を含むバッファ回路の等価回路図である。 図４の演算増幅器を含むバッファのオフセット電圧を示す図である。 図３の演算増幅器を含むバッファ回路の等価回路図である。 図３の演算増幅器を含むバッファのオフセット電圧を示す図である。 図３の演算増幅器の具体的な構成例を示す回路図である。 図１１（ａ）、（ｂ）は、遷移領域におけるオフセット電圧のピークやディップを示す図である。 実施例２に係る演算増幅器の回路図である。 図１２の演算増幅器の具体的な構成例を示す回路図である。 図１４（ａ）は、図１２の演算増幅器を含むバッファのオフセット電圧を示す図であり、図１４（ｂ）は、比較技術１において得られるオフセット電圧を示す図である。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
（実施例１）
図３は、実施例１に係る演算増幅器１Ａの回路図である。演算増幅器１Ａは、ＰＭＯＳ入力差動対１０、ＮＭＯＳ入力差動対１２、第１入力テイル電流源１４、第２入力テイル電流源１６、出力段２０、第１補正回路４０、第２補正回路７０を備える。
非反転入力端子ＩＮＰには、第１入力電圧Ｖ＋が入力され、反転入力端子ＩＮＮには第２入力電圧Ｖ－が入力される。上側電源端子ＶＤＤには上側の電源電圧が入力され、下側電源端子（接地端子）ＶＳＳには下側の電源電圧（たとえば接地電圧）が供給される。演算増幅器１は、第１入力電圧Ｖ＋と第２入力電圧Ｖ－の差分を増幅し、出力端子ＯＵＴから出力電圧Ｖｏｕｔを出力する。
ＰＭＯＳ入力差動対１０、ＮＭＯＳ入力差動対１２、第１入力テイル電流源１４、第２入力テイル電流源１６、出力段２０は、Ｒａｉｌ－Ｔｏ－Ｒａｉｌの折り返しカスコード演算増幅器を構成する。
ＰＭＯＳ入力差動対１０は、２つのＰＭＯＳトランジスタＭＰ１，ＭＰ２を含み、一方のゲートは反転入力端子ＩＮＮと接続され、他方のゲートは非反転入力端子ＩＮＰと接続される。
ＮＭＯＳ入力差動対１２は、２つのＮＭＯＳトランジスタＭＮ１，ＭＮ２を含み、一方のゲートは非反転入力端子ＩＮＰと接続され、他方のゲートは反転入力端子ＩＮＮと接続される。
第１入力テイル電流源１４は、ＰＭＯＳ入力差動対１０に第１テイル電流Ｉｔｐを供給する。第２入力テイル電流源１６は、ＮＭＯＳ入力差動対１２に第２テイル電流Ｉｔｎを供給する。
出力段２０は、電源ラインＶＤＤと接地ラインＶＳＳの間に縦積みされる上側回路２２および下側回路２１を含む。下側回路２１は、ＰＭＯＳ入力差動対１０に接続され、上側回路２２はＮＭＯＳ入力差動対１２と接続される。出力端子ＯＵＴは、出力段２０の内部のノードから引き出される。この例では、上側回路２２と下側回路２１の接続ノードがＯＵＴ端子である。
第１補正回路４０は、ＰＭＯＳ入力差動対１０のオフセット電圧ＶＯＳＰを補正する。第２補正回路７０は、ＮＭＯＳ入力差動対１２のオフセット電圧ＶＯＳＮを補正する。
第１補正回路４０および第２補正回路７０の構成は限定されない。図３の第１補正回路４０は、第１補正差動アンプ５０および第１ｇｍアンプ６０を含む。第１補正差動アンプ５０は、非反転入力端子および反転入力端子と接続されるＰＭＯＳ補正差動対５２、第１補正テイル電流源５４、第１負荷回路５６、第１オフセット電流源５８を含む。
ＰＭＯＳ補正差動対５２には、オフセットに応じた差動電流が流れる。差動電流は第１負荷回路５６によって電圧信号に変換される。第１負荷回路５６は、コモンモードフィードバック回路としても動作する。
第１ｇｍアンプ６０は、ＰＭＯＳ差動対６２および電流源６４を含み、第１補正差動アンプ５０の出力である差動電圧信号を、差動電流信号に変換する。差動電流信号は、出力段２０の下側回路２１に供給される。
第１補正差動アンプ５０において、第１オフセット電流源５８が生成する電流量と、その極性を調節することにより、ＰＭＯＳ入力差動対１０の入力オフセット電圧ＶＯＳＰをキャンセルすることができる。
第２補正回路７０は、第２補正差動アンプ８０および第２ｇｍアンプ９０を含み、第１補正回路４０と同様に構成されている。第２補正差動アンプ８０は、第１補正差動アンプ５０と同様に構成され、ＮＭＯＳ補正差動対８２、第２補正テイル電流源８４、第２負荷回路８６、第２オフセット電流源８８を含む。
また第２ｇｍアンプ９０は、ＮＭＯＳ差動対９２および電流源９４を含み、第１ｇｍアンプ６０と同様に構成されている。第２補正差動アンプ８０において、第２オフセット電流源８８が生成する電流量と、その極性を調節することにより、ＮＭＯＳ入力差動対１２の入力オフセット電圧ＶＯＳＮをキャンセルすることができる。
演算増幅器１Ａが、フィードバックループに組み込まれるとき、第１入力電圧Ｖ＋と第２入力電圧Ｖ－は実質的に等しくなる（仮想接地）。この等しい入力電圧Ｖ＋，Ｖ－が、低い領域（ＰＭＯＳ差動対動作領域という）では、ＰＭＯＳ入力差動対１０の動作が支配的となり、高い領域（ＮＭＯＳ差動対動作領域という）では、ＮＭＯＳ入力差動対１２の動作が支配的となる。ＰＭＯＳ入力差動対１０とＮＭＯＳ入力差動対１２の両方が動作する電圧範囲を遷移領域と称する。
図４は、第１補正回路４０および第２補正回路７０の動作範囲を示す図である。第１補正回路４０および第２補正回路７０は、いずれも、ＰＭＯＳ差動対動作領域、ＮＭＯＳ差動対動作領域、およびそれら両方が動作する遷移領域にわたって動作するように構成される。
以上が演算増幅器１Ａの構成である。演算増幅器１Ａの動作を説明する前に、その構成を簡約化した構成（比較技術１という）の演算増幅器１Ｓについて検討する。
（比較技術１）
図５は、比較技術１に係る演算増幅器１Ｓの等価回路図である。この構成は、図３の演算増幅器１Ａから、第２補正回路７０を省略した構成とみなすことができる。
図６は、図５の演算増幅器１Ｓを含むバッファ回路の等価回路図である。ＰＭＯＳ入力差動対１０とＮＭＯＳ入力差動対１２は、入力電圧Ｖ＋，Ｖ－に応じて動作が切り替わる。ＰＭＯＳ入力差動対１０およびＮＭＯＳ入力差動対１２は、それぞれオフセット電圧ＶＯＳＰ，ＶＯＳＮを有する。第１補正回路４０のオフセット電圧はゼロと仮定することができる。Ｇ１，Ｇ２，ＧＳ，Ｇ０は各ステージの電圧利得を表す。
演算増幅器１Ｓにおいて、オフセット電圧ＶＯＦＳが出力電圧ＶＯＵＴに及ぼす影響を検討する。
（ＶＯＳＰ－ＶＯＵＴ）Ｇ１－ＶＯＵＴ×ＧＳ＝Ｖ１
ＶＯＵＴ＝Ｖ１×Ｇ０
ＶＯＵＴ＝Ｇ０｛（ＶＯＳＰ－ＶＯＵＴ）Ｇ１－ＶＯＵＴ×ＧＳ）｝
ＶＯＵＴ／Ｇ０＝（ＶＯＳＰ－ＶＯＵＴ）Ｇ１－ＶＯＵＴ×ＧＳ）≒０
ＶＯＵＴ（Ｇ１＋ＧＳ）＝ＶＯＳＰＧ１
ＶＯＵＴ＝ＶＯＳＰ／（１＋ＧＳ／Ｇ１）
すなわち、第１補正回路４０の利得ＧＳが十分に大きく、ＧＳ≫Ｇ１が成り立つとき、メインアンプのオフセット電圧ＶＯＳＰの影響は非常に小さくできる。なお、ＮＭＯＳ入力差動対１２に関しては、オフセット電圧ＶＯＳＮは補正されずにそのまま出力される。
図７は、図４の演算増幅器１Ｓを含むバッファのオフセット電圧ＶＯＦＳ（シミュレーション結果）を示す図である。オフセット電圧ＶＯＦＳは、出力電圧ＶＯＵＴと基準電圧ＶＲＥＦの差分ＶＯＵＴ－ＶＲＥＦとして把握される。縦軸は、オフセット電圧ＶＯＦＳを、横軸は入力電圧（基準電圧ＶＲＥＦ）を示す。
比較技術１では、ＮＭＯＳ入力差動対１２のオフセット電圧が補正されないため、遷移領域とＮＭＯＳ差動対動作領域において、オフセット電圧ＶＯＦＳが大きくなる。
実施例１に係る演算増幅器１Ａの動作の説明に戻る。図８は、図３の演算増幅器１Ａを含むバッファ回路の等価回路図である。第１補正回路４０、第２補正回路７０のオフセット電圧はゼロと仮定することができる。Ｇ１，Ｇ２，ＧＳ１，ＧＳ１，Ｇ０は各ステージの電圧利得を表す。
ＰＭＯＳ差動対動作領域において、出力電圧ＶＯＵＴに含まれるオフセット電圧ＶＯＳＰの影響は以下の式で表される。
ＶＯＵＴ＝ＶＯＳＰ／（１＋ＧＳ１／Ｇ１）
したがって、ＧＳ１≫Ｇ１が成り立つとき、オフセット電圧ＶＯＳＰの影響は、第１補正回路４０によって補正される。
ＮＭＯＳ差動対動作領域において、出力電圧ＶＯＵＴに含まれるオフセット電圧ＶＯＳＮの影響は以下の式で表される。
ＶＯＵＴ＝ＶＯＳＮ／（１＋ＧＳ２／Ｇ２）
したがって、ＧＳ２≫Ｇ２が成り立つとき、オフセット電圧ＶＯＳＮの影響は、第２補正回路７０によって補正される。
遷移領域に着目する。遷移領域では、第１補正回路４０と第２補正回路７０の両方が動作している。出力電圧ＶＯＵＴに含まれるオフセット電圧ＶＯＳＰの影響は以下の式で表される。
ＶＯＵＴ＝ＶＯＳＰ／（１＋（ＧＳ１＋ＧＳ２）／Ｇ１）
（ＧＳ１＋ＧＳ２）≫Ｇ１が成り立つから、オフセット電圧ＶＯＳＰの影響は、第１補正回路４０および第２補正回路７０の両方によって補正される。
同様に、出力電圧ＶＯＵＴに含まれるオフセット電圧ＶＯＳＮの影響は以下の式で表される。
ＶＯＵＴ＝ＶＯＳＮ／（１＋（ＧＳ１＋ＧＳ２）／Ｇ２）
（ＧＳ１＋ＧＳ２）≫Ｇ２が成り立つから、オフセット電圧ＶＯＳＮの影響は、第１補正回路４０および第２補正回路７０の両方によって補正される。
図９は、図３の演算増幅器１Ａを含むバッファのオフセット電圧ＶＯＦＳ（シミュレーション結果）を示す図である。図３の演算増幅器１Ａによると、幅広い入力電圧範囲において、オフセット電圧ＶＯＦＳを低減できる。
特に、遷移領域において、ＰＭＯＳ入力差動対１０のオフセット電圧ＶＯＳＰは、第１補正回路４０のみでなく、第２補正回路７０によっても補正することができる。つまり、遷移領域におけるＰＭＯＳ入力差動対１０のオフセット電圧ＶＯＳＰの影響は、比較技術１におけるそれよりも小さくなることに留意されたい。
同様に遷移領域において、ＮＭＯＳ入力差動対１２のオフセット電圧ＶＯＳＮは、第２補正回路７０のみでなく、第１補正回路４０によっても補正することができる。
図１０は、図３の演算増幅器１Ａの具体的な構成例を示す回路図である。第１入力テイル電流源１４の電流Ｉｔｐは、第１入力電圧Ｖ＋および第２入力電圧Ｖ－の増大にともなって減少する。たとえば第１入力テイル電流源１４は、ＰＭＯＳトランジスタＭＰ３、ＭＰ４を含む。ＰＭＯＳトランジスタＭＰ３のゲートには、定電流Ｉｐ０が流れるように、カレントミラー電圧ＶＣＭＰが入力される。
ＰＭＯＳトランジスタＭＰ４のゲートには、バイアス回路２３が生成する定電圧Ｖｐが入力される。ＰＭＯＳトランジスタＭＰ４には、Ｉｐ０－Ｉｔｐの電流ＩＰ４が流れる。この電流が、ＮＭＯＳトランジスタＭＮ４，ＭＮ３を含むカレントミラー回路によってコピーされる。ＮＭＯＳトランジスタＭＮ３は、第２入力テイル電流源１６に対応する。つまり第２入力テイル電流源１６の電流Ｉｔｎは、第１入力テイル電流源Ｉｔｐの電流の減少にともない増加する。
ＰＭＯＳ差動対６２は、ＰＭＯＳトランジスタＭＰ５，ＭＰ６を含む。電流源６４は、ＰＭＯＳトランジスタＭＰ７を含む。ＰＭＯＳ補正差動対５２は、ＰＭＯＳトランジスタＭＰ１２，ＭＰ１３を含み、第１補正テイル電流源５４は、ＰＭＯＳトランジスタＭＰ１４を含む。ＰＭＯＳトランジスタＭＰ７，ＭＰ１４のゲートには、定電流が流れるようにカレントミラー電圧ＶＣＭＰが印加される。
出力段２０は、ＰＭＯＳトランジスタＭＰ８～ＭＰ１１、ＮＭＯＳトランジスタＭＮ７～ＭＮ１０を含む。ＰＭＯＳトランジスタＭＰ１０，ＭＰ１１のゲートには、定電流が流れるようにカレントミラー回路電圧ＶＣＭＰが印加される。
ＰＭＯＳトランジスタＭＰ８，ＭＰ９のゲートには、図示しないバイアス回路が生成するバイアス電圧Ｖｂｐが印加される。バイアス電圧Ｖｂｐは、カレントミラー電圧ＶＣＭＰと等しくてもよい。
定電流回路２４およびゲート接地回路２５は、低電圧カスコードカレントミラー回路を構成する。ゲート接地回路２５であるＮＭＯＳトランジスタＭＮ７，ＭＮ８のゲートには、バイアス電圧Ｖｂｎが印加される。バイアス電圧Ｖｂｎは、カレントミラー電圧ＶＣＭＮと等しくてもよい。
ＮＭＯＳ差動対９２は、ＮＭＯＳトランジスタＭＮ５，ＭＮ６を含む。電流源９４は、ＮＭＯＳトランジスタＭＮ６を含む。ＮＭＯＳ補正差動対８２は、ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２を含む。第２補正テイル電流源８４は、ＮＭＯＳトランジスタＭＮ１３を含む。
ＮＭＯＳトランジスタＭＮ６，ＭＮ１３のゲートには、定電流が流れるようにカレントミラー電圧ＶＣＭＮが印加される。
なお演算増幅器１Ａの構成は図１０のそれに限定されない。たとえば、接地ライン（ＧＮＤ）側の定電流源８４，９４，１６は、ＮＭＯＳトランジスタを２段積み重ねたカスコードカレントミラー回路で構成してもよい。
（第２実施例）
ＰＭＯＳ入力差動対１０を構成するＰＭＯＳトランジスタ、ＮＭＯＳ入力差動対１２を構成するＮＭＯＳトランジスタのしきい値電圧がばらつくと、遷移領域において、オフセット電圧がピークやディップを有する場合がある。図１１（ａ）、（ｂ）は、遷移領域におけるオフセット電圧のピークやディップを示す図である。図１１（ａ）に示すように、ＰＭＯＳ入力差動対１０およびＮＭＯＳ入力差動対１２の動作領域は、一点鎖線や破線で示すようにばらつく。このばらつきに起因して、図１１（ｂ）に示すように、遷移領域において、オフセット電圧にはピーク（破線）やディップ（一点鎖線）が発生する場合がある。実施例２では、遷移領域におけるオフセット電圧をフラットにする技術を説明する。
図１２は、実施例２に係る演算増幅器１Ｂの回路図である。実施例１との共通点の説明は省略し、相違点にフォーカスして説明する。
上述のように第１入力テイル電流源１４が生成するテイル電流Ｉｔｐは、入力電圧Ｖ＋，Ｖ－の上昇にともなって、減少する。
実施例１では、第２入力テイル電流源１６が第１入力テイル電流源１４と相補的に動作し、テイル電流Ｉｔｐの減少とともに、テイル電流Ｉｔｎが増加していた。一方で、第２ｇｍアンプ９０の電流源９４は、入力電圧Ｖ＋，Ｖ－によらずに定電流を生成していた。
これに対して実施例２では、第２入力テイル電流源１６および第２ｇｍアンプ９０の電流源９４の電流が、第１入力テイル電流源１４の電流に対して相補的に変化する。
第１ｇｍアンプ６０は、ＰＭＯＳ差動対６２、電流源６４に加えて、停止回路６６および可変電流源６８を含む。停止回路６６は、ＰＭＯＳ入力差動対１０に流れる電流がゼロになる状態を検出すると、オフ状態となり、ＰＭＯＳ差動対６２に供給される電流を遮断する。
可変電流源６８は、電流源６４と停止回路６６の接続ノードから電流をシンクする。可変電流源６８の電流は、第２入力テイル電流源１６および電流源９４と連動しており、第１入力テイル電流源１４の電流に対して相補的に変化する。
図１２における1第１入力テイル電流源１４、第２入力テイル電流源１６、可変電流源６８、電流源９４は、可変電流源のシンボルで示されており、それらに付される矢印の向きは、電流変化の方向を表している。
図１３は、図１２の演算増幅器１Ｂの具体的な構成例を示す回路図である。
停止回路６６は、ソース同士、ドレイン同士が接続されたＰＭＯＳトランジスタＭＰ１５，ＭＰ１６を含む。ＰＭＯＳトランジスタＭＰ１５、ＭＰ１６それぞれのゲートには、入力電圧Ｖ＋，Ｖ－が印加される。
これらのＰＭＯＳトランジスタＭＰ１５，ＭＰ１６は、ＰＭＯＳ入力差動対１０のＰＭＯＳトランジスタＭＰ１，ＭＰ２のレプリカであり、ＰＭＯＳ入力差動対１０の状態と連動して動作する。入力電圧Ｖ＋，Ｖ－が上昇してＰＭＯＳ入力差動対１０に流れる電流がゼロになると、停止回路６６はオフ状態となる。
可変電流源６８は、ＰＭＯＳトランジスタＭＰ１７と、ＮＭＯＳトランジスタＭＮ１４を含む。ＮＭＯＳトランジスタＭＮ１４のゲートは、ＮＭＯＳトランジスタＭＮ３，ＭＮ４，ＭＮ６のゲートと接続され、カレントミラー回路が形成される。ＮＭＯＳトランジスタＭＮ１４は、ＮＭＯＳトランジスタＭＮ３（第２入力テイル電流源１６）と連動した電流をシンクする。
以上が演算増幅器１Ｂの構成である。図１４（ａ）は、図１２の演算増幅器１Ｂを含むバッファのオフセット電圧ＶＯＦＳ（シミュレーション結果）を示す図である。比較のために、図１４（ｂ）には、比較技術１において得られるオフセット電圧（図７再掲）を示す。
図１４（ａ）からわかるように、実施例２によれば、幅広い電圧範囲において、オフセット電圧を低減できる。また、遷移領域において発生するオフセット電圧のピークやディップを抑制できる。
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
１ 演算増幅器
１０ ＰＭＯＳ入力差動対
１２ ＮＭＯＳ入力差動対
１４ 第１入力テイル電流源
１６ 第２入力テイル電流源
２０ 出力段
２１ 下側回路
２２ 上側回路
２３ バイアス回路
２４ 定電流回路
２５ ゲート接地回路
２６ 定電流回路
２７ ゲート接地回路
４０ 第１補正回路
５０ 第１補正差動アンプ
５２ ＰＭＯＳ補正差動対
５４ 第１補正テイル電流源
５６ 第１負荷回路
５８ 第１オフセット電流源
６０ 第１ｇｍアンプ
６２ ＰＭＯＳ差動対
６４ 電流源
６６ 停止回路
６８ 可変電流源
７０ 第２補正回路
８０ 第２補正差動アンプ
８２ ＮＭＯＳ補正差動対
８４ 第２補正テイル電流源
８６ 第２負荷回路
８８ 第２オフセット電流源
９０ 第２ｇｍアンプ
９２ ＮＭＯＳ差動対
９４ 電流源
Ｖｐ 第１入力電圧
Ｖｎ 第２入力電圧
ＩＮＮ 反転入力端子
ＩＮＰ 非反転入力端子

Claims (8)

  1. 第１入力電圧を受ける非反転入力端子および第２入力電圧を受ける反転入力端子と、
    前記非反転入力端子および前記反転入力端子と接続されるＰＭＯＳ入力差動対と、
    前記ＰＭＯＳ入力差動対のソースと接続される第１入力テイル電流源と、
    前記非反転入力端子および前記反転入力端子と接続されるＮＭＯＳ入力差動対と、
    前記ＮＭＯＳ入力差動対のソースと接続される第２入力テイル電流源と、
    前記ＰＭＯＳ入力差動対および前記ＮＭＯＳ入力差動対の出力を受ける出力段と、
    前記ＰＭＯＳ入力差動対のオフセット電圧を補正する第１補正回路と、
    前記ＮＭＯＳ入力差動対のオフセット電圧を補正する第２補正回路と、
    を備え、
    前記第１補正回路は、
    前記非反転入力端子および前記反転入力端子と接続されるＰＭＯＳ補正差動対を含む第１補正差動アンプと、
    前記第１補正差動アンプの出力信号を電流信号に変換し、前記出力段に供給する第１ｇｍアンプと、
    を含むことにより、前記ＰＭＯＳ入力差動対の動作領域と、前記ＮＭＯＳ入力差動対の動作領域と、前記ＰＭＯＳ入力差動対と前記ＮＭＯＳ入力差動対の両方が同時に動作する遷移領域と、において、前記ＰＭＯＳ入力差動対のオフセット電圧を補正できるように構成され、
    前記第２補正回路は、
    前記非反転入力端子および前記反転入力端子と接続されるＮＭＯＳ補正差動対を含む第２補正差動アンプと、
    前記第２補正差動アンプの出力信号を電流信号に変換し、前記出力段に供給する第２ｇｍアンプと、
    を含むことにより、前記ＰＭＯＳ入力差動対の動作領域と、前記ＮＭＯＳ入力差動対の動作領域と、前記ＰＭＯＳ入力差動対と前記ＮＭＯＳ入力差動対の両方が同時に動作する遷移領域と、において、前記ＮＭＯＳ入力差動対のオフセット電圧を補正できるように構成されることを特徴とする演算増幅器。
  2. 前記第１補正差動アンプは、前記ＰＭＯＳ補正差動対に加えて、
    前記ＰＭＯＳ補正差動対のソースと接続される第１補正テイル電流源と、
    前記ＰＭＯＳ補正差動対のドレインと接続される第１負荷回路および第１補正電流源と、 を含み、
    前記第２補正差動アンプは、前記ＮＭＯＳ補正差動対に加えて、
    前記ＮＭＯＳ補正差動対のソースと接続される第２補正テイル電流源と、
    前記ＮＭＯＳ補正差動対のドレインと接続される第２負荷回路および第２補正電流源と、
    を含むことを特徴とする請求項１に記載の演算増幅器。
  3. 前記出力段は、
    前記ＰＭＯＳ入力差動対の差動電流および前記第１補正回路の差動電流を折り返す第１定電流回路と、
    前記第１定電流回路によって折り返される差動電流の経路に設けられる第１ゲート接地回路と、
    前記ＮＭＯＳ入力差動対の差動電流および前記第２補正回路の差動電流を折り返す第２定電流回路と、
    前記第２定電流回路によって折り返される差動電流の経路に設けられる第２ゲート接地回路と、
    を含むことを特徴とする請求項１または２に記載の演算増幅器。
  4. 前記第１入力テイル電流源の電流は、前記第１入力電圧および前記第２入力電圧の増大にともなって減少し、
    前記第２入力テイル電流源の電流は、前記第１入力テイル電流源の電流に対して相補的に変化することを特徴とする請求項１から３のいずれかに記載の演算増幅器。
  5. 前記第１入力テイル電流源の電流は、前記第１入力電圧および前記第２入力電圧の増大にともなって減少し、
    前記第２入力テイル電流源および前記第２ｇｍアンプの電流は、前記第１入力テイル電流源の電流に対して相補的に変化することを特徴とする請求項１または２に記載の演算増幅器。
  6. 前記第１ｇｍアンプは、
    ＰＭＯＳ差動対と、
    前記ＰＭＯＳ差動対のソース側に設けられる電流源と、
    前記ＰＭＯＳ差動対と前記電流源の間に設けられ、前記ＰＭＯＳ入力差動対に流れる電流がゼロになると、遮断状態となる停止回路と、
    を含むことを特徴とする請求項５に記載の演算増幅器。
  7. 前記停止回路は、ソース同士、ドレイン同士が接続される２個のＰＭＯＳトランジスタを含み、一方のゲートは前記反転入力端子と接続され、他方のゲートは前記非反転入力端子と接続されることを特徴とする請求項６に記載の演算増幅器。
  8. 前記第１ｇｍアンプは、前記電流源と前記停止回路の接続ノードから、前記第１入力テイル電流源の電流に対して相補的に変化する電流をシンクする可変電流源をさらに含むことを特徴とする請求項６または７に記載の演算増幅器。
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