JP2009071778A

JP2009071778A - Ｌｖｄｓドライバ回路

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Publication number: JP2009071778A
Application number: JP2007240953A
Authority: JP
Inventors: Ryota Terauchi; 内亮太寺
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-09-18
Filing date: 2007-09-18
Publication date: 2009-04-02

Abstract

【課題】信号伝送の低ノイズ化を図りつつ、必要に応じて消費電流を抑えることが可能なＬＶＤＳドライバ回路を提供する。
【解決手段】ＬＶＤＳドライバ回路１００は、第１の可変電流源と、データ入力端子を介してデータ信号がゲートに入力される第１のＭＯＳトランジスタと、反転信号がゲートに入力される第２のＭＯＳトランジスタと、データ信号がゲートに入力される第３のＭＯＳトランジスタと、反転信号がゲートに入力される第４のＭＯＳトランジスタと、第２の可変電流源と、第１の出力端子と第２の出力端子との間に接続され、抵抗値が可変である抵抗装置と、制御回路と、を備える。制御回路は、消費電流を低減する低電流モードにおいて、通常動作する通常モードよりも第１の可変電流源および第２の可変電流源の出力電流を制限するとともに、通常モードよりも抵抗装置の抵抗値を増大させる。
【選択図】図２

Description

本発明は、小振幅の差動電圧信号を出力するＬＶＤＳドライバ回路に関するものである。

近年、大量の信号を伝送する手段の一つとして、ＬＶＤＳ（ＬｏｗＶｏｌｔａｇｅＤｉｆｆｅｒｅｎｔｉａｌＳｉｇｎａｌｉｎｇ）インターフェイス回路が用いられている。ＬＶＤＳインターフェイス回路は、電流を信号伝送の手段として用いた半導体集積回路である。

ＬＶＤＳドライバ回路として、多くの回路方式が提案されている。この回路方式の一つとして、ＬＶＤＳドライバ回路の送信端に抵抗を接続したものがある(例えば、特許文献１参照。)。

この従来のＬＶＤＳドライバ回路は、１００オームの抵抗で終端されたレシーバに電流を流し、レシーバの終端抵抗端に電位を発生させて信号を送受信する。高速で信号を送受信するためには、レシーバの終端抵抗、レシーバ、ドライバ間の伝送線路のインピーダンス、ドライバの出力抵抗のインピーダンスを整合させることが望ましい。

例えば、送信端の抵抗を１００オームにした場合、ドライバと伝送線路のインピーダンス不整合を小さくすることができる。これにより、低ノイズの信号伝送を実現することができる。

ここで、上記従来のＬＶＤＳドライバ回路において、終端抵抗に１５０ｍＶの電位差を発生させる場合について検討する。この場合、１００オーム終端された終端抵抗に、１５０ｍＶの電位差を発生させるためにはＶｒｘ= Ｉｏｕｔ×Ｒｔｅｒｍの関係式より、レシーバ側に流す電流は１.５ｍＡとなる。

一方、ドライバ側の送信端に接続された送信端抵抗が１００オームの場合、ドライバの出力端に流れる電流はI =１５０ｍＶ／１００オーム＝１.５ｍＡとなる。よって、ドライバの電流源に必要な電流は３ｍＡとなる。

このように、ドライバの送信端に低抵抗を接続した回路は、ドライバの出力端の抵抗に電流が流れるため、消費電流が大きい。

したがって、上記従来のＬＶＤＳドライバ回路では、例えば、低消費電力が要求される携帯機器等に適用される場合、消費電流の大きさが問題となり得る。
米国特許６１１８４３８号明細書

本発明は、信号伝送の低ノイズ化を図りつつ、必要に応じて消費電流を抑えることが可能なＬＶＤＳドライバ回路を提供することを目的とする。

本発明の一態様に係るＬＶＤＳドライバ回路は、レシーバ回路へ伝送線路を介して差動信号を出力するためのＬＶＤＳドライバ回路であって、データ信号が入力されるデータ入力端子と、前記差動信号を出力するための第１の出力端子と、前記差動信号を出力するための第２の出力端子と、電源に一端が接続された第１の可変電流源と、前記第１の可変電流源の他端に一端が接続され、前記第１の出力端子に他端が接続され、前記データ入力端子を介して前記データ信号がゲートに入力される第１導電型の第１のＭＯＳトランジスタと、前記第１の可変電流源の他端に一端が接続され、前記第２の出力端子に他端が接続され、前記データ信号の位相を反転させた信号と等価な反転信号がゲートに入力される第１導電型の第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの他端に一端が接続され、前記データ信号がゲートに入力される第２導電型の第３のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタの他端に一端が接続され、前記反転信号がゲートに入力される第２導電型の第４のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタの他端および前記第４のＭＯＳトランジスタの他端に一端が接続され、接地に他端が接続された第２の可変電流源と、前記第１の出力端子と前記第２の出力端子との間に接続され、抵抗値が可変である抵抗装置と、前記第１の可変電流源、前記第２の可変電流源、および前記抵抗装置を制御する制御回路と、を備え、前記制御回路は、消費電流を低減する低電流モードにおいて、通常動作する通常モードよりも前記第１の可変電流源および第２の可変電流源の出力電流を制限するとともに、前記通常モードよりも前記抵抗装置の抵抗値を増大させることを特徴とする。

本発明のＬＶＤＳドライバ回路によれば、信号伝送の低ノイズ化を図りつつ、必要に応じて消費電流を抑えることができる。

以下、本発明に係る各実施例について図面に基づいて説明する。

図１は、本発明の一態様である実施例１に係るＬＶＤＳドライバ回路が適用される伝送システム２００の一例を示す図である。

図１に示すように、伝送システム２００は、ＬＶＤＳドライバ回路１００と、レシーバ回路１０１と、このレシーバ回路１０１とＬＶＤＳドライバ回路１００との間に接続され、差動信号を伝送するための第１の伝送線路１０２と、レシーバ回路１０１とＬＶＤＳドライバ回路１００との間に接続され、差動信号を伝送するための第２の伝送線路１０３と、レシーバ回路１０１の入力に設けられた終端抵抗１０４と、を備える。第１、第２の伝送線路１０２、１０３の差動インピーダンスは、例えば、１００オームである。

この伝送システム２００は、例えば、携帯電話等の携帯機器に適用される。

ＬＶＤＳドライバ回路１００は、データ信号の入力に応じて、第１、第２の伝送線路１０２、１０３を介して、差動信号をレシーバ回路１０１へ出力するようになっている。終端抵抗１０４により、レシーバ回路１０１側において、インピーダンスが整合されている。すなわち、この終端抵抗１０４は、１００オームの抵抗値を有する。

以下、ＬＶＤＳドライバ回路１００の詳細な構成・機能について説明する。ここでは、ＬＶＤＳドライバ回路１００は、例えば、消費電流を低減する低電流モードと通常動作する通常モードの２つのモードで動作するものとする。なお、ＬＶＤＳドライバ回路１００の動作には、これらの２つのモード以外のモードがさらに含まれていてもよい。

図２は、本発明の一態様である実施例１に係るＬＶＤＳドライバ回路の構成の一例を示す図である。なお、図２においては、一例として、第１導電型がｐ型、第２導電型がｎ型の場合について説明する。

図２に示すように、ＬＶＤＳドライバ回路１００は、データ信号が入力されるデータ入力端子１と、差動信号を出力するための第１の出力端子２と、差動信号を出力するための第２の出力端子３と、を備える。

また、ＬＶＤＳドライバ回路１００は、第１の可変電流源４と、第１導電型（ｐ型）の第１のＭＯＳトランジスタ５と、第１導電型（ｐ型）の第２のＭＯＳトランジスタ６と、第２導電型（ｎ型）の第３のＭＯＳトランジスタ７と、第２導電型（ｐ型）の第４のＭＯＳトランジスタ８と、を備える。

また、ＬＶＤＳドライバ回路１００は、第２の可変電流源９と、抵抗装置１０と、制御回路１１と、増幅器１２と、インバータ１３と、を備える。

第１の可変電流源４は、電源に一端が接続されている。この第１の可変電流源４は、ｐ型ＭＯＳトランジスタである第５のＭＯＳトランジスタ４ａと、ｐ型ＭＯＳトランジスタである第６のＭＯＳトランジスタ４ｂと、第２のスイッチ素子４ｃと、を有する。

第５のＭＯＳトランジスタ４ａは、電源Ｖｄｄと第１のＭＯＳトランジスタ５の一端（ソース）との間に接続され、バイアス電圧Ｖｂｉａｓ１がゲートに印加されている。このように、ゲートにバイアス電圧Ｖｂｉａｓ１が印加されていることにより、第５のＭＯＳトランジスタ４ａは、電流源として動作する。すなわち、バイアス電圧Ｖｂｉａｓ１は、電流源が所望の電流を流すように制御されるある一定電圧である。例えば、第５のＭＯＳトランジスタ４ａは、１．５ｍＡの電流を出力する。このときの第５のＭＯＳトランジスタ４ａのゲート−ソース間電圧は、０．６Ｖ等の中間電圧（例えば、分圧電圧Ｖｄｉｖ）である。

第６のＭＯＳトランジスタ４ｂは、電源Ｖｄｄと第１のＭＯＳトランジスタ５の一端（ソース）との間に接続され、バイアス電圧Ｖｂｉａｓ１がゲートに印加されている。このように、ゲートにバイアス電圧Ｖｂｉａｓ１が印加されていることにより、第６のＭＯＳトランジスタ４ｂは、電流源として動作する。既述のように、バイアス電圧Ｖｂｉａｓ１は、電流源が所望の電流を流すように制御されるある一定電圧である。例えば、第６のＭＯＳトランジスタ４ｂは、１．５ｍＡの電流を出力する。このときの第６のＭＯＳトランジスタ４ｂのゲート−ソース間電圧は、０．６Ｖ等の中間電圧である。

第２のスイッチ素子４ｃは、電源Ｖｄｄと第１のＭＯＳトランジスタ５の一端（ソース）との間で、第５のＭＯＳトランジスタ４ａと直列に接続されている。この第２のスイッチ素子４ｃのオン／オフを制御回路１１が制御信号Ｓ２で制御することにより、第１の可変電流源４の出力電流が制御されるようになっている。例えば、制御回路１１が第２のスイッチ素子４ｃをオフすることにより、第１の可変電流源４の出力電流が３ｍＡから１．５ｍＡに制限される。

第１のＭＯＳトランジスタ５は、第１の可変電流源４の他端に一端（ソース）が接続され、第１の出力端子２に他端（ドレイン）が接続されている。この第１のＭＯＳトランジスタ５のゲートは、データ入力端子１に接続されている。すなわち、第１のＭＯＳトランジスタ５は、データ入力端子１を介してデータ信号がゲートに入力されるようになっている。

第２のＭＯＳトランジスタ６は、第１の可変電流源４の他端に一端（ソース）が接続され、第２の出力端子３に他端（ドレイン）が接続されている。この第２のＭＯＳトランジスタ６のゲートは、データ入力端子１にインバータ１３を介して接続されている。すなわち、第２のＭＯＳトランジスタ６は、データ信号の位相を反転させた信号と等価な反転信号がゲートに入力されるようになっている。

第３のＭＯＳトランジスタ７は、第１のＭＯＳトランジスタ５の他端（ドレイン）に一端（ドレイン）が接続されている。この第３のＭＯＳトランジスタ７のゲートは、データ入力端子１に接続されている。すなわち、第３のＭＯＳトランジスタ７は、該データ信号がゲートに入力されるようになっている。

第４のＭＯＳトランジスタ８は、第２のＭＯＳトランジスタ６の他端（ドレイン）に一端（ドレイン）が接続されている。この第４のＭＯＳトランジスタ８のゲートは、データ入力端子１にインバータ１３を介して接続されている。すなわち、第４のＭＯＳトランジスタ８は、該反転信号がゲートに入力されるようになっている。

第２の可変電流源９は、第３のＭＯＳトランジスタ７の他端（ソース）および第４のＭＯＳトランジスタ８の他端（ソース）に一端が接続されている。また、第２の可変電流源９は、接地に他端が接続されている。

この第２の可変電流源９は、第７のＭＯＳトランジスタ９ａと、第８のＭＯＳトランジスタ９ｂと、第３のスイッチ素子９ｃと、を有する。

第７のＭＯＳトランジスタ９ａは、接地と第３のＭＯＳトランジスタ７の他端（ソース）との間に接続され、バイアス電圧Ｖｂｉａｓ２がゲートに印加されている。このように、ゲートにバイアス電圧Ｖｂｉａｓ２が印加されていることにより、第７のＭＯＳトランジスタ９ａは、電流源として動作する。すなわち、バイアス電圧Ｖｂｉａｓ２は、電流源が所望の電流を流すように制御されるある一定電圧である。例えば、第７のＭＯＳトランジスタ９ａは、１．５ｍＡの電流を出力する。このときの第７のＭＯＳトランジスタ９ａのゲート−ソース間電圧は、０．６Ｖ等の中間電圧である。

第８のＭＯＳトランジスタ９ｂは、接地と前記第３のＭＯＳトランジスタの他端との間に接続され、バイアス電圧Ｖｂｉａｓ２がゲートに印加されている。このように、ゲートにバイアス電圧Ｖｂｉａｓ２が印加されていることにより、第８のＭＯＳトランジスタ４ｂは、電流源として動作する。既述のように、バイアス電圧Ｖｂｉａｓ２は、電流源が所望の電流を流すように制御されるある一定電圧である。例えば、第８のＭＯＳトランジスタ９ｂは、１．５ｍＡの電流を出力する。このときの第８のＭＯＳトランジスタ９ｂのゲート−ソース間電圧は、０．６Ｖ等の中間電圧である。

このように、バイアス電圧Ｖｂｉａｓ２は電流源が基準となる電流を流すためのバイアス電圧である。また、後述のように、増幅器１２の出力は、出力電圧を制御するためのものである。

第３のスイッチ素子９ｃは、接地と第３のＭＯＳトランジスタの他端（ソース）との間で、第７のＭＯＳトランジスタ９ａと直列に接続されている。この第３のスイッチ素子９ｃのオン／オフを制御回路１１が制御信号Ｓ３で制御することにより、第２の可変電流源９の出力電流が制御されるようになっている。例えば、制御回路１１が第３のスイッチ素子９ｃをオフすることにより、第２の可変電流源９の出力電流が３ｍＡから１．５ｍＡに制限される。

抵抗装置１０は、第１の出力端子２と第２の出力端子３との間に接続されている。この抵抗装置１０は、その抵抗値が可変である。この抵抗装置１０は、第１の出力端子２と第２の出力端子３との間に接続され、分圧電圧Ｖｄｉｖを出力する分圧回路１０ａと、第１の出力端子２と第２の出力端子３との間で、分圧回路１０ａと並列に接続された可変抵抗回路１０ｂと、を有する。

分圧回路１０ａは、一端が第１の出力端子２に接続された第１の分圧抵抗１０ｃと、この第１の分圧抵抗１０ｃの他端と第２の出力端子３との間に接続された第２の分圧抵抗１０ｄと、を含む。第１の出力端子２と第２の出力端子３との間の出力電圧をこれらの第１、第２の分圧抵抗１０ｃ、１０ｄにより分圧した電圧が、分圧電圧Ｖｄｉｖとなる。

可変抵抗回路１０ｂは、第１の出力端子２と第２の出力端子３との間に接続された第１、第２の抵抗１０ｅ、１０ｆと、第１の出力端子２と第２の出力端子３との間で、第１、第２の抵抗１０ｅ、１０ｆと直列に接続された第１のスイッチ素子１０ｇと、を含む。

第１のスイッチ素子１０ｇは、制御回路１１の制御信号Ｓ１によりオン／オフが制御されるようになっている。

なお、第１の分圧抵抗１０ｃと第２の分圧抵抗１０ｄとの合成抵抗（分圧回路１０ａ）の抵抗値Ｒ１は、第１のスイッチ素子１０ｇをオンさせた場合（通常モード）の可変抵抗回路１０ｂの抵抗値Ｒ２よりも大きく設定される。

例えば、抵抗値Ｒ１には、１０キロオーム、抵抗値Ｒ２には１００オームが選択される。

この場合、第１のスイッチ素子１０ｇをオンさせると（通常モード）、抵抗装置１０の抵抗値は、約１００オームになる。これにより、通常モードにおいては、ＬＶＤＳドライバ回路１００の送信端抵抗が約１００オームになり、インピーダンスが整合される。

一方、第１のスイッチ素子１０ｇをオフさせると（低電流モード）、抵抗装置１０の抵抗値は、１０キロオームになる。これにより、ＬＶＤＳドライバ回路１００の送信端抵抗が１０キロオームになり、この送信端抵抗がレシーバ回路１０１の終端抵抗１０４と比較して非常に大きくなる。

既述のように、制御回路１１は、制御信号Ｓ１、Ｓ２、Ｓ３を出力して、第１の可変電流源４、第２の可変電流源９、および抵抗装置１０を制御するようになっている。

増幅器１２は、第１の出力端子２と第２の出力端子３との間の電圧を所定の分圧比で分圧して分圧電圧Ｖｄｉｖが非反転入力端子に入力され、基準電圧Ｖｒｅｆが反転入力端子に入力されている。

図２では、増幅器１２の出力は、第２の可変電流源９に入力されている。すなわち、増幅器１２の出力は、第７のＭＯＳトランジスタ９ａおよび第８のＭＯＳトランジスタ９ｂのゲートに接続されている。なお、増幅器１２の出力は、第８のＭＯＳトランジスタ９ｂのゲートのみに接続されてもよい。

これにより、第２の可変電流源９の出力電流は、増幅器１２の出力に応じて、該分圧電圧Ｖｄｉｖと基準電圧Ｖｒｅｆとが等しくなるように調整されるようになっている。すなわち、増幅器１２は、基準電圧ＶｒｅｆにＬＶＤＳドライバ回路１００の出力電圧が近づくように第２の可変電流源９の電流量を調整する。すなわち、増幅器１２は、コモンモードフィードバック回路として機能する。

一方、増幅器１２の出力は、第１の可変電流源４に入力されてもよい。すなわち、増幅器１２の出力は、第５のＭＯＳトランジスタ４ａおよび第６のＭＯＳトランジスタ４ｂのゲートに接続されてもよい。

この場合、第１の可変電流源４の出力電流は、増幅器１２の出力に応じて、該分圧電圧Ｖｄｉｖと基準電圧Ｖｒｅｆとが等しくなるように調整される。すなわち、増幅器１２は、基準電圧ＶｒｅｆにＬＶＤＳドライバ回路１００の出力電圧が近づくように第１の可変電流源４の電流量を調整する。

このように、増幅器１２は、出力電圧の中間電圧（分圧電圧Ｖｄｉｖ）と基準電圧Ｖｒｅｆとを比較し、その電位差に応じて電流源（ＭＯＳトランジスタ）のゲート電圧を制御する。これにより、出力電圧の中間電圧（分圧電圧Ｖｄｉｖ）が基準電圧Ｖｒｅｆに近づくようにする。

次に、以上のような構成を有するＬＶＤＳドライバ回路１００の動作について説明する。

先ず、既述の通常モードについて説明する。

制御回路１１は、通常モードにおいて、第２、第３のスイッチ素子４ｃ、９ｃをオンする。これにより、第１、第２の可変電流源４、９は、３ｍＡの出力電流を出力する。

また、制御回路１１は、通常モードにおいて、第１のスイッチ素子１０ｇをオンする。したがって、ＬＶＤＳドライバ回路１００の送信端抵抗（抵抗装置１０）の抵抗値は、約１００オームとなる。すなわち、制御回路１１は、通常モードにおいて、抵抗装置１０の抵抗値をレシーバ回路１０１の終端抵抗１０４の抵抗値に近づくように制御する。

これにより、レシーバ回路１０１の終端抵抗１０４に１.５ｍＡ流し、１５０ｍＶの電位を発生させることができる。

また、ＬＶＤＳドライバ回路１００の出力インピーダンスを伝送線路の差動インピーダンス、レシーバ回路１０１の終端抵抗１０４に近接させることができる。したがって、インピーダンスが整合され、低ノイズの信号伝送が可能となる。

制御回路１１は、高速に信号を伝送して低ノイズの伝送が求められる場合、この通常モードを選択する。

次に、低電流モードについて説明する。

制御回路１１は、低電流モードにおいて、第２、第３のスイッチ素子４ｃ、９ｃをオフする。これにより、第１、第２の可変電流源４、９は、１．５ｍＡの出力電流を出力する。すなわち、制御回路１１は、低電流モードにおいて、通常モードよりも第１の可変電流源４および第２の可変電流源９の出力電流を制限する。

また、制御回路１１は、低電流モードにおいて、第１のスイッチ素子１０ｇをオフする。したがって、ＬＶＤＳドライバ回路１００の送信端抵抗（抵抗装置１０）の抵抗値は、約１０キロオームとなる。すなわち、制御回路１１は、低電流モードにおいて、通常モードよりも抵抗装置１０の抵抗値を増大させる。これにより、ＬＶＤＳドライバ回路１００の送信端抵抗には電流が殆ど流れず、レシーバ回路１０１の終端抵抗１０４に１．５ｍＡの電流が流れる。

したがって、レシーバ回路１０１の終端抵抗１０４には、通常モードと同様に１５０ｍＶの電位を発生させることができる。

一方、ＬＶＤＳドライバ回路１００の送信端抵抗には電流がほとんど流れない。これにより、回路の消費電流を小さくできる。

なお、制御回路１１が第１ないし第３のスイッチ素子１０ｇ、４ｃ、９ｃをオフするタイミングは、同じであるのが好ましい。

制御回路１１は、高速信号の伝送や低ノイズの特性よりも、低消費電力が要求される場合、この低電流モードを選択する。

以上の動作により、ＬＶＤＳドライバ回路１００は、信号伝送の低ノイズ化を図りつつ、必要に応じて消費電流を抑えることができる。

以上のように、本実施例に係るＬＶＤＳドライバ回路によれば、信号伝送の低ノイズ化を図りつつ、必要に応じて消費電流を抑えることができる。

実施例１では、ＬＶＤＳドライバ回路１００の構成の一例について述べた。

本実施例では、特にＬＶＤＳドライバ回路１００の抵抗装置１０の他の構成例について述べる。

図３は、本発明の一態様である実施例２に係るＬＶＤＳドライバ回路１００の抵抗装置１０の要部構成を示す図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。

図３に示すように、抵抗装置１０は、第１の出力端子２と第２の出力端子３との間に接続されている。この抵抗装置１０は、その抵抗値が可変である。この抵抗装置１０は、第１の出力端子２と第２の出力端子３との間に接続され、分圧電圧Ｖｄｉｖを出力する分圧回路１０ａと、第１の出力端子２と第２の出力端子３との間で、分圧回路１０ａと並列に接続された可変抵抗回路１０ｂと、を有する。

可変抵抗回路１０ｂは、第１の出力端子２と第２の出力端子３との間に接続されたＭＯＳトランジスタ２１０ｇを含む。このＭＯＳトランジスタ２１０ｇは、制御信号Ｓ１により、流れる電流値が制御（オン抵抗値が制御）されるようになっている。なお、図３では、ＭＯＳトランジスタ２１０ｇは、ｎ型ＭＯＳトランジスタであるが、ｐ型ＭＯＳトランジスタでもよい。

なお、実施例１と同様に、第１の分圧抵抗１０ｃと第２の分圧抵抗１０ｄとの合成抵抗の抵抗値Ｒ１は、通常モードの可変抵抗回路１０ｂの抵抗値（ＭＯＳトランジスタ２１０ｇのオン抵抗の値）Ｒ２よりも大きく設定される。

例えば、通常モードのＭＯＳトランジスタ２１０ｇのオン抵抗には１００オームを選択する。また、実施例１と同様に、抵抗値Ｒ１には１０キロオームが選択される。

この場合、通常モードにおいて、抵抗装置１０の抵抗値は、約１００オームになる。これにより、通常モードにおいては、ＬＶＤＳドライバ回路１００の送信端抵抗が約１００オームになり、インピーダンスが整合される。

一方、低電流モードにおいて、ＭＯＳトランジスタ２１０ｇをオフさせる（ＭＯＳトランジスタ２１０ｇに流れる電流を制限する）と、抵抗装置１０の抵抗値は、１０キロオームになる。これにより、低電流モードにおいては、ＬＶＤＳドライバ回路１００の送信端抵抗が１０キロオームになり、この送信端抵抗がレシーバ回路１０１の終端抵抗１０４と比較して非常に大きくなる。

次に、以上のような構成を有する抵抗装置１０を適用したＬＶＤＳドライバ回路１００の動作について説明する。

先ず、既述の通常モードについて説明する。

制御回路１１は、通常モードにおいて、実施例１と同様に、第２、第３のスイッチ素子４ｃ、９ｃをオンする。これにより、第１、第２の可変電流源４、９は、３ｍＡの出力電流を出力する。

また、制御回路１１は、通常モードにおいて、ＭＯＳトランジスタ２１０をオンする。したがって、ＬＶＤＳドライバ回路１００の送信端抵抗（抵抗装置１０）の抵抗値は、約１００オームとなる。すなわち、制御回路１１は、通常モードにおいて、抵抗装置１０の抵抗値をレシーバ回路１０１の終端抵抗１０４の抵抗値に近づくように制御する。

次に、低電流モードについて説明する。

制御回路１１は、低電流モードにおいて、実施例１と同様に、第２、第３のスイッチ素子４ｃ、９ｃをオフする。これにより、第１、第２の可変電流源４、９は、１．５ｍＡの出力電流を出力する。すなわち、制御回路１１は、低電流モードにおいて、通常モードよりも第１の可変電流源４および第２の可変電流源９の出力電流を制限する。

また、制御回路１１は、低電流モードにおいて、ＭＯＳトランジスタ２１０ｇをオフする。すなわち、制御回路１１は、低電流モードにおいて、ＭＯＳトランジスタ２１０ｇに流れる電流を制限する。

したがって、ＬＶＤＳドライバ回路１００の送信端抵抗（抵抗装置１０）の抵抗値は、約１０キロオームとなる。すなわち、制御回路１１は、低電流モードにおいて、通常モードよりも抵抗装置１０の抵抗値を増大させる。これにより、ＬＶＤＳドライバ回路１００の送信端抵抗には電流が殆ど流れず、レシーバ回路１０１の終端抵抗１０４に１．５ｍＡの電流が流れる。

以上のように、本実施例に係るＬＶＤＳドライバ回路によれば、実施例１と同様に、信号伝送の低ノイズ化を図りつつ、必要に応じて消費電流を抑えることができる。

本実施例では、特にＬＶＤＳドライバ回路１００の第１の可変電流源４の他の構成例について述べる。

図４は、本発明の一態様である実施例３に係るＬＶＤＳドライバ回路の第１の可変抵抗回路４の要部構成を示す図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。

図４に示すように、第１の可変電流源４は、ｐ型ＭＯＳトランジスタである第５のＭＯＳトランジスタ４ａと、ｐ型ＭＯＳトランジスタである第６のＭＯＳトランジスタ４ｂと、第２のスイッチ素子である第９のＭＯＳトランジスタ２０４ｃと、を有する。

第９のＭＯＳトランジスタ２０４ｃは、電源Ｖｄｄと第１のＭＯＳトランジスタ５の一端（ソース）との間で、第５のＭＯＳトランジスタ４ａと直列に接続されている。また、第９のＭＯＳトランジスタ２０４ｃのゲートには、制御信号Ｓ２が入力されるようになっている。

この第９のＭＯＳトランジスタ２０４ｃのオン／オフを制御回路１１が制御信号Ｓ２で制御することにより、第１の可変電流源４の出力電流が制御されるようになっている。例えば、制御回路１１が第９のＭＯＳトランジスタ２０４ｃをオフすることにより、第１の可変電流源４の出力電流が３ｍＡから１．５ｍＡに制限される。

なお、以上のような構成を有する第１の可変電流源４を適用したＬＶＤＳドライバ回路１００の動作は、実施例１と同様である。

なお、本実施例においては、第１の可変電流源４について述べたが、第２の可変電流源９についても、回路の極性を反転し、制御信号Ｓ３で制御することにより同様に適用される。

実施例１では、ＬＶＤＳドライバ回路１００の第１の可変電流源４の他の構成例について述べた。

本実施例では、ＬＶＤＳドライバ回路１００の第１の可変電流源４のさらに他の構成例について述べる。

図５は、本発明の一態様である実施例４に係るＬＶＤＳドライバ回路の第１の可変抵抗回路４の要部構成を示す図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。

図５に示すように、第１の可変電流源４は、ｐ型ＭＯＳトランジスタである第１０のＭＯＳトランジスタ４０４ａと、ｐ型ＭＯＳトランジスタである第１１のＭＯＳトランジスタ４０４ｂと、ｐ型ＭＯＳトランジスタである第１２のＭＯＳトランジスタ４０４ｃと、ｐ型ＭＯＳトランジスタである第１３のＭＯＳトランジスタ４０４ｄと、ｎ型ＭＯＳトランジスタである第１４のＭＯＳトランジスタ４０４ｅと、インバータ４０４ｆと、を有する。

第１３のＭＯＳトランジスタ４０４ｄのゲートには、インバータ４０４ｆを介して、制御信号Ｓ２が入力される。また、第１４のＭＯＳトランジスタ４０４ｅのゲートには制御信号Ｓ２が入力される。これらの第１３、第１４のＭＯＳトランジスタ４０４ｄ、４０４ｅは、トランスミッションゲートを構成する。このトランスミッションゲートは、制御信号Ｓ２により制御される。

第１０のＭＯＳトランジスタ４０４ａは、電源Ｖｄｄと第１のＭＯＳトランジスタ５の一端（ソース）との間に接続されている。この第１０のＭＯＳトランジスタ４０４ａは、通常モードにおいて、制御信号Ｓ２に応じて、該トランスミッションゲートを介して、バイアス電圧Ｖｂｉａｓ１がゲートに印加されるようになっている。このように、通常モードにおいては、ゲートにバイアス電圧Ｖｂｉａｓ１が印加されることにより、第５のＭＯＳトランジスタ４ａは、電流源として動作する。例えば、第５のＭＯＳトランジスタ４ａは、１．５ｍＡの電流を出力する。

また、第１２のＭＯＳトランジスタ４０４ｃは、電源Ｖｄｄと第１０のＭＯＳトランジスタ４０４ａのゲートとの間に接続されている。この第１２のＭＯＳトランジスタ４０４ｃのゲートには、インバータ４０４ｆを介して、制御信号Ｓ２が入力されるようになっている。この第１２のＭＯＳトランジスタ４０４ｃは、低電流モードにおいて、制御信号Ｓ２に応じてオンし、電源Ｖｄｄを第１０のＭＯＳトランジスタ４０４ａのゲートに印加する。これにより、低電流モードにおいて、第１０のＭＯＳトランジスタ４０４ａがオフし、この第１０のＭＯＳトランジスタ４０４ａの出力電流が制限される。

第１１のＭＯＳトランジスタ４０４ｂは、電源Ｖｄｄと第１のＭＯＳトランジスタ５の一端（ソース）との間に接続され、バイアス電圧Ｖｂｉａｓ１がゲートに印加されている。このように、ゲートにバイアス電圧Ｖｂｉａｓ１が印加されていることにより、第１１のＭＯＳトランジスタ４０４ｂは、電流源として動作する。例えば、第１１のＭＯＳトランジスタ４０４ｂは、１．５ｍＡの電流を出力する。

このように、第１０のＭＯＳトランジスタ４０４ａのオン／オフを制御回路１１が制御信号Ｓ２で制御することにより、第１の可変電流源４の出力電流が制御されるようになっている。例えば、制御回路１１が第１０のＭＯＳトランジスタ４０４ａをオフすることにより、第１の可変電流源４の出力電流が３ｍＡから１．５ｍＡに制限される。

次に、以上のような構成を有する第１の可変電流源４を適用したＬＶＤＳドライバ回路１００の動作について説明する。

先ず、既述の通常モードについて説明する。

制御回路１１は、通常モードにおいて、第１０のＭＯＳトランジスタ４０４ａ、第３のスイッチ素子９ｃをオンする。これにより、第１、第２の可変電流源４、９は、３ｍＡの出力電流を出力する。

また、制御回路１１は、実施例１と同様に、通常モードにおいて、第１のスイッチ素子１０ｇをオンする。したがって、ＬＶＤＳドライバ回路１００の送信端抵抗（抵抗装置１０）の抵抗値は、約１００オームとなる。すなわち、制御回路１１は、通常モードにおいて、抵抗装置１０の抵抗値をレシーバ回路１０１の終端抵抗１０４の抵抗値に近づくように制御する。

次に、低電流モードについて説明する。

制御回路１１は、低電流モードにおいて、第１０のＭＯＳトランジスタ４０４ａ、第３のスイッチ素子９ｃをオフする。これにより、第１、第２の可変電流源４、９は、１．５ｍＡの出力電流を出力する。すなわち、制御回路１１は、低電流モードにおいて、通常モードよりも第１の可変電流源４および第２の可変電流源９の出力電流を制限する。

本発明の一態様である実施例１に係るＬＶＤＳドライバ回路が適用される伝送システム２００の一例を示す図である。本発明の一態様である実施例１に係るＬＶＤＳドライバ回路の構成の一例を示す図である。本発明の一態様である実施例２に係るＬＶＤＳドライバ回路１００の抵抗装置１０の要部構成を示す図である。本発明の一態様である実施例３に係るＬＶＤＳドライバ回路の第１の可変抵抗回路４の要部構成を示す図である。本発明の一態様である実施例４に係るＬＶＤＳドライバ回路の第１の可変抵抗回路４の要部構成を示す図である。

符号の説明

１データ入力端子
２第１の出力端子
３第２の出力端子
４第１の可変電流源
４ａ第５のＭＯＳトランジスタ
４ｂ第６のＭＯＳトランジスタ
４ｃ第２のスイッチ素子
５第１のＭＯＳトランジスタ
６第２のＭＯＳトランジスタ
７第３のＭＯＳトランジスタ
８第４のＭＯＳトランジスタ
９第２の可変電流源
９ａ第７のＭＯＳトランジスタ
９ｂ第８のＭＯＳトランジスタ
９ｃ第３のスイッチ素子
１０抵抗装置
１０ａ分圧回路
１０ｂ可変抵抗回路
１０ｃ第１の分圧抵抗
１０ｄ第２の分圧抵抗
１０ｅ第１の抵抗
１０ｆ第２の抵抗
１０ｇ第１のスイッチ素子
１１制御回路
１２増幅器
１３インバータ
１００ＬＶＤＳドライバ回路
１０１レシーバ回路
１０２第１の伝送線路
１０３第２の伝送線路
１０４終端抵抗
２００信号伝送システム
２１０ｇＭＯＳトランジスタ
２０４ｃ第９のＭＯＳトランジスタ
４０４ａ第１０のＭＯＳトランジスタ
４０４ｂ第１１のＭＯＳトランジスタ
４０４ｃ第１２のＭＯＳトランジスタ
４０４ｄ第１３のＭＯＳトランジスタ
４０４ｅ第１４のＭＯＳトランジスタ
４０４ｆインバータ

Claims

レシーバ回路へ伝送線路を介して差動信号を出力するためのＬＶＤＳドライバ回路であって、
データ信号が入力されるデータ入力端子と、
前記差動信号を出力するための第１の出力端子と、
前記差動信号を出力するための第２の出力端子と、
電源に一端が接続された第１の可変電流源と、
前記第１の可変電流源の他端に一端が接続され、前記第１の出力端子に他端が接続され、前記データ入力端子を介して前記データ信号がゲートに入力される第１導電型の第１のＭＯＳトランジスタと、
前記第１の可変電流源の他端に一端が接続され、前記第２の出力端子に他端が接続され、前記データ信号の位相を反転させた信号と等価な反転信号がゲートに入力される第１導電型の第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの他端に一端が接続され、前記データ信号がゲートに入力される第２導電型の第３のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの他端に一端が接続され、前記反転信号がゲートに入力される第２導電型の第４のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタの他端および前記第４のＭＯＳトランジスタの他端に一端が接続され、接地に他端が接続された第２の可変電流源と、
前記第１の出力端子と前記第２の出力端子との間に接続され、抵抗値が可変である抵抗装置と、
前記第１の可変電流源、前記第２の可変電流源、および前記抵抗装置を制御する制御回路と、を備え、
前記制御回路は、
消費電流を低減する低電流モードにおいて、通常動作する通常モードよりも前記第１の可変電流源および第２の可変電流源の出力電流を制限するとともに、前記通常モードよりも前記抵抗装置の抵抗値を増大させる
ことを特徴とするＬＶＤＳドライバ回路。
前記制御回路は、
前記通常モードにおいて、前記抵抗装置の抵抗値を前記レシーバ回路の終端抵抗の抵抗値に近づくように制御し、
前記低電流モードにおいて、前記通常モードよりも前記第１の可変電流源および第２の可変電流源の出力電流を制限するとともに、前記通常モードよりも前記抵抗装置の抵抗値を増大させる
ことを特徴とする請求項１に記載のＬＶＤＳドライバ回路。
前記第１の出力端子と前記第２の出力端子との間の電圧を所定の分圧比で分圧して分圧電圧が非反転入力端子に入力され、基準電圧が反転入力端子に入力された増幅器をさらに備え、
第１の可変電流源または第２の可変電流源の出力電流は、前記増幅器の出力に応じて、前記分圧電圧と前記基準電圧とが等しくなるように調整される
ことを特徴とする請求項１または２に記載のＬＶＤＳドライバ回路。
前記抵抗装置は、
前記第１の出力端子と前記第２の出力端子との間に接続され、前記分圧電圧を出力する分圧回路と、
前記第１の出力端子と前記第２の出力端子との間で、前記分圧回路と並列に接続された可変抵抗回路と、を有し、
前記制御回路は、
前記低電流モードにおいて、前記可変抵抗回路の抵抗値を増大させる
ことを特徴とする請求項３に記載のＬＶＤＳドライバ回路。
前記可変抵抗回路は、
前記第１の出力端子と前記第２の出力端子との間に接続された抵抗と、
前記第１の出力端子と前記第２の出力端子との間で、前記抵抗と直列に接続された第１のスイッチ素子と、を含み、
前記制御回路は、
前記低電流モードにおいて、前記第１のスイッチ素子をオフする
ことを特徴とする請求項４に記載のＬＶＤＳドライバ回路。