KR100246335B1 - 메모리소자의내부정전압회로 - Google Patents

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Abstract

본 발명은 메모리 소자의 내부 정전압 회로에 관한 것으로 특히, 저온 동작시 내부 전압을 낮추어 동작 전류를 줄이고 신호들간의 타이밍 마진을 확보할 수 있도록 하여 저온시의 동작을 안정화시키도록 창안한 것이다. 이러한 본 발명은 전원이 온되면 전류(IR)를 발생시키는 전류원(210)과, 이 전류원(210)의 전류(IR) 흐름에 의해 전압(VLN)을 조정하는 제1 레벨 시프터(220)와, 전원이 온되면 전압(V1)을 출력하는 바이어스 회로(230)와, 이 바이어스 회로(230)의 출력 전압(V1)을 입력으로 전압(VLB)을 조정하는 제2 레벨 시프터(240)와, 상기 제1,제2 레벨 시프터(220)(240)의 출력 전압(VLB)(VLN)을 차동증폭하여 내부 전압(VL)을 발생시키는 버퍼(250)로 구성한다.

Description

메모리 소자의 내부 정전압 회로{INNER CONSTANT VOLTAGE CIRCUIT FOR MEMORY DEVICE}
본 발명은 메모리 소자에 관한 것으로 특히, 저온 동작을 안정화시키기 위한 메모리 소자의 내부정전압 회로에 관한 것이다.
도1 은 종래의 내부 정전압 회로도로서 이에 도시된 바와 같이, 스위치(S1)(S2)가 온되면 전압(Vcc)을 인가받아 전류(Ir)를 출력하는 전류원(110)과, 이 전류원(110)의 출력 전류(IR)를 입력으로 전압(VLB)을 발생시키는 전압 출력부(120)와, 전압(Vcc)을 입력으로 전압(VLN)을 결정하는 레벨 시프터(130)와, 상기 전압 출력부(120) 및 레벨 시프터(130)의 출력 전압(VLB)(VLN)을 차동증폭하여 그 내부 전압(VL)을 발생시키는 버퍼(140)로 구성된다.
상기 전류원(110)은 소스에 전압(Vcc)이 인가된 피모스트랜지스터(M1)와 가변저항(RR)을 통해 전압(Vcc)이 인가된 피모스트랜지스터(M2)로 전류 미러를 형성하여 상기 피모스트랜지스터(M1)의 게이트 및 드레인과 상기 피모스트랜지스터(M2)의 게이트를 공통접속하여 그 접속점을 엔모스트랜지스터(M3), 스위치(S1)을 통해 접지하고 상기 피모스트랜지스터(M2)의 드레인을 엔모스트랜지스터(M4), 스위치(S2)를 통해 접지함과 동시에 상기 엔모스트랜지스터(M3)(M4)의 게이트에 접속하여 그 접속점을 전압출력부(120)에 접속하도록 구성한다.
상기 가변저항(RR)의 가변단자에는 전압(Vcc)이 인가되도록 구성한다.
상기 전압 출력부(120)는 전압(Vcc)이 인가된 가변저항(RL)이 드레인에 접속된 엔모스트랜지스터(M5)의 게이트에 전류원(110)의 출력단자를 접속하고 상기 엔모스트랜지스터(M5)의 소스를 스위치(S3)를 통해 접지단자에 접속하며 상기 가변저항(RL)의 가변단자를 스위치(S4)를 통해 레벨 시프터(130)에 접속하고 상기 가변저항(RL)과 엔모스트랜지스터(M5)의 접속점을 스위치(S5)를 통해 버퍼(140)에 접속하여 구성한다.
상기 레벨 시프터(130)는 전압(Vcc)이 인가된 콘덴서(C1)와 전압출력부(120)의 스위치(S4)가 게이트에 접속된 피모스트랜지스터(M6)의 드레인에 전압(Vcc)을 인가하고 상기 피모스트랜지스터(M6)를 게이트와 드레인이 공통접속된 피모스트랜지스터(M7)(M8)을 순차 통해 접지하여 상기 피모스트랜지스터(M6)(M7)의 접속점에서 전압(VLN)을 출력하도록 구성한다.
상기 버퍼(140)는 소스에 전압(Vcc)이 인가된 피모스트랜지스터(M9)의 게이트 및 드레인과 피모스트랜지스터(M10)의 드레인을 공통 접속하여 그 접속점을 전압 출력부(120)의 출력전압(VLB)이 게이트에 인가된 엔모스트랜지스터(M11)의 드레인과 레벨시프터(130)의 출력전압(VLN)이 게이트에 인가된 엔모스트랜지스터(M12)의 드레인에 공통 접속하고 상기 피모스트랜지스터(M10)의 드레인을 엔모스트랜지스터(M13)의 드레인 및 게이트에 공통 접속하여 그 접속점에서 내부 전압(VL)을 발생하도록 하며 상기 엔모스트랜지스터(M11,M12,M13)의 소스를 게이트에 바이어스 전압(VB)이 인가된 엔모스트랜지스터(M14)를 통해 접지하도록 구성한다.
도면의 미설명 부호 C2 는 엔모스트랜지스터(M11)의 게이트와 전압(Vcc)사이에 접속된 콘덴서이고, C3 는 엔모스트랜지스터(M12)의 게이트와 접지사이에 접속된 콘덴서이다.
이와같은 종래 회로의 동작 과정을 설명하면 다음과 같다.
전원이 온되어 상승함에 있어 제어신호(
Figure pat00001
1)가 온이 되면 전류원(110)에 전류(IR)이 흐르게 되는데, 전류 미러인 피모스트랜지스터(M1,M2)와 엔모스 트랜지스터(M3)에 의해 상기 피모스트랜지스터(M2)에 전류(IR)가 흐르게 되고 그 전류(IR)에 의해 엔모스트랜지스터(M3)(M4)의 게이트 전압이 결정되어진다.
이때, 전류원(110)의 엔모스트랜지스터(M4)의 게이트 전압은 전압출력부(120)의 엔모스트랜지스터(M5)의 게이트 전압과 같다.
따라서, 전압출력부(120)는 피모스트랜지스터(M6)의 게이트 전압에 의해 전류(IL)가 흐르게 되어 전압(Vcc)이 가변저항(RL)에서 일정값만큼 감압된 전압(VLB)을 발생시키게 되고 상기 가변저항(RL)의 가변단자의 접속점(NB)으로도 전압을 발생시키게 된다.
이 후, 제어신호(
Figure pat00002
2)가 온되면 전압출력부(120)는 스위치(S4)(S5)가 온되어 가변저항(RL)의 가변단자에서의 전압을 레벨 시프터(130)에 전달하고 상기 가변저항(RL)에 의해 일정값만큼 감압된 전압(VLB)을 버퍼(140)에 전달하게 된다.
이때, 레벨 시프터(130)는 피모스트랜지스터(M6,M7,M8)에 의해 전압(VLN)을 결정하는데, 상기 피모스트랜지스터(M6)의 게이트 전압(VGS6)에 의해 상기 피모스 트랜지스터(M7)(M8)의 게이트 전압(VGS)이 정해진다.
따라서, 피모스트랜지스터(M6)의 게이트 전압(VGS6)이 'VDS6'이므로 전압(VLN)의 값은 '2VGS'가 된다.
상기에서 피모스트랜지스터(M6)의 게이트 전압(VGS6)은 가변저항(RL)에 흐르는 전류(IL)에 의해 결정되는데, 그 전류(IL)는 엔모스트랜지스터(M5)의 게이트 전압에 의해 조절된다.
이에 따라, 버퍼(140)는 바이어스 전압(VB)이 하이가 되어 엔모스트랜지스터(M14)가 턴온되면 차동증폭기인 엔모스트랜지스터(M11)(M12)에서 전압출력부(120)의 출력전압(VLB)과 레벨 시프터(130)의 출력전압(VLN)을 차동증폭하고 그때의 차에 의해 상기 피모스트랜지스터(M10)으로 흐르는 전류가 결정되어 내부 전압(VL)을 발생시키게 된다.
상기에서 내부 전압(VL)의 레벨은 입력전압(VLN)(VLB)중 높은 레벨의 전압을 따르게 된다.
즉, 전원이 온되어 전압(Vcc)가 '5V'가 되는 동안에는 레벨 시프터(130)의 출력전압(VLN)이 전압출력부(120)의 출력전압(VLB)보다 크므로 엔모스트랜지스터(M12)가 동작하고 전압(Vcc)가 '5V'보다 커지는 시점부터는 상기 전압(VLB)이 전압(VLN)보다 크게 되어 엔모스트랜지스터(M11)가 동작하게 됨에 의해 내부 전압(VL)은 도2 의 파형도와 같이 발생되는데, 외부전압(Vcc)에 대하여 동작 전압(5V)근처에서는 '3.3V'인 정전압으로 발생되어진다.
이러한 동작에서 내부 전압(VL)은 피모스트랜지스터(M2)의 높은 문턱전압과 피모스트랜지스터(M1)의 표준문턱전압의 차에 의해 생성된 전류(IR)에 의해 생성된 전압이므로 온도 변화에 대해 거의 일정한 전압을 유지한다.
그러나, 이러한 종래 기술은 온도 변화에 대해 거의 일정한 전압을 생성하므로 저온동작시에는 고온동작시보다 많은 전류가 흐르고 신호들의 천이 시간도 빨라지게 되어 타이밍 마진이 줄어 들고 또한, 많은 전류가 흐름에 의해 전원선과 신호선에 잡음이 발생하여 오동작할 수 있는 단점이 있다.
즉, 도2 의 파형도에 도시된 바와 같이 전압(Vcc = 5V)근처에서 엔모스트랜지스터(M11)(M12)가 모두 턴온되는 경우 전류 흐름이 증가하여 내부 전압(VL)의 레벨이 차전압(
Figure pat00003
VL)만큼 높아짐에 의해 오동작할 수 있다.
따라서, 본 발명은 종래의 문제점을 개선하기 위하여 저온 동작시 내부 전압을 낮추어 동작 전류를 줄이고 신호들간의 타이밍 마진을 확보할 수 있도록 하여 저온시의 동작을 안정화시키도록 창안한 메모리 소자의 내부 정전압 회로를 제공함에 목적이 있다.
도 1은 종래 기술을 보인 회로도.
도 2는 도 1에서의 내부 전압의 파형도.
도 3은 본 발명에 따른 실시예의 회로도.
도 4는 도 3에서의 내부 전압의 파형도.
* 도면의 주요부분에 대한 부호 설명 *
210 : 전류원 220,240 : 레벨 시프터
230 : 바이어스 회로 250 : 버퍼
본 발명은 상기의 목적을 달성하기 위하여 전원이 온되면 전류의 흐름에 따른 전압을 발생시키는 전류원과, 이 전류원의 출력 전압에 따라 출력 전압(VLN)을 조정하는 제1 레벨 시프터와, 전원이 온되면 바이어스 전압을 출력하는 바이어스 회로와, 이 바이어스 회로의 바이어스 전압을 입력으로 전압(VLB)을 조정하는 제2 레벨 시프터와, 상기 제1,제2 레벨 시프터의 출력 전압(VLB)(VLN)을 차동증폭하여 내부 전압(VL)을 발생시키는 버퍼로 구성함을 특징으로 한다.
상기 바이어스 회로는 폴리저항에 의해 저온에서의 출력전압이 낮아지도록 구성함을 특징으로 한다.
이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.
도3 은 본 발명의 실시예를 보인 블록도로서 이에 도시한 바와 같이, 전원이 온되면 전류(IR)의 흐름에 따른 전압을 발생시키는 전류원(210)과, 이 전류원(210)의 전류(IR) 흐름에 의해 전압(VLN)을 조정하는 제1 레벨 시프터(220)와, 전원이 온되면 전압(V1)을 출력하는 바이어스 회로(230)와, 이 바이어스 회로(230)의 출력 전압(V1)을 입력으로 전압(VLB)을 조정하는 제2 레벨 시프터(240)와, 상기 제1,제2 레벨 시프터(220)(240)의 출력 전압(VLB)(VLN)을 차동증폭하여 내부 전압(VL)을 발생시키는 버퍼(250)로 구성한다.
상기 전류원(210)은 저항(R1)을 통해 소스가 접지된 엔모스트랜지스터(M21)의 게이트를 소스가 접지된 엔모스트랜지스터(M20)의 게이트 및 드레인에 공통 접속하여 그 접속점을 소스에 전압(Vcc)가 인가된 피모스트랜지스터(M22)의 드레인에 접속하고 상기 피모스트랜지스터(M22)의 게이트를 소스에 전압(Vcc)이 인가된 피모스트랜지스터(M23)의 게이트 및 드레인과 상기 엔모스트랜지스터(M21)의 드레인에 공통 접속하여 그 접속점을 레벨 시프터(220)에 접속하도록 구성한다.
상기 저항(R1)은 온도가 낮아질수록 온도가 감소하더라도 흐르는 전류의 변화량이 실질적으로 '0'이 되도록 하는 특성을 갖는 폴리실리콘으로 구성한다.
상기 제1 레벨 시프터(220)는 전류원(210)의 출력단자가 게이트에 접속된 피모스트랜지스터(M24)의 소스에 전압(Vcc)를 인가하여 그 피모스트랜지스터(M24)의 드레인을 게이트와 드레인이 공통접속된 피모스트랜지스터(M25,M26,M27)을 순차 통해 접지단자에 접속하고 상기 피모스트랜지스터(M24)(M25)의 접속점에서 전압(VLN)이 발생하도록 구성한다.
상기 바이어스 회로(230)는 소스가 접지된 엔모스트랜지스터(M28)의 드레인과 게이트를 전압(Vcc)이 인가된 저항(R2)에 접속하여 그 접속점을 제2 레벨 시프터(240)에 접속하도록 구성한다.
상기 저항(R2)는 온도가 낮아질수록 저항치가 낮아지는 특성을 갖는다.
상기 제2 레벨 시프터(240)는 게이트와 드레인이 공통 접속된 피모스트랜지스터(M31)(M30) 및 게이트가 바이어스 회로(230)의 출력단자에 접속된 엔모스트랜지스터(M29)를 전압(Vcc)과 접지사이에 직렬 접속하고 상기 피모스트랜지스터(M30)과 엔모스트랜지스터(M29)의 접속점에서 전압(VLB)이 발생하도록 구성한다.
상기 버퍼(250)는 소스에 전압(Vcc)이 인가된 피모스트랜지스터(M35)의 게이트 및 드레인과 피모스트랜지스터(M36)의 드레인을 공통 접속하여 그 접속점을 제2 레벨 시프터(240)의 출력전압(VLB)이 게이트에 인가된 엔모스트랜지스터(M33)의 드레인과 제1 레벨시프터(220)의 출력전압(VLN)이 게이트에 인가된 엔모스트랜지스터(M32)의 드레인에 공통 접속하고 상기 피모스트랜지스터(M36)의 드레인을 엔모스트랜지스터(M34)의 드레인 및 게이트에 공통 접속하여 그 접속점에서 내부 전압(VL)을 발생하도록 하며 상기 엔모스트랜지스터(M32,M33,M34)의 소스를 게이트에 바이어스 전압(VB)이 인가된 엔모스트랜지스터(M37)을 통해 접지하도록 구성한다.
이와같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.
전원이 온되면 전류원(210)은 전류 미러를 구성하는 피모스트랜지스터(M22)와 엔모스트랜지스터(M20)(M21)에 전류 흐름이 발생하여 상기 엔모스트랜지스터(M21)에 의해 전류 미러를 구성하는 피모스트랜지스터(M22)(M23)와 엔모스트랜지스터(M21)로부터 전류(IR)가 발생하는데, 상기에서 엔모스트랜지스터(M20)의 중량치는 엔모스트랜지스터(M21)의 중량치보다 작게 하여 상기 전류(IR)의 값을 '(VGS21-VGS20)/R1'으로 결정하면 상기 전류(IR)의 값은 온도가 낮아질수록 감소하게 된다.
상기에서 저항(R1)은 폴리실리콘으로 온도가 낮아질수록 저항치가 줄어들지만 전류(IR)의 변화량에 영향을 줄만큼 크지는 않다.
이때, 제1 레벨 시프터(220)는 전류원(210)에서 발생된 전류(IR)에 의해 피모스트랜지스터(M24)의 게이트 전압이 결정되고 그 피모스트랜지스터(M24)의 게이트 전압에 의해 피모스트랜지스터(M25,M26,M27)의 게이트 전압이 정해짐에 의해 전압(VLN)의 레벨이 결정되는데,
만일 온도가 낮아지는 경우 상기 전류원(210)에서 피모스트랜지스터(M23)에 걸리는 전압이 작아져서 전류(IR)도 작아지므로 상기 레벨 시프터(220)의 출력전압(VLN)도 작아지게 된다.
또한, 번인 동작시 바이어스 회로(230)는 폴리저항(R2)과 트랜지스터(M28)에 의해 바이어스 전압(V1)을 제2 레벨 시프터(240)로 출력하는데, 온도가 낮아질수록 폴리저항(R2)의 값이 낮아짐으로 바이어스 전압(V1)의 레벨이 높아진다.
이때, 제2 레벨 시프터(240)는 바이어스 회로(230)의 출력전압(V1)에 의해 엔모스트랜지스터(M29)의 게이트 전압이 결정되고 그 엔모스트랜지스터(M29)의 게이트 전압에 의해 피모스트랜지스터(M30)(M31)의 게이트 전압이 결정됨에 의해 전압(VLB)을 출력하는데, 온도가 낮아짐에 따라 상기 전압(V1)의 레벨이 높아지면 상기 엔모스트랜지스터(M29)에 많은 전류가 흐르게 되어 피모스트랜지스터(M30)(M31)에 걸리는 전압이 커지므로 전압(VLB)은 저온일수록 낮아진다.
따라서, 버퍼(250)는 바이어스 전압(VB)이 하이레벨이 되어 엔모스트랜지스터(M37)가 턴온되면 제1,제2 레벨 시프터(220)(249)의 출력전압(VLN)(VLB)을 입력으로 차동증폭하여 도4 의 파형과 같이 내부 전압(VL)을 발생시키는데, 제1 레벨 시프터(220)의 출력전압(VLN)이 제2 레벨 시프터(240)의 출력전압(VLB)보다 큰 경우 엔모스트랜지스터(M32)와 엔모스트랜지스터(M34)가 차동증폭 동작을 하여 내부 전압(VL)을 발생시키고 제1 레벨 시프터(220)의 출력전압(VLN)이 제2 레벨 시프터(240)의 출력전압(VLB)보다 작은 경우 엔모스트랜지스터(M33)와 엔모스트랜지스터(M34)가 차동증폭 동작을 하여 내부 전압(VL)을 발생시키게 된다.
상기에서 저온동작시 바이어스 전압(V1)의 레벨이 높아짐에 의해 제2 레벨 시프터(240)의 출력전압(VLB)이 낮아짐으로 버퍼(250)에서 발생되는 내부전압(VL)의 레벨은 도4 의 파형도에서와 같이 저온시 고온시보다 약간 내려가게 된다.
상기에서 상세히 설명한 바와 같이 본 발명은 고온에서 보다 저온에서 내부 전압의 레벨을 약간 낮춤으로써 저온에서 발생할 수 있는 타이밍 불량과 전류 과다에 의한 잡음을 억제할 수 있는 효과가 있다.
특히, 번인 인가시에는 고온에서 높아진 내부 전압 특성을 이용하고 저온에서는 전압이 낮아지므로 정상동작범위가 저온에서 넓어지게 된다.

Claims (19)

  1. 전원이 온되면 전류 흐름에 따른 전압을 출력하는 전류원과, 전원이 온되면 제1 바이어스 전압을 출력하는 바이어스 회로와, 상기 전류원의 출력 전압을 입력으로 제1 전압을 출력하는 제1 레벨 시프터와, 상기 바이어스 회로의 출력 전압을 입력으로 제2 전압을 출력하는 제2 레벨 시프터와, 상기 제1,제2 레벨 시프터의 출력 전압을 차동증폭하여 내부 전압을 발생시키는 버퍼로 구성함을 특징으로 하는 메모리 소자의 내부 정전압 회로.
  2. 제1항에 있어서, 전류원은 온도가 낮아질수록 전류의 흐름이 감소하여도 일정한 전압을 출력하도록 구성한 것을 특징으로 하는 메모리 소자의 내부 정전압 회로.
  3. 제1항 또는 제2항에 있어서, 전류원은 저항을 통해 소스가 접지된 제1 트랜지스터의 게이트를 소스가 접지된 제2 트랜지스터의 게이트 및 드레인에 공통 접속하여 그 접속점을 소스에 전원 전압이 인가된 제3 트랜지스터의 드레인에 접속하고 상기 제3 트랜지스터의 게이트를 소스에 전원 전압이 인가된 제4 트랜지스터의 게이트 및 드레인과 상기 제1 트랜지스터의 드레인에 공통 접속하여 그 접속점을 제1 레벨 시프터의 입력단자에 접속하도록 구성함을 특징으로 하는 메모리 소자의 내부 정전압 회로.
  4. 제3항에 있어서, 저항은 온도가 낮아질수록 저항치가 감소하더라도 흐르는 전류의 변화량이 거의 '0'이 되도록 작은값인 것을 특징으로 하는 메모리 소자의 내부 정전압 회로.
  5. 제3항에 있어서, 저항은 폴리 실리콘인 것을 특징으로 하는 메모리 소자의 내부 정전압 회로.
  6. 제3항에 있어서, 제1 트랜지스터의 전류 구동력이 제2 트랜지스터의 전류 구동력보다 큰 값을 갖도록 구성한 것을 특징으로 하는 메모리 소자의 내부 정전압 회로.
  7. 제1항에 있어서, 제1 레벨 시프터는 전원 전압 단자와 접지 단자사이에 제1 트랜지스터와 저항 회로를 직렬 접속하여 상기 제1 트랜지스터의 게이트에 전류원의 출력단자를 접속하고 상기 제1 트랜지스터와 저항 회로의 접속점에서 출력 전압이 발생하도록 구성한 것을 특징으로 하는 메모리 소자의 내부 정전압 회로.
  8. 제7항에 있어서, 저항 회로는 게이트와 드레인이 공통접속된 복수개의 피모스트랜지스터를 직렬 접속하여 구성한 것을 특징으로 하는 메모리 소자의 내부 정전압 회로.
  9. 제7항에 있어서, 저항 회로는 게이트와 드레인이 공통접속된 3개의 피모스트랜지스터를 직렬 접속하여 구성한 것을 특징으로 하는 메모리 소자의 내부 정전압 회로.
  10. 제7항에 있어서, 제1 트랜지스터는 피모스트랜지스터인 것을 특징으로 하는 메모리 소자의 내부 정전압 회로.
  11. 제1항에 있어서, 바이어스 회로는 온도가 낮아질수록 출력 전압의 레벨이 높아지도록 구성한 것을 특징으로 하는 메모리 소자의 내부 정전압 회로.
  12. 제1항 또는 제11항에 있어서, 바이어스 회로는 소스가 접지된 제1 트랜지스터의 드레인과 게이트를 전원 전압이 인가된 저항에 접속하고 그 접속점을 제2 레벨 시프터의 입력 단자에 접속하여 구성함을 특징으로 하는 메모리 소자의 내부 정전압 회로.
  13. 제12항에 있어서, 저항은 온도가 낮아질수록 저항치가 낮아지는 것을 특징으로 하는 메모리 소자의 내부 정전압 회로.
  14. 제1항에 있어서, 제2 레벨 시프터는 전원 전압 단자와 접지사이에 저항 회로와 제1 트랜지스터를 직렬 접속하여 상기 제1 트랜지스터의 게이트에 바이어스 회로의 출력 단자를 접속하고 상기 저항 회로와 제1 트랜지스터의 접속점에서 출력 전압이 발생하도록 구성한 것을 특징으로 하는 메모리 소자의 내부 정전압 회로.
  15. 제14항에 있어서, 저항 회로는 게이트와 드레인이 공통 접속된 복수개의 피모스트랜지스터를 직렬 접속하여 구성한 것을 특징으로 하는 메모리 소자의 내부 정전압 회로.
  16. 제14항에 있어서, 저항 회로는 게이트와 드레인이 공통 접속된 3개의 피모스트랜지스터를 직렬 접속하여 구성한 것을 특징으로 하는 메모리 소자의 내부 정전압 회로.
  17. 제14항에 있어서, 제1 트랜지스터는 엔모스트랜지스터인 것을 특징으로 하는 메모리 소자의 내부 정전압 회로.
  18. 제1항에 있어서, 버퍼는 소스에 전원 전압이 인가된 제1 트랜지스터의 게이트 및 드레인과 제2 트랜지스터의 드레인을 공통 접속하여 그 접속점을 제2 레벨 시프터의 출력 단자가 게이트에 접속된 제3 트랜지스터의 드레인과 제1 레벨시프터의 출력 단자가 게이트에 접속된 제4 트랜지스터의 드레인에 공통 접속하고 상기 제2 트랜지스터의 드레인을 제5 트랜지스터의 드레인 및 게이트에 공통 접속하여 그 접속점에서 내부 전압을 발생하도록 하며 상기 제3∼제5 트랜지스터의 소스를 게이트에 제2 바이어스 전압이 인가된 제6 트랜지스터를 통해 접지하도록 구성함을 특징으로 하는 메모리 소자의 내부 정전압 회로.
  19. 제18항에 있어서, 제1,제2 트랜지스터는 피모스트랜지스터로 구성하고, 제3∼제6 트랜지스터는 엔모스트랜지스터로 구성한 것을 특징으로 하는 메모리 소자의 내부 정전압 회로.
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