CN102394629A

CN102394629A - 半导体器件

Info

Publication number: CN102394629A
Application number: CN2011102578597A
Authority: CN
Inventors: 菅野雄介; 水野弘之; 阪田健; 渡部隆夫
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Technology Corp; Renesas Electronics Corp
Priority date: 2000-01-27
Filing date: 2000-12-21
Publication date: 2012-03-28
Anticipated expiration: 2020-12-21
Also published as: AU2319600A; US20060197579A1; CN1700599B; JP3843015B2; CN1210869C; CN101834597B; HK1148393A1; CN101834597A; AU2222101A; WO2001056159A1; CN1409895A; TW462074B; CN1700599A; US6933765B2; KR20030011065A; CN102394629B; KR100651114B1; US7199639B2; US20020180508A1; WO2001056158A1

Abstract

本发明提供一种半导体器件，包括：第1电路，将第1电源电压作为动作电压，输出具有第1电源电压振幅的第1信号；第2电路，将比上述第1电源电压高的第2电源电压作为动作电压；以及电平变换电路，将上述第1电源电压和上述第2电源电压作为动作电压，将上述第1信号变换成与上述第2电源电压对应的信号振幅后向上述第2电路输出，其特征在于：上述电平变换电路包括：具有与外部输入信号同步进行锁存动作的主锁存器部分和次锁存器部分的锁存器电路。

Description

半导体器件

本分案申请是基于申请号为00816937.3，申请日为2000年12月21日，发明名称为“半导体器件”的中国专利申请的分案申请。更具体说，本分案申请是基于申请号为201010163012.8，申请日为2000年12月21日，发明名称为“半导体器件”的分案申请的再次分案申请。

技术领域

本发明涉及具有用低压电源动作的电路和用高压电源动作的电路的半导体器件，特别是涉及具有把用低压电源动作的电路的输出传达给用高压电源动作的电路的电平变换电路的半导体器件。

背景技术

以前，作为这种电平变换电路，就如在1996年培风馆出版的伊藤清男著‘超LSI存储器’的71页中所公开的那样，人们熟知把具有低压电源VDD的振幅的信号变换成具有高压电源VDDQ的振幅的信号的电路(以下，称之为现有技术1)。此外，在特开平11-27137号公报中公开了一种为了用更低的电压的低压电源VDD使现有技术1的电平变换电路动作，使输入信号变换成升压后的振幅，然后，再变换成高压电源VDDQ的电压振幅的电平变换电路(以下，称之为现有技术2)。

图22的电路图示出了现有技术2的电平变换电路。该电平变换电路由对从以电源VDL为动作电源的内部电路CB输入进来的具有低电源电压VDL振幅的信号进行升压的升压电路VUC，和用来把升压后的信号变换成具有高电源电压VDH振幅的信号的现有技术1的电平变换电路LS2201构成。该现有技术1的电平变换电路LS2201，是所谓的CMOS静态式电路，由P型MOSFET(以下，叫做PMOS晶体管)P2201、P2202和N型MOSFET(以下，叫做NMOS晶体管)N2201、N2202构成。

由一对差动输入的NMOS晶体管N2201、N2202的栅极接收来自升压电路VUC的输出，变换成具有高的电源电压VDH电平的输出振幅的信号S2202。对差动输入的NMOS晶体管N2201、N2202构成负载的PMOS晶体管P2201、P2202相互地交叉耦合使一方的PMOS晶体管的栅极连接到另一方的PMOS晶体管的漏极上。由于给NMOS晶体管N2201、N2202的各个栅极上都要加上比输入电平VDL还高的电压，故具有增加两NMOS晶体管N2201、N2202的驱动能力的效果。借助于此，就可以用比单独使用现有技术1还低的电压VDL进行动作。

在这里，在图23中示出了在现有技术2中所公开的升压电路。该升压电路VUC，只能暂时地输出2×VDL电平。就是说，为了不给PMOS晶体管P2301、P2302的栅极加上最大VDL电平，由于PMOS晶体管P2301、P2304的连接有电容元件C2301和C2302的一侧要从漏极状态迁移到源极状态，故不能恒定地维持2×VDL电平，要下降到比电源电压VDL仅仅高PMOS晶体管的阈值的电压。

为此，在电源电压VDL例如变成为1V以下那样的低电压的情况下就存在着不能驱动现有技术1的电平变换电路之虞。此外，在构成图23的电路的MOS晶体管的一部分中，有的晶体管的最大施加电压会瞬时地变成为2×VDL。因此，难以使用氧化膜薄的低耐压MOS晶体管的器件，结果就变成为必然要用氧化膜厚的高耐压MOS晶体管制作集成电路。为此，在有的情况下要使动作高速化是困难的。

作为升压电路的单独电路例子，有在特开昭63-69455号公报中公开的例子。这是一个可以得到2×VCC-VT(VCC...电源电压、VT...N型MOS晶体管的阈值电压)的电平的例子。此外，在特开平3-273594号公报中也公开升压电路。这是可以得到2×VL-VT(VL...低电压)电平的升压电路、和利用3倍升压电路以得到2×VL电平的电路。

在这里所公开的升压电路之内，即便是把升压电平为2×VCC-VT的升压电路应用于现有技术2的升压电路部分内，归因于电源电压VDL的低电压化，存在着现有技术1的电平变换电路会变得不动作之虞。

此外，在使用可以得到在特开平3-273594号公报中公开的2×VL电平的升压电路的情况下，在3倍升压电路部分中，就必须使用厚的氧化膜厚的MOS晶体管，此外，由于MOS晶体管的个数也要增加，故不可避免地要增加面积，因而会使造价升高。

作为电平变换电路的单独例子，有在特开昭63-299409号公报(以下，叫做现有技术3)中所公开的例子。这是一个利用用输入信号和电阻元件和MOS晶体管使迁移电平进行移动的信号进行电平变换的例子。图24是在该现有技术3中所公开的电平变换电路。该电路，由于利用因电阻R2401而使电压下降的电位进行电平变换，所以，例如在NMOS晶体管N2405的栅极端子的电压VIN和NMOS晶体管N2404的栅极端子的电压VDD为VIN＝VDD的情况下，总是有电流从高电位的端子VDDQ向低电位的端子VSSQ流动。这在低电压电路中，从非常重要的低功耗的观点来看是不能令人满意的。

以上，虽然讲的是电平变换电路和升压电路的现有例，但是如后所述，在电平变换电路中，还存在着应该考虑的另外一个问题。这就是在把连接到电平变换电路上的低压电源VDD作为电源的电路块的电源被切断的情况下，在高压电源VDDQ一侧的逻辑电路中会发生漏电流的问题。作为阻止该漏电流的保护电路，在特开平11-195975号公报中公开了输入外部信号并把向高压一侧的输出固定为高压电源VDDQ的电压的输出固定式的电平变换电路。虽然该电路也是有效的，但是，理想地说，不要来自外部的控制信号、用自律控制阻止漏电流的漏电流阻止电路，在设计的简易化这一点上是理想的。

鉴于最近的低功耗化的技术动向，使低压逻辑电路的低压电源亚1V化的动向非常活跃。但是另一方面，高压一侧的电压，就像I/O电路或动态读写存储器(DRAM)所代表的那样，依然要求3.3V或2.5V等的高电压。因此，需要留意以下2点。

1.低压逻辑的电源电压和高压逻辑的电源电压之差增大。

2.在低压一侧(低压电源VDD)的电平(例如0.7V)与高压一侧(高压电源VDDQ，例如3.3V)的阈值(VTH，例如0.7V)变成为同一程度的情况下，用低压电源VDD电平就可以驱动电平变换电路。

归因于这些问题，现有型的电平变换电路的动作就存在着一个界限。如在先前所说明的那样，在特开平11-27137号公报中公开的升压电路，由于只能瞬间性地得到2×VDD的电平，故在有些情况下低压电源VDD在1V以下那样的低电压时的电平变换电路的动作将变得困难起来。除此之外，由于低压电路的最大施加电压为2×VDD，故低压电路的MOS晶体管就必须使用氧化膜厚的晶体管，因而会影响高速化。

此外，对于升压电路来说，虽然有输出2×VDD电平的电平变换电路的现有例(特开平3-273594号公报)，但是由于为了得到2×VDD电平而附加上了3倍升压电路，故需要更厚的氧化膜厚的MOS晶体管，存在着因构成元件数增多所引起的面积增大的问题。

此外，虽然在特开平11-195975号公报也触及到了，但是在切断低压一侧电源的情况下，在后一级的高压一侧电路中存在着发生漏电流的问题。详细地可见在实施例中的描述。在同一公报中，为了抑制漏电流利用的是来自外部的控制信号，如果能够在电平变换电路内部自律地控制漏电流，电路设计就会变得简单起来，因而可以降低造价。

发明内容

本发明的目的在于提供一种半导体器件，该半导体器件具备用高压电源动作的高压一侧电路、用低压电源动作的低压一侧电路、把低压一侧电路的信号电平变换成高压一侧电路的信号电平的电平变换电路，即便是低压电源变成为亚1V的电压，上述电平变换电路也可以动作。

此外，本发明的目的还在于提供一种具备在上述低压一侧电路的睡眠模式时防止在电平变换电路中发生漏电流的电路的半导体器件。

为此，本发明提供了一种半导体器件，包括：把第1电源电压当作动作电压、输出具有第1电源电压振幅的第1信号的第1电路，把比第1电源电压高的第2电源电压当作动作电压的第2电路，把第1和第2电源电压当作动作电压把上述第1信号变换成与上述第2电源电压对应的信号振幅后向上述第2电路输出的电平变换电路，其特征在于：上述电平变换电路包括用上述第1电源电压进行动作并以上述第1信号为输入来输出差动信号的低压电路部分和电平变换部分，该电平转换部分由以来自该低压电路部分的差动信号为输入的2个N型MOSFET和分别构成各N型MOSFET的负载的2个P型MOSFET构成，且将信号振幅变换成上述第2电源电压振幅，上述电平变换电路还包括漏电流阻止电路，用来在通过切断上述第1电源使上述第1电路变成为睡眠状态时，检测上述第1电源的电压电平降低，并使向上述第2电路输出的输出信号变成为上述第2电源电压。

本发明提供的另一种半导体器件，包括：把第1电源电压当作动作电压、输出具有第1电源电压振幅的第1信号的第1电路，把比第1电源电压高的第2电源电压当作动作电压的第2电路，把第1和第2电源电压当作动作电压、把上述第1信号变换成与上述第2电源电压对应的信号振幅后向上述第2电路输出的电平变换电路，其特征在于：上述电平变换电路包括电平移动部分和电平确定部分，所述电平移动部分用电容元件使上述第1信号的迁移电平升压，并产生在上述第2电源电压和比第2电源电压仅仅低一个第1电源电压的电压间进行迁移的第3信号，和使上述第1信号反转后的上述第1电源电压电平的反转信号；且所述电平确定部分把上述第1电源电压电平的反转信号连接到把N型MOSFET和P型MOSFET串联连接到接地电压和上述第2电源电压上的电路的上述N型MOSFET的栅极上，并把上述第3信号连接到上述P型MOSFET的栅极上，以进行电平确定。

本发明提供的又一种半导体器件，包括：把第1电源电压当作动作电压、输出具有第1电源电压振幅的第1信号的第1电路，把比第1电源电压高的第2电源电压当作动作电压的第2电路，把第1和第2电源电压当作动作电压、把上述第1信号变换成与上述第2电源电压对应的信号振幅后向上述第2电路输出的电平变换电路，其特征在于：上述电平变换电路包括电平移动部分和电平确定部分，所述电平移动部分用电容元件使上述第1信号的迁移电平升压，产生以比上述第1电源电压高、比上述第2电源电压低的中间电压为基准的第4信号，所述电平确定部分通过对上述第4信号进行放大来进行电平确定。

本发明提供的再一种半导体器件，包括：把第1电源电压当作动作电压、输出具有第1电源电压振幅的第1信号的第1电路，把比第1电源电压高的第2电源电压当作动作电压的第2电路，把第1和第2电源电压当作动作电压、把上述第1信号变换成与上述第2电源电压对应的信号振幅后向上述第2电路输出的电平变换电路，其特征在于：上述电平变换电路用具有与外部输入信号同步进行锁存动作的主锁存器部分和次锁存器部件的锁存器电路构成。

本发明还提供了一种半导体器件，包括：把第1电源电压当作动作电压，输出具有第1电源电压振幅的第1信号的第1电路；把比第1电源电压高的第2电源电压当作动作电压的第2电路，和把第1和第2电源电压当作动作电压把上述第1信号变换成与上述第2电源电压对应的信号振幅后向上述第2电路输出的电平变换电路，其特征在于：上述电平变换电路包括：以第1电源电压为动作电压放大上述第1信号振幅的放大部分；以第2电源电压为动作电压把上述放大部分的输出信号变换成第2电源电压振幅的电平变换部分；以及保持该电平变换部分的输出的装置。

本发明又提供了一种半导体器件，包括：把第1电源电压当作动作电压、输出具有第1电源电压振幅的第1信号的第1电路，把比第1电源电压高的第2电源电压当作动作电压的第2电路，和把第1和第2电源电压当作动作电压、把上述第1信号变换成与第2电源电压对应的信号振幅后向上述第2电路输出的电平变换电路，其特征在于：上述电平变换电路由以第2电源电压为动作电压放大上述第1信号振幅的放大部分和保持该电平变换部分的输出的装置构成。

在构成低压一侧的电源电压VDD为1V以下(亚1V)的情况下的电平变换电路时，采用上述那样构成的办法可以解决那些借助于以往所公开的升压电路和现有技术的电平变换电路的组合不能避免的问题。

根据本发明，使用无论何时都可以得到2×VDD电平的2倍升压电路，使得即便是低压电源VDD的电压为1V以下也可以动作。

此外，要把升压电路作成为可以仅仅用可以高速动作的薄的栅极氧化膜厚的MOS晶体管构成的电路构成。

为了使阻止在低压电源一侧的电路块的睡眠模式时发生的漏电流的电路设计容易化，本发明设计不需要来自外部的控制信号且在内部自律性地进行漏电流控制的漏电流保护电路。

附图说明

图1的电路图示出了具有2倍升压电路和漏电流保护电路的电平变换电路的一个实施例。

图2示出了图1的电平变换电路的各个节点的电位迁移。

图3是具有睡眠模式的LSI的说明图。

图4的电路图示出了利用异或的漏电流保护电路的一个实施例。

图5是用来说明睡眠模式时的漏电流发生状况的说明图。

图6是用异或控制漏电流保护电路的情况的波形图。

图7示出了利用异或的漏电流保护电路的另一个实施例。

图8示出了利用异或的漏电流保护电路的又一个实施例。

图9的电路图示出了利用异或的漏电流保护电路的再一个实施例。

图10的电路图示出了用2级反相器的锁存电路构成的漏电流保护电路的一个实施例。

图11的电路图示出了图10的反相器的电源控制的一个实施例。

图12的电路图示出了图10的反相器的电源控制的另一个实施例。

图13的电路图示出了利用从高压电源VDDQ降压制作成的电源来切断漏电流的电路的一个实施例。

图14的电路图示出了利用从高压电源VDDQ降压制作成的电源来切断漏电流的电路的另一个实施例。

图15的电路图示出了在使输入信号进行了电平移动后，用输入信号和电平移动后的信号进行电平变换的实施例。

图16示出了图15的实施例的各个节点的电位迁移。

图17的电路图示出了利用中间电位的电平变换电路的一个实施例。

图18示出了图17的电平变换电路的各个节点的电位的迁移。

图19的电路块图示出了动态控制的电平变换电路的一个实施例、

图20示出了图19的电平变换电路中的(a)控制信号的波形图和(b)各个节点的电位迁移图。

图21的电路图示出了实现图19的电平返回电路的一个实施例。

图22的电路图示出了具有升压电路的电平变换电路的现有例。

图23的电路图示出了在图22的现有例中公开的升压电路。

图24的电路图示出了在电平移动后进行电平变换的电路的现有例。

图25的电路图示出了使用放大器的电平变换电路的一个实施例。

图26是图25的实施例的动作波形图。

图27的电路图示出了使用放大器的电平变换电路的另外的实施例。

图28是图27的实施例的动作波形图。

具体实施方式

<实施例1>

图1示出了本发明的半导体器件的一个实施例。图中所示的半导体器件，在半导体衬底上用CMOS集成电路技术形成。电平变换电路LSC设置在用第1电源电压VDD(例如0.7V)进行驱动的低压逻辑电路CB1和用比第1电源电压相对地高的第2电源电压VDDQ(例如3.3V)进行驱动的高压逻辑电路CB2之间。电平变换电路LSC由以第1电源电压VDD为电源的升压电路部分LSC1和以第2电源电压VDDQ为电源的电路部分LSC2构成，在本实施例中，在电路LSC1中含有2倍升压电路。

在这里，参照标号VSS和VSSQ是分别与电源电压VDD和VDDQ对应的接地电位，通常为0V。另外，在图中的MOS晶体管的符号中，栅极用一条线表示的，是低耐压用的MOS晶体管(P型和N型)，栅极用四边形表示的，是高耐压用的MOS晶体管(P型和N型)。该表示法在以后的实施例中也是适用的。

在图1中代表性地从低压逻辑电路CB1输出一个信号S101。这是应当向高压逻辑电路CB2输入的信号。该逻辑信号S101的振幅是从接地电压VSS到电源电压VDD的范围的振幅。例如，低(Lo)电平为0V(VSS)，高(Hi)电平为电源电压VDD。用PMOS晶体管P101和NMOS晶体管N103构成的反相器把输入信号S101变换成其互补信号。该互补信号的振幅，是从接地电位VSS到电源电压VDD。

升压部分LSC1是借助于用例如使NMOS晶体管N111、N112的源极和漏极短路的电极和栅极构成的电容元件，把信号S101及其互补信号的Hi电平(VDD)变换成电源电压VDD的2倍的电平(以下，叫做2×VDD)的部分。在该电容元件的栅极上连接有NMOS晶体管N101、N102。该NMOS晶体管N101的栅极和N102的漏极进行连接，N102的栅极和N101的漏极进行连接，形成交叉耦合，MOS晶体管N101、N102的源极则连接到电源电压VDD上。借助于此，在信号S101的电平为接地电位VSS的情况下，节点nd102归因于MOS晶体管N101截止，而且电容元件N112的耦合而被设定为2×VDD，节点nd101则借助于N101导通而被设定为电源电压VDD。

在相反的情况下，就是说在信号S101为电源电压VDD的情况下，节点nd101，归因于MOS晶体管N101截止，而且，电容元件N111的耦合而被升压至2×VDD，节点nd102则归因于MOS晶体管N102导通而被设定为电源电压VDD。

该状况示于图2(a)。在图2(a)中虽然示出了信号S101和节点nd101的波形，但是对于S101的互补信号和节点nd102的波形来说则变成为同图的反相。在这里标出的是加在各个MOS晶体管上的最大施加电压。

MOS晶体管N101和N102，由于源极都是电源电压VDD，栅极都是电源电压VDD，漏极都是2×VDD的情况，或者源极都是电源电压VDD，栅极都是2×VDD，漏极都是电源电压VDD的情况，故最大施加电压都是VDD。作为电容元件使用的MOS晶体管N111、N112，由于或者分别是源极为0V，漏极为0V，栅极为电源电压VDD的情况，或者源极为VDD、漏极为VDD、栅极为2×VDD的情况，故最大施加电压都是VDD。

在该阶段中，节点nd101、nd102的电源电压，依然与接地电位VSS和电源电压VDD之间的振幅是相同的。于是，有必要把电压振幅变换成VSS与2×Vdd之间的振幅。实现该变换的电路就是图1所示的2倍振幅形成电路DAFC1和DAFC2。由于2倍振幅形成电路DAFC1和DAFC2是完全相同的电路，故以2倍振幅形成电路DAFC1为例进行说明。电路DAFC1由P型MOS晶体管P102、P103和N型MOS晶体管N104、N105构成。MOS晶体管P103和N105形成向栅极输入信号S101的反相器，其输出被连接到栅极已固定到电源电压VDD上的MOS晶体管N104的源极上。节点nd102连接到栅极已固定到电压VDD上的MOS晶体管P102的源极上，MOS晶体管P102的漏极和N104的漏极连接起来后连往节点nd103。

向该电路DAFC1的输入，是来自低压逻辑电路CB1的输出信号S101和节点nd102的电位，可能的组合，是信号S101的电平为VSS且节点nd102的电位为2×VDD，或者信号S101的电平为VDD且节点nd102的电位为VDD。

在前者的情况下，由于MOS晶体管P102的源极电位变成为2×VDD，P102的栅极固定为电源电压VDD，故MOS晶体管P102变成为ON，节点nd103的电位变成为2×VDD。这时，由于连接到信号S101上的MOS晶体管P103、N105的栅极为接地电位VSS，故MOS晶体管P103变成为ON，同时MOS晶体管N105变成为OFF。其结果是，节点nd104变成为VDD，如果考虑节点nd103为2×VDD，则MOS晶体管N104将变成为OFF。

此外，在后者的情况下，由于MOS晶体管P102的源极电位变成为VDD，P102的栅极固定为电源电压VDD，故MOS晶体管P102变成为OFF。这时，连接到信号S101上的MOS晶体管P103、N105的栅极变成为VDD，MOS晶体管P103变成为OFF，N105则变成为ON。其结果是，由于节点nd104变成为接地电位VSS，故节点nd103变成为VSS。因此，节点nd103变成为接地电位VSS。图2(b)示出了节点nd105的波形图。如上所述，振幅变成为接地电位VSS与2×VDD间的振幅。

以下，看一下加在各个MOS晶体管上的电压。首先，考虑信号S101的电位为接地电平VSS且节点nd102的电位为2×VDD的情况。这时，对于MOS晶体管P102来说，栅极为VDD，源极为2×VDD，漏极为2×VDD，最大施加电压为VDD，MOS晶体管P103的栅极为VSS，源极为VDD，漏极为VDD，最大施加电压为VDD。此外，MOS晶体管N104，栅极为VDD，源极为VDD，漏极为2×VDD，最大施加电压为VDD，MOS晶体管N105，由于栅极为VSS，源极为VSS，漏极为VDD，故最大施加电压为VDD。

另一方面，在信号S101的电平为VDD且节点nd102为VDD的情况下，由于MOS晶体管P102的栅极为VDD，源极为VDD，漏极为VSS，故最大施加电压为VDD，MOS晶体管P103，栅极为VDD，源极为VDD漏极为VSS，故最大施加电压为VDD。此外，MOS晶体管N104，栅极为VDD，源极为VSS，漏极为VSS，故最大施加电压为VDD，MOS晶体管N105，由于栅极为VDD，源极为VSS，漏极为VSS，故最大施加电压为VDD。

因此，2倍振幅形成电路DAFC1可以使输出节点nd103的电压振幅变成为VSS与2×VDD间的振幅，而且加往各个MOS晶体管的最大施加电压可以变成为VDD而与使用最大电压2×VDD无关。另外，同样构成的2倍振幅形成电路DAFC2，虽然与节点nd103反相地输出节点nd105的电压振幅，但是基本动作与上边所说的电路DAFC1是相同的。

该升压部分的基本动作如上所述，以下说明节点nd101、nd102的初始化。为了驱动该升压电路LSC1，就必须预先使节点nd101、nd102充电到电源电压VDD。为此，就必须使用上拉用的N型MOS晶体管N113、N114，使节点nd101、nd102的电位变成为VDD-VTHN(VTHN:NMOS晶体管的阈值电压)。但是当低压一侧的电压变成为亚1V时，即便是使充电电平变成为VDD-VTHN也难于进行动作。在该情况下，也可以考虑这样的实施例：用PMOS晶体管P111、P112，把节点nd101、nd102设定为电源电压VDD。用来借助于MOS晶体管P111、P112使节点nd101、nd102初始化的控制信号，用S103进行，使得把节点nd101、nd102充电到VDD电平这件事确实地变成为可能。另外，该MOS晶体管P111、P112有时候也用高耐压MOS晶体管进行设计。这在用高压电平(具有VSSQ和VDDQ的范围的振幅的信号)控制该电平变换电路的初始化信号的情况下是有效的。

其次，对接收来自升压部分LSC1的节点nd103、nd105的输出信号变换成与电源电压VDDQ对应的信号振幅的信号S102的变换部分LSC2进行说明。来自升压部分的节点nd103、nd105的输出电压被输入至变换部分LSC2，输入至LSC2内的一对N型差动输入MOS晶体管N108、N109的栅极。该变换部分LSC2具有对差动输入MOS晶体管N108、N109构成负载的PMOS晶体管P106、P108和耐压缓和用PMOS晶体管P107、P109。PMOS晶体管P106、P107串联连接，P108、P109也串联连接。PMOS晶体管P106，源极连接到电源电压VDDQ上，栅极则连接到P109的漏极上，漏极连接到P107的源极上。PMOS晶体管P107，源极连接到P106的漏极上，栅极连接到节点nd103上，漏极则连接到N108的漏极上。PMOS晶体管P108，源极连接到电源电压VDDQ上，栅极连接到P107的漏极上，漏极则连接到P109的源极上。PMOS晶体管P109，源极连接到P108的漏极上，栅极连接到节点nd105上，漏极则连接到N109的漏极上。因此，PMOS晶体管P106和P108交叉连接。该电平变换部分的输出从节点nd108取出，被输入至后一级的由PMOS晶体管P110和NMOS晶体管N110构成的反相器，输入到后一级的高压逻辑电路CB2。节点nd108的波形，如图2(c)所示，振幅是接地电位VSSQ与电源电压VDDQ间的振幅。

如上所述，倘采用本发明，则即便是低压逻辑电路的电源电压显著地低，变成为高压逻辑电路的MOS晶体管的阈值那种程度，由于在使低压一侧的电源电压升压2倍后进行电平变换，故仍可以使电平变换电路动作。此外，这里所示的升压部分LSC1的电路，由于所有的MOS晶体管的最大施加电压都为VDD，故除去用高压电平控制上边所说的电平变换电路的初始化信号的情况以外，都可以用栅极氧化膜厚薄的高速元件进行设计，具有可以高速地进行电平变换的特征。

然而，在这样的锁存器型电平变换电路中，必须阻止在低压逻辑电路CB1一侧电源被切断的情况下发生的漏电流。在这里，把像这样地切断芯片中的一部分的电源的模式叫做睡眠模式。图3是在本发明之前所探讨过的系统构成图，用来说明该睡眠模式。在该图中，在LSI芯片中，具有用电源电压VDD驱动的逻辑电路CB1、用电源电压VDDQ驱动的接口部分的I/O电路CB2和处于其中间的电平变换电路LSC。作为具有这样的2种电源的LSI的例子，除I/O电路以外，还可以举出实时时钟电路和DRAM的字线升压电路等。在这样的LSI中，为了降低功耗的目的，虽然在逻辑电路CB1不使用时就切断向逻辑电路CB1的供电电源是有效的，但是这时由于I/O电路CB2担负着与周围的LSI之间的接口的任务，故不能切断电源。

此外，电平变换电路LSC由供给低压电源VDD的电路部分LSC1和供给高压电源VDDQ的电路部分LSC2构成，在逻辑电路CB1的电源被切断的情况下，电路部分LSC1一侧的电源也可以被同时切断。这时，在电路部分LSC2一侧则可以继续施加高压电源VDDQ。

在这样的系统中使用图1所示的锁存器型电平变换电路的情况下的锁存器部分的节点nd107、nd108和电源VDD、VDDQ的关系，示于图5。在这里，作为初始状态，考虑节点nd107处于高压电源电平VDDQ，节点nd108处于接地电平0V的情况。当低压电源VDD在时刻T1被切断后，连接在低压电源VDD上的电源线的电位如虚线所示就渐渐下降，稳定于接地电平0V。这时，MOS晶体管N109由于从ON变成为OFF，故MOS晶体管P108、N109都将变成为OFF。为此，节点nd108，归因于MOS晶体管P108和N109的漏电流而变得不能保持最初所保持的接地电平0V，电位将上浮到高压一侧MOS晶体管的逻辑阈值那种程度。其结果是由MOS晶体管P110、N110构成的反相器中流动穿通电流。

因此主要的解决策略是在电平变换电路LSC的节点nd107和nd108处设置漏电流保护电路LPC。该漏电流保护电路LPC进行这样的动作：锁存节点nd107、nd108的电位，同时确保将其锁存在确定电平。

图4的电路图示出了这样的漏电流保护电路LPC的一个实施例。锁存器部分LTC的构成为：由PMOS晶体管P401和NMOS晶体管N401构成的反相器的输出被连接到节点nd107上，由PMSO晶体管P402和NMOS晶体管N402构成的反相器的输出则被连接到节点nd108上。此外，向该锁存器LTC供给的电源，由电源控制部分PCC进行控制。该电源控制部分PCC用由电平变换部分LSC2的输出信号S102和节点nd107的信号的异或电路EOR输出的信号进行控制。该电源控制部分PCC是为了不使进行电平变换时的变换速度劣化，目的为减小连接到节点nd107和nd108上的锁存器的驱动电流而导入的。

在这里，延迟电路DLY是为了调节进行控制的时间而设置的，例如，如图所示，可以用由PMOS晶体管P406、P407和NMOS晶体管N406、N407构成的缓冲器形成。该缓冲器由偶数个的反相器构成，其级数应借助于设计被设定为最佳值。

图6是说明该漏电流保护电路LPC的动作的波形图。在该图6(a)中，示出了来自低压逻辑电路CB1的输入信号S101和节点nd108的动作波形，在图6(b)中示出了节点nd107和nd406的动作波形，在图6(c)中，示出了节点nd401和nd402的动作波形。当输入信号S101在时刻T1的定时处变成为Hi电平时，节点nd107和nd108就开始反转。这时，使输出信号S102进行了延迟的信号nd406继续保持以前的信息，所以节点nd107和nd406的异或EOR的输出节点nd401接近于接地电平VSS。因此，节点nd401就开始向接地电位VSSQ迁移，节点nd402就开始向电源电压VDDQ迁移，进行控制来减小锁存器部分LTC的电流。当锁存器部分LTC的电流减小后，节点nd107和nd108的反转加速，并确定于最终值(节点nd107为VDDQ，nd108为VSSQ)。当该节点nd108的电位确定后，在延迟某一时间后，节点nd108的信息也向节点nd406传达，节点nd406变成为与节点nd107反相，异或EOR的输出节点nd401变成为电源电压VDDQ。为此，锁存器部分LTC的电源完全变成为ON，进行节点nd107和nd108的信息保持。在时刻T2的定时处输入信号S101变成为Lo电平的情况下，用使上述电平的接地电位VSSQ和电源电压VDDQ进行替换的关系进行处理。

如上所述，由于借助于具有2倍升压电路和漏电流保护电路的电平变换电路，可以进行与低压电源VDD的低电压化对应的高速的电平变换，而且，可以抑制在低压逻辑电路CB1的睡眠状态发生的漏电流，故可以实现具备用低功耗进行高速动作的电平变换电路的半导体器件。

另外，在把这里所说的电平变换电路用于用低电源电压动作的逻辑电路和用高电源电压动作的I/O电路间的情况下，虽然没有什么特别限定，但是，作为高耐压用的MOS晶体管可以使用在I/O电路中使用的氧化膜厚厚的MOS晶体管，作为低耐压用的MOS晶体管可以使用在逻辑电路中使用的氧化膜厚薄的MOS晶体管。归因于此，具有如下的效果：工艺费用可以变成为与使用2种以往所使用的晶体管的栅极氧化膜厚的情况下相同。

<实施例2>

图7的重要部分电路图示出了实施例1的漏电流保护电路LPC的另外的实施例，图4的电源控制部分PCC的构成不同。在这里，延迟电路DLY的图示被省略。就是说，图7抽出了连接到节点nd401、nd107、nd108上的异或电路EOR和锁存器部分LTC和电源控制部分PCC予以图示。

本实施例与图4的实施例不同之点是连接到锁存器部分LTC的电源上的MOS晶体管的栅极驱动电路的构成。就是说，在本实施例中，其特征在于：分别把供给电压电平低的电源的反相器连接到PMOS晶体管P403、P404和NMOS晶体管N403、N404的栅极上。这是一个采用把使栅极和漏极短路的进行二极管连接的NMOS晶体管连接到与PMOS晶体管P403、P404相连的反相器(用PMOS晶体管P703和NMOS晶体管N703构成)的PMOS晶体管P703的源极一侧，把使栅极和漏极短路的进行二极管连接的PMOS晶体管P705连接到一方的NMOS晶体管N703的源极一侧上的办法取得了所谓的‘电源电压阈值跌落’效果的实施例。

由PMOS晶体管P701和NMOS晶体管N701构成的反相器，是使逻辑一致的反相器。归因于此，虽然MOS晶体管P403、P404、N403、N404变成为不可能完全OFF，但是，却可以把供往锁存器部分LTC的电流抑制得低。因此，由于该锁存器部分LTC对电平变换电路的负载减小，故具有可以抑制电平变换速度降低的优点。此外，即便是MOS晶体管P403、P404、N403、N404不会变成为完全OFF，由于在内部的锁存器部分LTC中逻辑已经确定，故不会发生动作时以外的锁存器保持时的穿透电流。

另外，在图7中，与锁存器部分相连的电源控制用的MOS晶体管P403、P404、N403、N404，虽然分别连接到构成锁存器的反相器的各个源极上，但是，也可以构成为把P403、P404集中到一个PMOS晶体管上，把N403、N404集中到一个NMOS晶体管上。

同样，与MOS晶体管P702、P703、N702、N703的源极一侧相连的MOS晶体管N704、N705、P704、P705，也可以把N704、N705集中起来配置到一个NMOS晶体管上，把P704、P705集中起来配置到一个PMOS晶体管上。归因于此，具有可以实现布局面积减小的效果。

<实施例3>

图8的重要部分电路图示出了实施例2的漏电流保护电路LPC的另外一个实施例，图7的电源控制部分PCC的构成不同。本实施例与图7的实施例不同之点是进行了这样的置换：把与PMOS晶体管P703相连的NMOS晶体管N705连接到PMOS晶体管P802上，把与PMOS晶体管P702相连的NMOS晶体管N704连接到PNMOS晶体管P801上，把与NMOS晶体管N703相连的PMOS晶体管P705连接到NMOS晶体管N802上，把与NMOS晶体管N702相连的PMOS晶体管P704连接到NMOS晶体管N801上。

这些MOS晶体管N801、N802、P801、P802，分别变成为使栅极和漏极短路的二极管连接。归因于此，就可以得到与图7的实施例2同等的效果。此外，由于把二极管连接的NMOS晶体管连接到NMOS晶体管一侧，把二极管连接的PMOS晶体管连接到PMOS晶体管一侧，故具有易于进行对工艺偏差进行控制的效果。

此外，与图7的实施例2同样，与MOS晶体管P702、P703、N702、N703的源极一侧相连的MOS晶体管N801、N802、P801、P802，也可以把N801、N802集中起来配置到一个NMOS晶体管上，把P801、P802集中起来配置到一个PMOS晶体管上。归因于此，具有可以实现布局面积减小的效果。

<实施例4>

图9的重要部分电路图示出了实施例1的漏电流保护电路LPC的另外一个实施例，图4的电源控制部分PCC的构成不同。这是一个与图7和图8的实施例比较起来削减了MOS晶体管的个数的实施例，在实施例1的图4中，重新把栅极接地的PMOS晶体管P901连接到PMOS晶体管P403、P404的源极一侧上，重新把给栅极加上电源电压VDDQ的NMOS晶体管N901连接到NMOS晶体管N403、N404的源极一侧上。其特征在于：归因于利用PMOS晶体管P901和NMOS晶体管N901的漏极电流的直线区域(非饱和区域)中的ON电阻，就可以在削减供往锁存器部分LTC的供给电流的同时，可以用小面积进行集成。

<实施例5>

图10的重要部分电路图示出了实施例1的漏电流保护电路LPC的又一个实施例。本实施例是仅仅由锁存器部分LTC构成的漏电流保护电路LPC，不需要图4的延迟电路DLY，异或EOR、电源控制电路PCC。只要把图10的漏电流保护电路LPC连接到图1的节点nd107和nd108上即可。这是最简单的漏电流保护电路，在变换速度的低下不成其为问题的情况下，由于面积最小，故是有效的。

<实施例6>

图11是对于在实施例5的图10中所示的漏电流保护电路LPC设置有电源控制电路PCC的实施例。其特征在于：重新把PMOS晶体管P1101串联连接到构成锁存器部分LTC的PMOS晶体管P401、P402的源极上并给P1101的栅极加上接地电位VSSQ，然后，把NMOS晶体管N1101串联连接到NMOS晶体管N401、N402的源极上并给N1101的栅极加上电源电压VDDQ。

归因于作成为这样的构成，具有如下的效果：在可以抑制在节点nd107和nd108上出现的电容的同时，由于归因于增大MOS晶体管P1101和N1101的栅极长度Lg，可以增大ON电阻，抑制在锁存器部分LTC中流动的电流，故可以避免降低电平变换速度之虞。

<实施例7>

图12的电路图示出了实施例6的图11所示的漏电流保护电路LPC中的电源控制电路PCC的另外的实施例。本实施例的特征在于：向PMOS晶体管P1101的栅极，供给比接地电位VSSQ仅仅高一个PMOS晶体管P1201的阈值电压的电压，向NMOS晶体管N1101的栅极，供给比电源电压VDDQ仅仅低一个NMOS晶体管的阈值电压的电压。PMOS晶体管P1201是使栅极和漏极短路的二极管连接，NMOS晶体管N1201也是使源极和漏极短路的二极管连接。归因于此，由于可以抑制供往锁存器部分LTC的供给电流，故具有可以避免使电平变换速度降低之虞的效果。

<实施例8>

图13示出了可以抑制在不具有2倍升压电路的电平变换电路中，在低压电源VDD一侧电路CB1的睡眠时发生的漏电流的电路的另外的实施例。由于在电路CB1的睡眠时，仍继续供给高压一侧电源VDDQ，故将用降压电源产生电路VDC产生低压电源VDD电平的新的电源VDD2，用该电源进行阻止漏电流的控制。

从降压电源产生电路VDC输出的电源VDD2，被输入给电源选择电路PSC。在电源选择电路PSC中，在低压电源VDD被切断的情况下，进行选择电源VDD2的控制。已输入至电源选择电路PSC的电源VDD2，被输入给PMOS晶体管P1302的源极。低压电源VDD被输入给PMOS晶体管P1303的源极和由PMOS晶体管P1301与NMOS晶体管N1301构成的反相器。由PMOS晶体管1301和NMOS晶体管N1301构成的反相器的输出，被输入给PMOS晶体管P1303的栅极，归因于此，在正在供给低压电源VDD的情况下，由于PMOS晶体管P1303将变成为ON而PMOS晶体管P1302将变成为OFF，故可以选择低压电源VDD。在低压电源被切断的情况下，由于PMOS晶体管P1303变成为OFF而PMOS晶体管P1302变成为ON，故可以选择电源VDD2。这些电源VDD和VDD2之内的被选中的电源，作为低压电源VDD3进行输出。

从该电源选择电路PSC输出的低压电源VDD3，分别被输入给电路LSC1，由PMOS晶体管P1304、P1305和NMOS晶体管N1302、N1303构成的NAND门电路的PMOS晶体管的源极，和由PMOS晶体管P1306和NMOS晶体管N1304构成的反相器的PMOS晶体管P1306的源极。该NAND门电路用2输入1输出构成，输入从VDD一侧电路CB1输出的信号S1301和电源电压VDD。NAND门电路的输出，在借助于电路部分LSC2的MOS晶体管P107和N108的栅极，和由MOS晶体管P1306和N1304构成的反相器进行逻辑反转后，被输入给电路部分LSC2的MOS晶体管P109和N109的栅极。

如果像这样地构成电路LSC1，则在低压电源VDD切断时，节点nd107就强制地被变换成接地电位VSS1，节点nd108就被强制地变换成电源电压VDDQ。因此，由于在低压电源VDD切断时总是可以把节点nd107设定成逻辑变得不确定的节点，故可以阻止在与节点nd108相连的后一级的反相器中产生的漏电流。该电路，由于只要仅仅在低压电源VDD切断时或作为电路的电源投入时的高压电源VDDQ的投入时(通常，低压电源VDD一侧在高压电源VDDQ投入之后才可以投入)的短的期间内进行动作即可，故维持降压电源产生电路VDC电路的电源电压VDD2的能力即便是低也没有问题。

本实施例的构成，由于不需要在电平变换电路内的信号传达路径内设置锁存器，故具有可以进行不存在漏电流问题的高速的电平变换。

<实施例9>

图14是实施例8所示的漏电流保护电路的再一个实施例。与图13的不同之处是设置由MOS晶体管P1401和N1401构成的反相器，来取代NAND门电路，使得可以向构成该反相器的PMOS晶体管P1401的源极输入低压电源VDD3。归因于此，即便是低压电源VDD被切断，由于也向连接到电路LSC2上的由前一级的MOS晶体管P1306和N1304构成的反相器供给电源，故不会发生在由MOS晶体管P110和N110构成的反相器中发生的漏电流。

这时，由于节点nd1401将跌落到接地电位VSS电平，由于节点nd108变成为高压电源VDDQ，故漏电流切断的安全性高。另外，也可以在输入来自低压一侧电路CB1的信号的节点nd401上设置以低压电源VDD3为电源的锁存器电路(例如，图10所示那样的把2级反相器作成为环路的锁存器电路)。在该情况下，由于由MOS晶体管P1401和N1401构成的反相器的逻辑继续确定，故漏电流切断的安全性高。

<实施例10>

图15示出了本发明的半导体器件的另外的实施例。本实施例是具备在低压一侧电源VDD(例如1V)和高压一侧电源VDDQ(例如3.3V)的差距非常大的情况下有效的电平变换电路的半导体器件的一个实施例。

在低压一侧电源VDD和高压一侧电源VDDQ的差距变得非常大的情况下，如果用现有的锁存器型电平变换电路，由于要传达已经输入进来的信号的逻辑反转信号，故使锁存器内容进行反转的动作是必要的。在低压一侧电源VDD为低振幅的情况下，存在着不能充分地得到锁存器内容反转所需要的NMOS晶体管的驱动力，因而电平变换变成为低速的问题。于是，在本实施例中，将公开这样的构成：采用利用输入信号和具有使该输入信号的迁移电平进行了移动的相同的迁移振幅的信号进行电平变换而不是利用锁存器部分的电平变换的办法，来避免变换速度的降低。

图15所示的半导体器件，在半导体衬底上用CMOS集成电路技术形成。电平变换电路LSC，由电平移动部分LVSFT和电平确定部分LVDET构成，设置在用第1电源电压(VDD)驱动的低压逻辑电路CB1与用比第1电源电压相对地高的第2电源电压(VDDQ)驱动的高压逻辑电路CB2之间。

电平移动部分LVSFT，采用把从低压逻辑电路CB1输出的信号S1501和由PMOS晶体管P1503和用NMOS晶体管N1501构成的反相器进行了逻辑反转的信号Lo电平(VSS)，连接到使例如NMOS晶体管N1504、N1505的源极和漏极短路的电极，和用栅极电极构成的电容元件上的办法，向VDDQ-VDD电平进行变换。在该电容元件的另外的端子上连接有PMOS晶体管P1501、P1502。这些PMOS晶体管P1501、P1502，把P1501的栅极和P1502的漏极连接起来，把P1502的栅极和P1501的漏极连接起来形成交叉耦合。PMOS晶体管P1501、P1502的源极则连接到高压一侧电源VDDQ上。

归因于这样地进行构成，在信号S1501为0V，节点nd1503为低压一侧电源电压VDD的情况下，节点nd1501借助于电容元件N1504的耦合被设定为VDDQ-VDD电平，节点nd1502则归因于PMO5晶体管P1502变成为ON而设定为高压一侧电源电压VDDQ。此外，在相反的情况下，就是说在信号S1501为VDD，节点nd1503为0V的情况下，节点nd1502借助于电容元件N1505的耦合被设定为VDDQ-VDD电平，同时，节点nd1501则归因于PMOS晶体管P1501变成为ON而被设定为高压一侧电源VDDQ。该动作状况示于图16(a)。在图16(a)中，虽然示出了信号S1501和节点nd1501的波形，但是节点nd1503和nd1502的波形，却变成为同图的反相。

来自电平移动部分LVSFT的输出，是节点nd1502和nd1503。节点nd1502输入至电平确定部分LVDET的PMOS晶体管P1504的栅极，节点nd1503则被输入至电平确定部分的NMOS晶体管N1502的栅极。

在这里，节点nd1502是振幅从VDDQ-VDD迁移到VDDQ的VDD振幅的信号，节点nd1503则是从接地电平VSS到低压一侧电源VDD的VDD振幅的信号。因此节点nd1502要使PMOS晶体管P1504变成为完全OFF或半ON状态，节点nd1503则要使NMOS晶体管N1502变成为完全OFF或半ON状态。由于节点nd1502的Hi电平与节点nd1503的Hi电平是完全地反相的，故PMOS晶体管P1504和NMOS晶体管N1502不会同时变成为半ON状态。其结果是MOS晶体管P1504和N1502的已经耦合起来的漏极将变成为VDDQ振幅的信号。该已经耦合起来的漏极所提供的信号被输入至由PMOS晶体管P1505和NMOS晶体管N1503构成的反相器，其输出信号S1502则被输入到后一级的高压逻辑电路CB2。该输出信号S1502的动作状况示于图16(b)。

另外，由用图15中的MOS晶体管P1506、N1504构成的反相器，和用MOS晶体管P1507、N1505构成的反相器构成的电路LPC，是仅仅由与实施例5的图10所示的漏电流保护电路LPC同样的锁存器构成的漏电流保护电路。

本实施例的半导体器件，由于要驱动高压一侧的逻辑电路CB2的PMOS晶体管和NMOS晶体管，故可以高速地进行具有比现有技术还大的电压差距的电平变换。

<实施例11>

图17示出了本发明的半导体器件的再一个实施例。本实施例是具备在低压一侧电源VDD(例如0.7V)和高压一侧电源VDDQ(例如3.3V)的差距非常大的情况下有效的电平变换电路的半导体器件的另外一个实施例。电平变换电路LSC，由电平移动部分LVSFT和电平确定部分LVDET构成，设置在用第1电源电压(VDD)驱动的低压逻辑电路CB1与用比第1电源电压相对地高的第2电源电压(VDDQ)驱动的高压逻辑电路CB2之间。

在图17中，低压逻辑电路CB1代表性地输出一个信号S1701。这是要向高压逻辑电路输入的信号。该逻辑信号S1701的振幅是从接地电压VSS到电源电压VDD范围的振幅。例如，Lo电平为0V，Hi电平为电源电压VDD。输入信号S1701，通过电容元件N1701被输入至由电平确定部分LVDET内的PMOS晶体管P1703和NMOS晶体管N1703构成的反相器，向节点nd1702输出进行了逻辑反转后的信号。电平移动部分LVSFT，借助于例如由使NMOS晶体管N1701的源极和漏极短路的电极和栅极电极构成的电容元件把节点nd1701信号的Hi电平(VDD)变换成VDM+VDD。在这里，VDM是作为高压一侧电源VDDQ的大致一半左右的电压的中间电位，可以采用或者是从外部施加，或者在半导体器件内从高压一侧电源VDDQ降压或者从低压一侧电源VDD升压的办法得到。在该电容元件N1701的栅极上，连接有PMOS晶体管P1701的漏极。该PMOS晶体管P1701已变成为使栅极和漏极短路的二极管连接，源极被连接到中间电位VDM上。

归因于这样地进行构成，在信号S1701为0V的情况下，节点nd1701将变成为VDM，在相反的情况下，就是说，在信号S1701为VDD的情况下，节点nd1701借助于电容元件N1701的耦合变成为VDM+VDD。该动作状况示于图18(a)。在图18(a)中示出了节点nd1701和信号S1701的波形。

上边所说的节点nd1702的信号，还通过由电平确定部分LVDET内的PMOS晶体管P1704和NMOS晶体管N1704构成的反相器的栅极，被输入至由PMOS晶体管P1706和NMOS晶体管N1706构成的反相器。反相器由于从其特性上来看，即便是电源电压VDDQ的一半左右的电平的微小的信号也可以放大并进行传达，故可以高速地进行电平变换。通过由PMOS晶体管P1706和NMOS晶体管N1706构成的反相器输出的变换结果的信号S1702的波形，示于图18(b)。

然而，在本实施例这样的反相器的输入为中间电位VDM附近的微小信号的情况下，结果就变成为已输入进该信号的反相器NMOS晶体管和PMOS晶体管都可以在半ON状态下使用。为此，在通常的CMOS电路中，就会产生这样的问题：归因于使P侧或N侧的MOS晶体管完全地变成为OFF而未发现的穿透电流，在上边所说的构成的情况下在待机时就会发生。该问题主要可以采用把从外部控制反相器的供给电源的控制信号和进行了电平变换后的信息锁存起来的锁存手段的办法解决。

电源控制，可以考虑分别在接收节点nd1701的输入的反相器的NMOS晶体管N1703的源极上设置NMOS晶体管N1702，在PMOS晶体管P1703的源极上设置PMOS晶体管P1702，把PMOS晶体管P1702的栅极连接到外部信号S1703上，把外部信号S1703的反转信号连接到NMOS晶体管N1702的栅极上进行切换控制。该反转信号用由PMOS晶体管P1705和NMOS晶体管N1705构成的反相器产生。

另外，在用由PMOS晶体管P1703和NMOS晶体管N1703构成的反相器就可以进行充分的电平确定的情况下，也可以没有由PMOS晶体管P1704和NMOS晶体管N1704构成的反相器。在本实施例中，虽然为简单起见假定了2级的反相器，但是由于反相器在LSI设计中决定最佳级数，故定为仅仅可以增设该最佳级数那么多的个数。这些反相器的电源的特征是：用MOS晶体管P1702和N1702进行驱动。此外，至于其它的担心漏电流的反相器，也可以考虑这样的做法：使PMOS晶体管串联连接到构成反相器的PMOS晶体管的源极部分上，使NMOS晶体管也串联连接到NMOS晶体管的源极部分上之后，缩小供往反相器的电流。在该情况下，变换速度虽然多少会变慢，但是具有变成为低功耗的效果。

在用MOS晶体管P1702和N1702切断了电源的情况下，虽然需要保持变换结果，但是，这可以用由MOS晶体管P1506、N1504构成的反相器和由MOS晶体管P1507、N1505构成的反相器组成的锁存器电路进行保持。该锁存器电路LPC，与实施例10同样，是仅仅由与实施例5的图10所示的漏电流保护电路LPC同样的锁存器构成的漏电流保护电路，得益于保持节点nd1703的变换结果，就可以避免因电源切断时的反相器的输入电平不确定而产生穿透电流。

该锁存器电路LPC，若进行在实施例1或实施例2中说明的电源控制，则不会有变换速度的劣化，效率好。在该情况下，比方说，可以考虑取节点nd1703和信号S1702的电平的异或。

<实施例12>

图19的框图示出了本发明的半导体器件的再一个实施例。本实施例是低压电路CB1的电源VDD(例如0.5V)在与构成以VDDQ(例如3.3V)为电源的高压电路CB2的MOS晶体管的阈值(例如0.7V)为同一程度或在其以下的情况下有效的电平变换电路的一个实施例。

本实施例由具有预充电机构的主锁存器MLTC、从锁存器SLTC、设置在低压电路CB1和主锁存器MLTC间的开关SW1、设置在主锁存器MLTC与从锁存器SLTC间的开关SW2构成。这是一种与来自外部的信号(例如时钟等)同步地进行电平变换的动态动作的电平变换电路。

在这里，电平变换电路LSC的供给电源为VDDQ和VSSQ，与后一级的高压电路CB2的电源关系是相同的。本实施例当低压电路CB1的电源VDD变成为高压电源VDDQ和高压一侧MOS晶体管的阈值左右或阈值以下时就不能再直接驱动高压一侧MOS晶体管。于是，本实施例就是用可以在DRAM电路中使用的那种读出放大器使VDD振幅向VDDQ振幅进行变换的实施例。该读出放大器是差动输入放大器，使差动输入线对预先变成为准稳定状态(预充电)，向各个差动输入线对输入作为微小信号的VDD振幅的信号及其反转信号进行差动放大。

图21示出了实现这样控制的电路。时钟CLK被输入给OR门电路OR1、AND门电路AND1～AND3、反相器INV3。

首先，对控制该电路的信号进行说明。预充电信号PCH的状态用执行时钟CLK和读出启动信号SEN的逻辑或的OR门电路OR1的输出决定。使开关SW1进行通断的信号SWE1的状态由执行用延迟电路DL1使该预充电信号延迟的信号的异或的异或门电路EXOR1的输出的结果以及执行与时钟CLK之间的逻辑与的AND门电路AND2的输出决定。

读出启动信号SEN，用分别把执行用延迟电路DL1和DL2使预充电信号PCH延迟的信号PCH2与时钟CLK的逻辑与的AND门电路AND3的输出，和执行信号PCH2与用反相器INV3输出的时钟的逻辑非之间的逻辑与的AND门电路AND4的输出输入给逻辑或电路OR2后的输出结果决定。

控制开关SW2的通断的信号SWE2，用执行时钟CLK与用延迟电路DL3延迟的读出启动信号SEN之间的逻辑与的AND门电路AND1的输出结果决定。

其次，根据图21所示的主锁存器部分MLTC的动作进行说明。从低压电路CB1输入进来的信号S2101，在开关SW1中，被分成正逻辑或用反相器进行反转的负逻辑后，分别被输入给由PMOS晶体管P2104和NMOS晶体管N2104构成的模拟开关和由PMOS晶体管P2105和NMOS晶体管N2105构成的模拟开关。

向这些模拟开关的栅极，信号SWE1被输入给NMOS晶体管，用反相器INV2使信号SWE1进行反转后的信号则被输入给PMOS晶体管以进行控制。来自这些模拟开关的输出在预充电状态下，连接到正在被NMOS晶体管N2109、N2110进行预充电的电容元件N2106和N2107上。电容元件N2106和N2107连接到差动线对的节点nd2101和nd2102上。该差动线对已用NMOS晶体管N2111、N2112、N2113预先预充电为VSSQ。

该预充电的控制，采用借助于上边所说的预充电信号PCH驱动NMOS晶体管N2109、N2110、N2111、N2112、N2113的办法进行。借助于电容元件N2106、N2107向节点nd2101和nd2102传送低压振幅的信号。例如信号S2101如果是低(Lo)电平则节点nd2101被设置为VSSQ，节点nd2102被设置为VDD。使该小的信号向VDDQ振幅电平进行变换，用由PMOS晶体管P2101、P2102和NMOS晶体管N2101、N2102构成的读出放大器进行。

读出放大器可以采用分别对连往电源VDDQ和VSSQ的MOS晶体管P2103、N2103的栅极进行操作的办法启动。该启动使用上边所说的读出启动信号SEN。启动信号SEN被输入给PMOS晶体管P2103的栅极，借助于反相器INV4使启动信号SEN逻辑反转后的信号，则被输入给NMOS晶体管N2103的栅极。

被变换成高压电源VDDQ电平的信号，通过由PMOS晶体管P2109和NMOS晶体管N2108构成的模拟开关SW2向后一级的次锁存器部件SLTC传达。控制该开关SW2的是信号SWE2。信号SWE2被连接到通向NMOS晶体管N2108的栅极上，用反相器INV5使信号SWE2进行逻辑反转后的信号则向PMOS晶体管P2109传达。

其次，说明次锁存器部件SLTC。这是一种即便是开关SW2变成为OFF也可以保持采用使开关SW2变成为ON的办法输出的变换后的信号的电路，在这里示出了由反相器INV6和INV7这2级构成的锁存器。用主锁存器部分MLTC进行电平变换，并通过了开关SW2的信号，通过该从锁存器SLTC向高压逻辑电路CB2输入。

用图20(a)所示的定时图说明如上所述，由开关SW1、主锁存器部分MLTC、次锁存器部件、开关SW2构成的动态型的电平变换电路的控制的一个例子。该电平变换电路，与时钟的上升边同步地开始各个部分的控制。另外，在同图中，加上数字表示的箭头，按照顺序示出了被时钟信号的上升边触发的信号向各个部分传播的状态。

首先，在时刻T1处，与时钟CLK的上升边同时预充电信号PCH变成为Lo电平，结束预充电(参看箭头1)。

接着，采用使预充电信号PCH下降的办法，由于开关SW1变成为ON状态，故信号SWE1变成为高(Hi)电平(参看箭头2)。

然后，信号SWE1虽然短暂地保持Hi电平的原状不变，但是之后将变成为Lo电平。在信号SWE1上升，然后变成为Lo的定时处(在短暂的延迟后)读出启动信号SEN变成为Hi电平，读出开始(参看箭头3)。

为了与读结束时间相一致，采用用延迟电路等使读出启动信号SEN的上升边延迟，该延迟后的读出启动信号SEN变成为Hi电平的办法，信号SWE2变成为Hi电平，使开关SW2变成为ON状态(参看箭头4)。

在时刻T2的时钟CLK的下降边处，信号SWE2迁移到Lo电平(参看箭头5)。归因于此，开关SW2变成为OFF。

检测到信号SWE2已变成为Lo电平的情况后，启动信号SEN就变成为Lo电平，结束读出(参看箭头6)。

归因于启动信号SEN变成为Lo电平，预充电信号PCH就变成为Hi电平(参看箭头7)开始预充电。

如上所述，在时钟CLK的一个周期内，就可以使从低压逻辑电路CB1输入进来的信号进行电平变化后传达给高压逻辑电路CB2。

其次，用图20(b)对电平变换时的信号传达状况进行说明。把图20(b)的时刻T1、T2、T3设为与图20(a)的时刻T1、T2、T3相同。说明时假定来自低压逻辑电路CB1的信号S2101，在时刻T1的定时处，处于Lo电平状态(VSS电平)。

在时钟CLK的上升边处，进行各个部分的动作。采用从预充电状态开始，使开关SW1变成为ON的办法，使信号S2101向节点nd2101和nd2102传达。这时借助于电容耦合节点nd2102变成为VDD，节点nd2101则保持原来的状态不变。当读出放大器在该状态下启动时，节点nd2102被放大成VDDQ，节点nd2101则被放大成VSSQ。采用在放大结束后使开关SW2变成为ON状态的办法，信号向次锁存器部件SLTC传达，变成为输出信号S2102。

如上所述，其特征在于：即便是在低压电源VDD电平非常低，变成为高压一侧MOS晶体管的阈值以下的情况下，也可以高速地进行电平变换。另外，在这里所公开的动态型电平变换电路，不言而喻可以适用于具有这样的动态动作进行的控制和预充电机构的电平变换电路而不限定于本实施例。

<实施例13>

图25是在用放大器使输入信号放大后，向输出信号的振幅进行变换的电平变换电路的一个实施例。该电路由下述部分构成：用放大器对输入信号进行放大的放大器部分AMP；由现有型电平变换电路构成的电平确定部分LVUP；用来保持电平确定部分的确定电平，抑制后一级反相器中产生的漏电流的漏电流保护电路LPC；用来把大振幅的输出信号反馈给控制电路以减小信号振幅的电平下降电路LVDN；用来进行放大器的启动和停止控制的控制部分CTR。在该图中，放大器部分把电源VDDQ和VSSQ连接起来，示出了电流镜型运算放大器的例子。该运放OP1、OP2为了放大微小信号，就必须总是流动着电流。但是，为了降低功耗，理想的是仅仅在使电平变换电路动作时才流动电流。为此，在非动作时就必须削减该常态电流。一般用控制部分CTR实现该控制。该控制部分的特征将在后边讲述，该特征就是：使得仅仅在检测到输入信号的电平已进行迁移后，才使电流向运放OP1、OP2流动，借助于电平变换电路使输入信号向输出信号传播，在检测到输出信号的电平已进行了迁移后切断流向运放的电流那样地，对运放的电流控制MOS晶体管P2、P3的栅极电压进行控制。

在这里，说明使小振幅输入信号变换为大振幅信号的方法。首先，输入信号为了进行电平变换而输入给运放，同时，也向控制部分CTR输入。控制部分检测到输入信号已发生了变化的情况后，使运放启动。另一方面，输入给运放的输入信号，在反相器INV1、INV2中被分成为互补信号i1、/i1。互补信号i1、/i1被放大后，作为输出信号从各个运放分别输出互补信号out1、/out1。该互补信号out1、/out1被输入给现有型的电平变换电路，最后变换为VDDQ振幅的输出信号。然后，利用输出信号的变化，控制部分CTR进行切断向运放的电流供给的控制。

运放利用输入信号被传达给输出信号为止所产生的延迟，检测仅仅输入信号进行了迁移的状态，和电平变换电路启动输出信号也进行了迁移的状态以进行控制。然而，由于在电平变换之前和之后，信号的电平不同，故不能用通常的逻辑电路简单地进行比较。为此，要形成一个使电平变换后的输出信号再次把振幅降低(电平降低)到与输入信号的振幅相等的振幅的反馈信号fb，以便用低振幅的逻辑电路进行与输入信号之间的比较。

该比较电路，在输入信号与反馈信号的逻辑一致的情况下，可以用输入信号与反馈信号的异或EOR实现。借助于该电路可以产生运放控制信号exout。该信号输出仅仅在输入信号已进行了迁移的情况下才变成为高电平(VDD)，当电平变换电路启动输出进行迁移时立即就变成为低电平(0V)。

其次，用该运放控制信号，对使上边所说的运放OP1、OP2启动的方法进行说明。在图25所示的运放OP1、OP2中，有电流控制用的PMSO晶体管P3、P4，它们的栅极被连接到形成电流镜的PMOS晶体管P1的栅极和漏极。NMOS晶体管N1的漏极连接在该漏极上，上边所说的运放控制信号则连接到该NMOS晶体管N1的栅极上。当输入信号进行迁移时，上述运放启动信号就变成为高电平(VDD)。因此，NMOS晶体管N1变成为ON，节点nd2501则变成为低电平(0V)。当节点nd2501变成为低电平(0V)后，由于运放的电流控制用PMOS晶体管P3、P4变成为ON，故运放因向运放供给电流而启动。其结果是输入互补信号in1、/in1就被运放放大成由运放的增益决定的电压值。在这里，即便是输入信号IN的电源电压VDD为1V以下那样的低电压，由于不像现有型电平变换电路那样地构成锁存器，故与现有技术比较可以在更低的电压下高速地进行信号振幅的变换。

然后，用现有型的电平变换电路把所输出的互补信号out1、/out1变换成VDDQ和VSSQ的振幅的逻辑，输出信号电平进行迁移和确定。当输出信号进行迁移时，电平降下后的信号的电平也进行迁移，异或EOR的输出也变成为低电平(0V)。因此，NMOS晶体管N1变成为OFF，节点nd2501的电位电平向VDDQ变化。归因于此，由于运放的电流控制用PMOS晶体管也变成为OFF，故电流不再向运放流动。因此消耗电流得以削减。

为使节点nd2501的电位完全地变成为VDDQ，在本实施例中使用PMOS晶体管P2。该PMOS晶体管P2的大小要设计为使得与NMOS晶体管N1比变成为充分地小，且总是给其栅极加上VSSQ。若像这样地进行设计，由于NMOS晶体管N1变成为ON时NMOS晶体管N1的驱动能力大，故节点nd2501虽然变成为低电平，但是，当NMOS晶体管N1变成为OFF时仅仅可以形成通向VDDQ的路径，故可以使节点nd2501保持高电平(VDDQ)。在这里，虽然示出的是总是给该PMOS晶体管P2的栅极加上VSSQ的情况，但是，也可以用别的方法，用控制信号控制该栅极的电位。例如，如果进行在NMOS晶体管N1进行动作时可以使PMOS晶体管P2变成为OFF那样的控制，则尽管控制本身会变得复杂起来，但在运放启动时用来使节点nd2501变成为低电平(0V)的时间变快，故从结果上看具有电平变换变成为高速的效果。

然而，如上所述，当在运放非动作时进行电流切断控制时，就存在着运放的输出out1、/out1的电平变得不确定之虞。这是因为当运放的供给电流被切断后，处于高电平(Vamp)的节点的电压将渐渐地下降，输出out1、/out1的高电平(Vamp)一侧电位最终会变成为不稳定的缘故。当像这样地运放的输出out1、/out1中的任何一个的高电平降下来时，现有型的电平变换电路的输出就发生变化，结果就变成为电流在后一级的反相器中流动。为了避免这种情况，就必须设置漏电流保护电路。

漏电流保护电路，例如可以考虑向节点nd2502和节点nd2503间插入2个NMOS晶体管的电路。在这里，一方的MOS晶体管把栅极连接到节点nd2502上，把漏极连接到节点nd2503上，另一方的MOS晶体管则把漏极连接到节点nd2502上，把栅极连接到节点nd2503上。归因于此，节点nd2502、nd2503的电平就可以完全地固定于VDDQ或VSSQ。得益于该漏电流保护电路，即便是现有型的电平变换电路的输入电平从高电平(Vamp)降了下来，现有型的电平变换电路的输出也可以继续保持确定电平，所以不存在在后一级的反相器中发生漏电流的可能。

此外，该漏电流保护电路也可以用从实施例1到9所示的电路实现。如上所述，倘采用本实施例，即便是在低振幅逻辑的电源电压在1V以下这么低的情况下，在对输入信号进行放大后，仍可以进行向高振幅逻辑的变换。此外，在本实施例中，由于使用差动型的放大器放大输入信号，故还具有可以进行即便是在低电压下也稳定的电平变换的效果。

图26是图25的电路的动作波形图。首先，对输入从低电平(0V)向高电平迁移的情况(时刻T1)进行说明。在输入信号IN的状态刚刚从低电平(0V)迁移到高电平(VDD)之后，反馈信号fb的状态不变化。因此，在过了时刻T1的地方，由于输入信号IN为高电平(VDD)而反馈用输出信号fb为低电平(0V)，故异或电路的输出exout变成为高电平(VDD)。

当异或电路的输出exout变成为高电平(VDD)时，运放的电流控制用MOS晶体管的栅极(即，节点nd2501)就变成为低电平(0V)。如果运放启动，则检测输入互补信号i1、/i1的电位差，运放的输出互补信号out1向低电平(0V)迁移，/out1向高电平(Vamp)迁移。该输出互补信号out1、/out1就向现有型电平变换电路输入，其输出信号OUT的电压电平进行迁移。当输出信号OUT的逻辑确定后(时刻T2)，电平下降电路的输出fb也从低电平(0V)变化成高电平(VDD)，由于输入信号in为高，故异或电路的输出exout也变化成低电平(0V)。当该输出exout变成为低电平(0V)后，运放的电流控制用MOS晶体管的栅极(nd2501)将变成为高电平(VDDQ)，供往运放的电流供给被切断。当供往运放的电流供给被切断后运放的输出out1、/out1的高电平(Vamp)一侧(在这里是/out1)就渐渐地下降。但是，就如在图25中说明的那样，由于已设置有漏电流保护电路，故电平变换电路的输出OUT可以保持确定逻辑。

其次，对输入IN从高电平(VDD)向低电平(0V)迁移的情况(时刻T3附近)进行说明。在该情况下，在输入信号IN的状态刚刚从高电平(VDD)迁移到低电平(0V)之后，反馈信号fb的状态也不变化。因此，由于在过了时刻T3的地方输入信号IN为低电平(0V)而反馈信号fb为高电平(VDD)，故异或电路的输出exout变成为高电平(VDD).

当异或电路的输出exout变成为高电平(VDD)后，运放的电流控制用MOS晶体管的栅极(nd2501)将变成为低电平(0V)，运放启动。当运放启动后，就检测输入互补信号i1、/i1的电位差，运放的输出out1向高电平(Vamp)迁移，输出/out1向低电平(0V)迁移。该互补信号out1和/out1，继续向现有型电平变换电路输入，其输出信号OUT的电压电平进行迁移。当输出信号OUT的逻辑确定后(时刻T4)，电平下降电路的输出fb也从高电平(VDD)向低电平(0V)变化，由于输入信号IN为低电平(0V)，故异或电路的输出exout将向低电平(0V)变化。当该输出exout变成为低电平(0V)后，运放的电流控制用MOS晶体管的栅极(nd2501)将变成为高电平(VDDQ)，供往运放的电流供给被切断。当供往运放的电流供给被切断后，运放的输出out1、/out1的高电平(Vamp)一侧(在这里是out1)就渐渐地下降。但是，就如在图25中说明的那样，由于已设置有漏电流保护电路，故电平变换电路的输出OUT可以保持确定逻辑。

本实施例由于是把NMOS晶体管用做放大器的最简单的电路，故具有可以压低设计成本的效果。

<实施例14>

图27是在使输入信号向输出信号变换时仅仅使用放大器的电平变换电路的一个实施例。该电路由用放大器放大输入信号的放大器部分AMP、用来保持变换后的确定电平抑制后一级的反相器中产生的漏电流的漏电流保护电路LPC、用来使输出信号进行反馈的电平下降电路LVDN和放大器控制用的控制部分CTR构成。

在该图中，放大器部分用最简单的NMOS晶体管N2702构成，放大动作采用使借助于该NMOS晶体管的切换预先预充电为VDDQ的节点nd2702进行放电以变成为低电平(0V)的办法进行。

作为使节点nd2702预充电的机构，在这里使用电流镜的构成。预充电在输入为低电平(0V)的时候进行。这时，由于NMOS晶体管N2701为ON，故节点nd2701变成为低电平(0V)，由于NMOS晶体管N2702为OFF而且PMOS晶体管P2702为ON，故节点nd2702被预充电到高电平(VDDQ)。放电在输入为高电平(VDD)的时候进行。这时，由于NMOS晶体管N2701变成为OFF，节点nd2701变成为高电平(VDDQ)，故PMOS晶体管P2701变成为OFF，同时NMOS晶体管N2702变成为ON。因此，节点nd2702被放电到低电平(0V)。

然而，在放电时，虽然由于PMOS晶体管P2702变成为OFF而不发生电流消耗，但是，在预充电时，由于PMOS晶体管P2701和NMOS晶体管N2701已经变成为ON，故总是有电流流动，从低功耗的观点来看是不希望的。于是，在本实施例中，要编入这样的控制：在结束节点nd2702的预充电的同时，使NMOS晶体管N2701变成为OFF。该控制用电平下降电路LVDN和漏电流保护电路LPC和控制电路CTR实现。

向该控制电路CTR输入用电平下降电路LVDN把电平变换电路的输出信号OUT从VDDQ的振幅信号变换成VDD振幅信号的反馈信号fb和输入信号IN。该控制部分在输入为低电平，反馈信号fb为低电平0V时，为了使输出OUT和反馈信号fb的逻辑进行反转，开始进行预充电，接收到反馈信号fb已变化为高电平(VDD)的情况后就进行结束预充电的控制。该控制，可以用输入输入信号IN和反馈信号fb的2输入逻辑或电路OR实现。

在输入信号IN为高电平(VDD)的情况下，由于逻辑或电路OR的输出为高电平(VDD)，故节点nd2702因被放电而变成为低电平(0V)，反馈信号fb也将变成为低电平(0V)。其次，当输入信号变成为低电平(0V)后，逻辑或电路的输入，由于输入信号IN为低电平(0V)，反馈信号fb为低电平(0V)，故输出值将变成为高电平(VDD)，NMOS晶体管N2701变成为ON。因此可以进行预充电。当预充电完毕后，由于节点nd2702变成为高电平(VDDQ)，故漏电流保护电路LPC的PMOS晶体管P2703变成为ON状态，使节点nd2702保持高电平(VDDQ)的原状不变。这时，反馈信号fb接收输出信号OUT的迁移后向高电平(VDD)迁移。因此，控制部分的逻辑或电路OR的输入，由于输入信号IN变成为低电平(0V)，反馈信号fb变成为高电平(VDD)，故输出值将变成为低电平(0V)，NMOS晶体管N2701变成为OFF。这时，节点nd2701虽然变成为不定值，但是由于得益于漏电流保护电路LPC节点nd2702保持变成的高电平(VDDQ)的原状不变，故不会发生在后一级的反相器中发生的漏电流。

图28示出了图27的电路的动作波形。首先，当输入信号IN从低电平(0V)向高电平(VDD)迁移时，节点nd2703也将从低电平(0V)向高电平(VDD)迁移。由于归因于此NMOS晶体管N2702变成为ON，故已预先进行了预充电的节点nd2702的电平将变成为低电平(0V)。因此，输出信号由低电压(0V)迁移至高电压(VDDQ)。在接收到输出信号已从低电平(0V)迁移到高电平(VDDQ)的情况后，反馈信号fb就从高电平(VDD)向低电平(0V)迁移。通过该状态迁移后逻辑或电路OR的输出就保持低电平(0V)的原状不变。因此，节点nd2701就变成为中间电平。

其次，当输入信号IN从高电平(VDD)迁移到低电平(0V)后，归因于逻辑和电路OR的输出向高电平迁移，使NMOS晶体管N2701变成为ON，节点nd2701将变成为低电平(0V)。接收到节点nd2701已变成为低电平(0V)的情况后，由于PMOS晶体管P2702变成为ON，故节点nd2702将变成为高电平(VDDQ)。因此，由于输出OUT从高电平(VDDQ)向低电平(0V)迁移，故反馈信号fb从低电平(0V)向高电平(VDD)迁移。归因于接收到该反馈信号fb的迁移后逻辑或电路OR的输出就从低电平(0V)向高电平(VDD)迁移，NMOS晶体管N2701就变成为OFF，节点nd2701电位变成为中间电位。这时，由于漏电流保护电路LPC使节点nd2702上拉到(VDDQ)，故输出信号是不变的。

倘采用本发明，则可以实现具有即便是在低压一侧的电源电压变成为亚1V的情况下也可以进行高速电平变换的电平变换电路的半导体器件。此外，本发明的半导体器件，由于可以用在内部进行自律控制而不是用外部信号防止在低压一侧电路进入睡眠模式，低压电源被切断的情况下发生的漏电流，故将使电平变换电路的设计变得容易起来。

Claims

1.一种半导体器件，包括：

第1电路，将第1电源电压作为动作电压，输出具有第1电源电压振幅的第1信号；

第2电路，将比上述第1电源电压高的第2电源电压作为动作电压；以及

电平变换电路，将上述第1电源电压和上述第2电源电压作为动作电压，将上述第1信号变换成与上述第2电源电压对应的信号振幅后向上述第2电路输出，

其特征在于：上述电平变换电路包括：具有与外部输入信号同步进行锁存动作的主锁存器部分和次锁存器部分的锁存器电路。

2.根据权利要求1所述的半导体器件，其特征在于：在主锁存器部分中具有对差动输入线对进行预充电的预充电电路。

3.根据权利要求2所述的半导体器件，其特征在于：向上述主锁存器部分的已经预充电的上述差动输入线对传送上述第1信号是通过电容元件的耦合效应进行的。

4.一种半导体器件，包括：

第2电路，将比上述第1电源电压高的第2电源电压作为动作电压；和

其特征在于：

上述电平变换电路包括：

放大部分，以上述第1电源电压为动作电压放大上述第1信号振幅；

电平变换部分，以上述第2电源电压为动作电压将上述放大部分的输出信号变换成第2电源电压振幅；以及

保持该电平变换部分的输出的装置。

5.根据权利要求4所述的半导体器件，其特征在于：上述放大部分是电流读出型的放大装置。

6.根据权利要求5所述的半导体器件，其特征在于：为了对上述放大部分的启动和停止进行控制，将以上述第2电源电压为动作电压的上述电平变换电路的输出信号用做反馈信号。

7.根据权利要求6所述的半导体器件，其特征在于：在反馈以上述第2电源电压为动作电压的输出信号时，使用将该输出信号的振幅电平变换为与以上述第1电源电压为动作电压的输入信号的振幅相等的反馈信号，该反馈信号的逻辑与该输入信号的逻辑相等，该输入信号在该电平变换电路中被变换成该输出信号，并且，在控制电路中使用异或电路，以便利用在传播到该反馈信号的延迟时间内，该输入信号与该反馈信号的逻辑不同，使该放大装置启动。

8.一种半导体器件，包括：

其特征在于：

上述电平变换电路包括以上述第2电源电压为动作电压放大上述第1信号振幅的放大部分和保持该电平变换部分的输出的装置。

9.根据权利要求8所述的半导体器件，其特征在于：反馈以上述第2电源电压为动作电压的输出信号，对上述放大部分的启动和停止进行控制。

10.根据权利要求9所述的半导体器件，其特征在于：作为上述放大部分，使用用来使输出节点预先预充电为第2电源电压的预充电机构和用来使由该预充电机构进行了预充电的该输出节点向作为第3电源电压的接地电平放电的一个N型MOSFET。

11.根据权利要求10所述的半导体器件，其特征在于：在使上述预充电机构启动时，使以上述第2电源电压为动作电压的输出信号进行反馈以进行控制。

12.根据权利要求11所述的半导体器件，其特征在于：在反馈以上述第2电源电压为动作电压的输出信号时，使用将该输出信号的振幅电平变换为与以上述第1电源电压为动作电压的输入信号的振幅相等的反馈信号，该反馈信号的逻辑与该输入信号的逻辑相反，该输入信号在该电平变换电路中被变换成该输出信号，并且，在控制电路中使用逻辑或电路，以便利用在传播到该反馈信号的延迟时间内，该输入信号与该反馈信号的逻辑都将变成为低电平，使该放大装置的预充电机构启动。